JP2009527869A - 大電流および大電流対称性を有する電流駆動メモリセル - Google Patents

大電流および大電流対称性を有する電流駆動メモリセル Download PDF

Info

Publication number
JP2009527869A
JP2009527869A JP2008556428A JP2008556428A JP2009527869A JP 2009527869 A JP2009527869 A JP 2009527869A JP 2008556428 A JP2008556428 A JP 2008556428A JP 2008556428 A JP2008556428 A JP 2008556428A JP 2009527869 A JP2009527869 A JP 2009527869A
Authority
JP
Japan
Prior art keywords
magnetic
transistor
voltage
write current
magnetic memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008556428A
Other languages
English (en)
Inventor
ファイ、イミン
チェン、ユージーン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Grandis Inc
Original Assignee
Grandis Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Grandis Inc filed Critical Grandis Inc
Publication of JP2009527869A publication Critical patent/JP2009527869A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1697—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0071—Write using write potential applied to access device gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0073—Write using bi-directional cell biasing

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

磁気メモリを供給し使用する方法およびシステム。方法およびシステムは、複数の磁気記憶セルを設けることを含む。各磁気記憶セルは、磁気素子と磁気素子に接続される選択素子とを含む。磁気素子は、磁気素子を介して第１または第２の方向に駆動される書込電流によってプログラムされる。１つの態様では、方法およびシステムは、電圧源と磁気記憶セルおよび電圧源に接続される電圧ポンプとを設けることを含む。電圧源は供給電圧を供給する。電圧ポンプは、供給電圧より大きなバイアス電圧を選択素子に供給する。別の態様は、酸化物上シリコントランジスタを選択素子として設けることを含む。別の態様は、トランジスタがオフのとき第１の電圧、トランジスタがオンのとき第２の電圧であるボディバイアス電圧をトランジスタのボディに供給することを含む。

Description

本発明は磁気メモリシステムに関し、詳しくは、大電流と大電流対称性とを有する、メモリ、磁気記憶セルおよび選択素子を設ける方法およびシステムに関する。
図１および図２は、スピン移動ベースの切替を利用する従来の磁気ランダムアクセスメモリ（磁気ＲＡＭ）１の一部を示す。従来の磁気ＲＡＭ１は、磁気素子１２と選択素子１４とを有する従来の磁気記憶セル１０を含む。選択素子１４は通常、ＣＭＯＳトランジスタなどのトランジスタであり、ゲート１５を有する。ワード線１６、ビット線１８、およびソース線２０も示される。ワード線１６は通常、ビット線１８に垂直に配向される。ソース線２０は通常、磁気ＲＡＭ１に使用される具体的なアーキテクチャに応じてビット線１８に対し平行または垂直である。
従来の磁気素子１２は、磁気素子１２を介して電流を駆動することにより高抵抗状態と低抵抗状態との間を変更可能に構成される。磁気素子１２を通るときに電流はスピン偏極されて、スピン移動効果により磁気素子１２の状態を変更する。たとえば、磁気素子１２は、スピン移動効果を使用して書き込まれるように構成される磁気トンネル接合（ＭＴＪ）であってもよい。通常、これは、磁気素子１２が、たとえば、十分小さな断面積およびスピン移動効果を利用する切替に望ましい他の特徴を有するように確保することによって達成される。電流密度が十分大きいとき、磁気素子１２を介して駆動される電流キャリアは十分なトルクを与え、磁気素子１２の状態を変更する。書込電流が一方向に駆動されると、状態を低抵抗状態から高抵抗状態に変えることができる。書込電流が逆方向に駆動されると、状態を高抵抗状態から低抵抗状態に変えることができる。
図１は、書込電流Ｉｗ１によって第１の状態に書き込まれ、第１の方向に駆動される従来の磁気記憶セル１０を示す。図１では、ビット線１８およびワード線１６が活性化されるとともに、選択素子１４がオンにされる。第１の書込電流はビット線１８からソース線２０に駆動される。したがって、高電圧Ｖｗｒｉｔｅは、ソース線２０が接地されている間、ビット線１８に接続される。こうして、第１の書込電流は磁気素子１２を流れる。図２は、第２の書込電流Ｉｗ２によって第２の状態に書き込まれ、逆方向に駆動される従来の磁気素子１０を示す。ビット線１８とワード線１６はまだ活性化されており、選択素子１４がオンにされる。高電圧Ｖｗｒｉｔｅは、ビット線１８が接地されている間、ソース線２０に接続される。こうして、第２の書込電流Ｉｗ２は従来の磁気素子１２を流れる。
読取動作のため、ビット線１８とワード線１６が活性化される。したがって、選択素子１４がオンとなる。読取電流は磁気素子１２を介して駆動される。読取電流は通常、第１の電流Ｉｗ１または第２の書込電流Ｉｗ２のいずれかより小さい。
従来の磁気ＲＡＭ１は、従来の磁気記憶セル１０へデータをプログラムするために、磁気素子１２を介して駆動される書込電流を利用する。よって、従来の磁気ＲＡＭ１は、該磁気素子１２をプログラムする際、より局所的な現象を利用する。磁界を印加することによって状態を切り替える従来のＭＲＡＭと異なり、従来の磁気ＲＡＭ１は、半選択書込妨害問題を被らない。さらに、高密度メモリであり個々の磁気素子１２が小さい場合、低電流は大きな磁気素子と同じ電流密度に相当する。よって、従来の磁気ＲＡＭ１へ書き込むのに必要な電流はサイズの減少と共に低減し、これは望ましい。この趨勢は、磁界の印加によって状態を切り替え、小さなサイズで相当高い書込電流を必要とする従来のＭＲＡＭとは異なる。たとえば、約２００ナノメートル未満のサイズの従来の磁気素子１２の場合、従来の磁気ＲＡＭ１は、磁界の印加によって状態を切り替える従来のＭＲＡＭのために書込磁界を生成するために使用される書込電流よりも低い書込電流を利用する。
従来の磁気ＲＡＭ１は通常、低電流とより局所化されたプログラムスキームとを利用するが、当業者であれば、高密度メモリ用途での従来の磁気ＲＡＭ１の使用は各種要因によって制限されることに容易に気づくであろう。たとえば、従来の記憶セル１０のサイズは、従来の磁気素子１２を切り替えるのに使用される書込電流によって主に決定される。高度なフォトリソグラフィ技術は通常、０．２〜０．３ミクロン未満の幅のゲート１５を有するトランジスタを形成する。通常のトランジスタは、ゲート幅１ミクロンにつき約４００〜５００マイクロアンペアを出力する。したがって、選択素子１４は通常、１００〜１５０マイクロアンペア未満の電流を生成する。従来の磁気記憶セル１０は、従来の磁気素子１２の状態を切り替えるための電流の２〜１０倍を必要とする場合がある。このような大きな電流をサポートするため、選択素子１４は、生成可能な０．２〜０．３ミクロンよりもかなり大きく作製される。したがって、従来の記憶セル１０のサイズは増大する。
通常多数の記憶セル１０をアレイ状に含む実際の磁気ＲＡＭ１では状況がさらに複雑化するかもしれない。上記アレイでは、多数のセルが通常、各ビット線１８と平行に接続される。たとえば、従来の磁気ＲＡＭは、何千もの従来の記憶セル１０を各ビット線に接続し、多数のビット線を含む。一回の読取または書込動作間に、ビット線１８上のセルのサブセットのみが活性化される。たとえば、ビット線１８に沿って単独の記憶セル１０を活性化することもできる。残りのセル（図示せず）はオフと推定する。ただし、通常の選択素子１４は、オフ状態では小さな漏れ電流を有する。通常のトランジスタは、約千〜百万のドレイン−ソース電流オン／オフ比を有する。したがって、オフ状態での１０００個のセル１０は、オンである単一の記憶セル１０の場合のオン状態のトランジスタ１４に匹敵する漏れ電流をまとめて有することがある。したがって、この漏れ電流は、所望の記憶セル１０の読取および書込に利用可能な電流を大幅に減らし、電力消費を増大させる場合がある。さらに、ＲＡＭの限界寸法ｆが減少し、従来のＣＭＯＳを用いて形成される利用可能な供給電圧の大きさも減少する。したがって、より小型で高密度なメモリの場合、漏れ電流の問題が悪化するであろう。
漏れの救済方法の１つは、選択素子１４の閾値電圧を増大させることである。ただし、このような救済方法では結果的に、利用可能なソース−ドレイン電流が低くなる。さらに、閾値電圧の上昇は通常、従来の記憶素子１４を大きくすることによって達成される。その結果、従来の記憶セル１０は再び大きくなり、望ましくない。
さらに、従来の磁気素子１２がトランジスタと接続されたとき、別の問題が生じる。ドレイン−ソース電流は通常、トランジスタ１４自体よりも、従来の磁気素子１２とトランジスタ１４との組み合わせの場合の方が小さい。電圧、たとえば、従来の磁気素子１２とトランジスタ１４の組み合わせに印加される供給電圧は、従来の磁気素子１２とトランジスタ１４の間で分割される。別の言い方をすれば、電圧の一部がトランジスタ１４を渡って低下し、電圧の残りの部分は従来の磁気素子１２を渡って低下する。その結果、利用可能な電圧は小さくなり、トランジスタ１４を渡る電圧低下をもたらす。トランジスタドレイン−ソース電流がこれにより低減する。
さらに、ソース−ドレイン電流は、従来の磁気素子１２とトランジスタ１４との組み合わせで非対称になることがある。トランジスタソース−ドレイン電流は、従来の磁気素子１２がトランジスタ１４のドレイン側に接続されるかソース側に接続されるかに応じて異なる。この差は、１０〜５０パーセントに及ぶ場合がある。たとえば、供給電圧をビット線１８に印加し、同じ電圧をソース線２０に印加すると、トランジスタ１４に異なる電流が流れることになる。よって、図１のように１方向に駆動される書込電流のためのソース−ドレイン電流は、図２のように逆方向に駆動される電流と異なる。その結果、従来の磁気素子１０への書込が非対称となりうる。このような非対称は望ましくない。
また、半導体メモリは、４ｆ２〜１２ｆ２の範囲の面積のメモリセルを有する。ここで、ｆはフォトリソグラフィの限界寸法である。他の種類の不揮発性記憶装置とよりよく競合するには上記のサイズ範囲の磁気ＲＡＭを作製することが望ましいであろう。ただし、従来の記憶セル１０のサイズ、必須の書込電流、選択素子１４のサイズ、漏れ電流による問題、および従来の記憶セル１０の構成要素間の接続の問題などの上述の課題は、従来の磁気素子１２への書込のための電流を用いる磁気ＲＡＭ１を別の種類のメモリの代替として使用することを困難にするかもしれない。
したがって、望まれるのは、切替に基づくスピン移動を採用することができ、小さな書込電流を利用し、より対称的な書込電流を供給し、高密度磁気メモリに適したメモリセルを供給し利用する方法およびシステムである。本発明はこのような需要に対応している。
本発明は、磁気メモリを供給し使用する方法およびシステムを供給する。当該方法およびシステムは、複数の磁気記憶セルを設けることを備える。複数の磁気記憶セルの各々は磁気素子と磁気素子に接続される選択素子とを含む。磁気素子は、磁気素子を介して第１の方向に駆動される第１の書込電流と、磁気素子を介して第２の方向に駆動される第２の書込電流とによってプログラムされる。１つの態様では、方法およびシステムは、電圧源と、複数の磁気記憶セルおよび電圧源に接続される電圧ポンプとを設けることを備える。電圧源は供給電圧を供給する。電圧ポンプはバイアス電圧を選択素子に供給する。バイアス電圧は供給電圧よりも大きい。別の態様では、当該方法およびシステムは、酸化物上シリコントランジスタを選択素子として設けることを備える。別の側面では、当該方法およびシステムは、ボディバイアス電圧をトランジスタのボディに供給することを備える。ボディバイアス電圧は、トランジスタがオフのとき第１の電圧であり、トランジスタがオンのとき第２の電圧である。
本明細書に開示される方法およびシステムによると、本発明は、大書込電流とより対称的な書込電流とを供給することのできる磁気メモリをプログラムし読み取る機構を供給することができる。
本発明は磁気メモリに関する。以下の説明は、当業者が本発明を実施し使用することができるように示され、本願とその要件と関連して提示されている。本明細書に記載される好適な実施形態と一般的原理および特徴に対する各種変更は、当業者によって容易に自明となる。よって、本発明は示されている実施形態に限定されることを意図せず、本明細書に記載の原理および特徴と一致する最大範囲と認められるべきである。
本発明は、磁気メモリを設けて使用する方法およびシステムを供給する。当該方法およびシステムは、複数の磁気記憶セルを設けることを備える。複数の磁気記憶セルの各々は、磁気素子と磁気素子に接続される選択素子とを含む。磁気素子は、磁気素子を介して第１の方向に駆動される第１の書込電流と、磁気素子を介して第２の方向に駆動される第２の書込電流とによってプログラムされる。１つの態様では、当該方法およびシステムは、電圧源と、複数の磁気記憶セルおよび電圧源に接続される電圧ポンプとを設けることを備える。電圧源は供給電圧を供給する。電圧ポンプはバイアス電圧を選択素子に供給する。バイアス電圧は供給電圧よりも大きい。別の態様では、当該方法およびシステムは、酸化物上シリコントランジスタを選択素子として設けることを備える。別の側面では、当該方法およびシステムは、ボディバイアス電圧をトランジスタのボディに供給することを備える。ボディバイアス電圧は、トランジスタがオフのとき第１の電圧であり、トランジスタがオンのとき第２の電圧である。
本発明は、特定の構成要素を有する特定の磁気メモリという観点で記載され、この磁気記憶セルは磁気素子と特定の構成要素とを有する。当業者であれば、本発明は、本発明に一致する他のおよび／または追加の構成要素を有する磁気メモリの使用と相反しないことを容易に認識し得る。本発明に係る方法およびシステムは、単独の磁気記憶セルからの読取、単独の磁気記憶セルへの書込、または単独の磁気記憶セルの供給という観点でも記載されている。ただし、当業者であれば、当該方法およびシステムが、略平行な複数の磁気記憶セルからの読取、略平行な複数の磁気記憶セルへの書込、または略平行な複数の磁気記憶セルの供給にも拡大可能であることを容易に認識し得る。本発明は特定のメモリという観点でも記載されている。ただし、当業者であれば、本発明が、本発明と一致しないメモリや他の装置と両立可能であることを容易に認識し得る。また、本発明は特定の方法という観点でも記載されている。ただし、当業者であれば、本発明と一致する、異なるおよび／または追加のステップを有するその他の方法も利用可能であることを容易に認識し得る。さらに、本発明は、スピン移動ベースの磁気メモリセルという観点でも記載されている。ただし、当業者であれば、本明細書に記載の機構が、データを記憶するのに位相変更に頼る抵抗メモリなどのその他の抵抗メモリにも適用可能であることを容易に認識し得る。
本発明に係る方法およびシステムをより具体的に説明するため、図３Ａおよび３Ｂを参照する。図３Ａは、切替の際にスピン移動を利用し、選択素子を通る大電流を有する本発明に係る磁気メモリ１００の一部の一実施形態を示す図である。図３Ｂは、磁気メモリ１００を利用するための本発明に係る方法１５０の一実施形態を示すフローチャートである。
図３Ａに戻って参照すると、磁気メモリ１００は、スピン移動を用いてプログラム可能な磁気素子１１２と選択素子１１４とを有する磁気メモリセル１１０を含む。選択素子１１４は好ましくは、ゲート１１５だけでなくソースおよびドレインを有する選択トランジスタである。磁気素子１１２は、磁気素子１１２を介して読取電流を駆動することによって読み取られる。よって、磁気素子１１２は、非常に大きな磁気抵抗を発揮することができる。磁気メモリ１００は線１１６、１１８、１２０も含む。線１１６、１１８、１２０はそれぞれワード線１１６、ビット線１１８、ソース線１２０とも称される。磁気メモリ１００は、電圧源１３０を含むとともに、好ましくはワード線１１６、したがって、選択トランジスタ１１４のゲート１１５と接続される電圧ポンプ１４０も含む。
磁気素子１１２は好ましくは、第１の方向に流れる書込電流Ｉ１を用いて第１の状態にプログラムされ、第２の方向に流れる第２の書込電流Ｉ２を用いて第２の状態にプログラムされる。磁気メモリ１００は好ましくは、したがって、磁気ＲＡＭである。磁気素子１１２は多くの層（図示せず）を含むことができるが、好ましくは少なくとも磁性ピン層（図示せず）、非磁性スペーサ層（図示せず）、および書込電流を用いて変更可能な磁性を有する磁気自由層（図示せず）を含む。非磁性スペーサ層は好ましくはトンネルバリア層である。ただし、別の実施形態では、非磁性スペーサ層は、導電層または電流制限層を含むがそれらに限定されない他の層であってもよい。また、別の実施形態では、磁気素子１１２は、本発明と一致する異なるおよび／または追加の構成要素を含むことができる。選択素子１１４は好ましくは選択トランジスタ１１４、たとえばＣＭＯＳトランジスタである。一実施形態では、選択トランジスタ１１４は酸化物上シリコン（ＳＯＩ）トランジスタであってもよい。一実施形態では、選択トランジスタ１１４は、トランジスタ１１４のボディに接続される任意のバイアス線１２２も有する。ただし、別の実施形態では、バイアス線１２２は省略することができる。
電圧源１３０は、選択トランジスタ１１４のゲート１１５にバイアスをかける際に使用される電圧を供給する。一実施形態では、この電圧は１ボルトである。電圧ポンプ１４０は、電圧源１３０によって供給された電圧よりも大きくなるように、選択トランジスタ１１４をバイアスする電圧を増大させるのに使用される。たとえば、一実施形態では、電圧ポンプ１４０は、ゲート１１５に供給されるバイアス電圧を半ボルト増大させる。よって、電圧源１３０が１ボルトの供給電圧を供給する場合、選択トランジスタ１１４のゲート１１５にバイアスをかけるために供給される電圧は１．５ボルトとなる。電圧源１３０と電圧ポンプ１４０とは別のセル（図示せず）によって共有することができる。ただし、別の実施形態では、電圧源１３０は、電圧ポンプ１４０を省略するように高電圧を供給することができる。選択トランジスタ１１４のゲート１１５にバイアスをかけるのに高電圧を使用するため、選択トランジスタ１１４は破壊されることなく高電圧を処理できるようになっている。これは、より厚いゲート酸化物および／または高誘電率を有するゲート酸化物の場合は絶縁体を使用することによって達成できる。たとえば、一実施形態では、選択トランジスタ１１４用のゲート酸化物の厚さは、少なくとも０．８ｎｍ〜５ｎｍ、好ましくは１．２ｎｍより大きい。一実施形態では、絶縁体は、３．９より大きい誘電率を有することができる。好適な実施形態では、絶縁体は６〜１４の誘電率を有する、および／または酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）および／または酸化チタン（ＴｉＯ２）などの材料で作製することができる。
図３Ｂは、磁気メモリ１００をプログラムする方法１５０を示す。所望の書込電流はステップ１５２により、磁気素子を介して駆動される。すなわち、第１の電流Ｉ１または第２の電流Ｉ２が、ステップ１５２において１つ以上の記憶セル１１０の各々で磁気素子１１２を介して駆動される。さらに、第１の電流または第２の電流がステップ１５４により磁気素子１１２を介して駆動される間、バイアス電圧が選択素子１１４に供給される。ステップ１５４で供給されるバイアス電圧は供給電圧よりも大きい。ステップ１５４は好ましくは、供給電圧を供給する電圧源１３０と電圧ポンプ１４０との組み合わせを用いて実行される。ただし、バイアス電圧を供給するのに別のシステムを使用することもできる。たとえば、１．２ボルト（たとえば、９０ｎｍの場合１．２Ｖ、６５ｎｍの場合１．０Ｖ、おそらくは３２ｎｍノードの場合０．５Ｖ）より大きな電圧を有する電圧源１３０を使用することができる。他の実施形態では、ステップ１５４で高バイアス電圧を供給するのに、１．５以上および／または１．５〜１０ボルトの高電圧を使用することができる。よって、ステップ１５４でゲート１１５に供給されるバイアス電圧は供給電圧より大きい。ボディバイアスは、ステップ１５６により選択素子１１４のボディに任意で印加される。したがって、選択素子１１４からの漏れ電流も、異なるオフ状態ボディバイアス電圧を印加することによって低減できる。
図４は、様々なゲート−ソース電圧の場合のトランジスタドレイン−ソース電流対トランジスタドレイン−ソース電圧を示すグラフ１６０である。図４に示されるように、選択トランジスタ１１４によってサポートされるソース−ドレイン電流は、１ボルトのバイアス電圧よりも１．５ボルトのバイアス電圧の場合の方が相当大きくなる。いくつかの例では、トランジスタドレイン−ソース電流（Ｉｄｓ）は約４〜５倍増大され、ほぼ７０μＡ〜３２０μＡである。
磁気メモリ１００および方法１５０を用いて、選択トランジスタ１１４のサイズを増大させず磁気素子１１２を通る電流を増加させることができる。たとえば、図５Ａ〜５Ｃは、記憶セル１１０’、１１０’’、および１１０’’’に印加される、電圧ポンプ１４０によって生成されるバイアス電圧を示す。図５Ａは、磁気素子１１２’と、ゲート１１５’を有する選択トランジスタ１１４’とを含む記憶セル１１０’を示す。図示される実施形態では、磁気素子１１２’は選択トランジスタ１１４’のソース側に接続される。供給電圧Ｖｄｄより大きいバイアス電圧Ｖｇは、選択素子のゲート１１５’に印加される。このバイアス電圧Ｖｇ電圧は、電圧ポンプ１４０を用いて印加される。また、磁気素子１１２’は接地される。したがって、同じサイズの選択トランジスタ１１４’に対して磁気素子１１２’を介してより高い書込電流を供給することができる。
図５Ｂは、磁気素子１１２’’と、ゲート１１５’’を有する選択トランジスタ１１４’’とを含む記憶セル１１０’’を示す。図示される実施形態では、磁気素子１１２’’は選択トランジスタ１１４’’のソース側に接続される。供給電圧Ｖｄｄに等しいバイアス電圧が、選択素子のゲート１１５’’に印加される。ただし、磁気素子１１２’’は負電圧に接続される。磁気素子１１２’’に接続される電圧の低減は、ゲート１１５’’に印加されるバイアス電圧を上記ソース電圧Ｖｄｄを超えて増大させるのとほぼ同じ効果をもたらす。したがって、同じサイズの選択トランジスタ１１４’’に対して磁気素子１１２’’を介してより高い書込電流を供給することができる。
図５Ｃは、磁気素子１１２’’’と、ゲート１１５’’’を有する選択トランジスタ１１４’’’とを含む記憶セル１１０’’’を示す。図示される実施形態では、磁気素子１１２’’’は選択トランジスタ１１４’’’のソース側に接続される。供給電圧Ｖｄｄより大きいバイアス電圧Ｖｇが、選択素子のゲート１１５’’’に印加される。このようなバイアス電圧Ｖｇは電圧ポンプ１４０を用いて印加される。さらに、磁気素子１１２’’’は負電圧に接続される。上記負電圧は、負電圧を生成するために電圧ポンプである充電ポンプ（後述）を用いて達成することができる。したがって、同じサイズの選択トランジスタ１１４’’’に対して磁気素子１１２’’’を介してさらに高い書込電流を供給することができる。
よって、磁気メモリ１００および方法１５０を用いて、高バイアス電圧を選択トランジスタ１１４、１１４’、１１４’’、および１１４’’’のゲートに印加することができる。その結果、トランジスタ１１４、１１４’、１１４’’、および１１４’’’は高ソース−ドレイン電流をサポートすることができる。よって、書込電流を磁気素子１１２、１１２’、１１２’’、および１１２’’’に供給するのに、より小さなトランジスタ１１４、１１４’、１１４’’、および１１４’’’を使用することができる。したがって、磁気メモリ１００は高密度を有し得る。
磁気メモリ１００、セル１１０’、１１０’’、および１１０’’’のバイアス構造を設けるため、および／または方法１５０を実行するために、充電ポンプを使用することができる。図６は、本発明に係る磁気メモリで電圧ポンプとして使用される充電ポンプ１４０’の一実施形態の動作を示す。充電ポンプ１４０’は、磁気メモリ１００で電圧ポンプ１４０として使用することができる。充電ポンプ１４０’のような充電ポンプは、エネルギーを保存し移動させるコンデンサを利用する。充電ポンプは通常、ダブラー（ｄｏｕｂｌｅｒ）構造およびインバータ構造の２つの基本的構造のうちの一方を利用し、その両方ともエネルギー移動の２ステップにより特徴づけられる。充電ポンプ１４０’は、いずれかの構造で利用されるエネルギー移動を特徴とする。充電ポンプ１４０’は、コンデンサＣｉ、Ｃｆ、ＣｏとスイッチＳ１、Ｓ２、Ｓ３、Ｓ４を含む。よって、図６は、エネルギーを移動するのに使用される２ステップのそれぞれにおける充電ポンプ１４０’を示す。よって、充電ポンプ１４０’は、第１のステップ１４２および第２のステップ１４４に示される。第１のステップ１４２は図６に示される構成で、コンデンサＣｉ、Ｃｆ、ＣｏとスイッチＳ１、Ｓ２、Ｓ３、Ｓ４とを使用することを含む。第２のステップ１４４は図６に示される構成で、コンデンサＣｉ、Ｃｆ、ＣｏとスイッチＳ１、Ｓ２、Ｓ３、Ｓ４を含む。好適な実施形態では、ノードＤはノードＡに接続される。ただし、明瞭化のため、この接続は図示しない。
好適な実施形態では、スイッチＳ１、Ｓ２、Ｓ３、Ｓ４は低直列抵抗を有する。各ステップ１４２，１４４で、入力コンデンサＣｉは、使用されるローカルソースからの低インピーダンスを可能にする。よって、ローカルソースは高レベルの遷移電流を供給することができる。メモリ１００では、ローカルソースは電圧源１３０であってもよい。ただし、電流源などの別のソースを使用することもできる。コンデンサＣｉは好ましくは、寄生インダクタンスによる電圧低下を低減する、あるいは避けるため、コンバータの非常に近くに接続される。また寄生インダクタンスの影響を避けるため、ＣｆとＣｏは他の構成要素と非常に近接して接続される。
第１のステップ１４２は、コンデンサＣｉ，Ｃｆにエネルギーを保存する。スイッチＳ１，Ｓ２が閉鎖され、スイッチＳ３，Ｓ４が開放されると、コンデンサＣｆは入力電圧に直接接続される。入力電圧は、端子（ＶＡ）での電圧マイナス端子Ｂ（ＶＢ）での電圧である。好適な実施形態では、これはほぼ電圧源１３０からの供給電圧である。電圧が値と極性で等しくなるまで、ＣｉとＣｆ間で電荷が移動する。Ｓ１，Ｓ２は理想的なスイッチではないので、この電荷移動の大半は完了するまで時間間隔（または一定量の時間）を必要とする。この時間間隔後、入力源（たとえば、電圧源１３０）が非常に低いソースインピーダンスを有するとすると、Ｃ１ｆによって得られる電圧は入力電圧ＶＡ−ＶＢと略等しい。
第２のステップは、エネルギーを出力コンデンサＣｏに移動する。第２のステップ１４４の間、スイッチＳ１，Ｓ２は開放され、スイッチＳ３，Ｓ４は閉鎖されている。好適な実施形態では、コンバータの左部分と右部分の間の短期間の接続さえも回避するため、２つのステップの間に遅延が導入される。スイッチＳ３，Ｓ４が閉鎖すると、Ｃｆはコンデンサ電圧が同じ値に達するまで出力コンデンサＣｏと電荷を交換する。交換の持続期間は、スイッチＳ３，Ｓ４の直列抵抗に依存する。スイッチＳ３，Ｓ４が閉鎖すると、出力ノードが（発生器ではなく）通常負荷に接続されるとすると、電荷はＣｆからＣｏに移動する。よって、Ｃｉは一定量の電荷をＣｆに移動させ、次にＣｆがＣｏに接続される。第１のステップ１４２、次に第２のステップ１４４が十分な回数繰り返されれば（および、出力が短絡しなければ）、Ｃｏの両端間の電圧はＣｉの両端間電圧に近づく。入力ノードＡ，Ｂ間と出力ノードＣ，Ｄ間の差動電圧は等しくなる。
充電ポンプ１４０’を用いて、高側ドライバと多数の別の要素を有する電圧発生器を実現することができる。たとえば、インバータは、ノードＣをノードＢに接続することによって得ることができ、通常接地基準となる。ＶＡ−ＶＢ＝ＶＣ−ＶＤの場合、ＶＢ＝ＶＣ＝接地ならば、ＶＤ＝−ＶＡである。ダブラーは、ノードＤをノードＡに接続することによって得ることができる。ＶＣ−ＶＡ＝ＶＡ−ＶＢの場合、ＶＣ−ＶＢ＝２（ＶＡ−ＶＢ）である。ＶＢが接地に等しいならば、ＶＣ＝２ＶＡである。したがって、−Ｖｄｄと２Ｖｄｄの供給電圧を充電ポンプを使用して得ることができる。接地（０ボルト）と−Ｖｄｄ間の供給電圧、または接地（０ボルト）と２Ｖｄｄ間の電圧を得るには、所望の供給電圧値を得るために電圧スプリッタを使用することができる。
電圧ポンプ１４０として充電ポンプ１４０’を用いて、多くの様々な電圧を、選択トランジスタ１１４のゲート１１５にバイアスをかけるために供給することができる。好適な実施形態では、このようなバイアス電圧は電圧源１３０の供給電圧より大きい。したがって、上述したように、大電流が選択トランジスタ１１４によってサポートされる。
図７は、切替の際にスピン移動を利用し、選択素子として酸化物上シリコン（ＳＯＩ）トランジスタを利用する本発明に係る磁気メモリ２００の一部の別の実施形態を示す図である。磁気メモリ２００は、スピン移動を用いてプログラム可能な磁気素子２１２と選択素子２１４とを含む磁気メモリセル２１０を有する。選択素子２１４は好ましくは、ゲート２１５だけでなくソースおよびドレインを有するＣＭＯＳトランジスタである。選択素子２１４はＳＯＩトランジスタでもある。磁気素子２１２は、磁気素子２１２を介して読取電流を駆動することによって読み取られる。よって、磁気素子２１２は非常に大きな磁気抵抗を発揮することができる。磁気メモリ２００は、線２１６、２１８、２２０も含む。線２１６、２１８、２２０は本明細書ではそれぞれ、ワード線２１６、ビット線２１８、ソース線２２０と称される。磁気メモリ２００は、好ましくはワード線２１６、すなわち選択トランジスタ２１４のゲート２１５に接続される電圧ポンプ２４０を任意で含む。磁気メモリ２００は、選択トランジスタ２１４のボディにバイアスをかけるために使用可能な線２２２を任意で含む。ただし、別の実施形態では、バイアス線２２２は省略することもできる。
磁気素子２１２は好ましくは、第１の方向に流れる書込電流Ｉ１を用いて第１の状態にプログラムされ、第２の方向に流れる第２の書込電流Ｉ２を用いて第２の状態にプログラムされる。したがって、磁気メモリ２００は好ましくは磁気ＲＡＭである。磁気素子２１２は多数の層（図示せず）を含むことができるが、好ましくは少なくとも磁性ピン層（図示せず）、非磁性スペーサ層（図示せず）、および書込電流を用いて変更可能な磁性を有する磁気自由層（図示せず）を含む。非磁性スペーサ層は好ましくはトンネルバリア層である。ただし、別の実施形態では、非磁性スペーサ層は、導電層または電流制限層を含むがそれらに限定されない別の層であってもよい。また、別の実施形態では、磁気素子２１２は、異なるおよび／または追加の本発明と整合性のある構成要素を含むことができる。
電圧源２３０は、選択トランジスタ２１４のゲート２１５にバイアスをかける際に利用される電圧を供給する。一実施形態では、この電圧は１ボルトである。電圧ポンプ２４０は、電圧源２３０によって供給される電圧よりも大きくなるように、選択トランジスタ２１４にバイアスをかける電圧を増大させるのに使用される。たとえば、一実施形態では、電圧ポンプ２４０は、ゲート２１５に供給されるバイアス電圧を０．５ボルト増加させる。よって、電圧源２３０が１ボルトの供給電圧を供給する場合、選択トランジスタ２１４のゲート２１５にバイアスをかけるために供給される電圧は１．５ボルトとなる。よって、メモリ２００はメモリ１００と類似し、同様の利点をもたらす。電圧源２３０と電圧ポンプ２４０は、同じワード線２１６（図示せず）に接続される他の磁気メモリと共有することができる。
図８は、ＳＯＩトランジスタ２１４の一実施形態を示す図である。ＳＯＩトランジスタ２１４はゲート２１５、ソース２３０、ドレイン２３２、ボディ２３４を含み、それらは基板２３８上に形成される酸化膜２３６上に形成される。従来のＣＭＯＳトランジスタでは、酸化膜２３６は省略可能である。トランジスタ２１４が絶縁層２３６上に形成されるため、トランジスタ２１４のボディ２３４は、基板２３８から電気的に絶縁される。したがって、トランジスタ２１４のボディ２３４は動的にバイアスがかけられる。したがって、オン状態での大電流と、オフ状態中の極めて低い漏れ電流とを達成することができる。これはＮＭＯＳトランジスタとＰＭＯＳトランジスタの両方に当てはまる。ただし、簡潔化のため、動的バイアス技術のための機構を説明するうえでＮＭＯＳのケースのみを以下に記載する。ＳＯＩ選択トランジスタ２１４は、短いチャネル長のチャネル２３９を有するように作製される。短いチャネル長のおかげで、トランジスタボディバイアスなしで、オン状態での大電流と高漏れ電流が可能になる。したがって、トランジスタ２１４のこのサイズは短いチャネル長のために小さい。オン状態の間、ボディ２３４は、大電流がトランジスタ２１４を通過できるように接地電圧または負電圧のいずれかに設定することができる。オフ状態の間、ボディ２３４は正電圧を用いてバイアスをかけることができる。したがって、有効な閾値電圧が増大し、漏れ電流が減少する。よって、記憶セル２１０は、記憶セル２１０が選択されないとき、他の記憶セル（図示せず）への影響が少ない。したがって、高オン状態電流と低オフ状態漏れ電流のより小さなトランジスタが、磁気メモリ２００で使用するために得られる。したがって、磁気メモリ１００によって供給される、トランジスタのサイズ増大なしでの高書込電流という利点に加えて、磁気メモリ２００はトランジスタ２１４のサイズも低減することができる。したがって、高書込電流と高密度の磁気メモリ２００が達成可能である。
図９Ａおよび図９Ｂは、切替の際にスピン移動を利用し、ボディにバイアスをかけられる選択素子を有する本発明に係る磁気メモリ２５０，２５０’の一部の他の実施形態をそれぞれ示す図である。磁気メモリ２５０，２５０’は磁気メモリ１００，２００に類似する。ただし、磁気メモリ２５０，２５０’では、ＳＯＩ選択トランジスタと電圧ポンプの使用は任意である。磁気メモリ２５０，２５０’は、ＳＯＩトランジスタに関して上述したのと同じように漏れ電流を低減するためにボディバイアスを利用する。
図９Ａを参照すると、磁気メモリ２５０は、スピン移動を利用してプログラム可能な磁気素子２６２と選択素子２６４とを有する磁気メモリセル２６０を含む。選択素子２６４は好ましくは、ゲート２６５だけでなくソースおよびドレインを有するＣＭＯＳトランジスタである。選択素子２６４は任意でＳＯＩトランジスタであってもよい。磁気素子２６２は、磁気素子２６２を介して読取電流を駆動することによって読み取られる。よって、磁気素子２６２は非常に大きな磁気抵抗を発揮することができる。磁気メモリ２５０は、線２６６、２６８、２７０、２７２も含む。線２６６、２６８、２７０は本明細書ではそれぞれワード線２６６、ビット線２６８、ソース線２７０とも称される。磁気メモリ２５０では、ソース線２７０はビット線２６８に垂直だが、ワード線２６６には平行である。磁気メモリ２５０は任意で、好ましくはワード線２６６、すなわち選択トランジスタ２６４のゲート２６５と接続される電圧ポンプ（図示せず）を含むことができる。
磁気素子２６２は好ましくは、第１の方向に流れる書込電流Ｉ１を用いて第１の状態にプログラムされ、第２の方向に流れる第２の書込電流Ｉ２を用いて第２の状態にプログラムされる。磁気メモリ２５０は好ましくは、したがって、磁気ＲＡＭである。磁気素子２６２は多数の層（図示せず）を含むことができるが、好ましくは少なくとも磁性ピン層（図示せず）、非磁性スペーサ層（図示せず）、および書込電流を用いて変更可能な磁性を有する磁気自由層（図示せず）を含む。非磁性スペーサ層は好ましくはトンネルバリア層である。ただし、別の実施形態では、非磁性スペーサ層は、導電層または電流制限層を含むがそれらに限定されない別の層であってもよい。また、別の実施形態では、磁気素子２６２は、本発明と整合性のある別のおよび／または追加の構成要素を含むことができる。
オフ状態の間、正電圧がトランジスタボディバイアス線２７２に印加される。その結果、有効なトランジスタ閾値電圧が増大する。したがって、トランジスタ２６４への漏れ電流が減少する。すなわち、記憶セル２６０が書込のために選択されないとき、セル２６０による漏れ電流が低減する。したがって、書込のために選択された他の記憶セル（図示せず）は、記憶セル２６０の存在によってさほど悪影響を受けない。オン状態の間、セル２６０が選択されると、トランジスタボディバイアス線２７２は接地電圧または別の電圧に設定されて、トランジスタドレイン−ソース電流を上昇させる。したがって、磁気素子２６２を通る電流は書込動作の場合増加させることができる。よって、高トランジスタ書込電流、低漏れ電流、およびＳＯＩトランジスタがトランジスタ２６０として使用されるとき、小トランジスタサイズを利用することができる。よって、磁気メモリ２５０は、高密度メモリ用途により適する。
図９Ｂを参照すると、磁気メモリ２５０’は、スピン移動を用いてプログラム可能な磁気素子２６２’と選択素子２６４’とを含む磁気メモリセル２６０’を有する。選択素子２６４’は好ましくは、ゲート２６５’だけでなくソースおよびドレインを有するＣＭＯＳトランジスタである。選択素子２６４’は任意でＳＯＩトランジスタであってもよい。磁気素子２６２’は、磁気素子２６２’を介して読取電流を駆動することによって、書き込まれ、および読み取られる。よって、磁気素子２６２’は非常に大きな磁気抵抗を発揮することができる。磁気メモリ２５０’は線２６６’、２６８’、２７０’、２７２’も含む。線２６６’、２６８’、２７０’はそれぞれワード線２６６’、ビット線２６８’、ソース線２７０’と称される。磁気メモリ２５０’は、好ましくはワード線２６６’、すなわち選択トランジスタ２６４’のゲート２６５’に接続される電圧ポンプ（図示せず）を任意で含むことができる。
磁気メモリ２５０’は磁気メモリ２５０に類似する。ただし、磁気メモリ２５０’では、ソース線２７０’はビット線２６８’に平行である。磁気メモリ２５０’の構成はわずかに異なるが、磁気メモリ２５０’は磁気メモリ２５０の利点を共有する。
図１０は、本発明に係る磁気メモリ３００の回路の一部の一実施形態を示す図である。磁気メモリ３００は、記憶セル１１０／２１０／２６０、磁気メモリ３００のデータの読取に使用される、電流源を有する差動電流センサ３０２、比較器３０４、ワード線セレクタ３０６、第１のソース線セレクタ３０８、第２のソース線セレクタ３１０、トランジスタバイアス線セレクタ３１２、ビット線セレクタ３１４、３１５、および基準カラム３１６を含む。トランジスタバイアス線３１３は上述したように通常、トランジスタオフ状態電圧でバイアスをかけられる。ワード線セレクタ３０６が列を選択すると、トランジスタバイアス線セレクタ３１２は同じ列のセルとトランジスタを選択し、トランジスタバイアス線３１３を高トランジスタ電流の場合オン状態ボディバイアス電圧に切り替える。したがって、磁気メモリ３００を用いて、セル１１０／２１０／２６０の選択トランジスタ（明確に符号付けせず）は、オフのときに漏れ電流を低減し、書込中に磁気素子（明確に符号付けせず）を通る電流を増やすためにバイアスをかけられる。さらに、磁気メモリ３００は、選択トランジスタのゲートへのバイアス電圧を供給電圧を超えて増大させるために、電圧ポンプ（図示せず）またはその他の機構を含むことができる。その結果、磁気素子を通る電流がさらに増大する。よって、磁気メモリ３００は高密度用途により適する。
図１１は、本発明に係る磁気メモリ３００’の回路の一部の一実施形態を示す図である。磁気メモリ３００’は磁気メモリ３００に類似する。よって、磁気メモリ３００’は、記憶セル１１０／２１０／２６０’、磁気メモリ３００’のデータの読取に使用される、電流源を有する差動電流センサ３０２’、比較器３０４’、ワード線セレクタ３０６’、ソース線セレクタ３０８’、トランジスタバイアス線セレクタ３１２’、ビット線セレクタ３１４’、３１５’、および基準カラム３１６’を含む。ただし、ソース線セレクタ３０８’に接続されるソース線３０７は、ビット線セレクタ３１４’に接続されるビット線３１７に平行である。トランジスタバイアス線３１３’は通常、上述したようにトランジスタオフ状態電圧でバイアスをかけられる。ワード線セレクタ３０６’が列を選択すると、トランジスタバイアス線セレクタ３１２’は同じ列のセルとトランジスタを選択し、トランジスタバイアス線３１３’を高トランジスタ電流の場合オン状態ボディバイアス電圧に切り替える。したがって、磁気メモリ３００’を用いて、セル１１０／２１０／２６０’の選択トランジスタ（明確に符号付けせず）は、オフのときに漏れ電流を低減し、書込中に磁気素子（明確に符号付けせず）を通る電流を増やすためにバイアスをかけられる。さらに、磁気メモリ３００’は、選択トランジスタのゲートへのバイアス電圧を供給電圧を超えて増大させるために、電圧ポンプ（図示せず）またはその他の機構を含むことができる。その結果、磁気素子を通る電流がさらに増大する。よって、磁気メモリ３００’は高密度用途により適する。
図１２は、本発明に係る磁気メモリ３００’’の回路の一部の一実施形態を示す図である。磁気メモリ３００’’は磁気メモリ３００と類似の２つのブロックで構成されると考えることができるが、ソース線セレクタ３０８’’を共有する。したがって、磁気メモリ３００’’は磁気メモリ３００の利点を共有する。よって、磁気メモリ３００’’は高密度用途により適する。
よって、磁気メモリ１００、２００、３００、３００’と記憶セル１１０、１１０’、１１０’’、１１０’’’、２５０、２５０’とは、より局所的な現象を利用して高書込電流および／または非選択記憶セルにより低減された漏れ電流で書き込むことができる。したがって、磁気メモリ１００、２００、３００、３００’と記憶セル１１０、１１０’、１１０’’、１１０’’’、２５０、２５０’の性能を向上させることができる。
読取および書込誤差を改善した磁気メモリを設けて使用する方法およびシステムを開示した。本発明は図示される実施形態に従い説明されており、当業者であれば、実施形態の変形が可能であり、いかなる変形も本発明の思想および範囲に含まれると容易に認識する。したがって、当業者であれば、添付の特許請求の範囲の思想および範囲を逸脱することなく多くの変更が可能である。
第１の状態が磁気記憶セルに書き込まれるときの従来の磁気ＲＡＭメモリの一部を示す図である。 第２の状態が磁気記憶セルに書き込まれるときの従来の磁気ＲＡＭメモリの一部を示す図である。 切替の際のスピン移動を利用し、選択素子を通る大電流を有する本発明に係る磁気メモリの一部の一実施形態を示す図である。 選択素子を通る大電流を有する磁気メモリを利用する本発明に係る方法の一実施形態を示すフローチャートである。 様々なゲート−ソース電圧に対するトランジスタドレイン−ソース電流対トランジスタドレイン−ソース電圧を示すグラフである。 磁気素子が選択トランジスタのソース側に接続されたときに記憶セルに対して印加される、電圧ポンプによって生成されるバイアス電圧を示す。 磁気素子が選択トランジスタのソース側に接続されたときに記憶セルに対して印加される、電圧ポンプによって生成されるバイアス電圧を示す。 磁気素子が選択トランジスタのソース側に接続されたときに記憶セルに対して印加される、電圧ポンプによって生成されるバイアス電圧を示す。 本発明に係る磁気メモリで電圧ポンプとして使用される充電ポンプの一実施形態を示す。 切替の際のスピン移動を利用し、酸化物上シリコン（ＳＯＩ）トランジスタを選択素子として使用する本発明に係る磁気メモリの一部の別の実施形態を示す図である。 ＳＯＩトランジスタの一実施形態の図である。 切替の際のスピン移動を利用し、ボディバイアスを掛けられた選択素子を有する本発明に係る磁気メモリの一部の別の実施形態を示す図である。 切替の際のスピン移動を利用し、ボディバイアスを掛けられた選択素子を有する本発明に係る磁気メモリの一部の別の実施形態を示す図である。 切替の際のスピン移動を利用し、ボディバイアスを掛けられた選択素子を有する本発明に係る磁気メモリの一部の別の実施形態を示す図である。 本発明に係る磁気メモリの回路の一部の一実施形態を示す図である。 本発明に係る磁気メモリの回路の一部の一実施形態を示す図である。 本発明に係る磁気メモリの回路の一部の一実施形態を示す図である。

Claims (32)

  1. 磁気メモリであって、
    各々磁気素子と該磁気素子に接続される選択素子とを含み、前記磁気素子を介して第１の方向に駆動される第１の書込電流と前記磁気素子を介して第２の方向に駆動される第２の書込電流とによって前記磁気素子がプログラムされる複数の磁気記憶セルと、
    供給電圧を供給する磁気メモリの電圧源と、
    前記複数の磁気記憶セルおよび前記電圧源に接続され、前記供給電圧より大きいバイアス電圧を前記選択素子に供給する電圧ポンプと、
    を備える磁気メモリ。
  2. 前記電圧ポンプが少なくとも１つの充電ポンプを含む、請求項１に記載の磁気メモリ。
  3. 前記少なくとも１つの充電ポンプが少なくとも１つのダブラーをさらに含む、請求項２に記載の磁気メモリ。
  4. 前記少なくとも１つの充電ポンプが少なくとも１つのインバータをさらに含む、請求項２に記載の磁気メモリ。
  5. 前記少なくとも１つの充電ポンプおよび前記複数の磁気記憶セルに接続され、前記供給電圧よりも大きな最大量を有する複数の電圧を前記選択素子に供給する少なくとも１つの電圧スプリッタをさらに備える請求項２に記載の磁気メモリ。
  6. 前記選択素子がゲートを有するトランジスタを含み、前記バイアス電圧が前記ゲートに供給される、請求項２に記載の磁気メモリ。
  7. 前記トランジスタが絶縁体上シリコントランジスタである、請求項６に記載の磁気メモリ。
  8. 前記トランジスタがボディをさらに含む、請求項６に記載の磁気メモリ。
  9. 前記複数の磁気記憶セルにおいて前記トランジスタのボディに接続され、前記トランジスタがオフのとき第１の電圧を供給し、前記トランジスタがオンのとき第２の電圧を供給する少なくとも１つのボディバイアス線をさらに備える請求項８に記載の磁気メモリ。
  10. 前記第２の電圧が接地電圧を含む、請求項９に記載の磁気メモリ。
  11. 前記選択素子が、少なくとも０．８ｎｍの厚さのゲート酸化物を有する選択トランジスタである、請求項１に記載の磁気メモリ。
  12. 前記選択素子が、少なくとも１．２ｎｍの厚さのゲート酸化物を有する選択トランジスタである、請求項１に記載の磁気メモリ。
  13. 前記選択素子が、少なくとも６の誘電率のゲート絶縁体を有する選択トランジスタである、請求項１に記載の磁気メモリ。
  14. 磁気メモリであって、
    各々磁気素子と該磁気素子に接続されるトランジスタとを含み、前記磁気素子を介して第１の方向に駆動される第１の書込電流と前記磁気素子を介して第２の方向に駆動される第２の書込電流とによって前記磁気素子がプログラムされ、前記トランジスタが絶縁体上シリコントランジスタである複数の磁気記憶セルと、
    供給電圧を供給する磁気メモリの電圧源と、
    を備える磁気メモリ。
  15. 前記トランジスタがボディをさらに含む、請求項１４に記載の磁気メモリ。
  16. 前記複数の磁気記憶セルにおいて前記トランジスタのボディに接続され、前記トランジスタがオフのとき第１の電圧を供給し、前記トランジスタがオンのとき第２の電圧を供給する少なくとも１つのボディバイアス線をさらに備える請求項１５に記載の磁気メモリ。
  17. 磁気メモリであって、
    各々磁気素子と該磁気素子に接続されるトランジスタとを含み、前記磁気素子を介して第１の方向に駆動される第１の書込電流と前記磁気素子を介して第２の方向に駆動される第２の書込電流とによって前記磁気素子がプログラムされる複数の磁気記憶セルと、
    供給電圧を供給する磁気メモリの電圧源と、
    前記複数の磁気記憶セルにおいて前記トランジスタのボディに接続され、前記トランジスタがオフのとき第１の電圧を供給し、前記トランジスタがオンのとき第２の電圧を供給する少なくとも１つのボディバイアス線と、
    を備える磁気メモリ。
  18. 磁気メモリであって、
    各々磁気素子と該磁気素子に接続される選択素子とを含み、前記磁気素子を介して第１の方向に駆動される第１の書込電流と前記磁気素子を介して第２の方向に駆動される第２の書込電流とによって前記磁気素子がプログラムされ、前記選択素子がボディおよびゲートを有する絶縁体上シリコン（ＳＯＩ）トランジスタである複数の磁気記憶セルと、
    供給電圧を供給する磁気メモリの電圧源と、
    前記複数の磁気記憶セルおよび前記電圧源と接続され、前記供給電圧より大きいバイアス電圧を前記ＳＯＩトランジスタに供給する充電ポンプと、
    前記複数の磁気記憶セルにおいて前記ＳＯＩトランジスタのボディに接続され、前記トランジスタがオフのとき第１の電圧を供給し、前記トランジスタがオンのとき第２の電圧を供給する少なくとも１つのボディバイアス線と、
    を備える磁気メモリ。
  19. 抵抗メモリであって、
    各々抵抗素子と該抵抗素子に接続される選択素子とを含み、前記抵抗素子を介して駆動される書込電流によって前記抵抗素子がプログラムされ、前記抵抗素子の抵抗が前記抵抗素子の状態および前記抵抗素子に記憶されたデータを示す少なくとも１つの抵抗記憶セルと、
    供給電圧を供給する抵抗メモリの電圧源と、
    前記複数の抵抗記憶セルおよび前記電圧源と接続され、前記供給電圧より大きいバイアス電圧を供給する電圧ポンプと、
    を備える抵抗メモリ。
  20. 抵抗メモリであって、
    各々抵抗素子と該抵抗素子に接続される選択トランジスタとを含み、前記抵抗素子を介して駆動される書込電流によって前記抵抗素子がプログラムされ、前記抵抗素子の抵抗が前記抵抗素子の状態および前記抵抗素子に記憶されたデータを示す少なくとも１つの抵抗記憶セルと、
    供給電圧を供給する抵抗メモリの電圧源と、
    前記複数の抵抗記憶セルにおいて前記選択トランジスタのボディに接続され、前記トランジスタがオフのとき第１の電圧を供給し、前記トランジスタがオンのとき第２の電圧を供給する少なくとも１つのボディバイアス線と、
    を備える抵抗メモリ。
  21. 抵抗メモリであって、
    各々抵抗素子と該抵抗素子に接続されるトランジスタとを含み、前記抵抗素子を介して第１の大きさで駆動される第１の書込電流と前記抵抗素子を介して第２の大きさで駆動される第２の書込電流とによって前記抵抗素子がプログラムされ、前記トランジスタが絶縁体上シリコントランジスタである複数の抵抗記憶セルと、
    供給電圧を供給する抵抗メモリの電圧源と、
    を備える抵抗メモリ。
  22. 複数の磁気記憶セルと電圧源とを含む磁気メモリであって、前記複数の磁気記憶セルの各々が磁気素子と該磁気素子に接続される選択素子とを含み、前記磁気素子を介して第１の方向に駆動される第１の書込電流と前記磁気素子を介して第２の方向に駆動される第２の書込電流とによって前記磁気素子がプログラムされ、前記電圧源により供給電圧が供給される前記磁気メモリを利用する方法であって、
    前記複数の磁気記憶セルの一部において前記磁気素子を介して前記第１の書込電流または前記第２の書込電流を駆動すること、
    前記第１の書込電流または前記第２の書込電流が前記磁気素子を介して駆動される間に、前記供給電圧より大きいバイアス電圧を前記複数の磁気記憶セルの一部の前記選択素子に供給すること、
    を備える方法。
  23. 前記選択素子がゲートを有するトランジスタを含み、
    前記バイアス電圧を供給することが、前記バイアス電圧を前記ゲートに供給することを含む、請求項２２に記載の方法。
  24. 前記トランジスタが絶縁体上シリコントランジスタである、請求項２３に記載の方法。
  25. 前記トランジスタがボディをさらに含む、請求項２３に記載の方法。
  26. 前記トランジスタがオフのとき第１の電圧を有し前記トランジスタがオンのとき第２の電圧を有するボディバイアス電圧を、前記複数の磁気記憶セルにおいて前記トランジスタのボディに供給することをさらに備える請求項２５に記載の方法。
  27. 前記第２の電圧が接地電圧を含む、請求項２６に記載の方法。
  28. 複数の磁気記憶セルを含む磁気メモリであって、前記複数の磁気記憶セルの各々が磁気素子と該磁気素子に接続される選択素子とを含み、前記磁気素子を介して第１の方向に駆動される第１の書込電流と前記磁気素子を介して第２の方向に駆動される第２の書込電流とによって前記磁気素子がプログラムされ、前記選択素子がボディを含むトランジスタである前記磁気メモリを利用する方法であって、
    前記複数の磁気記憶セルの第１の部分において前記磁気素子を介して前記第１の書込電流または前記第２の書込電流を駆動すること、
    前記トランジスタがオフのとき第１の電圧を有し前記トランジスタがオンのとき第２の電圧を有するボディバイアス電圧を、前記複数の磁気記憶セルの第２の部分において前記トランジスタのボディに供給すること、
    を備える方法。
  29. 複数の磁気記憶セルと電圧源とを含む磁気メモリであって、前記複数の磁気記憶セルの各々が磁気素子とゲートおよびボディを有する選択トランジスタとを含み、前記選択トランジスタが前記磁気素子に接続され、前記磁気素子を介して第１の方向に駆動される第１の書込電流と前記磁気素子を介して第２の方向に駆動される第２の書込電流とによって前記磁気素子がプログラムされ、前記電圧源により供給電圧が供給される前記磁気メモリを利用する方法であって、
    前記複数の磁気記憶セルの第１の部分において前記磁気素子を介して前記第１の書込電流または前記第２の書込電流を駆動すること、
    前記第１の書込電流または前記第２の書込電流が前記磁気素子を介して駆動される間に、前記複数の磁気記憶セルの第１の部分の前記選択トランジスタに前記供給電圧より大きなバイアス電圧を供給することであって、前記選択トランジスタが酸化物上シリコントランジスタである、前記バイアス電圧を供給すること、
    前記トランジスタがオフのとき第１の電圧を有し前記トランジスタがオンのとき第２の電圧を有するボディバイアス電圧を、前記複数の磁気記憶セルの第２の部分において前記トランジスタのボディに供給すること、
    を備える方法。
  30. 複数の磁気記憶セルを含む磁気メモリであって、前記複数の磁気記憶セルの各々が磁気素子と該磁気素子に接続される選択素子とを含み、前記磁気素子を介して第１の方向に駆動される第１の書込電流と前記磁気素子を介して第２の方向に駆動される第２の書込電流とによって前記磁気素子がプログラムされ、電圧源により供給電圧が供給される前記磁気メモリを利用する方法であって、
    前記複数の磁気記憶セルの一部において前記磁気素子を介して前記第１の書込電流または前記第２の書込電流を駆動すること、
    前記第１の書込電流または前記第２の書込電流が前記磁気素子を介して駆動される間に、１．２ボルトより大きいバイアス電圧を前記複数の磁気記憶セルの一部の前記選択素子に供給すること、
    を備える方法。
  31. 前記バイアス電圧の大きさが１．５ボルトより大きい、請求項３０に記載の方法。
  32. 前記バイアス電圧の大きさが５ボルトより大きい、請求項３０に記載の方法。
JP2008556428A 2006-02-24 2007-02-22 大電流および大電流対称性を有する電流駆動メモリセル Pending JP2009527869A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/361,267 US7515457B2 (en) 2006-02-24 2006-02-24 Current driven memory cells having enhanced current and enhanced current symmetry
PCT/US2007/004662 WO2007100626A2 (en) 2006-02-24 2007-02-22 Current driven memory cells having enhanced current and enhanced current symmetry

Publications (1)

Publication Number Publication Date
JP2009527869A true JP2009527869A (ja) 2009-07-30

Family

ID=38459555

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008556428A Pending JP2009527869A (ja) 2006-02-24 2007-02-22 大電流および大電流対称性を有する電流駆動メモリセル

Country Status (6)

Country Link
US (2) US7515457B2 (ja)
EP (1) EP1987581B1 (ja)
JP (1) JP2009527869A (ja)
KR (1) KR101038635B1 (ja)
DE (1) DE602007013713D1 (ja)
WO (1) WO2007100626A2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010153766A (ja) * 2008-12-23 2010-07-08 Hynix Semiconductor Inc フローティングボディー効果を利用した磁気抵抗メモリセル、これを含むメモリ素子及びその動作方法
JP2013525934A (ja) * 2010-04-07 2013-06-20 クアルコム，インコーポレイテッド 磁気ビットセル素子のための非対称書込み方式
WO2024209978A1 (ja) * 2023-04-07 2024-10-10 ソニーセミコンダクタソリューションズ株式会社 メモリ回路、半導体装置及び電子機器

Families Citing this family (95)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7973349B2 (en) * 2005-09-20 2011-07-05 Grandis Inc. Magnetic device having multilayered free ferromagnetic layer
US7777261B2 (en) * 2005-09-20 2010-08-17 Grandis Inc. Magnetic device having stabilized free ferromagnetic layer
US20100182044A1 (en) * 2007-03-13 2010-07-22 Easic Corporation Programming and circuit topologies for programmable vias
US7782661B2 (en) * 2007-04-24 2010-08-24 Magic Technologies, Inc. Boosted gate voltage programming for spin-torque MRAM array
US7957179B2 (en) * 2007-06-27 2011-06-07 Grandis Inc. Magnetic shielding in magnetic multilayer structures
US8100228B2 (en) * 2007-10-12 2012-01-24 D B Industries, Inc. Portable anchorage assembly
US8659852B2 (en) 2008-04-21 2014-02-25 Seagate Technology Llc Write-once magentic junction memory array
US7760542B2 (en) 2008-04-21 2010-07-20 Seagate Technology Llc Spin-torque memory with unidirectional write scheme
US7852663B2 (en) * 2008-05-23 2010-12-14 Seagate Technology Llc Nonvolatile programmable logic gates and adders
US7855911B2 (en) * 2008-05-23 2010-12-21 Seagate Technology Llc Reconfigurable magnetic logic device using spin torque
US8116123B2 (en) * 2008-06-27 2012-02-14 Seagate Technology Llc Spin-transfer torque memory non-destructive self-reference read method
US8116122B2 (en) * 2008-06-27 2012-02-14 Seagate Technology Llc Spin-transfer torque memory self-reference read method
US7974119B2 (en) 2008-07-10 2011-07-05 Seagate Technology Llc Transmission gate-based spin-transfer torque memory unit
US7804709B2 (en) * 2008-07-18 2010-09-28 Seagate Technology Llc Diode assisted switching spin-transfer torque memory unit
US8233319B2 (en) 2008-07-18 2012-07-31 Seagate Technology Llc Unipolar spin-transfer switching memory unit
US8054677B2 (en) 2008-08-07 2011-11-08 Seagate Technology Llc Magnetic memory with strain-assisted exchange coupling switch
US7800938B2 (en) 2008-08-07 2010-09-21 Seagate Technology, Llc Oscillating current assisted spin torque magnetic memory
US8223532B2 (en) 2008-08-07 2012-07-17 Seagate Technology Llc Magnetic field assisted STRAM cells
US7881104B2 (en) * 2008-08-08 2011-02-01 Seagate Technology Llc Magnetic memory with separate read and write paths
US7881095B2 (en) 2008-08-08 2011-02-01 Seagate Technology Llc Asymmetric write current compensation using gate overdrive for resistive sense memory cells
US7881098B2 (en) 2008-08-26 2011-02-01 Seagate Technology Llc Memory with separate read and write paths
US7894248B2 (en) 2008-09-12 2011-02-22 Grandis Inc. Programmable and redundant circuitry based on magnetic tunnel junction (MTJ)
US7826255B2 (en) * 2008-09-15 2010-11-02 Seagate Technology Llc Variable write and read methods for resistive random access memory
US7755923B2 (en) * 2008-09-18 2010-07-13 Seagate Technology Llc Memory array with read reference voltage cells
US7985994B2 (en) 2008-09-29 2011-07-26 Seagate Technology Llc Flux-closed STRAM with electronically reflective insulative spacer
US7830726B2 (en) * 2008-09-30 2010-11-09 Seagate Technology Llc Data storage using read-mask-write operation
US7746687B2 (en) * 2008-09-30 2010-06-29 Seagate Technology, Llc Thermally assisted multi-bit MRAM
US7859891B2 (en) * 2008-09-30 2010-12-28 Seagate Technology Llc Static source plane in stram
US8487390B2 (en) * 2008-10-08 2013-07-16 Seagate Technology Llc Memory cell with stress-induced anisotropy
US7933146B2 (en) * 2008-10-08 2011-04-26 Seagate Technology Llc Electronic devices utilizing spin torque transfer to flip magnetic orientation
US7852660B2 (en) * 2008-10-08 2010-12-14 Seagate Technology Llc Enhancing read and write sense margins in a resistive sense element
US7933137B2 (en) * 2008-10-08 2011-04-26 Seagate Teachnology Llc Magnetic random access memory (MRAM) utilizing magnetic flip-flop structures
US8169810B2 (en) 2008-10-08 2012-05-01 Seagate Technology Llc Magnetic memory with asymmetric energy barrier
US8039913B2 (en) * 2008-10-09 2011-10-18 Seagate Technology Llc Magnetic stack with laminated layer
US8089132B2 (en) 2008-10-09 2012-01-03 Seagate Technology Llc Magnetic memory with phonon glass electron crystal material
US8217478B2 (en) * 2008-10-10 2012-07-10 Seagate Technology Llc Magnetic stack with oxide to reduce switching current
US7885097B2 (en) 2008-10-10 2011-02-08 Seagate Technology Llc Non-volatile memory array with resistive sense element block erase and uni-directional write
US20100091564A1 (en) * 2008-10-10 2010-04-15 Seagate Technology Llc Magnetic stack having reduced switching current
US7755965B2 (en) * 2008-10-13 2010-07-13 Seagate Technology Llc Temperature dependent system for reading ST-RAM
US8650355B2 (en) * 2008-10-15 2014-02-11 Seagate Technology Llc Non-volatile resistive sense memory on-chip cache
US20100091546A1 (en) * 2008-10-15 2010-04-15 Seagate Technology Llc High density reconfigurable spin torque non-volatile memory
US7936580B2 (en) * 2008-10-20 2011-05-03 Seagate Technology Llc MRAM diode array and access method
US9030867B2 (en) * 2008-10-20 2015-05-12 Seagate Technology Llc Bipolar CMOS select device for resistive sense memory
US7826260B2 (en) * 2008-10-27 2010-11-02 Seagate Technology Llc Spin-transfer torque memory self-reference read and write assist methods
US7813168B2 (en) * 2008-10-27 2010-10-12 Seagate Technology Llc Spin-transfer torque memory self-reference read and write assist methods
US20100102405A1 (en) * 2008-10-27 2010-04-29 Seagate Technology Llc St-ram employing a spin filter
US7936583B2 (en) * 2008-10-30 2011-05-03 Seagate Technology Llc Variable resistive memory punchthrough access method
US7876599B2 (en) * 2008-10-31 2011-01-25 Seagate Technology Llc Spatial correlation of reference cells in resistive memory array
US7944730B2 (en) * 2008-10-31 2011-05-17 Seagate Technology Llc Write method with voltage line tuning
US7898838B2 (en) * 2008-10-31 2011-03-01 Seagate Technology Llc Resistive sense memory calibration for self-reference read method
US7855923B2 (en) * 2008-10-31 2010-12-21 Seagate Technology Llc Write current compensation using word line boosting circuitry
US7898844B2 (en) * 2008-10-31 2011-03-01 Seagate Technology, Llc Magnetic tunnel junction and memristor apparatus
US8107280B2 (en) 2008-11-05 2012-01-31 Qualcomm Incorporated Word line voltage control in STT-MRAM
US8045366B2 (en) * 2008-11-05 2011-10-25 Seagate Technology Llc STRAM with composite free magnetic element
US7876604B2 (en) * 2008-11-05 2011-01-25 Seagate Technology Llc Stram with self-reference read scheme
US7825478B2 (en) * 2008-11-07 2010-11-02 Seagate Technology Llc Polarity dependent switch for resistive sense memory
US8043732B2 (en) 2008-11-11 2011-10-25 Seagate Technology Llc Memory cell with radial barrier
US7826181B2 (en) * 2008-11-12 2010-11-02 Seagate Technology Llc Magnetic memory with porous non-conductive current confinement layer
US8178864B2 (en) 2008-11-18 2012-05-15 Seagate Technology Llc Asymmetric barrier diode
US7800941B2 (en) * 2008-11-18 2010-09-21 Seagate Technology Llc Magnetic memory with magnetic tunnel junction cell sets
US20100128519A1 (en) * 2008-11-25 2010-05-27 Seagate Technology Llc Non volatile memory having increased sensing margin
US8289756B2 (en) 2008-11-25 2012-10-16 Seagate Technology Llc Non volatile memory including stabilizing structures
US8203869B2 (en) * 2008-12-02 2012-06-19 Seagate Technology Llc Bit line charge accumulation sensing for resistive changing memory
US7826259B2 (en) 2009-01-29 2010-11-02 Seagate Technology Llc Staggered STRAM cell
US8519495B2 (en) * 2009-02-17 2013-08-27 Seagate Technology Llc Single line MRAM
US8053255B2 (en) * 2009-03-03 2011-11-08 Seagate Technology Llc STRAM with compensation element and method of making the same
US8489801B2 (en) * 2009-03-04 2013-07-16 Henry F. Huang Non-volatile memory with hybrid index tag array
US8223534B2 (en) * 2009-04-03 2012-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. Raising programming currents of magnetic tunnel junctions using word line overdrive and high-k metal gate
CN101867015A (zh) * 2009-04-16 2010-10-20 台湾积体电路制造股份有限公司 通过施加p-衬底偏压和调节阈值电压提高磁性隧道结的编程电流
US8270207B2 (en) * 2009-04-16 2012-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Raising programming current of magnetic tunnel junctions by applying P-sub bias and adjusting threshold voltage
US8159856B2 (en) 2009-07-07 2012-04-17 Seagate Technology Llc Bipolar select device for resistive sense memory
JP5688081B2 (ja) * 2009-07-10 2015-03-25 シーゲイト テクノロジー エルエルシー ブロック消去および一方向書込みを行う抵抗検知素子を有する不揮発性メモリアレイ
WO2011005809A1 (en) * 2009-07-10 2011-01-13 Seagate Technology Llc Non-volatile memory array with resistive sense element block erase and uni-directional write
US7999337B2 (en) * 2009-07-13 2011-08-16 Seagate Technology Llc Static magnetic field assisted resistive sense element
US7999338B2 (en) 2009-07-13 2011-08-16 Seagate Technology Llc Magnetic stack having reference layers with orthogonal magnetization orientation directions
US8158964B2 (en) 2009-07-13 2012-04-17 Seagate Technology Llc Schottky diode switch and memory units containing the same
US7940548B2 (en) * 2009-07-13 2011-05-10 Seagate Technology Llc Shared bit line and source line resistive sense memory structure
US8411493B2 (en) 2009-10-30 2013-04-02 Honeywell International Inc. Selection device for a spin-torque transfer magnetic random access memory
US8243490B2 (en) 2009-11-30 2012-08-14 Infineon Technologies Ag Memory with intervening transistor
US8441836B2 (en) * 2010-09-17 2013-05-14 Ovonyx, Inc. Sector array addressing for ECC management
US8648426B2 (en) 2010-12-17 2014-02-11 Seagate Technology Llc Tunneling transistors
WO2012105164A1 (ja) * 2011-02-01 2012-08-09 パナソニック株式会社 不揮発性半導体記憶装置
US8611132B2 (en) 2011-04-29 2013-12-17 Qualcomm Incorporated Self-body biasing sensing circuit for resistance-based memories
WO2013043738A1 (en) * 2011-09-19 2013-03-28 The Regents Of The University Of California Body voltage sensing based short pulse reading circuit
KR101321481B1 (ko) 2011-11-04 2013-10-28 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이를 위한 테스트 회로
US9082494B2 (en) 2012-01-13 2015-07-14 Micron Technology, Inc. Memory cells having a common gate terminal
KR20140067254A (ko) 2012-11-26 2014-06-05 삼성전자주식회사 메모리 시스템과 이의 동작 방법
WO2014175896A1 (en) * 2013-04-26 2014-10-30 Freescale Semiconductor, Inc. Voltage initialization of a memory
US9431083B2 (en) 2014-03-25 2016-08-30 Samsung Electronics Co., Ltd. Nonvolatile memory device and storage device having the same
US9577009B1 (en) * 2015-11-13 2017-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell with PMOS access transistor
US10102895B1 (en) * 2017-08-25 2018-10-16 Qualcomm Incorporated Back gate biasing magneto-resistive random access memory (MRAM) bit cells to reduce or avoid write operation failures caused by source degeneration
CN110197680B (zh) * 2018-02-24 2021-11-23 上海磁宇信息科技有限公司 一种采用全耗尽绝缘硅fd-soi场效应管的mram存储芯片
JP7127454B2 (ja) * 2018-09-26 2022-08-30 Tdk株式会社 メモリスタ回路、メモリスタ制御システム、アナログ積和演算器、及びニューロモーフィックデバイス
JP2020155441A (ja) 2019-03-18 2020-09-24 キオクシア株式会社 磁気記憶装置
KR102546531B1 (ko) 2019-04-02 2023-06-21 삼성전자주식회사 자기 메모리 장치

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003209228A (ja) * 2001-11-07 2003-07-25 Toshiba Corp 磁気記憶装置及びその製造方法
JP2004079033A (ja) * 2002-08-12 2004-03-11 Renesas Technology Corp 不揮発性半導体記憶装置
JP2004096002A (ja) * 2002-09-03 2004-03-25 Renesas Technology Corp 薄膜磁性体記憶装置
JP2004111826A (ja) * 2002-09-20 2004-04-08 Renesas Technology Corp 半導体装置およびその製造方法
JP2005050424A (ja) * 2003-07-28 2005-02-24 Renesas Technology Corp 抵抗値変化型記憶装置
JP2005522045A (ja) * 2002-04-04 2005-07-21 株式会社東芝 相変化メモリ装置
JP2007184063A (ja) * 2006-01-10 2007-07-19 Renesas Technology Corp 不揮発性半導体記憶装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5774392A (en) * 1996-03-28 1998-06-30 Ramtron International Corporation Bootstrapping circuit utilizing a ferroelectric capacitor
JP2002170825A (ja) 2000-11-30 2002-06-14 Nec Corp 半導体装置及びｍｉｓ型半導体装置並びにその製造方法
EP1436815B1 (en) * 2001-09-18 2010-03-03 Kilopass Technology, Inc. Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
JP4282314B2 (ja) * 2002-06-25 2009-06-17 シャープ株式会社 記憶装置
WO2004021574A1 (en) * 2002-08-30 2004-03-11 Koninklijke Philips Electronics N.V. Phase locked loop
FR2844648B1 (fr) * 2002-09-16 2004-10-15 Commissariat Energie Atomique Pompe de charges a injection de charges
US6819583B2 (en) * 2003-01-15 2004-11-16 Sharp Laboratories Of America, Inc. Ferroelectric resistor non-volatile memory array
KR100835275B1 (ko) * 2004-08-12 2008-06-05 삼성전자주식회사 스핀 주입 메카니즘을 사용하여 자기램 소자를 구동시키는방법들
JP4377274B2 (ja) 2004-03-26 2009-12-02 Ｎｅｃエレクトロニクス株式会社 電源回路及び該電源回路を備えた半導体記憶装置
KR100534216B1 (ko) 2004-06-18 2005-12-08 삼성전자주식회사 반도체 메모리에서의 워드라인 드라이버 회로 및 그에따른 구동방법
US7864597B2 (en) * 2004-11-29 2011-01-04 Stmicroelectronics, Inc. Method and circuit for controlling generation of a boosted voltage in devices receiving dual supply voltages
JP4012196B2 (ja) * 2004-12-22 2007-11-21 株式会社東芝 磁気ランダムアクセスメモリのデータ書き込み方法
US7272034B1 (en) * 2005-08-31 2007-09-18 Grandis, Inc. Current driven switching of magnetic storage cells utilizing spin transfer and magnetic memories using such cells
US7272035B1 (en) * 2005-08-31 2007-09-18 Grandis, Inc. Current driven switching of magnetic storage cells utilizing spin transfer and magnetic memories using such cells

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003209228A (ja) * 2001-11-07 2003-07-25 Toshiba Corp 磁気記憶装置及びその製造方法
JP2005522045A (ja) * 2002-04-04 2005-07-21 株式会社東芝 相変化メモリ装置
JP2004079033A (ja) * 2002-08-12 2004-03-11 Renesas Technology Corp 不揮発性半導体記憶装置
JP2004096002A (ja) * 2002-09-03 2004-03-25 Renesas Technology Corp 薄膜磁性体記憶装置
JP2004111826A (ja) * 2002-09-20 2004-04-08 Renesas Technology Corp 半導体装置およびその製造方法
JP2005050424A (ja) * 2003-07-28 2005-02-24 Renesas Technology Corp 抵抗値変化型記憶装置
JP2007184063A (ja) * 2006-01-10 2007-07-19 Renesas Technology Corp 不揮発性半導体記憶装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010153766A (ja) * 2008-12-23 2010-07-08 Hynix Semiconductor Inc フローティングボディー効果を利用した磁気抵抗メモリセル、これを含むメモリ素子及びその動作方法
JP2013525934A (ja) * 2010-04-07 2013-06-20 クアルコム，インコーポレイテッド 磁気ビットセル素子のための非対称書込み方式
US9142278B2 (en) 2010-04-07 2015-09-22 Qualcomm Incorporated Asymmetric write scheme for magnetic bit cell elements
WO2024209978A1 (ja) * 2023-04-07 2024-10-10 ソニーセミコンダクタソリューションズ株式会社 メモリ回路、半導体装置及び電子機器

Also Published As

Publication number Publication date
US7515457B2 (en) 2009-04-07
US20090213640A1 (en) 2009-08-27
KR20080096679A (ko) 2008-10-31
EP1987581A2 (en) 2008-11-05
US20080205121A1 (en) 2008-08-28
DE602007013713D1 (de) 2011-05-19
WO2007100626A2 (en) 2007-09-07
EP1987581A4 (en) 2009-09-02
US7791931B2 (en) 2010-09-07
EP1987581B1 (en) 2011-04-06
WO2007100626A3 (en) 2008-12-24
KR101038635B1 (ko) 2011-06-03

Similar Documents

Publication Publication Date Title
US7791931B2 (en) Current driven memory cells having enhanced current and enhanced current symmetry
US6894916B2 (en) Memory array employing single three-terminal non-volatile storage elements
US6873561B2 (en) Semiconductor memory device operating with low current consumption
US6597601B2 (en) Thin film magnetic memory device conducting data read operation without using a reference cell
JP2004103104A (ja) 薄膜磁性体記憶装置
US20070258282A1 (en) Magnetic memory device and method of writing data in the same
US9646668B2 (en) Spin-transfer torque magnetic random access memory (STTMRAM) with enhanced write current
US6903965B2 (en) Thin film magnetic memory device permitting high precision data read
US8879309B2 (en) Method and apparatus for programming a spin-transfer torque magnetic random access memory (STTMRAM) array
US20040109377A1 (en) Nonvolatile memory device having circuit for stably supplying desired current during data writing
CN113129953B (zh) 磁性随机存储器的读电路
KR101057724B1 (ko) 반도체 메모리 장치와 그의 구동 방법
JP2020522835A (ja) 長いデバイス寿命のためのデュアルパワーレール・カスコードドライバ及びその構成方法
US6958928B2 (en) Thin film magnetic memory device with memory cell having magnetic tunnel junction
US6483768B2 (en) Current driver configuration for MRAM
JP5315940B2 (ja) 磁気ランダムアクセスメモリ
JP2004103202A (ja) 薄膜磁性体記憶装置
JP2004171625A (ja) 不揮発性記憶装置
US20230410853A1 (en) Memory system
JP2009301668A (ja) 不揮発性半導体記憶装置の読出回路
JP2024046119A (ja) メモリデバイス
JP2004259389A (ja) 薄膜磁性体記憶装置
KR20120087717A (ko) 자기 저항 메모리 장치

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110613

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110621

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20110920

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110928

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111221

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20120113

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120410