KR100835275B1 - 스핀 주입 메카니즘을 사용하여 자기램 소자를 구동시키는방법들 - Google Patents

스핀 주입 메카니즘을 사용하여 자기램 소자를 구동시키는방법들 Download PDF

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Abstract

스핀 주입 메카니즘을 사용하여 자기램 소자를 프로그램시키는 방법들이 제공된다. 이 방법들은 집적회로 기판 상에 제공되는 복수개의 자기터널 접합 구조체들중 어느 하나에 선택적으로 메인 쓰기 전류를 가하는 것(forcing)을 구비한다. 상기 메인 쓰기 전류는 상기 선택된 자기터널 접합 구조체의 자유층(free layer)으로부터 상기 선택된 자기터널 접합 구조체의 고정층(pinned layer)을 향하여 흐르는 양의 쓰기 전류(positive writing current)이거나 상기 선택된 자기터널 접합 구조체의 고정층으로부터 상기 선택된 자기터널 접합 구조체의 자유층을 향하여 흐르는 음의 쓰기 전류이다. 상기 메인 쓰기 전류를 가하는 동안 상기 선택된 자기터널 접합 구조체의 자화곤란 자계(hard magnetic field)를 생성시키어 상기 선택된 자유층 내의 자기 분극들을 상기 선택된 고정층 내의 자기 분극들에 평행하거나 반평행하도록 배열시킨다.

Description

스핀 주입 메카니즘을 사용하여 자기램 소자를 구동시키는 방법들{Methods of operating a magnetic random access memory device using a spin injection mechanism}
도 1은 본 발명의 실시예들에 따른 쓰기 방법들(writing methods)을 적용하기에 적합한 자기램 소자의 일 부분을 도시한 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ'에 따라 취해진 단면도이다.
도 3은 도 1의 Ⅱ-Ⅱ'에 따라 취해진 단면도이다.
도 4는 도 1에 보여진 자기램 소자의 등가회로도이다.
도 5는 본 발명의 실시예들에 따른 쓰기 방법들을 설명하기 위한 타이밍 다이아그램이다.
도 6은 본 발명의 실시예들에 따른 쓰기 방법들을 적용하기에 적합한 다른 자기램 소자의 일 부분을 도시한 평면도이다.
도 7은 도 6의 Ⅲ-Ⅲ'에 따라 취해진 단면도이다.
도 8은 도 6의 Ⅳ-Ⅳ'에 따라 취해진 단면도이다.
도 9는 도 6에 보여진 자기램 소자의 등가회로도이다.
도 10은 본 발명의 실시예에 따른 쓰기 방법이 적용된 자기저항체의 스위칭 루프를 도시한 그래프이다.
도 11은 본 발명의 실시예에 따른 쓰기 방법에 있어서 자화곤란 자계(hard magnetic field)의 생성에 요구되는 보조 쓰기 신호(auxiliary writing signal) 및 스핀 주입에 요구되는 메인 쓰기 신호의 상관관계(relationship)를 도시한 그래프이다.
본 발명은 반도체 기억소자의 구동방법들에 관한 것으로, 특히 스핀 주입 메카니즘을 사용하여 자기램 소자를 구동시키는 방법들에 관한 것이다.
자기램 소자들은 저전압 및 고속에서 동작될 수 있는 비휘발성 기억 소자들로서 널리 사용되고 있다. 상기 자기램 소자들의 단위 셀에 있어서, 데이터는 자기 저항체(magnetic resistor)의 자기터널 접합 구조체(magnetic tunnel junction structure; MTJ structure) 내에 저장된다. 상기 자기터널 접합(MTJ) 구조체는 제1 및 제2 강자성층들(ferromagnetic layers) 및 그들 사이에 개재된 터널링 절연층(tunneling insulation layer)을 포함한다. 자유층(free layer)이라고도 언급되는 상기 제1 강자성층의 자기 분극(magnetic polarization)은 상기 자기터널 접합(MTJ) 구조체에 인가되는 외부 자계(external magnetic field)를 이용하여 변화시킬 수 있다. 상기 외부 자계는 상기 자기터널 접합 구조체의 주위(around)를 지나는 전류에 의해 유도될(induced) 수 있고, 상기 자유층의 자기 분극은 고정층(pinned layer)이라고도 언급되는 상기 제2 강자성층 내의 고정된 자기 분극(fixed magnetic polarization)에 평행하거나 반평행(anti-parallel)할 수 있다. 상기 외부 자계를 생성시키기 위한 전류는 상기 자기터널 접합 구조체의 주위에 배치된 디지트 라인(digit line) 및 비트라인(bit line)이라고 불리우는 도전층들을 통하여 흐른다.
양자역학(quantum mechanics)에 기초한 스핀트로닉스(spintronics)에 따르면, 상기 자유층 및 고정층 내의 자기 스핀들이 서로 평행하도록 배열된 경우에, 상기 자기터널 접합 구조체를 통하여 흐르는 터널링 전류는 최대값을 보인다. 이에 반하여, 상기 자유층 및 고정층 내의 자기 스핀들이 서로 반평행하도록 배열된 경우에, 상기 자기터널 접합 구조체를 통하여 흐르는 터널링 전류는 최소값을 보인다. 따라서, 상기 자기램 셀의 데이터는 상기 자유층 내의 자기 스핀들의 방향에 따라 결정될 수 있다.
상기 자기터널 접합 구조체의 대부분은 평면도로부터 보여질 때(when viewed from a plane view) 직사각형 형태(rectangular shape) 또는 타원형의 형태(ellipse shape)를 갖는다. 이는, 상기 자유층 내의 자기 스핀들이 상기 자유층의 길이방향에 평행한 경우에, 상기 자유층 내의 자기 스핀들은 안정된 상태를 갖기 때문이다.
상기 자기램 소자는 복수개의 자기터널 접합 구조체들을 포함한다. 상기 복수개의 자기터널 접합 구조체들은 제조 공정에 따라서 불균일한 스위칭 특성들을 보일 수 있다. 이 경우에, 상기 자기터널 접합 구조체들 내에 원하는 데이터들을 저장시키기 위한 외부 자계들은 서로 다를 수 있다. 이에 따라, 상기 자기터널 접 합 구조체들의 스위칭 특성들이 불균일할수록, 상기 자기램 소자의 쓰기 여유도(writing margin)는 더욱 감소된다. 특히, 상기 자기터널 접합 구조체들이 고집적화(high integration density)를 위하여 축소되는 경우에, 상기 쓰기 여유도는 현저히 감소될 수 있다. 다시 말해서, 상기 자기터널 접합 구조체들중 어느 하나에 선택적으로 원하는 데이터를 저장시키기 위한 쓰기 동작 동안, 상기 선택된 자기터널 접합 구조체에 전기적으로 접속된 비트라인 및/또는 디지트 라인을 공유하는 비선택된 자기터널 접합 구조체들 내에 원하지 않는 데이터(undesired data)가 기입될 수 있다. 즉, 종래의 쓰기 방법들에 따르면, 상기 선택된 자기터널 접합 구조체 내에 데이터를 저장시키는 동안 상기 비선택된 자기터널 접합 구조체들 내에 원하지 않는 데이터가 저장되는 쓰기 방해(write disturbance)가 발생될 수 있다.
더 나아가서, 종래의 자기램 셀은 상술한 바와 같이 상기 자기터널 접합 구조체의 주위에 배치된 디지트 라인을 구비한다. 일반적으로, 상기 디지트 라인은 상기 자기터널 접합 구조체의 하부에 배치되고, 상기 자기터널 접합 구조체는 상기 디지트 라인과 중첩하는 하부전극을 갖는다. 이 경우에, 상기 하부전극은 상기 디지트 라인의 하부에 배치된 억세스 트랜지스터의 드레인 영역에 전기적으로 접속되어야 한다. 따라서, 상기 하부전극은 상기 드레인 영역 상에 형성되는 콘택 플러그와 접촉하기 위하여 수평방향을 향하여 연장되어야 한다. 결과적으로, 상기 디지트 라인의 존재에 기인하여 상기 자기램 셀의 평면적을 감소시키는 데 한계가 있다.
최근에, 상기 쓰기 방해 및 낮은 집적도(low integration density)를 해결하기 위하여 스핀 주입 메카니즘을 적용하기에 적합한 자기램 소자들이 제안된 바 있 다. 예를 들면, 상기 스핀 주입 메카니즘의 적용에 적합한 자기램 소자들이 미국특허 제6,130,814호에 "전류 유기된 자기 스위칭 소자 및 이를 구비하는 메모리(current-induced magnetic switching device and memory including the same)"이라는 제목으로 선(Sun)에 의해 개시된 바 있다. 이에 더하여, 상기 스핀 주입 메카니즘의 적용에 적합한 또 다른 자기램 소자들이 미국특허 제6,603,677 B2호에 "메모리 기능을 갖는 3층의 적층된 자기 스핀 분극 소자(three-layered stacked magnetic spin polarization device with memory)"라는 제목으로 르동 등(Redon et al.)에 의해 개시된 바 있다.
본 발명이 이루고자 하는 기술적 과제는 집적도의 저하 없이 쓰기 여유도를 개선시킬 수 있는 자기램 소자의 쓰기 방법들을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 집적도의 저하 없이 쓰기 전류를 감소시킬 수 있는 자기램 소자의 쓰기 방법들을 제공하는 데 있다.
본 발명의 일 양태에 따르면, 집적회로 기판 상에 제공되는 복수개의 자기터널 접합 구조체들을 갖는 자기램 소자를 프로그램 및 독출하는 구동방법들을 제공한다. 상기 프로그램 방법들은 상기 복수개의 자기터널 접합 구조체들중 어느 하나에 선택적으로 메인 쓰기 전류를 가하는 것(forcing)을 포함한다. 상기 메인 쓰기 전류는 상기 선택된 자기터널 접합 구조체의 자유층(free layer)으로부터 상기 선택된 자기터널 접합 구조체의 고정층(pinned layer)을 향하여 흐르는 양의 쓰기 전 류(positive writing current)이거나 상기 선택된 자기터널 접합 구조체의 고정층으로부터 상기 선택된 자기터널 접합 구조체의 자유층을 향하여 흐르는 음의 쓰기 전류이다. 상기 메인 쓰기 전류를 가하는 동안 상기 선택된 자기터널 접합 구조체의 자화곤란 자계(hard magnetic field)를 생성시킨다. 그 결과, 상기 선택된 자유층 내의 자기 분극들은 상기 선택된 고정층 내의 자기 분극들에 평행하거나 반평행하도록 배열된다.
본 발명의 몇몇 실시예들에서, 상기 메인 쓰기 전류를 가하는 것은 상기 선택된 자기터널 접합 구조체의 일 단(one terminal)에 전기적으로 접속된 스위칭 소자를 턴온시키는 것과 상기 선택된 자기터널 접합 구조체의 타 단(the other terminal)에 전기적으로 접속된 비트라인에 메인 쓰기 신호(main writing signal)를 인가하는 것을 포함할 수 있다. 이 경우에, 상기 선택된 자기터널 접합 구조체 및 그에 접속된 상기 스위칭 소자를 통하여 상기 양의 쓰기 전류 또는 상기 음의 쓰기 전류가 흐른다.
다른 실시예들에서, 상기 고정층 및 상기 자유층중 적어도 상기 자유층은 제1 강자성층, 제2 강자성층 및 이들 사이의 반강자성 커플링 스페이서층(anti-ferromagnetic spacer layer)을 구비하는 합성 반강성층(synthetic anti-ferromagnetic layer; SAF layer)일 수 있다.
또 다른 실시예들에서, 상기 자화곤란 자계는 상기 선택된 자기터널 접합 구조체에 인접한 보조 배선(auxiliary interconnection line)으로 보조 쓰기 전류(auxiliary writing current)를 가함으로써 발생될 수 있다. 상기 보조 배선은 상 기 선택된 자기터널 접합 구조체의 길이 방향에 평행하도록 배치될 수 있다.
본 발명의 다른 양태에 따르면, 상기 프로그램 방법들은 집적회로 기판 상에 배열된 복수개의 평행한 워드라인들중 어느 하나에 선택적으로 워드라인 신호를 인가하여 상기 선택된 워드라인에 접속된 억세스 모스 트랜지스터들을 턴온시키는 것을 포함한다. 상기 워드라인 신호를 인가하는 동안 상기 워드라인들을 가로지르는 복수개의 비트라인들중 어느 하나에 선택적으로 메인 쓰기 신호를 인가한다. 그 결과, 상기 선택된 비트라인 및 상기 선택된 워드라인에 전기적으로 연결되고 상기 턴온된 억세스 모스 트랜지스터들중 어느 하나에 전기적으로 직렬 연결된 자기터널 접합 구조체를 통하여 메인 쓰기 전류가 흐른다. 상기 메인 쓰기 전류는 상기 자기터널 접합 구조체의 자유층으로부터 상기 자기터널 접합 구조체의 고정층을 향하여 흐르는 양의 쓰기 전류이거나 상기 선택된 고정층으로부터 상기 선택된 자유층을 향하여 흐르는 음의 쓰기 전류이다. 상기 메인 쓰기 신호를 인가하는 동안 상기 선택된 비트라인에 인접하면서 평행한 서브 비트라인에 보조 쓰기 신호를 인가하여 상기 자기터널 접합 구조체의 자화곤란 자계를 생성시킨다. 상기 선택된 자유층 내의 자기 분극들은 상기 양의 쓰기 전류 또는 상기 음의 쓰기 전류가 흐르는 동안 상기 선택된 자유층 내의 자기 분극들에 평행하거나 반평행하도록 배열된다.
본 발명의 또 다른 양태에 따르면, 상기 프로그램 방법들은 집적회로 기판 상에 배열된 복수개의 평행한 워드라인들중 어느 하나에 선택적으로 워드라인 신호를 인가하여 상기 선택된 워드라인에 접속된 억세스 모스 트랜지스터들을 턴온시키는 것을 포함한다. 상기 워드라인 신호를 인가하는 동안 상기 워드라인들을 가로지 르는 복수개의 비트라인들중 어느 하나에 선택적으로 메인 쓰기 신호를 인가한다. 그 결과, 상기 선택된 비트라인 및 상기 선택된 워드라인에 전기적으로 연결되고 상기 턴온된 억세스 모스 트랜지스터들중 어느 하나에 전기적으로 직렬 연결된 자기터널 접합 구조체를 통하여 메인 쓰기 전류가 흐른다. 상기 메인 쓰기 전류는 상기 자기터널 접합 구조체의 자유층으로부터 상기 자기터널 접합 구조체의 고정층을 향하여 흐르는 양의 쓰기 전류이거나 상기 선택된 고정층으로부터 상기 선택된 자유층을 향하여 흐르는 음의 쓰기 전류이다. 상기 메인 쓰기 신호를 인가하는 동안 상기 선택된 비트라인을 가로지르고 상기 자기터널 접합 구조체에 인접한 디지트 라인에 보조 쓰기 신호를 인가하여 상기 자기터널 접합 구조체의 자화곤란 자계를 생성시킨다. 상기 선택된 자유층 내의 자기 분극들은 상기 양의 쓰기 전류 또는 상기 음의 쓰기 전류가 흐르는 동안 상기 선택된 자유층 내의 자기 분극들에 평행하거나 반평행하도록 배열된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예들에 따른 쓰기 방법을 적용하기에 적합한 자기램 셀 어레이 영역의 일 부분을 도시한 평면도이고, 도 2 및 도 3은 각각 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따라 취해진 단면도들이다. 또한, 도 4는 도 1에 보여진 자기램 셀 어레이 영역의 등가회로도이다.
도 1, 도 2, 도 3 및 도 4를 참조하면, 집적회로 기판(1)의 소정영역에 소자분리막(3)이 제공되어 제1 내지 제3 활성영역들(3a, 3b, 3c)을 한정한다. 상기 활성영역들(3a, 3b, 3c)의 양 단들에 각각 제1 및 제2 드레인 영역들(7d', 7d")이 제공되고, 상기 제1 및 제2 드레인 영역들(7d', 7d") 사이에 공통 소오스 영역들(7s)이 제공된다. 상기 제1 드레인 영역들(7d') 및 상기 공통 소오스 영역들(7s) 사이의 제1 채널 영역들의 상부에 제1 게이트 전극(5a)이 배치되고, 상기 제2 드레인 영역들(7d") 및 상기 공통 소오스 영역들(7s) 사이의 제2 채널 영역들의 상부에 제2 게이트 전극(5b)이 배치된다. 상기 제1 및 제2 게이트 전극들(5a, 5b)은 각각 상기 활성영역들(3a, 3b, 3c)을 가로지르도록 연장되어 제1 및 제2 워드라인들(55a, 55b)의 역할을 할 수 있다. 결과적으로, 상기 활성영역들(3a, 3b, 3c)의 각각에 상기 공통 소오스 영역(7s)을 공유하는 한 쌍의 스위칭 소자들, 즉 제1 및 제2 억세스 모스 트랜지스터들(TA1, TA2)이 제공된다. 이 경우에, 상기 제1 억세스 모스 트랜지스터(TA1)는 상기 제1 드레인 영역(7d'), 상기 공통 소오스 영역(7s) 및 상기 제1 워드라인(55a)을 포함하고, 상기 제2 억세스 모스 트랜지스터(TA2)는 상기 제2 드레인 영역(7d"), 상기 공통 소오스 영역(7s) 및 상기 제2 워드라인(55b)을 포함한다.
상기 제1 및 제2 억세스 모스 트랜지스터들(TA1, TA2)을 갖는 기판 상에 제1 하부 층간절연막(9)이 제공된다. 상기 공통 소오스 영역들(7s)은 상기 제1 하부 층간절연막(9)을 관통하는 소오스 콘택홀들(9s)에 의해 노출되고, 상기 공통 소오스 라인 콘택홀들(9s)은 소오스 콘택 플러그들(11s)로 채워질 수 있다. 상기 소오스 콘택 플러그들(11s)은 상기 활성영역들(3a, 3b, 3c)을 가로지르는 공통 소오스 라인(13s)으로 덮여진다. 결과적으로, 상기 공통 소오스 라인(13s)은 상기 소오스 콘택 플러그들(11s)을 통하여 상기 공통 소오스 영역들(7s)에 전기적으로 연결된다.
상기 공통 소오스 라인(13s)을 갖는 기판 상에 제1 상부 층간절연막(15)이 제공된다. 상기 제1 하부 층간절연막(9) 및 제1 상부 층간절연막(15)은 제1 층간절연막(16)을 구성한다. 상기 제1 드레인 영역들(7d')은 상기 제1 층간절연막(16)을 관통하는 제1 드레인 콘택홀들(16d')에 의해 노출되고, 상기 제2 드레인 영역들(7d")은 상기 제1 층간절연막(16)을 관통하는 제2 드레인 콘택홀들(16d")에 의해 노출된다. 상기 제1 드레인 콘택홀들(16d') 및 제2 드레인 콘택홀들(16d")은 각각 제1 및 제2 드레인 콘택 플러그들(17d', 17d")로 채워질 수 있다. 결과적으로, 상기 제1 드레인 콘택 플러그들(17d')은 각각 상기 제1 드레인 영역들(7d')에 전기적으로 연결되고, 상기 제2 드레인 콘택 플러그들(17d")은 각각 상기 제2 드레인 영역들(7d")에 전기적으로 연결된다.
상기 제1 층간절연막(16) 상에 상기 제1 드레인 콘택 플러그들(17d') 및 제2 드레인 콘택 플러그들(17d")을 각각 덮는 제1 자기 저항체들(magnetic resistors; 45a) 및 제2 자기 저항체들(45b)이 제공된다. 상기 제1 자기 저항체들(45a)의 각각은 제1 하부전극(19a), 제1 상부전극(43a) 및 이들 사이의 제1 자기터널 접합 구조 체(magnetic tunnel junction structure; 41a)를 포함할 수 있고, 상기 제1 자기 터널 접합 구조체(41a)는 제1 고정층(pinned layer; 29a), 제1 자유층(free layer; 39a) 및 이들 사이의 제1 터널링 절연층(tunneling insulating layer; 31a)을 포함할 수 있다. 더 나아가서, 상기 제1 자기터널 접합 구조체(41a)는 상기 제1 고정층(29a)에 접촉하는 제1 피닝층(pinning layer; 21a)을 포함할 수 있다. 상기 제1 자기저항체들(45a)의 상기 각 층들(19a, 21a, 29a, 31a, 39a, 43a)은 여러 가지의 순서들(orders)에 의해 적층될 수 있다. 예를 들면, 상기 제1 하부전극들(19a)은 상기 제1 드레인 콘택 플러그들(17d')에 접촉하도록 배치될 수 있고, 상기 제1 피닝층들(21a), 제1 고정층들(29a), 제1 터널링 절연층들(31a) 및 제1 자유층들(39a)은 상기 제1 하부전극들(19a) 상에 차례로 적층될 수 있다.
상기 제2 자기 저항체들(45b) 역시 제2 하부전극(19b), 제2 상부전극(43b) 및 이들 사이의 제2 자기터널 접합 구조체(magnetic tunnel junction structure; 41b)를 포함할 수 있고, 상기 제2 자기 터널 접합 구조체(41b)는 제2 고정층(pinned layer; 29b), 제2 자유층(free layer; 39b) 및 이들 사이의 제2 터널링 절연층(tunneling insulating layer; 31b)을 포함할 수 있다. 더 나아가서, 상기 제2 자기터널 접합 구조체(41b)는 상기 제2 고정층(29b)에 접촉하는 제2 피닝층(pinning layer; 21b)을 포함할 수 있다. 상기 제2 자기 저항체들(45b)의 각 층들(19b, 21b, 29b, 31b, 39b, 43b)은 상기 제1 자기 저항체들(45b)과 동일한 형태를 갖도록 적층될 수 있다.
상기 제1 자유층들(39a)의 각각은 단일 강자성층(a single layer of ferromagnetic material) 또는 도 2 및 도 3에 도시된 바와 같이 차례로 적층된 제1 하부 강자성층(33a), 제1 반강자성 커플링 스페이서층(anti-ferromagnetic coupling spacer layer; 35a) 및 제1 상부 강자성층(37a)을 갖는 합성 반강자성층(synthetic anti-ferromagnetic layer; SAF layer)일 수 있다. 이와 마찬가지로, 상기 제2 자유층들(39b)의 각각은 단일 강자성층(a single layer of ferromagnetic material) 또는 도 2 및 도 3에 도시된 바와 같이 차례로 적층된 제2 하부 강자성층(33b), 제2 반강자성 커플링 스페이서층(anti-ferromagnetic coupling spacer layer; 35b) 및 제2 상부 강자성층(37b)을 갖는 합성 반강자성층(synthetic anti-ferromagnetic layer; SAF layer)일 수 있다.
이에 더하여, 상기 제1 고정층들(29a)의 각각 역시 단일 강자성층(a single layer of ferromagnetic material) 또는 도 2 및 도 3에 도시된 바와 같이 차례로 적층된 제1 하부 강자성층(23a), 제1 반강자성 커플링 스페이서층(anti-ferromagnetic coupling spacer layer; 25a) 및 제1 상부 강자성층(27a)을 갖는 합성 반강자성층(synthetic anti-ferromagnetic layer; SAF layer)일 수 있고, 상기 제2 고정층들(29b)의 각각 역시 단일 강자성층(a single layer of ferromagnetic material) 또는 도 2 및 도 3에 도시된 바와 같이 차례로 적층된 제2 하부 강자성층(23b), 제2 반강자성 커플링 스페이서층(anti-ferromagnetic coupling spacer layer; 25b) 및 제2 상부 강자성층(27b)을 갖는 합성 반강자성층(synthetic anti-ferromagnetic layer; SAF layer)일 수 있다.
상기 제1 층간절연막(16) 상에 상기 제1 및 제2 자기 저항체들(45a, 45b)을 덮는 제2 층간절연막(47)이 제공된다. 상기 제1 자기 저항체들(45a), 즉 상기 제1 상부전극들(43a)은 상기 제2 층간절연막(47)을 관통하는 제1 비트라인 콘택홀들(47a)에 의해 노출될 수 있고, 상기 제2 자기 저항체들(45b), 즉 상기 제2 상부전극들(43b)은 상기 제2 층간절연막(47)을 관통하는 제2 비트라인 콘택홀들(47b)에 의해 노출될 수 있다. 상기 제2 층간절연막(47) 상에 제1 내지 제3 비트라인들(49a, 49b, 49c)이 배치된다. 상기 제1 비트라인(49a)은 상기 제1 활성영역(3a)의 상부의 제1 및 제2 상부전극들(43a, 43b)을 노출시키는 상기 제1 및 제2 비트라인 콘택홀들(47a, 47b)을 통하여 상기 제1 활성영역(3a) 상의 제1 및 제2 자기 저항체들(45a, 45b)에 전기적으로 접속되고, 상기 제2 비트라인(49b)은 상기 제2 활성영역(3b)의 상부의 제1 및 제2 상부전극들(43a, 43b)을 노출시키는 상기 제1 및 제2 비트라인 콘택홀들(47a, 47b)을 통하여 상기 제2 활성영역(3b) 상의 제1 및 제2 자기 저항체들(45a, 45b)에 전기적으로 접속된다. 이와 마찬가지로, 상기 제3 비트라인(49c)은 상기 제3 활성영역(3c)의 상부의 제1 및 제2 상부전극들(43a, 43b)을 노출시키는 상기 제1 및 제2 비트라인 콘택홀들(47a, 47b)을 통하여 상기 제3 활성영역(3c) 상의 제1 및 제2 자기 저항체들(45a, 45b)에 전기적으로 접속된다. 상기 비트라인들(49a, 49b, 49c)은 상기 워드라인들(55a, 55b)의 상부를 가로지르도록 배치될 수 있다.
한편, 상기 자기 저항체들(45a, 45b)의 각각은 평면도로 보여질 때 길이(LM) 및 상기 길이(LM)보다 작은 폭(WM)을 갖는 직사각형 형태 또는 타원형의 형태를 가 질 수 있다. 이 경우에, 상기 자기 저항체들(45a, 45b)은 도 1에 도시된 바와 같이 상기 비트라인들(49a, 49b, 49c)에 평행하도록 배열되는 것이 바람직하다.
상기 비트라인들(49a, 49b, 49c) 및 상기 제2 층간절연막(47) 상에 제3 층간절연막(51)이 제공되고, 상기 제3 층간절연막(51) 상에 제1 내지 제3 보조 배선들(auxiliary interconnection lines), 예를 들면 제1 내지 제3 서브 비트라인들(53a, 53b, 53c)이 제공될 수 있다. 상기 제1 내지 제3 서브 비트라인들(53a, 53b, 53c)은 각각 상기 제1 내지 제3 비트라인들(49a, 49b, 49c)의 상부에 배치될 수 있다. 결과적으로, 상기 서브 비트라인들(53a, 53b, 53c)은 상기 비트라인들(49a, 49b, 49c) 및 상기 자기 저항체들(45a, 45b)에 평행하도록 배치된다.
도 5는 본 발명의 실시예들에 따른 쓰기 방법들, 즉 프로그램 방법들을 설명하기 위한 타이밍 다이아그램(timing diagram)이다.
도 1 내지 도 5를 참조하면, 상기 워드라인들(55a, 55b)중 선택된 어느 하나와 상기 비트라인들(49a, 49b, 49c)중 선택된 어느 하나에 각각 제1 및 제2 쓰기 신호들, 즉 워드라인 신호(ΦW) 및 메인 쓰기 신호(ΦB)를 인가한다. 상기 워드라인 신호(ΦW)는 소정의 시간(TW) 동안 상기 억세스 모스 트랜지스터들(TA1, TA2)의 문턱전압보다 높은 워드라인 전압(VW)을 갖는 전압 펄스 신호(voltage pulse signal)일 수 있다. 따라서, 상기 선택된 워드라인에 접속된 억세스 모스 트랜지스터들은 상기 워드라인 전압(VW)이 인가되는 동안 턴온된다. 또한, 상기 메인 쓰기 신호(Φ B)는 상기 워드라인 신호(ΦW)가 인가되는 동안 상기 선택된 비트라인에 전류를 가하는(force) 전류 펄스 신호일 수 있다. 그 결과, 상기 선택된 워드라인 및 상기 선택된 비트라인에 접속된 자기램 셀이 선택되고, 상기 선택된 자기램 셀의 자기터널 접합 구조체 및 이에 직렬 접속된 억세스 모스 트랜지스터를 통하여 전류가 흐른다. 예를 들어, 상기 제1 워드라인(55a) 및 상기 제2 비트라인(49b)에 각각 상기 워드라인 신호(ΦW) 및 메인 쓰기 신호(ΦB)를 인가하면, 상기 제1 워드라인(55a) 및 제2 비트라인(49b)에 접속된 자기램 셀(C)이 선택되고 상기 선택된 자기램 셀(C)의 자기터널 접합 구조체(41a)를 통하여 메인 쓰기 전류가 흐를 수 있다.
상기 메인 쓰기 전류는 상기 선택된 자기터널 접합 구조체(41a)의 자유층(39a)으로부터 그것의 고정층(29a)을 향하여 흐르는 양의 쓰기 전류(positive writing current; +IW1)이거나 상기 선택된 고정층(29a)으로부터 상기 선택된 자유층(39a)을 향하여 흐르는 음의 쓰기 전류(negative writing current; -IW1)일 수 있다. 즉, 본 실시예들에서, 상기 양의 쓰기 전류(+IW1)는 도 2 및 도 3에 보여진 바와 같이 상기 선택된 자기터널 접합 구조체(41a) 내에서 음의 z축 방향(negative z-axis direction)을 향하여 흐르고, 상기 음의 쓰기 전류(-IW1)는 도 2 및 도 3에 보여진 바와 같이 양의 z축 방향을 향하여 흐른다. 다시 말해서, 상기 양의 쓰기 전류(+IW1)가 흐르는 동안 전자들(electrons)은 상기 양의 z축 방향을 향하여 흐르고, 상기 음의 쓰기 전류(-IW1)가 흐르는 동안 전자들은 상기 음의 z축 방향을 향하여 흐른다.
프로그램 동작(쓰기 동작) 동안 상기 공통 소오스 라인(13s)이 접지된 경우에, 상기 양의 쓰기 전류(+IW1)는 상기 선택된 비트라인, 즉 상기 제2 비트라인(49b)에 양의 제1 프로그램 전압(+VP1)을 인가함으로써 발생될 수 있다. 이와 마찬가지로, 상기 프로그램 동작(쓰기 동작) 동안 상기 공통 소오스 라인(13s)이 접지된 경우에, 상기 음의 쓰기 전류(-IW1)는 상기 선택된 비트라인, 즉 상기 제2 비트라인(49b)에 음의 제1 프로그램 전압(-VP1)을 인가함으로써 발생될 수 있다.
상기 양의 쓰기 전류(+IW1)가 상기 선택된 자기터널 접합 구조체(41a)를 통하여 흐르면, 상기 선택된 고정층(29a)을 통과하는 전자들의 대부분은 상기 선택된 고정층(the selected pinned layer; 29a) 내의 고정된 자기 분극들(fixed magnetic polarizations)과 동일한 자화 방향(magnetization direction)을 보이는 스핀을 갖도록 변화한다. 예를 들어, 상기 선택된 고정층(29a) 내의 다수의 자기 분극들(majority magnetic polarizations)이 업 스핀(up-spin)을 갖는 경우에, 상기 선택된 고정층(29a)을 지나는 전자들의 대부분은 업 스핀을 갖도록 변화한다. 특히, 상기 선택된 고정층(29a)이 전술한 바와 같이 합성 반강자성층이면, 상기 전자들의 대부분은 상기 합성 반강자성 고정층(SAF pinned layer)의 상기 상부 강자성층(27a)과 동일한 자화방향을 보이는 스핀을 갖도록 변화한다.
상기 업 스핀 전자들(up-spin electrons)은 상기 터널링 절연층(31a)을 지나서 상기 선택된 자유층(39a)에 도달한다. 상기 선택된 자유층(39a)에 도달하는 상기 업 스핀 전자들의 수는 상기 양의 쓰기 전류(+IW1)의 전류밀도에 비례한다. 따라서, 상기 양의 쓰기 전류밀도를 증가시키면, 상기 선택된 자유층(39a)은 초기의 자화 방향에 관계없이 상기 선택된 고정층(29a) 내의 고정된 자기 분극들에 평행한 다수의 자기 분극들을 가질 수 있다. 이는 상기 선택된 자유층(39a) 내로 주입된 상기 업 스핀 전자들에 기인한다. 상기 선택된 자유층(39a)이 전술한 바와 같이 합성 반강자성층인 경우에, 상기 양의 쓰기 전류(+IW1)는 상기 합성 반강자성 자유층(SAF free layer)의 상기 하부 강자성층(33a) 내의 자기 분극들을 상기 선택된 고정층(29a) 내의 고정된 자기 분극들에 평행하도록 만든다. 또한, 상기 선택된 고정층(29a) 및 상기 선택된 자유층(39a) 모두가 도 2 및 도 3에 도시된 바와 같이 합성 반강자성층들인 경우에, 상기 양의 쓰기 전류(+IW1)는 상기 합성 반강자성 자유층(SAF free layer)의 상기 하부 강자성층(33a) 내의 자기 분극들을 상기 합성 반강자성 고정층(29a)의 상기 상부 강자성층(27a) 내의 고정된 자기 분극들에 평행하도록 만든다. 결과적으로, 상기 양의 쓰기 전류밀도가 특정 전류밀도(specific current density)보다 크면, 상기 선택된 자기터널 접합 구조체(41a)는 최소 저항값을 갖도록 스위칭될 수 있다.
한편, 상기 음의 쓰기 전류(-IW1)가 상기 선택된 자기터널 접합 구조체(41a)를 통하여 흐르면, 상기 선택된 자유층(39a) 내로 전자들이 주입된다. 상기 전자들은 업 스핀 전자들 및 다운 스핀 전자들을 포함한다. 상기 선택된 고정층(29a) 내의 고정된 자기 분극들의 대부분이 업 스핀을 갖는다면, 상기 선택된 자유층(39a) 내로 주입된 상기 업 스핀 전자들만이 상기 선택된 터널링 절연층(31a)을 지나서 상기 선택된 고정층(29a)에 도달하고 상기 선택된 자유층(39a) 내로 주입된 상기 다운 스핀 전자들은 상기 선택된 자유층(39a) 내에 축적된다(accumulated). 상기 선택된 자유층(39a) 내로 주입되는 상기 업 스핀 전자들 및 상기 다운 스핀 전자들의 수량 역시 상기 음의 쓰기 전류(-IW1)의 전류밀도에 비례한다. 따라서, 상기 음의 쓰기 전류밀도를 증가시키면, 상기 선택된 자유층(39a)은 초기의 자화방향에 관계없이 상기 선택된 고정층(29a)의 자화방향에 반평행한 다수의 자기 분극들(majority magnetic polarizations)을 가질 수 있다. 결과적으로, 상기 음의 쓰기 전류밀도가 특정 전류밀도(specific current density)보다 큰 경우에, 상기 선택된 자기터널 접합 구조체(41a)는 최대 저항값을 갖도록 스위칭될 수 있다.
상술한 바와 같이 상기 스핀 주입 메카니즘을 사용하여 상기 선택된 자기램 셀을 스위칭시키기 위해서는 상기 쓰기 전류밀도가 상기 특정 전류밀도보다 커야 한다. 이 경우에, 상기 억세스 모스 트랜지스터는 상기 특정 전류밀도보다 큰 쓰기 전류를 생성(generation)시킬 수 있는 전류 구동능력(current drivability)을 가져야 한다. 즉, 상기 스핀 주입 메카니즘을 사용하여 상기 선택된 자기램 셀을 프로그램시키는 경우에, 상기 억세스 모스 트랜지스터들을 축소(scale down)시키는 데 한계가 있을 수 있다. 다시 말해서, 자기램 소자의 집적도를 개선시키는 데 한계가 있을 수 있다. 따라서, 본 발명의 실시예들은 상기 선택된 자기램 셀을 성공적으로 스위칭시키는 데 요구되는 상기 쓰기 전류밀도를 감소시킬 수 있는 쓰기 방법들(프로그램 방법들)을 제공하기 위하여 상기 메인 쓰기 신호에 더하여 보조 신호를 인가하는 것을 채택한다.
도 1 내지 도 5를 다시 참조하면, 본 발명의 실시예들에 따른 프로그램 방법 들은 상기 워드라인 신호(ΦW) 및 상기 메인 쓰기 신호(ΦB)의 인가에 더하여 상기 선택된 자기터널 접합 구조체(41a)의 자화곤란 자계(hard magnetic field; Hh)를 생성시키기 위한 보조 쓰기 신호(auxiliary writing signal; ΦH)를 인가하는 것을 포함한다. 상기 자화곤란 자계(Hh)는 상기 선택된 자기터널 접합 구조체(41a)를 가로지르는 방향, 즉 상기 선택된 자기터널 접합 구조체(41a)의 폭(WM) 방향에 평행한 자계이다. 따라서, 상기 자화곤란 자계(Hh)는 상기 선택된 자기터널 접합 구조체(41a)에 인접하면서 평행하도록 배치된 보조 배선(auxiliary interconnection line)을 통하여 흐르는 보조 쓰기 전류(IW2)에 의해 유도될 수 있다.
구체적으로, 상기 보조 쓰기 전류(IW2)는 도 2 및 도 3에 도시된 바와 같이 상기 선택된 자기터널 접합 구조체(41a)의 상부에 배치된 상기 제2 서브 비트라인(53b)에 제2 프로그램 전압(VP2)를 인가함으로써 발생될 수 있다. 상기 보조 쓰기 전류(IW2)는 상기 메인 쓰기 전류(+IW1 또는 -IW1)의 방향에 관계없이 양의 x축 방향 또는 음의 x축 방향을 향하여 흐를 수 있다. 상기 보조 쓰기 전류(IW2)가 상기 양의 x축 방향을 향하여 흐르는 경우에, 상기 선택된 자기터널 접합 구조체(41a) 내에서 상기 자화곤란 자계(Hh)는 양의 y축 방향에 평행하다. 이와 반대로, 상기 보조 쓰기 전류(IW2)가 상기 음의 x축 방향을 향하여 흐르는 경우에, 상기 선택된 자기터널 접합 구조체(41a) 내에서 상기 자화곤란 자계(Hh)는 음의 y축 방향에 평행하다.
상기 메인 쓰기 전류가 흐르는 동안 상기 자화곤란 자계(Hh)가 발생되면, 상기 선택된 자기터널 접합 구조체(41a)는 상기 자화곤란 자계(Hh)의 존재에 기인하여 쉽게 스위칭될 수 있다. 예를 들어, 상기 양의 쓰기 전류(+IW1)가 흐르는 동안 상기 자화곤란 자계(Hh)가 발생되면, 상기 선택된 자유층(39a) 내의 자기 분극들은 상기 양의 쓰기 전류(+IW1)가 감소할지라도 상기 자화곤란 자계(Hh)의 원조(aid)로 상기 선택된 고정층(29a) 내의 자기 분극들에 평행하도록 배열될 수 있다. 이와 마찬가지로, 상기 음의 쓰기 전류(-IW1)가 흐르는 동안 상기 자화곤란 자계(Hh)가 발생되면, 상기 선택된 자유층(39a) 내의 자기 분극들은 상기 양의 쓰기 전류(-IW1)가 감소할지라도 상기 자화곤란 자계(Hh)의 원조(aid)로 상기 선택된 고정층(29a) 내의 자기 분극들에 반평행하도록 배열될 수 있다. 결과적으로, 상기 자화곤란 자계(Hh)는 상기 선택된 자기터널 접합 구조체(41a)를 성공적으로 스위칭시키는 데 요구되는 최소 메인 쓰기 전류(minimum main writing current)를 감소시킨다.
상기 메인 쓰기 신호(ΦB)는 상기 워드라인 전압(VW)이 인가되기 전에 턴온될 수 있다. 또한, 상기 메인 쓰기 전류(+IW1 또는 -IW1)는 상기 워드라인 신호(ΦW)가 턴오프된 후에도 일정기간(a specific period) 동안 지속적으로 인가될 수 있다. 이에 더하여, 상기 보조 쓰기 신호(ΦH)는 상기 메인 쓰기 전류(+IW1 또는 -IW1)가 가해진 후에 턴온될 수 있다. 더 나아가서, 상기 보조 쓰기 신호(ΦH)는 상 기 메인 쓰기 전류(+IW1 또는 -IW1)의 공급이 중단되기 전에 턴오프되는 것이 바람직하다. 이는 상기 메인 쓰기 신호(ΦB)가 턴오프된 후에도 상기 보조 쓰기 전류(IW2)가 지속적으로 가해지면 상기 선택된 자유층(39a) 내의 자기 분극들이 불안정한 상태를 가질 수 있기 때문이다.
한편, 상기 선택된 자기램 셀(C)을 프로그램시키는 동안, 상기 비선택된 워드라인, 즉 상기 제2 워드라인(55b)에는 상기 억세스 모스 트랜지스터들(TA1, TA2)의 문턱전압보다 낮은 전압을 인가하여 상기 제2 워드라인(55b)에 접속된 상기 제2 억세스 모스 트랜지스터들(TA2)을 턴오프시킨다. 예를 들면, 상기 제2 워드라인(55b)은 상기 프로그램 동작 동안 접지될 수 있다. 이에 더하여, 상기 비선택된 비트라인들, 즉 상기 제1 및 제3 비트라인들(49a, 49c)은 상기 프로그램 동작 동안 플로팅되거나 상기 공통 소오스 라인(13s)과 동일한 전위를 가질 수 있다.
상기 복수개의 자기램 셀들중 선택된 어느 하나에 저장된 데이터를 독출하는 방법은 상기 선택된 자기램 셀의 자기터널 접합 구조체의 양 단들에 읽기 전압(read voltage; VR)을 인가함으로써 이루어질 수 있다. 예를 들면, 상기 선택된 자기램 셀(C)에 저장된 데이터를 독출하기 위해서는, 상기 제1 워드라인(55a)에 도 5에 보여진 워드라인 전압(VW)을 인가하여 상기 제1 워드라인(55a)에 접속된 제1 억세스 모스 트랜지스터들(TA1)을 턴온시키고 상기 공통 소오스 라인(13s) 및 상기 제2 비트라인(49b)에 각각 접지 전압 및 상기 읽기 전압(VR)을 인가한다. 그 결과, 상기 선택된 자기램 셀(C)의 자기터널 접합 구조체를 통하여 읽기 전류가 흐르고, 상기 읽기 전류의 양에 따라 상기 선택된 자기램 셀의 데이터가 논리 "0" 또는 논리 "1"으로 판별된다. 이 경우에, 상기 읽기 전압은 상기 읽기 전류가 메인 쓰기 전류보다 작도록 충분히 낮은 전압이어야 한다.
상기 쓰기 방법들 및 읽기 방법들은 다음의 [표 1]에 기재된 바와 같이 요약될 수 있다.
프로그램 모드 읽기 모드
공통 소오스 라인 0 볼트 0 볼트
선택된 워드라인 VW VW
비선택된 워드라인 0 볼트 0 볼트
선택된 비트라인 +VP1(+IW1) 또는 -VP1(-IW1) VR
비선택된 비트라인 0 볼트(또는 플로팅) 0 볼트(또는 플로팅)
선택된 보조 배선 VP2(IW2) 0 볼트(또는 플로팅)
비선택된 보조 배선 0 볼트(또는 플로팅) 0 볼트(또는 플로팅)
상술한 실시예들에 따른 쓰기 방법들 및 읽기 방법들은 도 1 내지 도 4에 보여진 자기램 셀들을 갖는 반도체소자에 한정되지 않고 여러 가지의 다른 형태들을 갖는 자기램 소자에 적용될 수 있다. 예를 들면, 상기 쓰기 방법들은 도 6 내지 도 9에 도시된 자기램 셀 어레이 영역을 갖는 반도체소자에도 적용될 수 있다.
도 6은 도 5를 참조하여 설명된 쓰기 방법들을 적용하기에 적합한 다른 자기램 셀 어레이 영역의 일 부분을 도시한 평면도이고, 도 7 및 도 8은 각각 도 6의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 따라 취해진 단면도들이다. 또한, 도 9는 도 6에 보여진 자기램 셀 어레이 영역의 등가회로도이다.
도 6 내지 도 9에서, 집적회로 기판(1)으로부터 제1 층간절연막(16)까지의 모든 구조들은 도 1 내지 도 4를 참조하여 설명된 것들과 동일하다. 또한, 상기 제 1 층간절연막(16)을 관통하는 제1 및 제2 드레인 콘택 플러그들(17d', 17d") 역시 도 1 내지 도 4를 참조하여 설명된 것들과 동일한 구조를 갖는다. 상기 제1 층간절연막(16) 상에 제1 및 제2 자기 저항체들(45a', 45b')이 제공된다. 상기 제1 자기 저항체들(45a')은 각각 상기 제1 드레인 콘택 플러그들(17d')을 덮도록 배치되고, 상기 제2 자기 저항체들(45b')은 각각 상기 제2 드레인 콘택 플러그들(17d")을 덮도록 배치된다.
상기 제1 및 제2 자기 저항체들(45a, 45b')의 각각은 도 1 내지 도 4를 참조하여 설명된 상기 제1 및 제2 자기 저항체들(45a, 45b)처럼 평면도로 보여질 때 직사각형의 형태 또는 타원형의 형태를 가질 수 있다. 즉, 상기 제1 및 제2 자기 저항체들(45a, 45b')의 각각은 폭(WM) 및 길이(LM)를 가질 수 있다. 그러나, 상기 제1 및 제2 자기 저항체들(45a, 45b')은 도 6 내지 도 8에 도시된 바와 같이 상기 워드라인들(55a, 55b)에 평행하도록 배열된다. 다시 말해서, 상기 제1 및 제2 자기 저항체들(45a, 45b')은 y축에 평행하도록 배치된다. 상기 제1 및 제2 자기 저항체들(45a', 45b')은 도 1 내지 도 3을 참조하여 설명된 상기 제1 및 제2 자기 저항체들(45a, 45b)과 동일한 적층 구조(the same stacked structure)를 가질 수 있다.
상기 제1 및 제2 자기 저항체들(45a', 45b')을 갖는 기판 상에 도 1 내지 도 3을 참조하여 설명된 상기 제2 층간절연막(47), 상기 제1 내지 제3 비트라인들(49a, 49b, 49c) 및 상기 제3 층간절연막(51)이 제공된다. 결과적으로, 상기 제1 비트라인(49a)은 상기 제1 활성영역(3a) 상에 형성된 상기 제1 및 제2 자기 저항체 들(45a', 45b')에 전기적으로 접속되고, 상기 제2 비트라인(49b)은 상기 제2 활성영역(3b) 상에 형성된 상기 제1 및 제2 자기 저항체들(45a', 45b')에 전기적으로 접속된다. 이와 마찬가지로, 상기 제3 비트라인(49c)은 상기 제3 활성영역(3c) 상에 형성된 상기 제1 및 제2 자기 저항체들(45a', 45b')에 전기적으로 접속된다.
상기 제3 층간절연막(51) 상에 도 1 내지 도 4에 보여진 상기 서브 비트라인들(53a, 53b, 53c) 대신에 제1 및 제2 디지트 라인들(61a, 61b)이 제공된다. 상기 제1 및 제2 디지트 라인들(61a, 61b)은 상기 비트라인들(49a, 49b, 49c)의 상부를 가로지르도록 배치된다. 즉, 상기 제1 및 제2 디지트 라인들(61a, 61b)은 상기 자기 저항체들(45a', 45b')에 평행하도록 배치된다. 또한, 상기 제1 디지트 라인(61a)은 상기 제1 자기 저항체들(45a')의 상부에 위치할 수 있고, 상기 제2 디지트 라인(61b)은 상기 제2 자기 저항체들(45b')의 상부에 위치할 수 있다. 따라서, 상기 제1 디지트 라인(61a)을 통하여 흐르는 전류는 상기 제1 자기 저항체들(45a')의 자화곤란 자계(Hh)를 발생시킬 수 있고, 상기 제2 디지트 라인(61b)을 통하여 흐르는 전류는 상기 제2 자기 저항체들(45b')의 자화곤란 자계(Hh)를 발생시킬 수 있다.
도 5를 다시 참조하여 도 6 내지 도 9에 보여진 자기램 셀들중 어느 하나를 선택적으로 프로그램 시키는 방법들을 간단히 설명하기로 한다. 먼저, 상기 워드라인들(55a, 55b)중 선택된 어느 하나와 상기 비트라인들(49a, 49b, 49c)중 선택된 어느 하나에 각각 상기 워드라인 신호(ΦW) 및 상기 메인 쓰기 신호(ΦB)를 인가한다. 그 결과, 상기 선택된 워드라인 및 상기 선택된 비트라인에 접속된 자기램 셀 이 선택된다. 예를 들면, 상기 제1 워드라인(55a) 및 상기 제2 비트라인(49b)에 각각 상기 워드라인 신호(ΦW) 및 상기 메인 쓰기 신호(ΦB)를 인가하면, 상기 제1 워드라인(55a) 및 제2 비트라인(49b)에 접속된 자기램 셀(C')이 선택되고 상기 선택된 자기램 셀(C')의 자기 저항체(41a')를 통하여 상기 양의 쓰기 전류(+IW1) 또는 상기 음의 쓰기 전류(-IW1)가 흐를 수 있다.
이에 더하여, 상기 워드라인 신호(ΦW) 및 상기 메인 쓰기 신호(ΦB)가 인가되는 동안 상기 제1 디지트 라인(61a)에 상기 보조 쓰기 신호(ΦH), 즉 상기 보조 쓰기 전류(IW2)를 인가하면, 상기 선택된 자기 저항체(41a')의 자화곤란 자계(Hh)가 발생된다. 이 경우에, 상기 자화곤란 자계(Hh)는 상기 선택된 자기 저항체(41a') 내에서 양의 x축 방향 또는 음의 x축 방향에 평행할 수 있다. 그 결과, 상기 메인 쓰기 신호(ΦB)가 상기 양의 쓰기 전류(+IW1)일 때 상기 선택된 자기 저항체(41a')는 최소 저항값을 갖도록 스위칭될 수 있고, 상기 메인 쓰기 신호(ΦB)가 상기 음의 쓰기 전류(-IW1)일 때 상기 선택된 자기 저항체(41a')는 최대 저항값을 갖도록 스위칭될 수 있다.
<실험예들; examples>
도 10은 본 발명의 실시예에 따른 쓰기 방법이 적용된 자기램 셀의 스위칭 루프를 도시한 그래프이다. 도 10에 있어서, 가로축은 상기 자기램 셀의 자기 저항체를 지나는 메인 쓰기 전류를 발생시키기 위하여 상기 자기램 셀에 전기적으로 접 속된 비트라인에 인가되는 비트라인 전압(VB)을 나타내고, 세로축은 상기 비트라인 전압(VB)에 따른 상기 자기 저항체의 전기적인 저항(RM)을 나타낸다. 상기 자기램 셀은 도 6 내지 도 9를 참조하여 설명된 것과 동일한 구조를 갖도록 제작되었다. 즉, 상기 자기램 셀은 상기 비트라인의 상부를 가로지르는 디지트 라인을 갖도록 제작되었고, 상기 자기 저항체는 상기 디지트 라인에 평행하도록 형성되었다.
상기 자기 저항체는 평면도로부터 보여질 때 0.35㎛의 폭 및 0.85㎛의 길이를 갖도록 형성되었다. 상기 비트라인 전압(VB)이 인가되는 동안 상기 디지트 라인에는 항상 12㎃의 디지트 라인 전류(즉, 보조 쓰기 전류)가 가해졌다. 또한, 상기 자기 저항체의 자기터널 접합 구조체는 피닝층, 합성 반강자성 고정층(SAF pinned layer), 터널링 절연층 및 합성 반강자성 자유층(SAF free layer)를 차례로 적층시키어 형성하였다. 상기 피닝층은 150Å의 두께를 갖는 백금망간층(PtMn layer)으로 형성하였고, 상기 합성 반강자성 고정층은 15Å의 두께를 갖는 하부 코발트철층(CoFe layer), 8Å의 두께를 갖는 루테니움층 및 15Å의 두께를 갖는 상부 코발트철층(CoFe layer)을 차례로 적층시키어 형성하였다. 상기 터널링 절연층은 12Å의 두께를 갖는 알루미늄 산화막으로 형성하였고, 상기 합성 반강자성 자유층은 30Å의 두께를 갖는 하부 니켈철층(NiFe layer), 8Å의 두께를 갖는 루테니움층 및 15Å의 두께를 갖는 상부 니켈철층(NiFe layer)을 차례로 적층시키어 형성하였다. 결과적으로, 상기 합성 반강자성 고정층의 상기 상부 코발트철층은 상기 터널링 절연층(알루미늄 산화막)의 하부면에 접촉하도록 형성되었고, 상기 합성 반강자성 자유 층의 상기 하부 니켈철층은 상기 터널링 절연층(알루미늄 산화막)의 상부면에 접촉하도록 형성되었다.
설명의 편의를 위하여, 상기 자유층(하부 니켈철층) 내의 자기 분극들이 상기 고정층(상부 코발트철층) 내의 자기 분극들에 평행한 경우에, 상기 자기 저항체가 논리 "0" 상태를 갖는다고 정의하기로 한다. 또한, 상기 자유층(하부 니켈철층) 내의 자기 분극들이 상기 고정층(상부 코발트철층) 내의 자기 분극들에 반평행한 경우에, 상기 자기 저항체가 논리 "1" 상태를 갖는다고 정의하기로 한다.
도 10을 참조하면, 상기 자기 저항체가 논리 "1" 상태를 가졌을 때, 상기 자기 저항체는 0볼트에 가까운 낮은 비트라인 전압(VB)에서 약 2000(ohm)의 오프 저항값(off-resistance; Roff)을 보였다. 양의 메인 쓰기 전류를 생성시키기 위하여 상기 비트라인 전압(VB)을 양의 방향(positive direction)으로 증가시켰을 때, 상기 자기 저항체의 저항(RM)은 곡선(101)을 따라 감소하였다. 상기 비트라인 전압(VB)이 약 +0.7볼트에 도달하였을 때, 상기 자기 저항체는 약 1250(ohm)의 저항을 보인 후에 스위칭되었다. 다시 말해서, 상기 자기 저항체에 약 1.88㎃/um2의 낮은 전류밀도를 갖는 양의 메인 쓰기 전류가 가해졌을 때, 상기 자기 저항체는 논리 "0" 상태를 갖도록 스위칭되었다. 상기 논리 "0" 상태를 갖는 자기 저항체의 저항(RM)은 양의 비트라인 전압(+VB)에서 곡선(102)를 따라 변화하였다. 즉, 상기 논리 "0" 상태를 갖는 자기 저항체는 0볼트에 가까운 낮은 비트라인 전압(VB)에서 약 1700(ohm)의 온 저항값(on-resistance; Ron)을 보였다. 한편, 상기 논리 "0" 상태를 갖는 자기 저항체에 1.88㎃/um2보다 큰 전류밀도를 갖는 양의 메인 쓰기 전류가 가해질지라도, 상기 자기 저항체는 논리 "0" 상태를 지속적으로 유지하였다.
계속해서, 상기 논리 "0" 상태를 갖는 자기 저항체에 음의 비트라인 전압(-VB)을 인가하였을 때, 상기 자기 저항체의 저항(RM)은 곡선(103)을 따라 감소하였다. 상기 비트라인 전압(VB)이 약 -0.9볼트에 도달하였을 때, 상기 자기 저항체는 약 1250(ohm)의 저항을 보인 후에 논리 "1" 상태를 갖도록 스위칭되었다. 즉, 상기 자기 저항체에 약 2.42㎃/um2의 낮은 전류밀도를 갖는 음의 메인 쓰기 전류가 가해졌을 때, 상기 자기 저항체는 논리 "1" 상태를 갖도록 스위칭되었다. 상기 논리 "1" 상태를 갖는 자기 저항체의 저항(RM)은 음의 비트라인 전압(-VB)에서 곡선(104)를 따라 변화하였다. 상기 논리 "1" 상태를 갖는 자기 저항체는 0볼트에 가까운 낮은 비트라인 전압(VB)에서 전술한 바와 같이 약 2000(ohm)의 오프 저항값(off-resistance; Roff)을 다시 보였다. 한편, 상기 논리 "1" 상태를 갖는 자기 저항체에 2.42㎃/um2보다 큰 전류밀도를 갖는 음의 메인 쓰기 전류가 가해질지라도, 상기 자기 저항체는 논리 "1" 상태를 지속적으로 유지하였다.
도 10의 측정결과를 보이는 자기램 셀 내에 저장된 데이터를 독출하는 방법 은 [표 1]에 기재된 바와 같이 상기 자기램 셀에 전기적으로 접속된 워드라인에 하이 레벨(high level)을 갖는 워드라인 전압(VW)을 인가하고 상기 자기램 셀에 전기적으로 접속된 비트라인에 읽기 전압(VR)을 인가함으로써 이루어질 수 있다. 이 경우에, 상기 읽기 전압(VR)은 가능한 0볼트에 가까운 낮은 전압인 것이 바람직하다. 이는, 도 10의 그래프로부터 알 수 있듯이 상기 읽기 전압(즉, 비트라인 전압)이 0볼트에 근접할수록 상기 자기램 셀(즉, 자기 저항체)의 오프 저항(Roff) 및 온 저항(Ron) 사이의 차이값이 증가하기 때문이다. 즉, 상기 읽기 전압(즉, 비트라인 전압)이 감소함에 따라 상기 자기램 셀의 감지 여유도(sensing margin)는 증가할 수 있다. 예를 들면, 도 10의 측정결과를 보이는 자기램 셀의 경우에, 상기 읽기 전압으로서 약 0.1 내지 0.2볼트의 낮은 비트라인 전압이 채택될 수 있다. 이 경우에, 상기 자기 저항체의 오프 저항(Roff) 및 온 저항(Ron) 사이의 차이는 적어도 250(ohm)일 수 있으므로, 상기 자기램 셀의 감지 여유도를 극대화시킬 수 있다.
도 11은 본 발명의 실시예에 따른 쓰기 방법에 있어서 자기 저항체의 자화곤란 자계(hard magnetic field)의 생성에 요구되는 보조 쓰기 신호(auxiliary writing signal) 및 스핀 주입에 요구되는 메인 쓰기 신호의 상관관계(relationship)를 도시한 그래프이다. 도 11에 있어서, 가로축은 자화곤란 자계를 생성시키기 위한 보조 쓰기 전류(IW2)를 나타내고, 왼쪽의 세로축은 비트라인 전압(VB)을 나타내고, 오른쪽의 세로축은 상기 비트라인 전압(VB)에 상응하는 메인 쓰기 전류(IW1)를 나타낸다. 도 11에 보여진 데이터들은 도 10의 스위칭 특성을 보이는 자기 저항체를 사용하여 측정되었다.
도 11을 참조하면, 상기 보조 쓰기 전류(IW2), 즉 디지트 라인 전류가 증가함에 따라, 상기 자기 저항체를 스위칭시키기 위한 상기 비트라인 전압(VB), 즉 상기 메인 쓰기 전류(IW1)는 감소하였다. 예를 들면, 상기 디지트 라인 전류가 약 6㎃로부터 12㎃로 증가되었을 때, 상기 자기 저항체를 스위칭시키기 위한 상기 메인 쓰기 전류는 약 1.3㎃로부터 0.3㎃로 감소하였다.
상술한 바와 같이 본 발명의 실시예들에 따르면, 스핀 주입 메카니즘을 사용하여 자기램 셀을 선택적으로 스위칭시키기 위하여 상기 선택된 자기램 셀의 자화곤란 자계를 생성시키고 상기 선택된 자기램 셀의 터널 접합 구조체를 지나는 메인 쓰기 전류를 가한다. 그 결과, 상기 선택된 자기램 셀의 자화곤란 자계의 원조에 기인하여 상기 선택된 자기램 셀을 스위칭시키는 데 요구되는 상기 메인 쓰기 전류를 현저히 감소시킬 수 있다.

Claims (22)

  1. 집적회로 기판 상에 제공되는 복수개의 자기터널 접합 구조체들을 갖는 자기램 소자를 프로그램 및 독출하는 구동방법에 있어서, 상기 프로그램 방법은
    상기 복수개의 자기터널 접합 구조체들중 어느 하나에 선택적으로 메인 쓰기 전류를 가하되(forcing), 상기 메인 쓰기 전류는 상기 선택된 자기터널 접합 구조체의 자유층(free layer)으로부터 상기 선택된 자기터널 접합 구조체의 고정층(pinned layer)을 향하여 흐르는 양의 쓰기 전류(positive writing current)이거나 상기 선택된 자기터널 접합 구조체의 고정층으로부터 상기 선택된 자기터널 접합 구조체의 자유층을 향하여 흐르는 음의 쓰기 전류이고,
    상기 메인 쓰기 전류를 가하는 동안 상기 선택된 자기터널 접합 구조체의 자화곤란 자계(hard magnetic field)를 생성시키어 상기 선택된 자유층 내의 자기 분극들을 상기 선택된 고정층 내의 자기 분극들에 평행하거나 반평행하도록 배열시키는 것을 포함하는 자기램 소자의 구동방법.
  2. 제 1 항에 있어서, 상기 메인 쓰기 전류를 가하는 것은
    상기 선택된 자기터널 접합 구조체의 일 단(one terminal)에 전기적으로 접속된 스위칭 소자를 턴온시키고,
    상기 선택된 자기터널 접합 구조체의 타 단(the other terminal)에 전기적으로 접속된 비트라인에 메인 쓰기 신호(main writing signal)를 인가하여 상기 선택 된 자기터널 접합 구조체 및 그에 접속된 상기 스위칭 소자를 통하여 흐르는 상기 양의 쓰기 전류 또는 상기 음의 쓰기 전류를 생성시키는 것을 포함하는 것을 특징으로 하는 자기램 소자의 구동방법.
  3. 제 1 항에 있어서,
    상기 고정층 및 상기 자유층중 적어도 상기 자유층은 제1 강자성층, 제2 강자성층 및 이들 사이의 반강자성 커플링 스페이서층(anti-ferromagnetic spacer layer)을 구비하는 합성 반강성층(synthetic anti-ferromagnetic layer; SAF layer)인 것을 특징으로 하는 자기램 소자의 구동방법.
  4. 제 1 항에 있어서, 상기 자화곤란 자계를 생성시키는 것은
    상기 선택된 자기터널 접합 구조체에 인접한 보조 배선(auxiliary interconnection line)으로 보조 쓰기 전류(auxiliary writing current)를 가하는 것을 포함하는 것을 특징으로 하는 자기램 소자의 구동방법.
  5. 제 4 항에 있어서,
    상기 보조 배선은 상기 선택된 자기터널 접합 구조체의 길이 방향에 평행하도록 배치되는 것을 특징으로 하는 자기램 소자의 구동방법.
  6. 제 2 항에 있어서, 상기 자화곤란 자계를 생성시키는 것은
    상기 선택된 자기터널 접합 구조체에 인접한 보조 배선(auxiliary interconnection line)으로 보조 쓰기 전류(auxiliary writing current)를 가하는 것을 포함하는 것을 특징으로 하는 자기램 소자의 구동방법.
  7. 제 6 항에 있어서,
    상기 보조 배선은 상기 비트라인에 평행하도록 배치된 서브 비트라인에 해당하되, 상기 자기터널 접합 구조체들은 그들의 길이 방향이 상기 비트라인 및 상기 서브 비트라인에 평행하도록 배치되는 것을 특징으로 하는 자기램 소자의 구동방법.
  8. 제 6 항에 있어서,
    상기 보조 배선은 상기 비트라인을 가로지르는 디지트 라인에 해당하되, 상기 자기터널 접합 구조체들은 그들의 길이 방향이 상기 디지트 라인에 평행하도록 배치되는 것을 특징으로 하는 자기램 소자의 구동방법.
  9. 제 1 항에 있어서,
    상기 독출방법은 상기 선택된 자기터널 접합 구조체의 양 단들에 읽기 전압(read voltage)을 인가하여 상기 선택된 자기터널 접합 구조체를 통하여 흐르는 읽기 전류의 양을 감지하는 것을 포함하는 것을 특징으로 하는 자기램 소자의 구동방법.
  10. 제 9 항에 있어서,
    상기 읽기 전류는 상기 메인 쓰기 전류보다 작은 것을 특징으로 하는 자기램 소자의 구동방법.
  11. 집적회로 기판 상에 배열된 복수개의 평행한 워드라인들중 어느 하나에 선택적으로 워드라인 신호를 인가하여 상기 선택된 워드라인에 접속된 억세스 모스 트랜지스터들을 턴온시키고,
    상기 워드라인 신호를 인가하는 동안 상기 워드라인들을 가로지르는 복수개의 비트라인들중 어느 하나에 선택적으로 메인 쓰기 신호를 인가하여 상기 선택된 비트라인 및 상기 선택된 워드라인에 전기적으로 연결되고 상기 턴온된 억세스 모스 트랜지스터들중 어느 하나에 전기적으로 직렬 연결된 자기터널 접합 구조체를 통하여 흐르는 메인 쓰기 전류를 생성시키되, 상기 메인 쓰기 전류는 상기 자기터널 접합 구조체의 자유층으로부터 상기 자기터널 접합 구조체의 고정층을 향하여 흐르는 양의 쓰기 전류이거나 상기 선택된 고정층으로부터 상기 선택된 자유층을 향하여 흐르는 음의 쓰기 전류이고,
    상기 메인 쓰기 신호를 인가하는 동안 상기 선택된 비트라인에 인접하면서 평행한 서브 비트라인에 보조 쓰기 신호를 인가하여 상기 자기터널 접합 구조체의 자화곤란 자계를 생성시키는 것을 포함하되, 상기 선택된 자유층 내의 자기 분극들은 상기 양의 쓰기 전류 또는 상기 음의 쓰기 전류가 흐르는 동안 상기 선택된 고 정층 내의 자기 분극들에 평행하거나 반평행하도록 배열되는 자기램 소자의 프로그램 방법.
  12. 제 11 항에 있어서,
    상기 고정층 및 상기 자유층중 적어도 상기 자유층은 제1 강자성층, 제2 강자성층 및 이들 사이의 반강자성 커플링 스페이서층(anti-ferromagnetic spacer layer)을 구비하는 합성 반강성층(synthetic anti-ferromagnetic layer; SAF layer)인 것을 특징으로 하는 자기램 소자의 프로그램 방법.
  13. 제 11 항에 있어서,
    상기 자기터널 접합 구조체는 상기 비트라인에 평행하도록 배열된 것을 특징으로 하는 자기램 소자의 프로그램 방법.
  14. 제 11 항에 있어서,
    상기 선택된 워드라인에 접속된 상기 억세스 모스 트랜지스터들의 소오스 영역들은 하나의 공통 소오스 라인을 통하여 전기적으로 연결되고, 상기 비트라인들중 비선택된 비트라인들은 상기 메인 쓰기 신호 및 상기 보조 쓰기 신호가 인가되는 동안 플로팅되거나 상기 공통 소오스 라인과 동일한 전위(potential)를 갖는 배선에 접속되는 것을 특징으로 하는 자기램 소자의 프로그램 방법.
  15. 제 11 항에 있어서,
    상기 워드라인들중 비선택된 워드라인들은 상기 메인 쓰기 신호 및 상기 보조 쓰기 신호가 인가되는 동안 접지되는 것을 특징으로 하는 자기램 소자의 프로그램 방법.
  16. 제 11 항에 있어서,
    상기 메인 쓰기 신호는 상기 보조 쓰기 신호의 종료 후에 일정시간 동안 지속적으로 유지되는 것을 특징으로 하는 자기램 소자의 프로그램 방법.
  17. 집적회로 기판 상에 배열된 복수개의 평행한 워드라인들중 어느 하나에 선택적으로 워드라인 신호를 인가하여 상기 선택된 워드라인에 접속된 억세스 모스 트랜지스터들을 턴온시키고,
    상기 워드라인 신호를 인가하는 동안 상기 워드라인들을 가로지르는 복수개의 비트라인들중 어느 하나에 선택적으로 메인 쓰기 신호를 인가하여 상기 선택된 비트라인 및 상기 선택된 워드라인에 전기적으로 연결되고 상기 턴온된 억세스 모스 트랜지스터들중 어느 하나에 전기적으로 직렬 연결된 자기터널 접합 구조체를 통하여 흐르는 메인 쓰기 전류를 생성시키되, 상기 메인 쓰기 전류는 상기 자기터널 접합 구조체의 자유층으로부터 상기 자기터널 접합 구조체의 고정층을 향하여 흐르는 양의 쓰기 전류이거나 상기 선택된 고정층으로부터 상기 선택된 자유층을 향하여 흐르는 음의 쓰기 전류이고,
    상기 메인 쓰기 신호를 인가하는 동안 상기 선택된 비트라인을 가로지르고 상기 자기터널 접합 구조체에 인접한 디지트 라인에 보조 쓰기 신호를 인가하여 상기 자기터널 접합 구조체의 자화곤란 자계를 생성시키는 것을 포함하되, 상기 선택된 자유층 내의 자기 분극들은 상기 양의 쓰기 전류 또는 상기 음의 쓰기 전류가 흐르는 동안 상기 선택된 고정층 내의 자기 분극들에 평행하거나 반평행하도록 배열되는 자기램 소자의 프로그램 방법.
  18. 제 17 항에 있어서,
    상기 고정층 및 상기 자유층중 적어도 상기 자유층은 제1 강자성층, 제2 강자성층 및 이들 사이의 반강자성 커플링 스페이서층(anti-ferromagnetic spacer layer)을 구비하는 합성 반강성층(synthetic anti-ferromagnetic layer; SAF layer)인 것을 특징으로 하는 자기램 소자의 프로그램 방법.
  19. 제 17 항에 있어서,
    상기 자기터널 접합 구조체는 상기 디지트 라인에 평행하도록 배열된 것을 특징으로 하는 자기램 소자의 프로그램 방법.
  20. 제 17 항에 있어서,
    상기 선택된 워드라인에 접속된 상기 억세스 모스 트랜지스터들의 소오스 영역들은 하나의 공통 소오스 라인을 통하여 전기적으로 연결되고, 상기 비트라인들 중 비선택된 비트라인들은 상기 메인 쓰기 신호 및 상기 보조 쓰기 신호가 인가되는 동안 플로팅되거나 상기 공통 소오스 라인과 동일한 전위(potential)를 갖는 배선에 접속되는 것을 특징으로 하는 자기램 소자의 프로그램 방법.
  21. 제 17 항에 있어서,
    상기 워드라인들중 비선택된 워드라인들은 상기 메인 쓰기 신호 및 상기 보조 쓰기 신호가 인가되는 동안 접지되는 것을 특징으로 하는 자기램 소자의 프로그램 방법.
  22. 제 17 항에 있어서,
    상기 메인 쓰기 신호는 상기 보조 쓰기 신호의 종료 후에 일정시간 동안 지속적으로 유지되는 것을 특징으로 하는 자기램 소자의 프로그램 방법.
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