JP2002197851A - 磁気ランダムアクセスメモリ - Google Patents

磁気ランダムアクセスメモリ

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JP2002197851A JP2000393200A JP2000393200A JP2002197851A JP 2002197851 A JP2002197851 A JP 2002197851A JP 2000393200 A JP2000393200 A JP 2000393200A JP 2000393200 A JP2000393200 A JP 2000393200A JP 2002197851 A JP2002197851 A JP 2002197851A
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Abstract

(57)【要約】 【課題】 ＭＲＡＭの大容量化と配線の信頼性の向上を
同時に実現する。 【解決手段】 ＭＲＡＭでは、ライト動作時に、高い電
流密度の電流が配線に流れる。ライトワード線ＷＷＬ０
とビット線ＢＬ０の交点に存在するメモリセルＭＣに対
してライト動作を実行する場合、ライトワード線ＷＷＬ
０には、ＷＷＬドライバ１３から電圧ダウンコンバータ
２０に向かう電流が流れる。この後、ライトワード線Ｗ
ＷＬ０線には、ライト動作時の電流の向きと逆向きの電
流、即ち、電圧ダウンコンバータ２０からＷＷＬドライ
バ１３に向かう電流が流れる。ビット線ＢＬ０，ＢＬ１
についても、同様に、例えば、ライト動作後に、ライト
動作時にビット線ＢＬ０，ＢＬ１に流れる電流と逆向き
の電流が流れる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、磁気ランダムアタ
セスメモリに関し、特に、ライト（write）時に大電流
が流れる配線の信頼性を向上させる手法に関する。
【０００２】
【従来の技術】近年、強磁性トンネル接合（Ｍａｇｎｅ
ｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ：ＭＴＪ）が
室温で大きな磁気抵抗比（ＭＲ比）を持ち得ることが報
告され、トンネル磁気抵抗（Ｔｕｎｎｅｌｉｎｇ ｍａ
ｇｎｅｔｏｒｅｇｉｓｔｉｖｅ：ＴＭＲ〕効果をＭＲＡ
Ｍ（Ｍａｇｎｅｔｉｃ ＲＡＭ）に応用する研究がなさ
れている。
【０００３】このＴＭＲ効果を応用したＭＲＡＭの研究
以前にも、巨大磁気抵抗（Ｇａｉｎｔ Ｍａｇｎｅｔｏ
−Ｒｅｇｉｓｔａｎｃｅ：ＧＭＲ）効果を応用したＭＲ
ＡＭの研究がなされていたが、ＧＭＲ効果によるＭＲ比
は、数％から約１０％の程度でしかないうえ、金属薄膜
内に電流が流れることから、例えば、リード（read)時
の信号(データ）量が数ｍＶと極めて小さくなる。
【０００４】このように、ＧＭＲ効果を応用したＭＲＡ
Ｍでは、リード時の信号量が極めて小さくなるため、例
えば、同じメモリセルのデータを２回読み出し、素子間
におけるリード時の信号量のバラツキの影響を少なくす
るなどの工夫が必要であった。つまり、ＧＭＲ効果を応
用したＭＲＡＭでは、１つのメモリセルのデータを読み
出すために、２回のリード動作が必要であり、高速化が
困難であった。
【０００５】また、メモリセルをＧＭＲ素子とスイッチ
としてのＭＯＳトランジスタとから構成する場合、この
ＭＯＳトランジスタのオン抵抗を十分に小さくしない
と、ＭＯＳトランジスタの特性のバラツキの影響によ
り、メモリセルから読み出される信号（セルデータ）が
消滅してしまう場合がある。
【０００６】一方、このような現象を防止するために
は、メモリセル内のＭＯＳトランジスタのオン抵抗をＧ
ＭＲ素子並みに小さくすればよい。しかし、メモリセル
内のＭＯＳトランジスタのオン抵抗をＧＭＲ素子並みに
小さくするためには、そのＭＯＳトランジスタのサイズ
をかなり大きなものにしなければならず、結果として、
メモリセルの微細化によるメモリ容量の大容量化が困難
になる問題があった。
【０００７】このようにＧＭＲ ＭＲＡＭでは、メモリ
動作の高速化や、メモリ容量の大容量化などを実現する
ことが非常に困難となっている。このため、ＧＭＲ Ｍ
ＲＡＭは、高放射線耐性という特徴を生かして、宇宙な
どの特殊な環境下でのみ使用され、一般には、あまり普
及していない。
【０００８】ＴＭＲ素子の基本構造は、２つの強磁性層
により絶縁膜を挟んだＭＴＪ構造である。磁性体には、
磁化が向きやすい方向、即ち、磁化容易軸がある。強磁
性層の成膜時に、特定方向の磁場を印加することによ
り、メモリセルの磁化容易軸をその特定方向に設定でき
る。
【０００９】磁化容易軸方向とは、その方向に磁化が向
いている場合に磁性層の内部エネルギーが極小になるよ
うな方向のことである。従って、外部磁場が印加されて
いない状態では、ＴＭＲ素子の強磁性層の磁化は、磁化
容易軸方向を向いており、２つの強磁性層の磁化の相対
的な方向は、平行、反平行の２種類の状態のどちらかと
なる。
【００１０】なお、ＴＭＲ素子は、２つの強磁性層の磁
化の方向が、平行か、又は反平行かによって、抵抗が変
化する。これは、トンネル確率のスピン依存性によるも
のとされている。
【００１１】このように、ＴＭＲ素子における強磁性層
の磁化の平行、反平行の状態により２値の情報を記憶す
ることができ、また、磁化の状態によるＴＭＲ素子の抵
抗の変化を利用して、セルデータを読み出すことができ
る。
【００１２】ＴＭＲ効果におけるＭＲ比は、数十％に達
し、また、ＴＭＲ素子の抵抗も、トンネル絶縁膜の膜厚
を変えることによって広範囲に設定できるため、リード
時の読み出し信号量は、ＤＲＡＭにおける読み出し信号
量と同じ程度、又は、それ以上にできる。
【００１３】書き込みは、配線に流れる電流により発生
する磁場を用いて、強磁性層の磁化の向きを反転するこ
とによって行なわれる。
【００１４】具体的には、２つの強磁性層の厚さを異な
らしめ、両磁性層に保磁力の差を設ければ、厚さの薄い
磁性層（保磁力の弱い磁性層）の磁化のみを自由に反転
し、２つの強磁性層の磁化の相対的な方向を、平行又は
反平行にすることができる。また、２つの強磁性層のう
ちの１つに反磁性層を付加し、交換結合により反磁性層
が付加された磁性層の磁化の向きを固定すれば、反磁性
層が付加されていない磁性層の磁化のみを自由に反転
し、２つの強磁性層の磁化の相対的な方向を、平行又は
反平行にすることができる。
【００１５】ところで、磁性層は、磁性層の磁化方向に
対して反対方向の磁場を印加して磁性層の磁化を反転さ
せようとする場合、予め、磁化に直交する方向に磁場を
印加しておくと、磁性層の磁化の反転に必要な磁場（反
転磁場）の大きさを小さくできる、という性質を有して
いる。
【００１６】従って、互いに直交する２本の配線を使
い、互いに直交する２方向の磁場を印加することによ
り、その配線の交点にあるメモリセルの磁化だけを選択
的に反転させることができる。
【００１７】図１１は、アステロイド曲線として知られ
る磁化容易軸方向に平行な磁場と磁化容易軸方向に垂直
な磁場とを同時に印加した場合に、磁化が反転する時の
しきい磁場のベクトルの軌跡を示したものである。
【００１８】ここでは、磁化容易軸方向を、ｘ方向とし
ている。
【００１９】磁化の反転は、磁場ベクトルの終点がアス
テロイド曲線を超えないと起こらない。図１１に示して
いる３本のべクトルは、ライト電流が流れる２本の配線
の交点に位置する一のメモリセル領域及びその一のメモ
リセル領域に隣接する他のメモリセル領域で発生する磁
場のベクトルを表している。
【００２０】電流の大きさを制御して、互いに隣接する
２つのメモリセル領域で発生する磁場がアステロイド曲
線内にあるようにすれば、ライト電流が流れる２本の配
線の交点に位置する一のメモリセルだけに選択的にデー
タを書き込むことが可能となる。
【００２１】
【発明が解決しようとする課題】反転磁場は、磁性体の
幅に反比例して大きくなるという性質がある。
【００２２】従って、メモリセルを微細化し、メモリ容
量の大容量化を図ろうとすると、磁性体の幅が狭くな
り、反転磁場を大きくしなければならない。その結果、
反転磁場を作るために必要な電流も、大きくなる。一
方、メモリセルの微細化により、配線幅は、狭くなるた
め、これに伴い、電流密度は、急激に大きくなる。
【００２３】また、メモリセルの微細化を進めていく
と、反転磁場を作るための大電流により、エレクトロマ
イグレーション（ＥＭ）現象が発生し易くなるため、配
線の信頼性が低下する。
【００２４】なお、電流密度を下げるために、例えば、
配線溝のアスペクト比を高くし、配線の厚さを大きくす
るという対策を施すと、配線に流れる電流のうち磁性層
から遠く離れた電流成分の割合が多くなるために、配線
の直下又は直上における磁場が弱くなる。これを補うに
は、配線に、より大きな電流を流さなければならず、結
局、この対策は、エレクトロマイグレーション現象の発
生を防止する有効な手段とはならない。
【００２５】また、配線を厚くすると、大電流を流す配
線に隣接する配線において磁場の減衰の割合が小さくな
る。これは、書き込み磁場の隣接セル（非選択セル）へ
の干渉を増大させることを意味している。つまり、反転
磁場は、メモリセルによってバラツキがあるため、配線
を厚くすることにより、非選択セルに対する誤書き込み
を引き起す確率が増大する。
【００２６】以上のように、従来は、エレクトロマイグ
レーション現象の発生を防止し、配線の信頼性を向上さ
せるために、例えば、配線を厚くする対策が考えられて
いたが、この対策は、配線の電流密度の減少には十分で
はなく、また、非選択セルに対する誤書き込みを防止す
るには、配線の厚さをできるだけ薄くし、配線に流れる
大電流により発生する磁場の強度分布を、できるだけ幅
の狭い急峻な分布にしなければならなかった。
【００２７】つまり、従来のＭＲＡＭにおいては、メモ
リセルの微細化によるメモリ容量の大容量化、配線の信
頼性の向上及び誤書き込みの防止を、同時に達成するこ
とができなかった。
【００２８】本発明は、このような問題を解決するため
になされたもので、その目的は、ＭＲＡＭにおいて、メ
モリセルの微細化によるメモリ容量の大容量化を図って
も、配線の信頼性の向上や、誤書き込みの防止などを同
時に実現できる技術を提案することにある。
【００２９】
【課題を解決するための手段】(1) 本発明の磁気ラン
ダムアクセスメモリは、ライトワード線と、前記ライト
ワード線に交差するビット線と、前記ライトワード線と
前記ビット線の交点に配置され、前記ライトワード線に
流れる電流及び前記ビット線に流れる電流により発生す
る磁場により変化する磁化の向きによりデータを記憶す
る磁気抵抗素子と、前記ライトワード線に一方向に向か
う電流を流して前記磁気抵抗素子にデータを記憶させた
後に、前記ライトワード線に前記一方向に対して逆方向
に向かう電流を流すドライバとを備える。
【００３０】前記ライトワード線に前記逆方向に向かう
電流を流している間、前記ビット線に流れる電流は、遮
断されている。
【００３１】前記ライトワード線に流れる前記一方向に
向かう電流の電流値と前記ライトワード線に流れる前記
逆方向に向かう電流の電流値とは、互いに等しい。
【００３２】前記ライトワード線の一端の電位を固定
し、前記ライトワード線の他端の電位を変化させること
により、前記ライトワード線に流れる電流の向きを制御
する。
【００３３】(2) 本発明の磁気ランダムアクセスメモリ
は、ライトワード線と、前記ライトワード線に交差する
ビット線と、前記ライトワード線と前記ビット線の交点
に配置され、前記ライトワード線に流れる電流及び前記
ビット線に流れる電流により発生する磁場により変化す
る磁化の向きによりデータを記憶する磁気抵抗素子と、
前記ビット線に一方向に向かう電流を流して前記磁気抵
抗素子にデータを記憶させた後に、前記ビット線に前記
一方向に対して逆方向に向かう電流を流すドライバとを
備える。
【００３４】前記ビット線に前記逆方向に向かう電流を
流している間、前記ライトワード線に流れる電流は、遮
断されている。
【００３５】前記ビット線に流れる前記一方向に向かう
電流の電流値と前記ビット線に流れる前記逆方向に向か
う電流の電流値とは、互いに等しい。
【００３６】前記ビット線の両端の電位を変化させるこ
とにより、前記ビット線に流れる電流の向きを制御す
る。
【００３７】(3) 本発明の磁気ランダムアクセスメモリ
は、ライトワード線と、前記ライトワード線に交差する
ビット線と、前記ライトワード線と前記ビット線の交点
に配置され、前記ライトワード線に流れる電流及び前記
ビット線に流れる電流により発生する磁場により変化す
る磁化の向きによりデータを記憶する磁気抵抗素子と、
前記ライトワード線に第１方向に向かう電流を流し、前
記ビット線に第２方向に向かう電流を流して前記磁気抵
抗素子にデータを記憶させた後に、前記ライトワード線
に前記第１方向に対して逆方向に向かう電流を流し、前
記ビット線に前記第２方向に対して逆方向に向かう電流
を流すドライバとを備える。また、前記ライトワード線
に前記第１方向に対して逆方向に向かう電流を流す期間
と前記ビット線に前記第２方向に対して逆方向に向かう
電流を流す期間は、時間的に重ならない。
【００３８】前記ライトワード線に流れる前記第１方向
に向かう電流の電流値と前記ライトワード線に流れる前
記第１方向に対して逆方向に向かう電流の電流値とは、
互いに等しく、前記ビット線に流れる前記第２方向に向
かう電流の電流値と前記ビット線に流れる前記第２方向
に対して逆方向に向かう電流の電流値とは、互いに等し
い。
【００３９】前記ライトワード線に流れる電流の向き
は、前記ライトワード線の２つの端部のうちの少なくと
も１つの端部の電位を変化させることにより決定され、
前記ビット線に流れる電流の向きは、前記ビット線の２
つの端部のうちの少なくとも１つの端部の電位を変化さ
せることにより決定される。
【００４０】(4) 本発明の磁気ランダムアクセスメモリ
は、ライトワード線と、前記ライトワード線に交差する
複数のビット線と、前記ライトワード線と前記複数のビ
ット線の交点に１つずつ配置され、前記ライトワード線
に流れる電流及び前記複数のビット線に流れる電流によ
り発生する磁場により変化する磁化の向きによりデータ
を記憶する複数の磁気抵抗素子と、前記ライトワード線
に第１方向に向かう電流を流し、前記複数のビット線の
うち選択されたビット線に第２方向に向かう電流を流し
て、前記ライトワード線と前記選択されたビット線の交
点に配置される磁気抵抗素子にデータを記憶させた後
に、前記ライトワード線に前記第１方向に対して逆方向
に向かう電流を流し、前記選択されたビット線に前記第
２方向に対して逆方向に向かう電流を流すドライバとを
備える。また、前記ライトワード線に前記第１方向に対
して逆方向に向かう電流を流す期間と前記選択されたビ
ット線に前記第２方向に対して逆方向に向かう電流を流
す期間は、時間的に重ならない。
【００４１】前記ライトワード線と前記選択されたビッ
ト線の交点に配置される磁気抵抗素子に対しては、１回
のライトサイクルでデータライトを完了させ、前記ライ
トワード線に流す電流の向きは、１回のライトサイクル
ごとに変化させる。
【００４２】前記ライトワード線と前記選択されたビッ
ト線の交点に配置される磁気抵抗素子に対しては、１回
のライトサイクルでデータライトを完了させ、前記選択
されたビット線に流す電流の向きは、１回のライトサイ
クル内において１回変化させる。
【００４３】前記ライトワード線と前記選択されたビッ
ト線の交点に配置される磁気抵抗素子にライトするデー
タは、前記選択されたビット線に流れる電流の向きによ
り決定される。
【００４４】(5) 本発明の磁気ランダムアクセスメモリ
は、ライトワード線と、前記ライトワード線に交差する
複数のビット線と、前記ライトワード線と前記複数のビ
ット線に流れる電流により発生する磁場により変化する
磁化の向きによりデータを記憶する複数の磁気抵抗素子
と、前記ライトワード線に第１方向に向かう電流を流
し、前記複数のビット線のうち選択された第１ビット線
に電流を流して、前記ライトワード線と前記選択された
第１ビット線の交点に配置される磁気抵抗素子にデータ
を記憶させた後に、前記ライトワード線に前記第１方向
に対して逆方向に向かう電流を流すドライバとを備え、
前記ライトワード線に前記第１方向に対して逆方向に向
かう電流を流す期間に、前記選択された第１ビット線と
は異なる第２ビット線に電流を流して、前記ライトワー
ド線と前記第２ビット線に交点に配置される磁気抵抗素
子にデータを記憶させる。
【００４５】前記ライトワード線と前記第１又は第２ビ
ット線との交点に配置される磁気抵抗素子に対しては、
１回のライトサイクルでデータライトを完了させ、前記
ライトワード線に流す電流の向きは、１回のライトサイ
クルごとに変化させる。
【００４６】前記ライトワード線と前記第１又は第２ビ
ット線との交点に配置される磁気抵抗素子に対しては、
１回のライトサイクルでデータライトを完了させ、前記
第１又は第２ビット線に流す電流の向きは、１回のライ
トサイクル内において１回変化させる。
【００４７】前記ライトワード線と前記第１又は第２ビ
ット線の交点に配置される磁気抵抗素子にライトするデ
ータは、前記第１又は第２ビット線に流れる電流の向き
により決定される。
【００４８】(6) 前記磁気抵抗素子は、２つの磁性層に
より絶縁層を挟み込んだ構造を有している。
【００４９】(7) このように、本発明の磁気ランダムア
クセスメモリは、ライト動作が終了した後に、ライトワ
ード線及びビット線に、それぞれ、ライト動作時に流し
た電流の向きとは逆向きの電流を流すようにしている。
また、これら逆向きの電流の電流値は、ライト動作時の
電流値に等しい。
【００５０】また、逆向きの電流を流す際には、磁気抵
抗素子の磁化が変化しないように、ライトワード線に逆
向きの電流を流す時期とビット線に逆向きの電流を流す
時期をずらしている。さらに、ライトワード線の電流の
向きは、磁化の方向（メモリセルにライトするデータの
値）に依存しないため、ライトワード線に流れる電流の
向きに関しては、ライトサイクルごとに変化させてもよ
い。
【００５１】これにより、ライトワード線及びビット線
には、ライト動作に際して、常に、一方向の電流のみが
流れるということはなく、互いに逆向きの電流が均等に
流れるため、電流の担い手である電子が金属配線を構成
する原子と衝突し、その原子が電子から運動量を受け取
ることによりドリフトし、金属配線の欠損や断線に至る
現象（エレクトロマイグレーション現象）を防止するこ
とができる。
【００５２】
【発明の実施の形態】以下、図面を参照しながら、本発
明の磁気ランダムアクセスメモリについて詳細に説明す
る。
【００５３】［第１実施の形態］図１は、本発明の実施
の形態に関わる磁気ランダムアクセスメモリの主要部を
示すブロック図である。
【００５４】メモリセルアレイ１１のロウ方向の端部に
は、ロウデコーダ１２が配置される。ロウアドレス信号
ＲＡ０−ＲＡｎは、ロウデコーダ１２に入力される。ロ
ウデコーダ１２は、ライトワード線イネーブル信号ＷＷ
ＬＥＮ又はリードワード線イネーブル信号ＲＷＬＥＮが
イネーブル状態になると、動作状態となる。
【００５５】ライト時には、ロウデコーダ１２は、ロウ
アドレス信号ＲＡ０−ＲＡｎに基づいて、メモリセルア
レイ１１のライトワード線（ロウ）ＷＷＬを選択する。
ライトワード線ＷＷＬは、後述するビット線ＢＬと共
に、メモリセルの２つの磁性層の磁化の方向を平行又は
反平行にするためのものである。ＷＷＬドライバ１３
は、選択されたライトワード線ＷＷＬをドライブする役
割を有する。
【００５６】コントローラ１７は、ライトワード線イネ
ーブル信号ＷＷＬＥＮがイネーブル状態になると、動作
状態となる。コントローラ１７は、例えば、リセット付
きダウントリガＤ−ＦＦ（ディレイフリップフロップ）
回路から構成され、反転出力を入力にフィードバックす
ることにより１ビットのカウンタとして機能する。
【００５７】リセット付きダウントリガＤ−ＦＦ回路の
状態は、初期化の段階においてリセット信号により確定
しておく。そして、例えば、ライトワード線イネーブル
信号ＷＷＬＥＮが立ち下がる度に、リセット付きダウン
トリガＤ−ＦＦ回路の出力Ｄを反転させる。
【００５８】リセット付きダウントリガＤ−ＦＦ回路の
出力信号は、ＷＷＬドライバ１３に与えられる。
【００５９】リード時には、ロウデコーダ１２は、ロウ
アドレス信号ＲＡ０−ＲＡｎに基づいて、メモリセルア
レイ１１のリードワード線（ロウ）ＲＷＬを選択する。
リードワード線ＲＷＬは、リード時に、選択されたメモ
リセルを構成するＭＯＳトランジスタ（スイッチ）をオ
ン状態にするためのものである。
【００６０】カラムアドレス信号ＣＡ０−ＣＡｍは、カ
ラムデコーダ１４に入力される。カラムデコーダ１４
は、カラムアドレス信号ＣＡ０−ＣＡｍをデコードし、
カラム選択信号ＣＳＬ０，ＣＳＬ１，・・・を出力す
る。
【００６１】カラム選択信号ＣＳＬ０，ＣＳＬ１，・・
・は、さらに、カラムデコーダ１９Ａ，１９Ｂに入力さ
れる。カラムデコーダ１９Ａ，１９Ｂには、カラム選択
信号ＣＳＬ０，ＣＳＬ１，・・・の他に、ライトイネー
ブル信号ＷＥ及びロウアドレス信号ＲＡ０−ＲＡｎの最
下位ビットＲＡ０が入力される。
【００６２】カラムデコーダ１９Ａ，１９Ｂは、ライト
時、即ち、ライトイネーブル信号ＷＥがイネーブル状態
のときに、動作状態となる。
【００６３】本例では、カラムデコーダ１９Ａ，１９Ｂ
は、ロウアドレス信号の最下位ビットＲＡ０に基づい
て、ビット線（カラム）の選択を行っている。これは、
メモリセルが市松模様となるようにレイアウトされてい
ることに起因している。
【００６４】カラムデコーダ１９Ａ，１９Ｂの出力信号
は、ライト電流ドライバ１６Ａ，１６Ｂに入力される。
ライト電流ドライバ１６Ａ，１６Ｂは、カラムデコーダ
１９Ａ，１９Ｂの出力信号に基づいて、選択されたビッ
ト線ＢＬをドライブする。
【００６５】ビット線ＢＬに流れる電流の向きは、コン
トローラ１８により制御される。コントローラ１８に
は、ライトワード線イネーブル信号ＷＷＬＥＮ及びライ
トデータＤＡＴＡが入力される。コントローラ１８は、
ライトワード線イネーブル信号ＷＷＬＥＮがイネーブル
状態のときに、ライトデータＤＡＴＡの値（２値）に基
づいて、ビット線ＢＬに流れる電流の向きを制御する。
【００６６】コントローラ１８は、コントローラ１７と
同様に、例えば、リセット付きダウントリガＤ−ＦＦ
（ディレイフリップフロップ）回路から構成され、反転
出力を入力にフィードバックすることにより１ビットの
カウンタとして機能させる。
【００６７】リセット付きダウントリガＤ−ＦＦ回路の
状態は、初期化の段階においてリセット信号により確定
しておく。そして、例えば、ライトワード線イネーブル
信号ＷＷＬＥＮが立ち下がる度に、リセット付きダウン
トリガＤ−ＦＦ回路の出力Ｄを反転させる。
【００６８】また、コントローラ１８は、マルチプレク
サＭＵＸを有し、ライトデータＤＡＴＡの値に応じて、
２つの出力Ｄ，／Ｄを切り替え、ビット線ＢＬに流れる
電流の向きを変える。
【００６９】図２は、図１の磁気ランダムアクセスメモ
リの回路構成の具体例を示すものである。なお、同図に
おいては、リードのためのセンスアンプ及びカラムデコ
ーダを省略している。
【００７０】メモリセルアレイ１１は、アレイ状に配置
される複数のメモリセルＭＣから構成される。メモリセ
ルＭＣは、絶縁層を２つの磁性層で挟んだ構造を有する
ＴＭＲ素子２１とＭＯＳトランジスタからなるスイッチ
素子２２とから構成される。ＴＭＲ素子２１の一端は、
ビット線ＢＬ０，ｂＢＬ０，ＢＬ１，ｂＢＬ１，・・・
に接続され、また、ＴＭＲ素子２１とスイッチ素子２２
は、ビット線ＢＬ０，ｂＢＬ０，ＢＬ１，ｂＢＬ１，・
・・と接地点との間に直列接続される。
【００７１】メモリセルアレイ１１のロウ方向の端部に
は、ロウデコーダ１２が配置される。ロウデコーダ１２
は、１ロウごとに設けられ、例えば、図３に示すよう
に、ロウアドレス信号ＲＡ０−ＲＡｎが入力されるＮＡ
ＮＤ回路２３と、リードワード線イネーブル信号ＲＷＬ
ＥＮの反転信号ｂＲＷＬＥＮが入力されるＮＯＲ回路２
４と、ライトワード線イネーブル信号ＷＷＬＥＮの反転
信号ｂＷＷＬＥＮが入力されるＮＯＲ回路２５とから構
成される。
【００７２】ライト動作時には、選択されるロウ（ライ
トワード線）に対応するロウデコーダにおいて、ロウア
ドレス信号ＲＡ０−ＲＡｎが全て“１”状態となる。ま
た、この時、ライトワード線イネーブル信号ＷＷＬＥＮ
がイネーブル状態（パルス信号を出力している状態）と
なるため、ＮＯＲ回路２５の出力信号ＲＳＬのレベル
は、ライトワード線イネーブル信号ＷＷＬＥＮの反転信
号ｂＷＷＬＥＮのレベルに応じて変化し、選択されたラ
イトワード線ＷＷＬｉにライト電流を流す期間が決定さ
れる。
【００７３】なお、ライト動作時においては、リードワ
ード線イネーブル信号ＲＷＬＥＮは、常に、“Ｌ”レベ
ル（例えば、接地電位）であり、リードワード線イネー
ブル信号ＲＷＬＥＮの反転信号ｂＲＷＬＥＮは、常に、
“Ｈ”レベルであるため、ＮＯＲ回路２４の出力信号Ｒ
ＷＬは、常に、“Ｌ”レベルである。
【００７４】リード動作時には、選択されるロウ（リー
ドワード線）に対応するロウデコーダにおいて、ロウア
ドレス信号ＲＡ０−ＲＡｎが全て“１”状態となる。ま
た、この時、リードワード線イネーブル信号ＲＷＬＥＮ
の反転信号ｂＲＷＬＥＮが“Ｌ”レベルとなるため、Ｎ
ＯＲ回路２４の出力信号ＲＷＬのレベルは、“Ｈ”とな
る。
【００７５】なお、リード動作時においては、ライトワ
ード線イネーブル信号ＷＷＬＥＮは、常に、“Ｌ”レベ
ル（例えば、接地電位）であり、ライトワード線イネー
ブル信号ＷＷＬＥＮの反転信号ｂＷＷＬＥＮは、常に、
“Ｈ”レベルであるため、ＮＯＲ回路２５の出力信号Ｒ
ＷＬは、常に、“Ｌ”レベルである。
【００７６】ＷＷＬドライバ１３は、インバータ回路２
６とトランスファゲートとして機能するＮチャネルＭＯ
Ｓトランジスタ２７とから構成される。インバータ回路
２６は、コントローラ１７の出力信号に基づいて、ライ
トワード線ドライブ信号ＷＷＬＤＲＶを出力する。ライ
トワード線ドライブ信号ＷＷＬＤＲＶは、ＮチャネルＭ
ＯＳトランジスタ２７を経由して、ライトワード線ＷＷ
Ｌ０，ＷＷＬ１，・・・に転送される。
【００７７】トランスファゲートとして機能するＮチャ
ネルＭＯＳトランジスタ２７のゲートには、ロウデコー
ダ（図３参照）１２の出力信号ＲＳＬ０，ＲＳＬ１，・
・・が入力される。従って、ロウアドレス信号ＲＡ０−
ＲＡｎにより選択されたロウのトランスファゲートのみ
がオン状態となるため、ＷＷＬドライバ１３は、選択さ
れたライトワード線ＷＷＬのみをドライブする。
【００７８】例えば、ロウアドレス信号ＲＡ０−ＲＡｎ
によりワード線ＷＷＬ１が選択される場合には、ロウデ
コーダ１２は、出力信号（デコード信号）ＲＳＬ１を
“Ｈ”レベルにする。従って、ライト動作時には、ＷＷ
Ｌドライバ１３により、ライトワード線ＷＷＬ１に流れ
る電流の向きが制御される。
【００７９】コントローラ１７は、例えば、図４に示す
ように、リセット付きダウントリガＤ−ＦＦ（ディレイ
フリップフロップ）回路から構成される。このＤ−ＦＦ
回路は、反転出力が入力にフィードバックされており、
１ビットのカウンタとして機能する。Ｄ−ＦＦ回路の状
態は、初期化の段階においてリセット信号により確定し
ておく。この時、例えば、図５に示すように、Ｄ−ＦＦ
回路の出力信号Ｄは、ライトワード線イネーブル信号Ｗ
ＷＬＥＮを立ち下げる度に反転する。
【００８０】リードワード線ＲＷＬ０，ＲＷＬ１，・・
・は、リード時に、選択されたメモリセルＭＣを構成す
るＭＯＳトランジスタ（スイッチ）２２をオン状態にす
るためのものである。リード時には、ロウデコーダ１２
は、ロウアドレス信号ＲＡ０−ＲＡｎに基づいて、メモ
リセルアレイ１１のロウ（リードワード線ＲＷＬ）を選
択する。
【００８１】カラムデコーダ１９Ａ，１９Ｂは、ＮＡＮ
Ｄ回路２８Ａ，２８Ｂと、ＮＯＲ回路２９−００，２９
−０１，２９−１０，２９−１１，・・・とから構成さ
れる。カラムアドレス信号ＣＡ０−ＣＡｍをデコードす
ることにより得られるカラム選択信号ＣＳＬ０，ＣＳＬ
１，・・・は、ＮＯＲ回路２９−００，２９−０１，２
９−１０，２９−１１，・・・に入力される。
【００８２】ライト動作時、ライトイネーブル信号ＷＥ
が“Ｈ”レベルとなり、また、例えば、カラム選択信号
ＣＳＬ０，ＣＳＬ１，・・・のうちの１つが“Ｈ”レベ
ルとなる。本例では、カラムデコーダ１９Ａ，１９Ｂ
は、ロウアドレス信号の最下位ビットＲＡ０に基づい
て、ビット線（カラム）の選択を行っている。その理由
は、上述したように、メモリセルのレイアウトが特殊な
場合（例えば、千鳥格子状の場合）には、ロウアドレス
信号の最下位ビットＲＡ０を用いることにより、カラム
アドレス信号を１ビット減らすことができるためであ
る。
【００８３】例えば、カラム選択信号ＣＳＬ０が“Ｈ”
レベル、ロウアドレス信号の最下位ビットＲＡ０が“Ｌ
（＝０）”であると仮定すると、ＮＡＮＤ回路２８Ａの
出力信号が“Ｈ”レベル、ＮＡＮＤ回路２８Ｂの出力信
号が“Ｌ”レベルとなり、カラムデコーダ１９Ａ，１９
Ｂ内のＮＯＲ回路２９−００の出力信号が“Ｈ”レベル
となる。その結果、ビット線ＢＬ０に流れる電流の向き
がライト電流ドライバ１６Ａ，１６Ｂにより制御され
る。
【００８４】なお、本例では、ロウアドレス信号の最下
位ビットＲＡ０が“Ｌ（＝０）”のときには、偶数番目
のライトワード線ＷＷＬｊ（ｊは、０，２，・・・）の
うちの１つが選択され、この時、ビット線ＢＬ０，ＢＬ
１，・・・のうちの１つが選択される。また、ロウアド
レス信号の最下位ビットＲＡ０が“Ｈ（＝１）”のとき
には、奇数番目のライトワード線ＷＷＬｋ（ｋは、１，
３，・・・）のうちの１つが選択され、この時、ビット
線ｂＢＬ０，ｂＢＬ１，・・・のうちの１つが選択され
る。
【００８５】ライト電流ドライバ１６Ａ，１６Ｂは、イ
ンバータ回路３０Ａ，３０Ｂとトランスファゲートとし
て機能するＮチャネルＭＯＳトランジスタ３１Ａ，３１
Ｂとから構成される。インバータ回路３０Ａ，３０Ｂ
は、コントローラ１８の出力信号に基づいて、ビット線
ドライブ信号ＢＬＤＲＶ，ｂＢＬＤＲＶを出力する。ビ
ット線ドライブ信号ＢＬＤＲＶ，ｂＢＬＤＲＶは、Ｎチ
ャネルＭＯＳトランジスタ３１Ａ，３１Ｂを経由して、
ビット線ＢＬ０，ｂＢＬ０，ＢＬ１，ｂＢＬ１に転送さ
れる。
【００８６】トランスファゲートとして機能するＮチャ
ネルＭＯＳトランジスタ３１Ａ，３１Ｂのゲートには、
カラムデコーダ１９Ａ，１９Ｂの出力信号が入力され
る。従って、カラムアドレス信号ＣＡ０−ＣＡｍ及びロ
ウアドレス信号の最下位ビットＲＡ０により選択された
カラムのトランスファゲートのみがオン状態となるた
め、ライト電流ドライバ１６Ａ，１６Ｂは、選択された
ビット線ＢＬのみをドライブする。
【００８７】例えば、カラムアドレス信号ＣＡ０−ＣＡ
ｍ及びロウアドレス信号の最下位ビットＲＡ０によりビ
ット線ＢＬ０が選択される場合には、カラムデコーダ１
９Ａ，１９Ｂ内のＮＯＲ回路２９−００の出力信号（デ
コード信号）が“Ｈ”レベルとなる。従って、ライト動
作時には、ライト電流ドライバ１６Ａ，１６Ｂにより、
ビット線ＢＬ０に流れる電流の向きが制御される。
【００８８】コントローラ１８は、例えば、図６に示す
ように、リセット付きダウントリガＤ−ＦＦ（ディレイ
フリップフロップ）回路から構成される。このＤ−ＦＦ
回路は、反転出力が入力にフィードバックされており、
１ビットのカウンタとして機能する。Ｄ−ＦＦ回路の状
態は、初期化の段階においてリセット信号により確定し
ておく。また、コントローラ１８は、マルチプレクサＭ
ＵＸを有し、ライトデータＤＡＴＡの値に応じて、２つ
の出力Ｄ，／Ｄを切り替え、ビット線ＢＬに流れる電流
の向きを変える（ＤＡＴＡ＝“１”のとき、Ｄ−出力を
選択、ＤＡＴＡ＝“０”のとき、／Ｄ−出力を選択す
る。）。
【００８９】なお、例えば、図７に示すように、Ｄ−Ｆ
Ｆ回路の出力信号Ｄは、ライトワード線イネーブル信号
ＷＷＬＥＮが立ち下がる度に反転する。
【００９０】次に、本発明の磁気ランダムアクセスメモ
リ（図２）の動作の特徴部分について、図８の波形図を
参照しながら説明する。
【００９１】なお、図８の波形図において、信号ＩＷＷ
Ｌ０，ＩＢＬ０の縦軸は、電流を示し、それ以外の信号
の縦軸は、電圧を示している。
【００９２】本発明は、ライト動作に特徴を有する。説
明を簡単にするため、本例では、ライトワード線ＷＷＬ
０とビット線ＢＬ０の交点に存在するメモリセルＭＣに
ついてデータライトを行う場合について考える。また、
ライトデータＤＡＴＡは“１”であり、初期状態（ライ
トイネーブル信号ＷＥが“Ｈ”となった直後の状態）と
しては、ライトワード線ドライブ信号ＷＷＬＤＲＶは、
“Ｈ”レベル、ビット線ドライブ信号ＢＬＤＲＶ，ｂＢ
ＬＤＲＶは、それぞれ“Ｈ”レベル、“Ｌ”レベルであ
るものとする。
【００９３】まず、ライトイネーブル信号ＷＥが“Ｈ”
レベルとなり、ライトモードにエントリーされる。ま
た、ライトワード線イネーブル信号ＷＷＬＥＮが“Ｈ”
レベルとなり、カラム選択信号ＣＳＬ０が“Ｈ”レベル
となり、その他のカラム選択信号ＣＳＬ１，・・・は、
“Ｌ”レベルを維持する。
【００９４】ロウアドレス信号ＲＡ０−ＲＡｎがロウデ
コーダ１２によりデコードされると、ロウデコーダ１２
の出力信号ＲＳＬ０は、“Ｈ”レベルとなり、ライトワ
ード線ＷＷＬ０に繋がるＮチャネルＭＯＳトランジスタ
（トランスファゲート）２７がオン状態となる。
【００９５】この時、ロウデコーダ１２の出力信号ＲＳ
Ｌ１，・・・は、“Ｌ”レベルとなるため、非選択のラ
イトワード線ＷＷＬ１，・・・に繋がるＮチャネルＭＯ
Ｓトランジスタ（トランスファゲート）２７は、オフ状
態となる。また、ロウデコーダ１２の出力信号ＲＷＬ
０，ＲＷＬ１，・・・も、“Ｌ”レベルとなるため、メ
モリセルＭＣ内のＮチャネルＭＯＳトランジスタ２２
も、オフ状態となる。
【００９６】コントローラ１７の出力信号は、“Ｌ”レ
ベルであり、ライトワード線ドライブ信号ＷＷＬＤＲＶ
は、“Ｈ”レベル（例えば、Ｖｄｄ）、かつ、信号ＶＷ
ＷＬｔｅｒｍは、所定のレベル（ＷＷＬＤＲＶの“Ｈ”
と“Ｌ”の間の一定値）となっているため、ライトワー
ド線ＷＷＬ０には、ＷＷＬドライバ１３から電圧ダウン
コンバータ２０へ向かう電流が流れる（このような電流
の向きをプラス方向とする。）。
【００９７】また、カラム選択信号ＣＳＬ０が“Ｈ”レ
ベルであり、ｂＲＡ０が“Ｈ”レベルであるため、ビッ
ト線ＢＬ０に繋がるＮチャネルＭＯＳトランジスタ（ト
ランスファゲート）３１Ａ，３１Ｂがオン状態となる。
【００９８】ライトデータＤＡＴＡが“１”のとき、コ
ントローラ１８の出力信号は、“Ｌ”レベルとなる。こ
の時、ビット線ドライブ信号ＢＬＤＲＶは、“Ｈ”レベ
ル（例えば、Ｖｄｄ）となり、また、ビット線ドライブ
信号ｂＢＬＤＲＶは、“Ｌ”レベル（例えば、Ｖｓｓ）
となる。その結果、ビット線ＢＬ０には、ライト電流ド
ライバ３０Ｂからライト電流ドライバ３０Ａへ向かう電
流が流れる（このような電流の向きをプラス方向とす
る。）。
【００９９】なお、ライトデータＤＡＴＡが“０”のと
きは、コントローラ１８の出力信号は、“Ｈ”レベルと
なる。この時、ビット線ドライブ信号ＢＬＤＲＶは、
“Ｌ”レベル（例えば、Ｖｓｓ）となり、また、ビット
線ドライブ信号ｂＢＬＤＲＶは、“Ｈ”レベル（例え
ば、Ｖｄｄ）となる。その結果、ビット線ＢＬ０には、
ライト電流ドライバ３０Ａからライト電流ドライバ３０
Ｂへ向かう電流が流れる（このような電流の向きをマイ
ナス方向とする。）。
【０１００】このように、ビット線ＢＬ０に流れる電流
の向きがライトデータＤＡＴＡに応じて変化するため、
ビット線ＢＬ０に流れる電流ＩＢＬ０の向きにより、ラ
イトワード線ＷＷＬ０に流れる電流ＩＷＷＬ０及びビッ
ト線ＢＬ０に流れる電流ＩＢＬ０により作られる磁場を
変化させ、ライトワード線ＷＷＬ０とビット線ＢＬ０の
交点にあるメモリセルＭＣにライトデータがライトされ
る。
【０１０１】この後、ライトワード線イネーブル信号Ｗ
ＷＬＥＮが“Ｈ”から“Ｌ”に立ち下がると、コントロ
ーラ１７，１８の出力信号は、“Ｌ”から“Ｈ”に変化
する（図４乃至図７に示すように、Ｄ−ＦＦの出力レベ
ルは、ＷＷＬＥＮの立ち下がりをトリガにして変化す
る。また、ライトデータＤＡＴＡは、“１”のままとす
る。）。
【０１０２】従って、ライトワード線ドライブ信号ＷＷ
ＬＤＲＶが“Ｌ”レベルとなり、ライトワード線ＷＷＬ
０に流れる電流ＩＷＷＬ０は、停止状態になる。
【０１０３】また、コントローラ１８の出力信号が
“Ｈ”になると、ビット線ドライブ信号ＢＬＤＲＶ，ｂ
ＢＬＤＲＶのレベルが反転する。このため、ビット線Ｂ
Ｌ０には、ライト時の電流の向きに対して逆の向きの電
流が流れる。
【０１０４】本例では、ライトデータＤＡＴＡが“１”
の場合を想定しているため、図８の波形図に示すよう
に、ライトの実行時、ビット線ＢＬ０には、プラス方向
の電流が流れ、ライトが完了した後、続けて、ビット線
ＢＬ０には、マイナス方向の電流が流れる。
【０１０５】このように、本発明では、ライト動作にお
いて、メモリセルＭＣに対してデータライトが終了した
後、直ちに、選択されたビット線ＢＬ０に、データライ
トの実行時に選択されたビット線ＢＬ０に流れる電流に
対して反対の向きの電流を流すようにしている。
【０１０６】従って、本発明によれば、ビット線ＢＬ０
には、常に、互いに向きが逆の電流が均等に流れ、同じ
向きの電流のみが流れるということはないため、ビット
線におけるエレクトロマイグレーションの発生を抑制で
き、高信頼性の磁気ランダムアクセスメモリを提供する
ことができる。
【０１０７】なお、ライト時の電流の向きに対して逆向
きの電流は、ライト動作終了後にビット線ＢＬ０に流
し、ライト動作終了後には、ライトワード線ＷＷＬ０に
は、電流が流れないため、ビット線ＢＬ０に逆向きの電
流を流す際に、メモリセルＭＣにライトされたデータが
破壊されることはない。
【０１０８】ビット線ＢＬ０に逆向きの電流を流してか
ら適当な時間が経過した後、カラム選択信号ＣＳＬ０の
レベルが“Ｈ”から“Ｌ”に立ち下がるため、ビット線
ＢＬ０に繋がるＮチャネルＭＯＳトランジスタ（トラン
スファゲート）は、オフ状態となり、逆方向電流が停止
する。
【０１０９】この後、再び、ライトワード線イネーブル
信号ＷＷＬＥＮが“Ｌ”から“Ｈ”に立ち上がると、既
に、ライトワード線ドライブ信号ＷＷＬＤＲＶは、
“Ｌ”の状態となっているため（ＷＷＬＤＲＶは、ＷＷ
ＬＥＮの立ち下がりエッジに反応して変化する。）、今
度は、ライトワード線ＷＷＬ０には、電圧ダウンコンバ
ータ２０からＷＷＬドライバ１３へ向かう電流が流れる
（このような電流の向きをマイナス方向とする。）。
【０１１０】このように、本発明では、ライト動作にお
いて、メモリセルＭＣに対してデータライトが終了した
後に、選択されたライトワード線ＷＷＬ０についても、
ライト動作時に選択されたライトワード線ＷＷＬ０に流
れる電流に対して反対の向きの電流を流すようにしてい
る。
【０１１１】従って、本発明によれば、ライトワード線
ＷＷＬ０には、常に、互いに向きが逆の電流が均等に流
れ、同じ向きの電流のみが流れるということはないた
め、ライトワード線におけるエレクトロマイグレーショ
ンの発生を抑制でき、高信頼性の磁気ランダムアクセス
メモリを提供することができる。
【０１１２】なお、ＩＷＬＬ０の向きによらず、常に、
ＩＷＷＬ０の電流値が一定となるように、例えば、図８
の波形図に示すように、電圧ダウンコンバータ２０によ
り信号ＶＷＷＬｔｅｒｍのレベル（例えば、固定値）を
制御する。
【０１１３】この後、ライトワード線イネーブル信号Ｗ
ＷＬＥＮが“Ｈ”から“Ｌ”に立ち下がると、コントロ
ーラ１７の出力信号は、“Ｈ”から“Ｌ”に変化する
（図４乃至図７に示すように、Ｄ−ＦＦの出力レベル
は、ＷＷＬＥＮの立ち下がりをトリガにして変化する。
ライトデータＤＡＴＡは、“１”のままとする。）。
【０１１４】従って、ライトワード線ドライブ信号ＷＷ
ＬＤＲＶが“Ｈ”レベル、ビット線ドライブ信号ＢＬＤ
ＲＶ，ｂＢＬＤＲＶが、それぞれ“Ｈ”レベル、“Ｌ”
レベルになって、初期状態に戻る。
【０１１５】なお、図８の波形図では、ライト動作の際
に、ライトワード線ＷＷＬ０及びビット線ＢＬ０に与え
るパルス信号のパルス幅と、逆方向電流を流す際に、ラ
イトワード線ＷＷＬ０及びビット線ＢＬ０に与えるパル
ス信号のパルス幅は、互いに実質的に等しくなってい
る。
【０１１６】しかし、製品の仕様を満たすだけの十分な
配線の信頼性を確保できることを条件に、逆方向電流を
流す際のパルス信号のパルス幅を、ライト動作の際のパ
ルス信号のパルス幅よりも短くしてもよい。
【０１１７】［第２実施の形態］磁気ランダムアクセス
メモリ（ＭＲＡＭ）は、メモリセルアレイ内の任意の１
ビットにランダムライトできる。ここで、ライトのバン
ド幅を上げるための手法としては、例えば、ロウアドレ
スを固定しておき、そのロウアドレスにより指定される
ロウと複数カラムの交点に存在するメモリセルに対して
データを書き込む、というものが知られている。
【０１１８】ＭＲＡＭでは、ライト電流が大きくなるた
め、複数カラムの全てに対して同時にライト動作を行う
ことは、ピーク電流の供給不足や、電磁波の放射などの
悪影響が発生するため、好ましくない。
【０１１９】この場合には、複数カラムの全てに対して
同時にライト動作を行わずに、例えば、カラムを選択す
るためのカラム選択信号ＣＳＬｉを、時間をずらして順
番に入力し、１カラムごとにメモリセルに対するデータ
ライトを実行する。
【０１２０】ここで、図９のアステロイド曲線から明ら
かなように、メモリセルの磁化を反転させようとする場
合、磁化容易軸方向に垂直な方向の磁場成分は、プラス
方向及びマイナス方向のどちらを向いていても構わな
い。これは、逆方向電流を流す期間においても、ライト
動作を行うことができることを意味する。
【０１２１】従って、ライトワード線に流れるライト電
流の方向をカラムサイクル毎に反転させれば、ライト動
作ごとに、ライトワード線には逆向きの電流が交互に流
れるため、ライト動作を行わない逆方向電流期間を新規
に設ける必要がなく、パワーの無駄なく、配線の信頼性
の向上を実現できる。
【０１２２】図１０は、ライト動作時に、ライトワード
線及びビット線に流れる電流の具体例を示している。
【０１２３】なお、図１０の波形図において、信号ＩＷ
ＷＬ０，ＩＢＬ０の縦軸は、電流を示し、それ以外の信
号の縦軸は、電圧を示している。
【０１２４】本例では、ライトワード線ＷＷＬ０とビッ
ト線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３の交点に存在する
メモリセルＭＣについて，順次、データライトを行う場
合について考える。
【０１２５】まず、ライトイネーブル信号ＷＥが“Ｈ”
レベルとなり、ライトモードにエントリーされる。ま
た、ライトワード線イネーブル信号ＷＷＬＥＮが“Ｈ”
レベルとなり、カラム選択信号ＣＳＬ０が“Ｈ”レベル
となり、その他のカラム選択信号ＣＳＬ１，・・・は、
“Ｌ”レベルを維持する。
【０１２６】ロウアドレス信号ＲＡ０−ＲＡｎがロウデ
コーダ１２によりデコードされると、ロウデコーダ１２
の出力信号ＲＳＬ０は、“Ｈ”レベルとなり、ライトワ
ード線ＷＷＬ０に繋がるＮチャネルＭＯＳトランジスタ
（トランスファゲート）２７がオン状態となる。
【０１２７】この時、ロウデコーダ１２の出力信号ＲＳ
Ｌ１，・・・は、“Ｌ”レベルとなるため、非選択のラ
イトワード線ＷＷＬ１，・・・に繋がるＮチャネルＭＯ
Ｓトランジスタ（トランスファゲート）２７は、オフ状
態となる。また、ロウデコーダ１２の出力信号ＲＷＬ
０，ＲＷＬ１，・・・も、“Ｌ”レベルとなるため、メ
モリセルＭＣ内のＮチャネルＭＯＳトランジスタ２２
も、オフ状態となる。
【０１２８】コントローラ１７の出力信号は、“Ｌ”レ
ベルであり、ライトワード線ドライブ信号ＷＷＬＤＲＶ
は、“Ｈ”レベル（例えば、Ｖｄｄ）、かつ、信号ＶＷ
ＷＬｔｅｒｍは、所定のレベル（ＷＷＬＤＲＶの“Ｈ”
と“Ｌ”の間の一定値）となっているため、ライトワー
ド線ＷＷＬ０には、ＷＷＬドライバ１３から電圧ダウン
コンバータ２０へ向かう電流が流れる（このような電流
の向きをプラス方向とする。）。
【０１２９】また、カラム選択信号ＣＳＬ０が“Ｈ”レ
ベルであり、ｂＲＡ０が“Ｈ”レベルであるため、ビッ
ト線ＢＬ０に繋がるＮチャネルＭＯＳトランジスタ（ト
ランスファゲート）３１Ａ，３１Ｂがオン状態となる。
【０１３０】ライトデータＤＡＴＡが“１”のとき、コ
ントローラ１８の出力信号は、“Ｌ”レベルとなる。こ
の時、ビット線ドライブ信号ＢＬＤＲＶは、“Ｈ”レベ
ル（例えば、Ｖｄｄ）となり、また、ビット線ドライブ
信号ｂＢＬＤＲＶは、“Ｌ”レベル（例えば、Ｖｓｓ）
となる。その結果、ビット線ＢＬ０には、ライト電流ド
ライバ３０Ｂからライト電流ドライバ３０Ａへ向かう電
流が流れる（このような電流の向きをプラス方向とす
る。）。
【０１３１】なお、ライトデータＤＡＴＡが“０”のと
きは、コントローラ１８の出力信号は、“Ｈ”レベルと
なる。この時、ビット線ドライブ信号ＢＬＤＲＶは、
“Ｌ”レベル（例えば、Ｖｓｓ）となり、また、ビット
線ドライブ信号ｂＢＬＤＲＶは、“Ｈ”レベル（例え
ば、Ｖｄｄ）となる。その結果、ビット線ＢＬ０には、
ライト電流ドライバ３０Ａからライト電流ドライバ３０
Ｂへ向かう電流が流れる（このような電流の向きをマイ
ナス方向とする。）。
【０１３２】このように、ビット線ＢＬ０に流れる電流
の向きがライトデータＤＡＴＡに応じて変化するため、
ビット線ＢＬ０に流れる電流ＩＢＬ０の向きにより、ラ
イトワード線ＷＷＬ０に流れる電流ＩＷＷＬ０及びビッ
ト線ＢＬ０に流れる電流ＩＢＬ０により作られる磁場を
変化させ、ライトワード線ＷＷＬ０とビット線ＢＬ０の
交点にあるメモリセルＭＣにライトデータがライトされ
る。
【０１３３】この後、ライトワード線イネーブル信号Ｗ
ＷＬＥＮが“Ｈ”から“Ｌ”に立ち下がると、コントロ
ーラ１７，１８の出力信号は、“Ｌ”から“Ｈ”に変化
する。従って、ライトワード線ドライブ信号ＷＷＬＤＲ
Ｖが“Ｌ”レベルとなり、ライトワード線ＷＷＬ０に流
れる電流（プラス方向）ＩＷＷＬ０は、停止状態にな
る。
【０１３４】また、コントローラ１８の出力信号が
“Ｈ”になると、ビット線ドライブ信号ＢＬＤＲＶ，ｂ
ＢＬＤＲＶのレベルが反転する。このため、ビット線Ｂ
Ｌ０には、ライト時の電流の向きに対して逆の向きの電
流が流れる。
【０１３５】本例では、図１０の波形図に示すように、
ライト動作時、ビット線ＢＬ０には、プラス方向の電流
が流れ、ライト動作が完了した後、続けて、ビット線Ｂ
Ｌ０には、マイナス方向の電流が流れる。
【０１３６】このように、本発明では、ライト動作にお
いて、メモリセルＭＣに対するライト動作が終了した
後、直ちに、選択されたビット線ＢＬ０に、ライト動作
時に選択されたビット線ＢＬ０に流れる電流に対して反
対の向きの電流を流すようにしている。
【０１３７】従って、本発明によれば、ビット線ＢＬ０
には、常に、互いに向きが逆の電流が均等に流れ、同じ
向きの電流のみが流れるということはないため、ビット
線におけるエレクトロマイグレーションの発生を抑制で
き、高信頼性の磁気ランダムアクセスメモリを提供する
ことができる。
【０１３８】なお、ライト時の電流の向きに対して逆向
きの電流は、ライト動作が終了した後にビット線ＢＬ０
に流し、ライト動作が終了した後には、ライトワード線
ＷＷＬ０には、電流が流れないため、ビット線ＢＬ０に
逆向きの電流を流す際に、メモリセルにライトされたデ
ータが破壊されることはない。
【０１３９】ビット線ＢＬ０に逆向きの電流を流してか
ら適当な時間が経過した後、カラム選択信号ＣＳＬ０の
レベルが“Ｈ”から“Ｌ”に立ち下がるため、ビット線
ＢＬ０に繋がるＮチャネルＭＯＳトランジスタ（トラン
スファゲート）は、オフ状態となり、逆方向電流が停止
する。
【０１４０】この後、再び、ライトワード線イネーブル
信号ＷＷＬＥＮが“Ｌ”から“Ｈ”に立ち上がると、既
に、ライトワード線ドライブ信号ＷＷＬＤＲＶは、
“Ｌ”の状態となっているため（ＷＷＬＤＲＶは、ＷＷ
ＬＥＮの立ち下がりエッジに反応して変化する。）、今
度は、ライトワード線ＷＷＬ０には、電圧ダウンコンバ
ータ２０からＷＷＬドライバ１３へ向かう電流が流れる
（このような電流の向きをマイナス方向とする。）。
【０１４１】ここで、図１０の例が図８の例と異なる点
は、図８の例では、ライトワード線ＷＷＬ０に、このよ
うなマイナス方向の電流を流している間は、ライト動作
を行っていないのに対し、図１０の例では、ライトワー
ド線ＷＷＬ０に、このようなマイナス方向の電流を流し
ている間においても、次のカラム（ＣＳＬ１）のメモリ
セルに対してライト動作を行っている点にある。
【０１４２】つまり、ライトデータＤＡＴＡが“１”の
とき、コントローラ１８の出力信号は、“Ｌ”レベルと
なる。この時、ビット線ドライブ信号ＢＬＤＲＶは、
“Ｈ”レベル（例えば、Ｖｄｄ）となり、また、ビット
線ドライブ信号ｂＢＬＤＲＶは、“Ｌ”レベル（例え
ば、Ｖｓｓ）となる。その結果、ビット線ＢＬ１には、
プラス方向の電流が流れる。
【０１４３】また、ライトデータＤＡＴＡが“０”のと
きは、コントローラ１８の出力信号は、“Ｈ”レベルと
なる。この時、ビット線ドライブ信号ＢＬＤＲＶは、
“Ｌ”レベル（例えば、Ｖｓｓ）となり、また、ビット
線ドライブ信号ｂＢＬＤＲＶは、“Ｈ”レベル（例え
ば、Ｖｄｄ）となる。その結果、ビット線ＢＬ１には、
マイナス方向の電流が流れる。
【０１４４】このように、ビット線ＢＬ１に流れる電流
の向きがライトデータＤＡＴＡに応じて変化するため、
ビット線ＢＬ１に流れる電流ＩＢＬ１の向きにより、ラ
イトワード線ＷＷＬ０に流れる電流ＩＷＷＬ０及びビッ
ト線ＢＬ１に流れる電流ＩＢＬ１により作られる磁場を
変化させ、ライトワード線ＷＷＬ０とビット線ＢＬ１の
交点にあるメモリセルＭＣにライトデータがライトされ
る。
【０１４５】なお、カラムＣＳＬ０のメモリセルに対す
るライト動作とカラムＣＳＬ１のメモリセルに対するラ
イト動作との間では、ライトワード線に流れる電流の向
きが異なることになる。
【０１４６】しかし、図９のアステロイド曲線から明ら
かなように、ライトワード線に流れる電流の向きは、メ
モリセルの磁化を反転させることに関して、全く問題と
ならない。つまり、磁化の反転時、磁化容易軸方向に垂
直な方向の磁場成分は、プラス方向及びマイナス方向の
どちらを向いていても構わないため、各カラムＣＳＬ
０，ＣＳＬ１，・・・のメモリセルに対するライト動作
に関して、ライトワード線に流れる電流の向きが異なっ
ていても、問題はない。
【０１４７】この後、ライトワード線イネーブル信号Ｗ
ＷＬＥＮが“Ｈ”から“Ｌ”に立ち下がると、コントロ
ーラ１７，１８の出力信号は、“Ｌ”から“Ｈ”に変化
する。従って、ライトワード線ドライブ信号ＷＷＬＤＲ
Ｖが“Ｈ”レベルとなり、ライトワード線ＷＷＬ０に流
れる電流（マイナス方向）ＩＷＷＬ０は、停止状態にな
る。
【０１４８】また、コントローラ１８の出力信号が
“Ｈ”になると、ビット線ドライブ信号ＢＬＤＲＶ，ｂ
ＢＬＤＲＶのレベルが反転する。このため、ビット線Ｂ
Ｌ１には、ライト時の電流の向きに対して逆の向きの電
流が流れる。
【０１４９】本例では、図１０の波形図に示すように、
ライト動作時、ビット線ＢＬ１には、プラス方向の電流
が流れ、ライト動作が完了した後、続けて、ビット線Ｂ
Ｌ１には、マイナス方向の電流が流れる。
【０１５０】ビット線ＢＬ１に逆向きの電流を流してか
ら適当な時間が経過した後、カラム選択信号ＣＳＬ１の
レベルが“Ｈ”から“Ｌ”に立ち下がるため、ビット線
ＢＬ１に繋がるＮチャネルＭＯＳトランジスタ（トラン
スファゲート）は、オフ状態となり、逆方向電流が停止
する。
【０１５１】この後、再び、ライトワード線イネーブル
信号ＷＷＬＥＮが“Ｌ”から“Ｈ”に立ち上がる。この
時、ライトワード線ドライブ信号ＷＷＬＤＲＶは、
“Ｈ”レベルであるため、ライトワード線ＷＷＬ０に
は、ＷＷＬドライバ１３から電圧ダウンコンバータ２０
へ向かう電流が流れる（プラス方向）。
【０１５２】そして、カラムＣＳＬ２のビット線ＢＬ２
に、ライトデータＤＡＴＡに応じた向きを有する電流Ｉ
ＢＬ２を流し、ライトワード線ＷＷＬ０とビット線ＢＬ
２の交点に存在するメモリセルＭＣに対してデータライ
トを実行する。
【０１５３】また、カラムＣＳＬ２のメモリセルＭＣに
対してライト動作が完了した後、同様にして、カラムＣ
ＳＬ３のメモリセルＭＣに対してライト動作を実行す
る。
【０１５４】このように、本発明では、例えば、カラム
ＣＳＬ０，ＣＳＬ１，・・・という順序でライト動作を
行う場合に、カラムＣＳＬ０のメモリセルＭＣに対する
ライト動作時には、ライトワード線ＷＷＬ０にプラス方
向の電流を流し、カラムＣＳＬ１のメモリセルＭＣに対
するライト動作時には、ライトワード線ＷＷＬ０にマイ
ナス方向の電流を流している。
【０１５５】つまり、ライト動作において、ライトワー
ド線ＷＷＬ０には、一定方向の電流のみが流れるという
ことはなく、常に、逆向きの電流が交互に等しく流れる
ことになる。従って、本発明によれば、ライトワード線
におけるエレクトロマイグレーションの発生を抑制で
き、高信頼性の磁気ランダムアクセスメモリを提供する
ことができる。
【０１５６】なお、ＩＷＬＬ０の向きによらず、常に、
ＩＷＷＬ０の電流値が一定となるように、例えば、図１
０の波形図に示すように、電圧ダウンコンバータ２０に
より信号ＶＷＷＬｔｅｒｍのレベル（例えば、固定値）
を制御する。
【０１５７】このように、本発明によれば、例えば、カ
ラムを選択するためのカラム選択信号ＣＳＬｉを、時間
をずらして順番に入力し、１カラムごとにメモリセルに
対するデータライトを実行する場合に、ライト動作ごと
（カラムが変わるごと）に、ライトワード線に流れるラ
イト電流の方向を反転させているため、パワーの無駄な
く、配線の信頼性の向上を実現できる。
【０１５８】
【発明の効果】以上、説明したように、本発明によれ
ば、ライト動作に際して、配線に高い電流密度の電流を
流す必要がある磁気抵抗素子を有する磁気ランダムアク
セスメモリにおいて、ライト動作後、ライトワード線及
びビット線に、ライト動作時の電流の向きと逆向きの電
流を流すことにより、配線の信頼性を著しく向上させる
ことができる。また、これに伴い、ライト電流が流れる
配線の信頼性を低下させることなく、磁気ランダムアク
セスメモリの微細化・大容量化を実現できる。
【図面の簡単な説明】
【図１】本発明のＭＲＡＭの主要部を示すブロック図。
【図２】本発明のＭＲＡＭの主要部を示す回路図。
【図３】図１のロウデコーダ１２の具体例を示す回路
図。
【図４】図１のコントローラ１７の具体例を示す回路
図。
【図５】図４のコントローラ１７の動作を示す波形図。
【図６】図１のコントローラ１８の具体例を示す回路
図。
【図７】図６のコントローラ１８の動作を示す波形図。
【図８】本発明のＭＲＡＭの動作の一例を示す波形図。
【図９】アステロイド曲線を示す図。
【図１０】本発明のＭＲＡＭの動作の他の例を示す波形
図。
【図１１】アステロイド曲線を示す図。
【符号の説明】
１１ ：メモリセルアレイ、 １２ ：ロウデコーダ、 １３ ：ライトワード線（Ｗ
ＷＬ）ドライバ、 １４，１９Ａ，１９Ｂ ：カラムデコーダ、 １５ ：センスアンプ、 １６Ａ，１６Ｂ ：ライト電流ドライ
バ、 １７，１８ ：コントローラ、 ２０ ：電圧ダウンコンバー
タ、 ２１ ：ＴＭＲ素子、 ２２ ：スイッチ素子、 ２３，２８Ａ，２８Ｂ ：ＮＡＮＤ回路、 24,25,29-00,29-01,29-10,29-11 ：ＮＯＲ回路、 ２６，３０Ａ，３０Ｂ ：インバータ回路、 ２７，３１Ａ，３１Ｂ ：トランスファゲー
ト、 ＷＷＬ０，ＷＷＬ１，・・・ ：ライトワード線、 ＲＷＬ０，ＲＷＬ１，・・・ ：リードワード線、 ＢＬ０，ｂＢＬ０，・・・ ：ビット線、 ＭＣ ：メモリセル、 Ｄ−ＦＦ ：ディレイタイプフリ
ップフロップ回路。

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 ライトワード線と、 前記ライトワード線に交差するビット線と、 前記ライトワード線と前記ビット線の交点に配置され、
    前記ライトワード線に流れる電流及び前記ビット線に流
    れる電流により発生する磁場により変化する磁化の向き
    によりデータを記憶する磁気抵抗素子と、 前記ライトワード線に一方向に向かう電流を流して前記
    磁気抵抗素子にデータを記憶させた後に、前記ライトワ
    ード線に前記一方向に対して逆方向に向かう電流を流す
    ドライバとを具備することを特徴とする磁気ランダムア
    クセスメモリ。
  2. 【請求項２】 前記ライトワード線に前記逆方向に向か
    う電流を流している間、前記ビット線に流れる電流は、
    遮断されていることを特徴とする請求項１記載の磁気ラ
    ンダムアクセスメモリ。
  3. 【請求項３】 前記ライトワード線に流れる前記一方向
    に向かう電流の電流値と前記ライトワード線に流れる前
    記逆方向に向かう電流の電流値とは、互いに等しいこと
    を特徴とする請求項１記載の磁気ランダムアクセスメモ
    リ。
  4. 【請求項４】 前記ライトワード線の一端の電位を固定
    し、前記ライトワード線の他端の電位を変化させること
    により、前記ライトワード線に流れる電流の向きを制御
    することを特徴とする請求項１記載の磁気ランダムアク
    セスメモリ。
  5. 【請求項５】 ライトワード線と、 前記ライトワード線に交差するビット線と、 前記ライトワード線と前記ビット線の交点に配置され、
    前記ライトワード線に流れる電流及び前記ビット線に流
    れる電流により発生する磁場により変化する磁化の向き
    によりデータを記憶する磁気抵抗素子と、 前記ビット線に一方向に向かう電流を流して前記磁気抵
    抗素子にデータを記憶させた後に、前記ビット線に前記
    一方向に対して逆方向に向かう電流を流すドライバとを
    具備することを特徴とする磁気ランダムアクセスメモ
    リ。
  6. 【請求項６】 前記ビット線に前記逆方向に向かう電流
    を流している間、前記ライトワード線に流れる電流は、
    遮断されていることを特徴とする請求項５記載の磁気ラ
    ンダムアクセスメモリ。
  7. 【請求項７】 前記ビット線に流れる前記一方向に向か
    う電流の電流値と前記ビット線に流れる前記逆方向に向
    かう電流の電流値とは、互いに等しいことを特徴とする
    請求項５記載の磁気ランダムアクセスメモリ。
  8. 【請求項８】 前記ビット線の両端の電位を変化させる
    ことにより、前記ビット線に流れる電流の向きを制御す
    ることを特徴とする請求項５記載の磁気ランダムアクセ
    スメモリ。
  9. 【請求項９】 ライトワード線と、 前記ライトワード線に交差するビット線と、 前記ライトワード線と前記ビット線の交点に配置され、
    前記ライトワード線に流れる電流及び前記ビット線に流
    れる電流により発生する磁場により変化する磁化の向き
    によりデータを記憶する磁気抵抗素子と、 前記ライトワード線に第１方向に向かう電流を流し、前
    記ビット線に第２方向に向かう電流を流して前記磁気抵
    抗素子にデータを記憶させた後に、前記ライトワード線
    に前記第１方向に対して逆方向に向かう電流を流し、前
    記ビット線に前記第２方向に対して逆方向に向かう電流
    を流すドライバとを具備し、 前記ライトワード線に前記第１方向に対して逆方向に向
    かう電流を流す期間と前記ビット線に前記第２方向に対
    して逆方向に向かう電流を流す期間は、時間的に重なら
    ないことを特徴とする磁気ランダムアクセスメモリ。
  10. 【請求項１０】 前記ライトワード線に流れる前記第１
    方向に向かう電流の電流値と前記ライトワード線に流れ
    る前記第１方向に対して逆方向に向かう電流の電流値と
    は、互いに等しく、前記ビット線に流れる前記第２方向
    に向かう電流の電流値と前記ビット線に流れる前記第２
    方向に対して逆方向に向かう電流の電流値とは、互いに
    等しいことを特徴とする請求項９記載の磁気ランダムア
    クセスメモリ。
  11. 【請求項１１】 前記ライトワード線に流れる電流の向
    きは、前記ライトワード線の２つの端部のうちの少なく
    とも１つの端部の電位を変化させることにより決定さ
    れ、前記ビット線に流れる電流の向きは、前記ビット線
    の２つの端部のうちの少なくとも１つの端部の電位を変
    化させることにより決定されることを特徴とする請求項
    ９記載の磁気ランダムアクセスメモリ。
  12. 【請求項１２】 ライトワード線と、 前記ライトワード線に交差する複数のビット線と、 前記ライトワード線と前記複数のビット線の交点に１つ
    ずつ配置され、前記ライトワード線に流れる電流及び前
    記複数のビット線に流れる電流により発生する磁場によ
    り変化する磁化の向きによりデータを記憶する複数の磁
    気抵抗素子と、 前記ライトワード線に第１方向に向かう電流を流し、前
    記複数のビット線のうち選択されたビット線に第２方向
    に向かう電流を流して、前記ライトワード線と前記選択
    されたビット線の交点に配置される磁気抵抗素子にデー
    タを記憶させた後に、前記ライトワード線に前記第１方
    向に対して逆方向に向かう電流を流し、前記選択された
    ビット線に前記第２方向に対して逆方向に向かう電流を
    流すドライバとを具備し、 前記ライトワード線に前記第１方向に対して逆方向に向
    かう電流を流す期間と前記選択されたビット線に前記第
    ２方向に対して逆方向に向かう電流を流す期間は、時間
    的に重ならないことを特徴とする磁気ランダムアクセス
    メモリ。
  13. 【請求項１３】 前記ライトワード線と前記選択された
    ビット線の交点に配置される磁気抵抗素子に対しては、
    １回のライトサイクルでデータライトを完了させ、前記
    ライトワード線に流す電流の向きは、１回のライトサイ
    クルごとに変化させることを特徴とする請求項１２記載
    の磁気ランダムアクセスメモリ。
  14. 【請求項１４】 前記ライトワード線と前記選択された
    ビット線の交点に配置される磁気抵抗素子に対しては、
    １回のライトサイクルでデータライトを完了させ、前記
    選択されたビット線に流す電流の向きは、１回のライト
    サイクル内において１回変化させることを特徴とする請
    求項１２記載の磁気ランダムアクセスメモリ。
  15. 【請求項１５】 前記ライトワード線と前記選択された
    ビット線の交点に配置される磁気抵抗素子にライトする
    データは、前記選択されたビット線に流れる電流の向き
    により決定されることを特徴とする請求項１２記載の磁
    気ランダムアクセスメモリ。
  16. 【請求項１６】 ライトワード線と、 前記ライトワード線に交差する複数のビット線と、 前記ライトワード線と前記複数のビット線に流れる電流
    により発生する磁場により変化する磁化の向きによりデ
    ータを記憶する複数の磁気抵抗素子と、 前記ライトワード線に第１方向に向かう電流を流し、前
    記複数のビット線のうち選択された第１ビット線に電流
    を流して、前記ライトワード線と前記選択された第１ビ
    ット線の交点に配置される磁気抵抗素子にデータを記憶
    させた後に、前記ライトワード線に前記第１方向に対し
    て逆方向に向かう電流を流すドライバとを具備し、 前記ライトワード線に前記第１方向に対して逆方向に向
    かう電流を流す期間に、前記選択された第１ビット線と
    は異なる第２ビット線に電流を流して、前記ライトワー
    ド線と前記第２ビット線に交点に配置される磁気抵抗素
    子にデータを記憶させることを特徴とする磁気ランダム
    アクセスメモリ。
  17. 【請求項１７】 前記ライトワード線と前記第１又は第
    ２ビット線との交点に配置される磁気抵抗素子に対して
    は、１回のライトサイクルでデータライトを完了させ、
    前記ライトワード線に流す電流の向きは、１回のライト
    サイクルごとに変化させることを特徴とする請求項１６
    記載の磁気ランダムアクセスメモリ。
  18. 【請求項１８】 前記ライトワード線と前記第１又は第
    ２ビット線との交点に配置される磁気抵抗素子に対して
    は、１回のライトサイクルでデータライトを完了させ、
    前記第１又は第２ビット線に流す電流の向きは、１回の
    ライトサイクル内において１回変化させることを特徴と
    する請求項１６記載の磁気ランダムアクセスメモリ。
  19. 【請求項１９】 前記ライトワード線と前記第１又は第
    ２ビット線の交点に配置される磁気抵抗素子にライトす
    るデータは、前記第１又は第２ビット線に流れる電流の
    向きにより決定されることを特徴とする請求項１６記載
    の磁気ランダムアクセスメモリ。
  20. 【請求項２０】 前記磁気抵抗素子は、２つの磁性層に
    より絶縁層を挟み込んだ構造を有することを特徴とする
    請求項１、５、９、１２及び１６のいずれか１項に記載
    の磁気ランダムアクセスメモリ。
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