JP4020573B2 - 磁性メモリデバイス、および磁性メモリデバイスにおけるデータ読み出し方法 - Google Patents
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- 230000005291 magnetic effect Effects 0.000 title claims description 699
- 238000000034 method Methods 0.000 title claims description 13
- 230000015654 memory Effects 0.000 claims description 324
- 238000002955 isolation Methods 0.000 claims description 50
- 238000010030 laminating Methods 0.000 claims description 4
- 239000003990 capacitor Substances 0.000 description 41
- 230000005294 ferromagnetic effect Effects 0.000 description 33
- 238000010586 diagram Methods 0.000 description 26
- 238000000926 separation method Methods 0.000 description 18
- 239000011159 matrix material Substances 0.000 description 10
- 230000000694 effects Effects 0.000 description 8
- 230000006870 function Effects 0.000 description 8
- 230000008859 change Effects 0.000 description 6
- 238000007599 discharging Methods 0.000 description 6
- 239000010409 thin film Substances 0.000 description 5
- 239000010941 cobalt Substances 0.000 description 3
- 229910017052 cobalt Inorganic materials 0.000 description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 3
- 239000000696 magnetic material Substances 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- 229910003271 Ni-Fe Inorganic materials 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000004907 flux Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 229910000889 permalloy Inorganic materials 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
- G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5607—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using magnetic storage elements
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- Engineering & Computer Science (AREA)
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- Semiconductor Memories (AREA)
- Mram Or Spin Memory Techniques (AREA)
- Hall/Mr Elements (AREA)
- Thin Magnetic Films (AREA)
Description
【発明の属する技術分野】
本発明は、非磁性層で隔てられた複数の磁性層を積層した構造の磁性メモリセルを複数個マトリックス状に配置し、これらの磁性メモリセルの磁気抵抗効果を利用してデータ(情報)の書き込みまたは読み出しを行うようにした磁性メモリデバイス、および上記磁性メモリにおけるデータ読み出し方法に関する。
【0002】
近年、上記のような磁性メモリデバイスが、不揮発性の高密度メモリ素子として注目を集めるようになってきた。この磁性メモリデバイスの主要部を構成する複数の磁性メモリセルの各々は、一般的に、複数の磁性層、例えば、強磁性体の薄膜からなる2つの強磁性層を、非磁性層で隔てられた状態で積層することによって形成される。この磁性メモリデバイスは、複数のメモリセルを備えたDRAM(ダイナミック・ランダム・アクセス・メモリ)と同様に、任意の位置(アドレス)のメモリセルへデータを書き込んだり上記メモリセルからデータを読み出したりする機能を有しており、MRAM(magnetic random access memory :強磁性ランダム・アクセス・メモリ)とも呼ばれている。
【0003】
より詳しくいえば、磁性メモリセルに含まれる2つの強磁性層の磁気モーメントの方向が互いに平行であるかまたは反平行であるかに応じて、磁性メモリセルの磁気抵抗効果による抵抗値が異なってくる。この抵抗値の大きさに対応して、“0”または“1”のデータが磁性メモリセル内に記憶されている。
磁性メモリセルへのデータの書き込みは、強磁性層の近くに設けられた電流ライン(例えば、ワード線およびビット線))に電流を流し、この電流が作る磁場(磁界)により2つの強磁性層の一方の磁気モーメントの方向の反転または非反転を制御することによって実行される。また一方で、磁性メモリセルからのデータの読み出しでは、2つの強磁性層の磁気モーメントの方向が互いに平行である場合の磁性メモリセルの抵抗値が、互いに反平行である場合の抵抗値よりも小さくなることを利用する。換言すれば、データの読み出しは、2つの強磁性層に対し水平方向に微弱な電流を流すか、または垂直方向に微弱な電流を流すことにより、磁性メモリセルの相対的な抵抗値を検出し、この検出結果をセンスアンプにより増幅して“0”または“1”のデータを判断することによって実行される。
【0004】
【従来の技術】
ここで、図19〜図21を参照しながら、一般に使用されている磁性メモリセルの動作原理や、複数の磁性メモリセルが配置された磁性メモリデバイスの従来例を説明する。
図19は、一般の磁気抵抗効果を利用した磁性メモリセルの動作原理を示す模式図、図20は、従来の第1例の磁性メモリデバイスの構成を示す斜視図、そして、図21は、従来の第2例の磁性メモリデバイスの構成を示す斜視図である。ただし、図20および図21では、磁性メモリデバイスの主要部の構成を図示することとする。
【0005】
図19の(a)〜(c)においては、強磁性体の薄膜からなる2つの強磁性層の間が非磁性層で隔てられた構成の磁性メモリセル200に対し、データの書き込み動作を実行する場合のシーケンスが示されている。一般に、強磁性体の薄膜は、コバルトが少量添加されたパーマロイ(通常、Ni−Fe/Coと表す)により作製され、非磁性層は酸化アルミニウム(通常、Al2 O3 と表す)により作製される。2つの強磁性層と非磁性層を含む磁性メモリセル200は、2つの強磁性層内の下層部の第1の磁性層201の上に、非磁性層203を介して上層部の第2の磁性層202が積層された構造になっている。
【0006】
図19の(d)および(e)に示すように、これらの第1の磁性層201および第2の磁性層202の磁気モーメントの方向が互いに平行であるかまたは反平行であるかに応じて、第1の磁性層201と第2の磁性層202との間の磁気的相互作用による磁気抵抗効果に差異が生じ、このために磁性メモリセル200の抵抗値が異なってくる。より具体的には、第1の磁性層201および第2の磁性層202の磁気モーメントの方向が互いに平行である場合(図19の(d))の抵抗値は、互いに反平行である場合(図19の(e))の抵抗値よりも小さくなる。この抵抗値の大きさに対応して、“0”または“1”のデータが磁性メモリセル内に記憶されている。
【0007】
ここで、図19の(a)に示すように、磁性メモリセル200に対しデータの書き込みを行う前に、第1の磁性層201および第2の磁性層202の磁気モーメントの方向が互いに平行になっている状態、例えば、“0”のデータが記憶されている状態を想定する。このような状態の磁性メモリセル200に対する“1”のデータの書き込みは、図19の(b)に示すように、第2の磁性層202の近くに設けられた電流ライン(例えば、ワード線およびビット線)204に電流を流し、この電流が作る磁場Bにより第2の磁性層202の磁気モーメントの方向を反転させることによって実行される。その後、図19の(c)に示すように、電流ライン204の電流を零にして磁場Bを取り去っても、第2の磁性層202の磁気モーメントの方向が反転した状態を保持するので、“1”のデータが磁性メモリセルに記憶されることになる。この場合、第1の磁性層201および第2の磁性層202の磁性材料の各元素(鉄、ニッケル、コバルト等)の成分比を変えることによって、第2の磁性層202の磁気モーメントが、第1の磁性層201よりも小さな磁場で反転するようにしておく。このようにすれば、下層の第1の磁性層201の磁気モーメントに影響を与えずに、上層の第2の磁性層202の磁気モーメントのみを反転させることが容易に可能になる。
【0008】
また一方で、磁性メモリセル200に記憶されているデータの読み出しを実行する場合、図19の(d)および(e)に示すように、電源Vd から電流ライン204を介して磁性メモリセル200に微弱な電流を供給することによって、第1の磁性層201および第2の磁性層202の磁気モーメントの方向が互いに平行である場合の磁性メモリセル200の抵抗値と、互いに反平行である場合の抵抗値との差異を検出して“0”または“1”のデータを判断する。
【0009】
図20に示す従来の第1例のスピンバルブ型強磁性メモリデバイス100においては、前述のような磁気メモリセル200内の2つの強磁性層に対し水平方向に電流を流すことによってデータの読み出しを行っている。この場合、2つの強磁性層の巨大磁気抵抗効果(giant magnetoresistive effect :通常、GMRと略記する)により生じる相対的な抵抗値を検出している。これに対し、図21に示す従来の第2例のトンネル接合型強磁性メモリデバイス101においては、前述のような磁気メモリセル200内の2つの強磁性層に対し垂直方向に電流を流すことによってデータの読み出しを行っている。この場合、2つの強磁性層のトンネル接合磁気抵抗効果(tunneling magnetoresistive effect :通常、TMRと略記する)により生じる相対的な抵抗値を検出している。
【0010】
さらに詳しく説明すると、従来の第1例および第2例の磁性メモリデバイスのいずれにおいても、前述のような磁性メモリセル200を複数個用意し、複数本のワード線(ここでは、w0、w1のみ示す)と、これらのワード線と交差する複数本のビット線(ここでは、b0、b1およびb2のみ示す)との交点に沿って上記磁性メモリセルをマトリックス状に配置する。
【0011】
図20の従来の第1例のスピンバルブ型強磁性メモリデバイス100では、ワード線w0、w1とビット線b0、b1およびb2との交点にそれぞれ対応して配置される磁性メモリセルを、MS11、MS12、MS13、MS21、MS22およびMS23のように定義する。これらの磁性メモリセルMS11〜MS23の各々の両端部には電流ガイド部205が形成されている。データ読み出しの対象である磁性メモリセルからデータを読み出す場合、当該磁性メモリセルに対応する位置にあるワード線およびビット線を選択する。さらに、これらのワード線およびビット線を予め定められた電位に設定し、電流ガイド部205を介して当該磁性メモリセル内の強磁性層に対し水平方向に電流Iを流す。さらに、当該磁性メモリセルから流れ出る電流をセンスアンプ等により増幅し、基準電流と比較することによって、磁性メモリセルの相対的な抵抗値を検出して“0”または“1”のデータを判断する。
【0012】
また一方で、図21の従来の第2例のトンネル接合型強磁性メモリデバイス101では、ワード線w0、w1とビット線b0、b1およびb2との交点にそれぞれ対応して配置される磁性メモリセルを、MT11、MT12、MT13、MT21、MT22およびMT23のように定義する。ここでは、前述の従来の第1例の場合と異なり、磁性メモリセルMT11〜MT23の各々の下層部および上層部に、ワード線およびビット線がそれぞれ直接接合されている。データ読み出しの対象である磁性メモリセルからデータを読み出す場合、当該磁性メモリセルに対応する位置にあるワード線およびビット線を選択する。さらに、これらのワード線およびビット線を予め定められた電位に設定し、当該磁性メモリセル内の強磁性層に対し垂直方向に電流Iを流す。さらに、当該磁性メモリセルから流れ出る電流をセンスアンプ等により増幅し、基準電流と比較することによって、磁性メモリセルの相対的な抵抗値を検出して“0”または“1”のデータを判断する。
【0013】
【発明が解決しようとする課題】
上記のとおり、2つの強磁性層が積層された構造の磁性メモリセルを有する従来型の磁性メモリデバイスにおいては、磁性メモリセルから流れ出る電流を検出することによって“0”または“1”のデータを読み出すようにしている。
しかしながら、このような従来型の磁性メモリデバイスにおいては、各々の磁性メモリセルに対して“0”または“1”の2値(2ビット)のデータしか記憶させることができない。それゆえに、コンピュータシステムの大容量化に伴って従来よりも記憶密度の高いメモリ素子や多機能のメモリ素子を提供することが要求された場合に、このような要求に対応することが難しくなるという不都合が生じる。
【0014】
また一方で、上記のような磁性メモリデバイスでは、ワード線およびビット線に電流を流すことによって磁性メモリセルに対するデータの書き込みを行ったり、選択された磁性メモリセルから流れ出る電流を検出することによってデータの読み出しを行ったりしているので、磁性メモリデバイス全体の消費電力が比較的大きくなるという不都合が生じる。
【0015】
本発明は上記問題点に鑑みてなされたものであり、従来よりも記憶密度の高い磁性メモリセルや多機能の磁性メモリセルを実現すると共に、消費電力の節減を図ることが可能な磁性メモリデバイス、および上記磁性メモリデバイスにおけるデータ読み出し方法を提供することを目的とするものである。
【0016】
【課題を解決するための手段】
上記問題点を解決するために、本発明の磁性メモリデバイスは、第1の磁性層、第2の磁性層および第3の磁性層を積層して磁性メモリセルを形成し、この磁性メモリセルは、上記第1、第2および第3の磁性層の磁気モーメントの方向によって異なる抵抗値を有しており、複数の上記磁性メモリセルを複数の第1のラインおよび上記第1のラインと交差する複数の第2のラインの交点に沿って配置し、上記第1のラインおよび上記第2のラインに選択的に所定の電流を流して上記第1、第2および第3の磁性層の磁気モーメントの方向を制御することにより、特定の磁性メモリセルに対しデータの書き込みを行う構成になっている。
【0017】
このような構成において、上記第1のラインの各々は、少なくとも2本のワード線からなり、上記ワード線の各々は、上記第1の磁性層または第3の磁性層のいずれか一方の磁気モーメントの方向を個別に制御すると共に、上記第2の磁性層の磁気モーメントの方向を予め定められた方向に設定することにより、上記特定の磁性メモリセルに対し2値以上のデータを記憶させるようになっている。
好ましくは、本発明の磁性メモリデバイスにおいて、上記第1のラインの各々は2本のワード線からなり、上記2本のワード線は、上記磁性メモリセルの各々の上層部および下層部にそれぞれ設けられ、上記上層部のワード線は、上記上層部に形成された第3の磁性層の磁気モーメントの方向を制御し、上記下層部のワード線は、上記下層部に形成された第1の磁性層の磁気モーメントの方向を制御するようになっている。
【0018】
さらに、好ましくは、本発明の磁性メモリデバイスは、上記第2のラインの各々は2本のビット線を具備し、上記2本のビット線は、上記磁性メモリセルの各々の上層部および下層部にそれぞれ設けられ、上記上層部のワード線および上記上層部のビット線は、上記上層部に形成された第3の磁性層の磁気モーメントの方向を制御し、上記下層部のワード線および上記下層部のビット線は、上記下層部に形成された第1の磁性層の磁気モーメントの方向を制御することにより、多値のデータを記憶させるようになっている。
【0019】
さらに、好ましくは、本発明の磁性メモリデバイスは、上記第1のラインおよび上記第2のラインにより選択される上記磁性メモリセルの抵抗値の差異を検出してデータの読み出しを行う場合に、上記第1のラインを構成する上記2本のワード線の中で、上記第2のラインを流れる電流に影響を与えない側に位置する一方のワード線が配置された上記磁性メモリセルの第1の磁性層の磁気モーメントの方向を、上記一方のワード線毎に制御するように構成される。
【0020】
上記のような構成の磁性メモリデバイスにおいて、上記第1のラインおよび上記第2のラインにより選択される上記磁性メモリセルの抵抗値の差異を検出してデータの読み出しを行うためのデータ読み出し方法は、上記第2のラインを流れる電流に影響を与えない側に位置する一方のワード線が配置された上記磁性メモリセルの第1の磁性層の磁気モーメントの方向を、上記一方のワード線毎に制御し、当該第1の磁性層の磁気モーメントの方向を上記第1のラインによる上記磁性メモリセルの選択または非選択に対応させる。
【0021】
上記のような磁性メモリデバイスおよびデータ読み出し方法では、一方のワード線が配置された側の磁性層に、複数の磁性メモリセルを互いに分離するための分離用ダイオードまたは分離用トランジスタと同等の機能を持たせることができるので、この分離用ダイオードまたは分離用トランジスタを不要にすることが可能になる。
【0024】
要約すれば、本発明では、少なくとも3層の磁性層を積層した構造の磁気メモリセルにおいて、少なくとも2本のワード線等を用いて、少なくとも3層の磁性層のいずれか一つの磁気モーメントの方向を個別に制御することにより、特定の磁性メモリセルに対し2値以上のデータを記憶させているので、従来よりも記憶密度の高い磁性メモリセルや多機能の磁性メモリセルを実現することが可能になる。
【0025】
さらに、本発明では、複数の磁性層を積層した構造の磁性メモリセルに対し、コンデンサ等の電圧読み出し手段を直列に接続し、この電圧読み出し手段を充電して得られる電圧のレベルを判定することによって磁性メモリセルのデータを読み出すようにしているので、従来よりも消費電力を低く抑えることが可能になる。
【0026】
【発明の実施の形態】
以下、添付図面(図1〜図18)を参照しながら、本発明の好ましい実施例の構成および動作を説明する。
図1は、本発明の第1の実施例の主要部を示す斜視図である。ただし、ここでは、本発明の第1の実施例に係る磁性メモリデバイスの主要部の構成を簡略化して示す。なお、これ以降、前述した構成要素と同様のものについては、同一の参照番号を付して表すこととする。
【0027】
図1の第1の実施例に係る磁性メモリデバイス1は、下層部の第1の磁性層21、中層部の第2の磁性層22、および上層部の第3の磁性層23からなる3層の磁性層を積層した構造を有する3層型の磁性メモリセル2を備えている。この磁性メモリセル内の第1の磁性層21と第2の磁性層22との間には、これらの磁性層を電気的および磁気的に分離するために、第1の非磁性層24が形成される。さらに、第2の磁性層22と第3の磁性層23との間には、第2の非磁性層25が形成される。好ましくは、第1〜第3の磁性層からなる強磁性体の薄膜は、コバルトが少量添加されたパーマロイ(Ni−Fe/Co)により作製され、第1および第2の非磁性層からなる非磁性体の薄膜は、酸化アルミニウム(Al2 O3 )により作製される。
【0028】
一般に、磁気メモリセル内の強磁性層に対し垂直方向に電流を流すことによってデータの読み出しを行うトンネル接合型強磁性メモリデバイス(図21参照)は、磁気メモリセル内の強磁性層に対し水平方向に電流を流すことによってデータの読み出しを行うスピンバルブ型強磁性メモリデバイス(図20参照)に比べて、“0”または“1”のデータに対する抵抗値の変化が大きくデータ読み出し時の感度が良好である。それゆえに、図1の第1の実施例では、磁性メモリデバイス1として、トンネル接合型強磁性メモリデバイスを使用している。
【0029】
図1の第1の実施例においては、上記のような構造の磁性メモリセル2を複数個用意し、複数本のワード線(ここでは、w0、w1のみ示す)および複数本の制御ワード線(ここでは、w0′、w1′のみ示す)と、これらの2種類のワード線w0、w1、w0′およびw1′と交差する複数本のビット線(ここでは、b0、b1およびb2のみ示す)との交点に沿って複数の磁性メモリセルをマトリックス状に配置する。より具体的には、複数本のワード線w0、w1が磁性メモリセルの下層部に設けられると共に、複数本の制御ワード線w0′、w1′が磁性メモリセルの上層部に設けられる。ここでは、ワード線w0、w1(または制御ワード線w0′、w1′)とビット線b0、b1およびb2との交点にそれぞれ対応して配置される3層型磁性メモリセルを、MC11、MC12、MC13、MC21、MC22およびMC23のように定義する。さらに、本発明の磁性メモリデバイスに係る第1のラインは、複数本のワード線w0、w1および制御ワード線w0′、w1′により構成され、第2のラインは、複数本のビット線b0、b1およびb2により構成される。
【0030】
さらに、図1の第1の実施例において、ワード線w0,w1は、予め定められた電流を流して磁界を発生させることにより、3層型磁性メモリセルの下層部に形成された第1の磁性層21の磁気モーメントの方向を制御する。また一方で、制御ワード線w0′、w1′もまた、予め定められた電流を流して磁界を発生させることにより、3層型磁性メモリセルの上層部に形成された第3の磁性層23の磁気モーメントの方向を制御する。さらに、特定の3層型磁性メモリセルに対するデータの書き込みを行う場合、制御ワード線w0′、w1′の一つを選択すると共に、上記制御ワード線w0′、w1′と交差しかつ隣接して設けられるビット線b0、b1およびb2の一つを選択する。さらに、このようにして選択された制御ワード線およびビット線に対し予め定められた電流を同時に流して合成磁界を発生させることにより、上記の選択された制御ワード線とビット線との交点に位置する3層型磁性メモリセルの上層部に形成された第3の磁性層23の磁気モーメントの方向を制御する。
【0031】
さらに、中層部に形成された第2の磁性層22の磁気モーメントは、上層部の制御ワード線または下層部のワード線のいずれか一方、またはその両方を使用して、比較的大きな電流による強磁界を発生させることにより一定の方向を向かせることができる。上記第2の磁性層22は、一度磁化することによって磁気モーメントの方向を決定しさえすれば、毎回強磁界を印加する必要はない。この場合、第1の磁性層21および第3の磁性層23と第2の磁性層22の磁性材料の各元素の成分比を変えることによって、第1の磁性層21および第3の磁性層23の磁気モーメントが、第2の磁性層22よりも小さな磁界で反転するようにしておく。このようにすれば、中層部の第2の磁性層22の磁気モーメントに影響を与えずに、下層部の第1の磁性層21の磁気モーメントと、上層部の第3の磁性層23の磁気モーメントとを独立に反転させることができる。
【0032】
図2は、図1の磁性メモリデバイスの等価回路を示す回路図であり、図3は、図1の磁性層の磁気モーメントの方向と抵抗値との関係を示す模式図である。図2に示すように、3層型磁性メモリセルMC11、MC21、MC12およびMC22の各々に形成された第1、第2および第3の磁性層の磁気モーメントの方向に応じて、上層部の第3の磁性層23を含む部分は、抵抗値R0、R1(R0<R1)の2値の抵抗値を有し、下層部の第1の磁性層21を含む部分は、抵抗値R2、R3(R2<R3)の2値の抵抗値を有している。ここで、上層部の第3の磁性層23は、制御ワード線w0′、w1′とビット線b0、b1およびb2の両方に隣接しているので、選択された制御ワード線と選択されたビット線との交点に位置する特定の第3の磁性層23の磁気モーメントの方向を反転することが可能である。これに対し、下層部の第1の磁性層21は、ワード線w0、w1のみに隣接しているので、ビット線b0、b1およびb2を流れる電流には影響されない。したがって、下層部の第1の磁性層21の磁気モーメントの方向は、ワード線毎に制御されることになる。
【0033】
一般に、3層型磁性メモリセルに記憶されているデータの読み出しを行う場合、選択された制御ワード線を低電位に設定し、かつ、選択されたビット線を高電位に設定して3層型磁性メモリセルに微弱な電流を供給することにより、“0”または“1”のデータに対する抵抗値の変化を検出している。このときに、複数の3層型磁性メモリセルが同時に選択されるのを防止するために、各々の3層型磁性メモリセルに直列に、複数の3層型磁性メモリセルを互いに分離するための分離用ダイオードまたは分離用トランジスタを設けることが必要になる。ここで、分離用ダイオードまたは分離用トランジスタの代わりに、複数のスイッチングトランジスタからなるトランスファゲートを設けることも可能である。この分離用ダイオードまたは分離用トランジスタの詳細は、図7および図8にて後述することとする。
【0034】
図2においては、データ読み出しの際に選択されたワード線w0に沿って配置された磁性メモリセルの下層部の第1の磁性層の抵抗値を低くし(R2に設定)、選択されないワード線w1に沿って配置された磁性メモリセルの下層部の第1の磁性層の抵抗値を高くする(R3に設定)。これによって、前述の分離用ダイオード(または分離用トランジスタ)と同様の機能を果たすことが可能になる。
【0035】
好ましくは、図1および図2のような構成の磁性メモリデバイスにおいて、制御ワード線(またはワード線)とビット線により選択される磁性メモリセルの抵抗値の差異を検出してデータの読み出しを行う場合、上記ビット線を流れる電流に影響を与えない側に位置するワード線が配置された磁性メモリセルの磁性層(例えば、下層部の第1の磁性層)の磁気モーメントの方向を、上記ワード線毎に制御し、当該磁性層の磁気モーメントの方向を上記ワード線による磁性メモリセルの選択または非選択に対応させるようなデータ読み出し方法が実行される。
【0036】
図3においては、3層型磁性メモリセルの第1〜第3の各々の磁性層21〜23の磁気モーメントの方向と抵抗値との関係が図示されている。図3から明らかなように、第2の磁性層22および第3の磁性層23の磁気モーメントの方向が互いに平行である場合、この第3の磁性層23の部分を含む抵抗値がR0になり、互いに反平行である場合、抵抗値がR1になる。前述したように、抵抗値R0は抵抗値R1より小さい(R0<R1)。また一方で、第1の磁性層21および第2の磁性層22の磁気モーメントの方向が互いに平行である場合、この第1の磁性層21の部分を含む抵抗値がR2になり、互いに反平行である場合、抵抗値がR3になる。前述したように、抵抗値R2は抵抗値R3より小さい(R2<R3)。したがって、第1〜第3の磁性層21〜23に対し垂直方向に電流を流したときの抵抗値は、図3の(a)〜(d)に示すように、第1〜第3の磁性層21〜23の磁気モーメントの方向に応じて、それぞれR0+R2、R1+R2、R0+R3、およびR1+R3になる。後述のように、抵抗値R0〜R3を適切な値に選定することによって、これらの抵抗値の大きさの関係を、(R0+R2)<(R1+R2)<(R0+R3)<(R1+R3)のように設定することができる。
【0037】
前述したように、抵抗値R0、R1は、選択された制御ワード線と選択されたビット線との交点に位置する磁性メモリセルの第3の磁性層23の磁気モーメントの方向によって決定される。それゆえに、図3の(a)および(b)に示すように、抵抗値R0、R1をデータの“0”または“1”にそれぞれ対応させることが可能である。これに対し、抵抗値R2、R3は、ワード線の選択または非選択に応じて決定される。それゆえに、図3の(c)および(d)に示すように、抵抗値R2、R3をワード線の選択または非選択にそれぞれ対応させることが可能である。換言すれば、図3の(a)は、ワード線が選択されている場合の“0”のデータを表し、図3の(b)は、ワード線が選択されている場合の“1”のデータを表している。さらに、図3の(c)は、ワード線が選択されていない場合の“0”のデータ(非選択0)を表し、図3の(d)は、ワード線が選択されていない場合の“1”のデータ(非選択1)を表している。
【0038】
ここで、2つの強磁性層の磁気モーメントの方向が、互いに平行な関係から互いに反平行な関係へと変化したとき(または、その逆の変化をしたとき)の抵抗値の変化が30%程度であることから、例えば、上層部の第3の磁性層の部分を含む抵抗値R0、R1が、それぞれ下記のような値に選定される。
R0=1kΩ(キロオーム)
R1=1.3kΩ(R1=R0+R0×0.3)
また一方で、R0+R1、R1+R2、R0+R3、およびR1+R3は、全て異なった抵抗値である必要がある。さらに、それぞれの抵抗値が均等な間隔になるように、下層部の第1の磁性層の部分を含む抵抗値R2、R3が、それぞれ下記のような値に選定される。
【0039】
R2=2kΩ
R3=2.6kΩ(R3=R2+R2×0.3)
このときに、データ読み出しの際に選択されている磁性メモリセルの抵抗値は、R0+R1=3kΩ(1kΩ+2kΩ)、R1+R2=3.3kΩ(1.3kΩ+2kΩ)で、3kΩ〜3.3kΩとなる。また一方で、選択されていない磁性メモリセルの抵抗値は、R0+R3=3.6kΩ(1kΩ+2.6kΩ)、R1+R3=3.9kΩ(1.3kΩ+2.6kΩ)で、3.6kΩ〜3.9kΩとなる。要するに、R0+R1、R1+R2、R0+R3、およびR1+R3は、0.3kΩの等間隔になるように設定される。
【0040】
より具体的には、“0”のデータを3.15kΩ以下の抵抗値に設定し、“1”のデータを3.15kΩ以上で3.45kΩ以下の抵抗値に設定することが好ましい。
図4は、本発明の実施例にて使用される磁性メモリセルの一例を示す正面図である。ただし、ここでは、図1の磁性メモリセル2とワード線(例えば、ワード線w0)との交点の部分を拡大して示す。
【0041】
図4においては、磁性メモリセル2の下層部の第1の磁性層21を、ワード線w0に少し埋め込むようにしている。このような構成では、ワード線w0に電流を流して第1の磁性層21の磁気モーメントの方向を反転させる場合に、この電流によって発生する磁界を第1の磁性層21に集中させることができる。この結果、他の磁性層への磁束の漏れを最小限に抑えることができるので、この電流によって発生する磁界を第1の磁性層21に集中させることによって、他の磁性層への磁束の漏れを最小限に抑えることが可能になる。
【0042】
図5は、本発明の実施例に係る磁性メモリデバイスの全体的な構造を示すブロック図であり、図6は、図5のセンスアンプ部の一例を示す回路図である。
図5に示す磁性メモリデバイスにおいては、図1に示した構成と同じように、複数本のワード線(w0、w1およびw2)および複数本の制御ワード線(w0′、w1′)と、これらのワード線および制御ワード線と交差する複数本のビット線(b0、b1およびb2)との交点に沿って複数の3層型磁性メモリセルMC11〜MC22をマトリックス状に配置した構成が開示されている。ただし、ここでは、データの読み出しを行う場合に複数の3層型磁性メモリセルが同時に選択されるのを防止するために、3層型磁性メモリセルMC11、MC12、MC21およびMC22に直列に、3層型磁性メモリセルを互いに分離するための分離用ダイオードD11、D12、D21およびD22をそれぞれ設けている。
【0043】
さらに、図5の磁性メモリデバイスは、外部からの制御信号Sc に基づいて、3層型磁性メモリセルに対するデータの書き込み動作および読み出し動作を実行可能にするための各種の制御信号を生成する制御回路部3を備えている。これらの制御信号には、選択された3層型磁性メモリセルに対するデータの書き込み動作を制御するための書き込み制御信号や、選択された3層型磁性メモリセルに対するデータの読み出し動作を制御するための読み出し制御信号や、読み出されたデータのアドレスを選択するためのチップセレクト信号等が含まれる。さらに、図2の磁性メモリデバイスは、書き込み制御信号により選択されたワード線(または制御ワード線)およびビット線に所定の電流を流してデータの書き込みを行うための書き込み制御部4と、読み出し制御信号により選択されたワード線およびビット線をそれぞれ低電位および高電位に設定することによって3層型磁性メモリセルから流れ出る電流を増幅するセンスアンプ部5とを備えている。センスアンプ部5にて検出された“0”または“1”のデータを示す信号は、データセレクト部7に入力され、データセレクト信号Ss を用いて最終的に正しいデータであることを確認した後に、データ信号DATAとして出力される。
【0044】
さらに、図5の磁性メモリデバイスは、外部からのアドレス入力信号A0〜Ak(kは、2以上の任意の正の整数)をデコードするアドレスデコーダ5を備えている。このアドレスデコーダ7は、デコードされたアドレス信号に従って選択されたビット線を高電位に設定し、書き込み制御部4にて選択された低電位のワード線に向かって電流を流すことによって、対応する3層型磁性メモリセルに対するデータの書き込みまたは読み出しを実行可能にする。
【0045】
図6に示すように、センスアンプ部5は、単一または複数のセンスアンプ16を備えている。3層型磁性メモリセルに記憶されているデータの読み出しを実行する場合、当該3層型磁性メモリセルに対応するビット線bjを流れる微小な電流を取り出してセンスアンプ16に入力する。このセンスアンプ16は、ビット線bjを流れる微小な電流と基準電流との差異(または、微小な電流を電圧換算して得られる電圧と、基準電流を電圧換算して得られる基準電圧Vref との差異)を検出して増幅し、読み出しデータを出力する。
【0046】
ついで、一般の磁性メモリデバイスにおいて、マトリックス状に配置された複数の磁性メモリセルを互いに分離するために、分離用ダイオードまたは分離用トランジスタが必要になる理由を詳しく説明する。
図7は、一般の磁性メモリセルと分離用ダイオードとの関係を示す簡略回路図であり、図8は、図7の各々のメモリセル部を拡大して示す簡略回路図である。
【0047】
図7に示すような一般の磁性メモリデバイスにおいては、マトリックス状に配置された複数の磁性メモリセルM11〜M22に対し直列に、分離用ダイオード(または分離用トランジスタ)D11〜D22がそれぞれ設けられている。4つのメモリセル部A、B、CおよびDの各々は、図8に示すように、ワード線wi(iは、0、または1以上の任意の正の整数)およびビット線bj(jは、0、または1以上の任意の正の整数)の交点に配置された磁性メモリセルMijと、この磁性メモリセルMijに直列に接続された分離用ダイオードDijとを含む。
【0048】
ここで、図7の磁性メモリデバイスにおいて、全ての分離用ダイオードが設けられていない場合を想定する。メモリセル部Aのデータ(情報)を読み出すには、対応するビット線b0に高電位の電圧を印加し、対応するワード線w0を低電位に設定して磁性メモリセルM11を流れる電流を検出すればよい。このときに、他のワード線w1…wm(mは、2以上の任意の正の整数)は高電位に保つ必要がある。これは、同一のビット線を共有している他のメモリセル部、例えば、メモリセル部Cの電流が流れてしまうからである。
【0049】
したがって、これを阻止するために、ワード線w1を高電位に設定する必要がある。このときに、ビット線b0も高電位になっており、メモリセル部Cの電流は流れないが、ワード線w1に接続されたメモリセル部D等の全てのメモリセル部の電流が流れてしまうことになる。
これを阻止するために、他のビット線b1〜bn(nは、2以上の任意の正の整数)に対して、高電位の電圧を印加する必要があるが、今度は、メモリセル部Bの電流が流れ、このためにワード線w0の電位を引き上げてしまうことになる。
【0050】
上記の観点より、各々の磁性メモリセルに直列に分離用ダイオードを接続し、選択されていない磁性メモリセルのワード線を全て高電位に保つようにすればよいことが判る。この場合、ワード線の電位は、選択されていないビット線b1〜bnの電位には影響しない。
図9は、図8の分離用ダイオードの代わりにトランジスタを用いた場合の各々のメモリセル部を拡大して示す簡略回路図である。
【0051】
図9に示すような磁性メモリデバイスにおいては、マトリックス状に配置された複数の磁性メモリセルMijに対し直列に、分離用トランジスタTijがそれぞれ設けられている。ただし、ここでは、書き込みワード線wwiおよび読み出しワード線wriからなる一対のワード線と、書き込みビット線bwjおよび読み出しビット線brjからなる一対のビット線との交点に沿って複数の磁性メモリセルMijを配置した構成の磁性メモリデバイスを例示する。
【0052】
図9の磁性メモリデバイスにおいて、磁性メモリセルMijへのデータの書き込みを行う場合、書き込みワード線wwiおよび書き込みビット線bwjを同時に選択してそれぞれ所定の電位に設定し、磁性メモリセルMijに電流を流すことによって磁気メモリセル内の磁性層の磁気モーメントの方向を制御する。
磁性メモリセルMijに記憶されているデータの読み出しを行う場合、選択されている読み出しワード線wriを高電位に設定し、選択されている読み出しビット線brjを低電位に設定する。このようにすれば、選択されている読み出しワード線wriに接続された分離用トランジスタTijのゲートが高電位になって、この分離用トランジスタTijがオン状態になる。このときに、選択されている読み出しビット線brjが低電位に設定されているので、対応する磁性メモリセルMijから電流が流れ、この磁性メモリセルMijに記憶されているデータの“0”または“1”を判別することが可能になる。
【0053】
また一方で、選択されていない読み出しワード線を全て低電位に設定し、選択されていない読み出しビット線を全て高電位に設定する。このようにすれば、選択されていない読み出しワード線に接続された分離用トランジスタのゲートが低電位になって、この分離用トランジスタTijがオフ状態になる。それゆえに、選択されていない読み出しワード線に対応して配置された磁性メモリセルから電流が流れるのを阻止することが可能になる。ここで、選択されている読み出しワード線に接続された分離用トランジスタは、読み出しビット線の電位に関係なくオン状態になる。しかしながら、選択されていない読み出しビット線が全て高電位に設定されているため、選択されていない磁性メモリセルから当該読み出しビット線へ電流が流れることはない。
【0054】
上記の観点より、図9の分離用トランジスタは、前述の図7および図8の分離用ダイオードとほぼ同様の機能を有することが判る。このように、一般の磁性メモリデバイスにおいては、複数の磁性メモリセルが同時に選択されるのを防止するために、分離用ダイオードや分離用トランジスタ等のアクティブ素子を設けることが必要になってくる。
【0055】
前述の第1の実施例においては、データ読み出しの際に選択されたワード線に沿って配置された3層型磁性メモリセルの下層部の第1の磁性層の抵抗値を低くし、選択されないワード線に沿って配置された磁性メモリセルの下層部の第1の磁性層の抵抗値を高くすることによって、上記の分離用ダイオードまたは分離用トランジスタと同様の機能をもたせるようにしている。それゆえに、前述の第1の実施例では、分離用ダイオードまたは分離用トランジスタが不要になる。
【0056】
図10は、本発明の第2の実施例の主要部を示す斜視図であり、図11は、図10の磁性層の磁気モーメントの方向と抵抗値との関係を示す模式図である。ただし、図10においては、本発明の第2の実施例に係る磁性メモリデバイスの主要部の構成を簡略化して示す。なお、この場合も、磁性メモリデバイス1として、トンネル接合型強磁性メモリデバイスを使用している。
【0057】
図10の第2の実施例に係る磁性メモリデバイス1は、下層部の第1の磁性層21a、中層部の第2の磁性層22a、および上層部の第3の磁性層23aからなる3層の磁性層を積層した構造を有する3層型かつマルチビット型の磁性メモリセル2aを備えている。この磁性メモリセル内の第1の磁性層21aと第2の磁性層22aとの間には、これらの磁性層を電気的および磁気的に分離するために、第1の非磁性層24aが形成される。さらに、第2の磁性層22aと第3の磁性層23aとの間には、第2の非磁性層25aが形成される。換言すれば、上記の第2の実施例の磁性メモリセル2aは、前述の第1の実施例(図1)の磁気メモリセル2とほぼ同様の構造を有している。
【0058】
図10の第2の実施例においては、複数本のワード線(w0、w1)および複数本の制御ワード線(w0′、w1′)からなる2種類のワード線w0、w1、w0′およびw1′と、複数本の下側ビット線(bd0、bd1およびbd2)および複数本の上側ビット線(bu0、bu1およびbu2)からなる2種類のビット線bd0、bd1、bd2、bu0、bu1およびbu2が設けられている。ここでは、上記のような構造の磁性メモリセル2aを複数個用意し、2種類のワード線と、上記ワード線と交差する2種類のビット線との交点に沿って複数の磁性メモリセルをマトリックス状に配置する。
【0059】
より具体的には、複数本のワード線w0、w1と、これらのワード線w0、w1に隣接する下側ビット線bd0、bd1およびbd2とが、磁性メモリセルの下層部に設けられる。さらに、複数本の制御ワード線w0′、w1′と、これらの制御ワード線w0′、w1′に隣接する上側ビット線bu0、bu1およびbu2とが、磁性メモリセルの上層部に設けられる。換言すれば、図10の第2の実施例では、前述の第1の実施例(図1)の磁気メモリセルの下層部に、ビット線(下側ビット線)を追加した構成になっている。ここでは、複数本のワード線w0、w1と下側ビット線bd0、bd1およびbd2との交点、すなわち、複数本の制御ワード線w0′、w1′と上側ビット線bu0、bu1およびbu2との交点にそれぞれ対応して配置されるマルチビット磁性メモリセルを、ML11、ML12、ML13、ML21、ML22およびML23のように定義する。さらに、本発明の第2の実施例の磁性メモリデバイスに係る第1のラインは、複数本のワード線w0、w1および制御ワード線w0′、w1′により構成され、第2のラインは、複数本の下側ビット線bd0、bd1およびbd2および上側ビット線bu0、bu1およびbu2により構成される。
【0060】
さらに、図10の第2の実施例において、ワード線w0,w1は、予め定められた電流を流して磁界を発生させることにより、マルチビット磁性メモリセルの下層部に形成された第1の磁性層21aの磁気モーメントの方向を制御する。また一方で、制御ワード線w0′、w1′もまた、予め定められた電流を流して磁界を発生させることにより、マルチビット磁性メモリセルの上層部に形成された第3の磁性層23aの磁気モーメントの方向を制御する。さらに、下層部の第1の磁性層21aは、ワード線w0、w1と下側ビット線bd0、bd1およびbd2の両方に隣接しているので、選択されたワード線と選択された下側ビット線との交点に位置する特定の第1の磁性層21の磁気モーメントの方向を反転することが可能である。また一方で、上層部の第3の磁性層23aは、制御ワード線w0′、w1′と上側ビット線bu0、bu1およびbu2の両方に隣接しているので、選択された制御ワード線と選択された上側ビット線との交点に位置する特定の第3の磁性層23の磁気モーメントの方向を反転することが可能である。実際には、下層部の第1の磁性層21aと上層部の第3の磁性層23aの磁気モーメントは、ワード線とビット線との合成磁界によって制御されるため、磁性層に対して水平方向ではなく、斜め方向を向いている。
【0061】
さらに、中層部に形成された第2の磁性層22aの磁気モーメントは、前述の第1の実施例の場合と同じように、上層部の制御ワード線または下層部のワード線のいずれか一方、またはその両方を使用して、比較的大きな電流による強磁界を発生させることにより一定の方向を向かせることができる。このようにすれば、中層部の第2の磁性層22aの磁気モーメントに影響を与えずに、下層部の第1の磁性層21aの磁気モーメントと、上層部の第3の磁性層23aの磁気モーメントとを独立に反転させることができる。それゆえに、第2の実施例によれば、少なくとも2ビット以上の多値のデータ(マルチビットのデータ)を記憶させることが可能になる。
【0062】
図11の(a)〜(d)に示すように、マルチビット磁性メモリセルML11、ML12、ML13、ML21、ML22およびML23の各々に形成された第1、第2および第3の磁性層の磁気モーメントの方向に応じて、上層部の第3の磁性層23aを含む部分は、抵抗値R0、R1(R0<R1)の2値の抵抗値を有し、下層部の第1の磁性層21aを含む部分は、抵抗値R2、R3(R2<R3)の2値の抵抗値を有している。前述したように、上層部の第3の磁性層23aの磁気モーメントの方向は、制御ワード線w0′、w1′と上側ビット線bu0、bu1およびb2を用いて制御し、また一方で、下層部の第1の磁性層21aの磁気モーメントの方向は、ワード線w0、w1と下側ビット線bd0、bd1およびbd2を用いて制御することができる。要するに、マルチビット磁性メモリセルの上層部と下層部とは、互いに独立して“0”または“1”のデータを記憶させることが可能である。
【0063】
図11の(a)〜(d)においては、前述の図3の場合と同様に、第2の磁性層22aおよび第3の磁性層23aの磁気モーメントの方向が互いに平行であるときに、この第3の磁性層23aの部分を含む抵抗値がR0になり、互いに反平行である場合、抵抗値がR1になる。前述したように、抵抗値R0は抵抗値R1より小さい(R0<R1)。また一方で、第1の磁性層21aおよび第2の磁性層22aの磁気モーメントの方向が互いに平行である場合、この第1の磁性層21aの部分を含む抵抗値がR2になり、互いに反平行である場合、抵抗値がR3になる。前述したように、抵抗値R2は抵抗値R3より小さい(R2<R3)。したがって、第1〜第3の磁性層21a〜23aに対し垂直方向に電流を流したときの抵抗値は、図11の(a)〜(d)に示すように、第1〜第3の磁性層21a〜23aの磁気モーメントの方向に応じて、それぞれR0+R2、R1+R2、R0+R3、およびR1+R3になる。前述の第1の実施例(図3)の場合と同様に、これらの抵抗値の大きさの関係は、(R0+R2)<(R1+R2)<(R0+R3)<(R1+R3)のように設定される。
【0064】
既述したように、抵抗値R0、R1は、選択された制御ワード線と選択された上側ビット線との交点に位置する磁性メモリセルの第3の磁性層23aの磁気モーメントの方向によって決定される。それゆえに、図11の(a)および(b)に示すように、抵抗値R0、R1を磁性メモリセルの上層部のデータの“0”または“1”にそれぞれ対応させることが可能である。さらに、抵抗値R2、R3は、選択されたワード線と選択された下側ビット線との交点に位置する磁性メモリセルの第1の磁性層21aの磁気モーメントの方向によって決定される。
【0065】
それゆえに、図11の(c)および(d)に示すように、抵抗値R2、R3を磁性メモリセルの下層部のデータの“0”または“1”にそれぞれ対応させることが可能である。換言すれば、図11の(a)では、上層部および下層部のデータが共に“0”になっており(“00”)、図11の(b)では、上層部のデータが“0”で下層部のデータが“1”になっている(“01”)。さらに、図11の(c)では、上層部のデータが“1”で下層部のデータが“0”になっており(“10”)、図11の(d)では、上層部および下層部のデータが共に“1”になっている(“11”)。これらの4値のデータは論理値に対応させることができるので、上記の第2の実施例を多機能の磁性メモリデバイスに適用することが可能になる。
【0066】
ここで、上記の第2の実施例では、前述の第1の実施例の場合と異なり、磁性メモリセルの下層部の強磁性層に、複数の磁性メモリセルを互いに分離するための分離用ダイオードまたは分離用トランジスタの機能を持たせることができない点に注意すべきである。したがって、上記の第2の実施例では、各々の磁性メモリセルに直列に、分離用ダイオードまたは分離用トランジスタを設けることが必要になる。図11の複数のマルチビット磁性メモリセルML11〜ML23に対し直列に、複数のマルチビット磁性メモリセルを互いに分離するための分離用ダイオードをそれぞれ設けることによって、各々のマルチビット磁性メモリセルの上層部および下層部のデータを個別に制御することができる。これによって、一つのメモリセルで4値の独立した制御ができるので、マルチビットMRAMを達成することが可能になる。
【0067】
図12は、本発明の第3の本発明の第3の実施例の主要部を示す簡略回路図、図13は、図12の実施例に係る磁性メモリセル全体の構成を示す簡略回路図、そして、図14は、図12の実施例におけるコンデンサの一端の電圧の時間的変化を示すグラフである。ここでは、磁気メモリセルとして、2つ以上の強磁性層が積層された構造の磁気メモリセルを想定する(すなわち、従来型の磁気メモリセルも含むものとする)。
【0068】
図12に示す磁性メモリデバイスにおいては、マトリックス状に配置された複数の磁性メモリセルMijに対し直列に、分離用トランジスタTijがそれぞれ設けられている。ただし、この場合は、一本のワード線wiと一本のビット線bjとの交点に磁気メモリセルMijが配置されている構成の磁性メモリデバイスを例示する。
【0069】
図13に示す磁性メモリセル全体の構成においては、上記の磁性メモリセル(M11〜M23)を複数個用意し、複数本のワード線(ここでは、w0、w1およびw2のみ示す)と、これらのワード線と交差する複数本のビット線(ここでは、b0、b1のみ示す)との交点に沿って上記磁性メモリセルをマトリックス状に配置する。さらに、複数の磁性メモリセルM11〜M22に直列に、これらの磁性メモリセルを互いに分離するための分離用トランジスタT11〜T22をそれぞれ設けている。
【0070】
このような構成の磁性メモリデバイスにおいて、磁性メモリセルMijへのデータの書き込みを行う場合、ワード線wiおよびビット線bjを同時に選択してそれぞれ所定の電位に設定し、磁性メモリセルMijに電流を流すことによって磁気メモリセル内の磁性層の磁気モーメントの方向を制御する。
磁性メモリセルMijに記憶されているデータの読み出しを行う場合、選択されているワード線wiを高電位に設定し、選択されているビット線bjを低電位に設定する。このようにすれば、選択されている読み出しワード線wiに接続された分離用トランジスタTijのゲートが高電位になって、この分離用トランジスタTijがオン状態になる。このときに、選択されている読み出しビット線bjが低電位に設定されているので、対応する磁性メモリセルMijから電流が流れる。この電流をセンスアンプ等により検出し、基準電流と比較することによって、磁性メモリセルMijに記憶されているデータの“0”または“1”を判別することができる。なお、図9に基づいて説明したように、分離用トランジスタTijの機能によって、選択されていない磁性メモリセルから電流が流れるのを阻止することが可能になる。
【0071】
このように、一般の磁性メモリデバイスでは、選択されたワード線およびビット線に同時に電流を流すことによって磁性メモリセルに対するデータの書き込みまたは読み出しを行ったりしているので、磁性メモリデバイス全体の消費電力が比較的大きくなるという不都合が生じる。
この不都合に対処するために、上記の第3の実施例では、各々の磁性メモリセルの容量値とほぼ同一の容量値を有するコンデンサCij等の電圧読み出し手段8を、各々の磁性メモリセルに直列に接続する構成になっている。ただし、コンデンサCijの容量値は、識別可能な範囲でのばらつきは許容するものとする。好ましくは、複数のコンデンサ(C11〜C22)は、図13に示すように、複数の磁性メモリセルM11〜M22の一方の端子とアース端子との間に設けられる。
【0072】
上記の第3の実施例では、選択された磁性メモリセルから流れ出る電流を検出してデータの“0”または“1”を判別する代わりに、各々の磁性メモリセルMijの一方の端子とコンデンサCijとの接点Pの電位を、予め定められたタイミングで計測して得られる電圧のレベルを判定するようにしている。
さらに詳しく説明すると、データの読み出しの際に選択されるワード線wiに所定の電圧(例えば、高電位の電圧)を印加し、磁性メモリセルMijに直列に接続されたコンデンサCijに電荷を注入する。磁性メモリセルMijに記憶されているデータが“0”であるか“1”であるかによって抵抗値が異なるためにコンデンサCijの充電特性(充電曲線)に差が生じることを利用し、この充電特性の差を電圧のレベルとして検出することによってデータの“0”または“1”を判別する。
【0073】
より具体的には、図14のグラフに示すように、コンデンサCijを充電する時間tをパラメータとして、コンデンサCijの一方の端子(接点P)における電圧Vo の変化を測定する。さらに、予め定められた測定タイミングtmにて電圧変換して得られる電圧のレベルを検出し、この電圧のレベルを基準電圧(リファレンス電圧)Vr と比較することによって、データの“0”または“1”を判別する。図14では、“0”のデータが記憶されている磁性メモリセルの抵抗値が、“1”のデータが記憶されている磁性メモリセルの抵抗値よりも大きい場合の充電曲線が例示されている。この場合は、測定タイミングtmにて検出された電圧のレベルが、基準電圧Vr より高いときに“1”のデータが読み出され、基準電圧Vr より低いときに“0”のデータが読み出される。
【0074】
上記の第3の実施例によれば、磁性メモリセルを流れ出る電流を検出せずに、磁性メモリセルに直列に接続されたコンデンサに電荷を注入したときの充電曲線の差を電圧のレベルとしてデータの“0”または“1”を判別しているので、磁性メモリデバイス全体の消費電力を大幅に節減することが可能になる。
好ましくは、図12および図13のような構成の磁性メモリデバイスにおいて、ワード線およびビット線により選択される磁性メモリセルの抵抗値の差異を検出してデータの読み出しを行う場合、各々の磁性メモリセルの容量値とほぼ同一の容量値を有するコンデンサを、各々の磁性メモリセルに直列に接続し、上記ワード線および上記ビット線により選択される磁性メモリセルの一方の端子と上記コンデンサとの接点の電位を、予め定められたタイミングで計測して得られる電圧のレベルを判定するようなデータ読み出し方法が実行される。
【0075】
図15は、図12の実施例において読み出し動作前にコンデンサの電荷を放電させるための第1例を示すタイミングチャートである。
前述の図14の充電曲線から明らかなように、予め定められた測定タイミングにて電圧Vo のレベルを正確に検出するためには、データの読み出し動作を実行する前にコンデンサCijの電荷を放電させ、コンデンサの充電を開始するタイミングでの電圧Vo のレベルを零にしておく必要がある。
【0076】
コンデンサCijの電荷を放電させるための第1例は、図15のタイミングチャートに示すように、データの読み出し動作を実行する前に、コンデンサCijに蓄積されている電荷をビット線bjに向けて放電させるものである。
上記第1例では、ワード線およびビット線により選択される磁性メモリセルのデータを読み出す前に、当該磁性メモリセルの接点Pとは反対の端子に接続されたワード線wiを高電位(“H(High)”)に設定し、分離用トランジスタTijを介して当該磁性メモリセルの一方の端子に接続されたビット線bjを低電位(“L(Low )”)に設定する。このときに、分離用トランジスタTijのゲートが高電位になって、この分離用トランジスタTijがオン状態になる。このようにして、当該磁性メモリセルの一方の端子に接続されたコンデンサCijに蓄積されている電荷が、上記ビット線bjに向かって放電され、当該磁性メモリセルがリセットされる。
【0077】
このときに、コンデンサCijが不定の状態からリセットの状態へ変化する。ただし、この場合、磁性メモリセル内の磁性層の磁気モーメントの方向を反転させるほど大きな電流は流さないものとする。その後、コンデンサCijに電荷を注入して充電していった場合の充電曲線の差異を電圧のレベルとして検出する。コンデンサCijが充電されている間、ビット線bjはハイインピーダンズの状態(Hi−Z状態)になっており、データの読み出しが禁止されている。
【0078】
さらに、上記第1例では、複数の非選択の磁性メモリセルにおける他方の端子に接続されたワード線を高電位に設定し、ビット線を低電位に設定することによって、非選択の磁性メモリセルに直列に接続されたコンデンサに蓄積されている電荷を、ビット線に向けて放電させることが好ましい。これによって、非選択の磁性メモリセルに直列に接続されているコンデンサの電荷が、全て放電されることになり、選択されている磁性メモリセルのデータの読み出し動作に影響を及ぼすことはなくなる。
【0079】
図16は、図12の実施例において読み出し動作前にコンデンサの電荷を放電させるための第2例を示すタイミングチャートである。
コンデンサCijの電荷を放電させるための第2例は、図16のタイミングチャートに示すように、データの読み出し動作を実行する前に、コンデンサCijに蓄積されている電荷をワード線wiに向けて放電させるものである。
【0080】
上記第2例では、ワード線およびビット線により選択される磁性メモリセルのデータを読み出す前に、当該磁性メモリセルの接点Pとは反対の端子に接続されたワード線wiを低電位(“L”)の電源ラインに接続する。このときに、当該磁性メモリセルの一方の端子に接続されたコンデンサCijに蓄積されている電荷が、当該磁性メモリセルを介して上記ワード線wiへ放電され、当該磁性メモリセルがリセットされる。このときに、コンデンサCijが不定の状態からリセットの状態へ変化する。すなわち、当該磁性メモリセルに“0”のデータを書き込むのと同様の動作が行われることになる。ただし、この場合、磁性メモリセル内の磁性層の磁気モーメントの方向を反転させるほど大きな電流は流さないものとする。その後、コンデンサCijに電荷を注入して充電した場合の充電曲線の差異を電圧のレベルとして検出する。
【0081】
さらに、上記第2例では、複数の非選択の磁性メモリセルにおける他方の端子に接続されたワード線を低電位の電源ラインに接続することによって、非選択の磁性メモリセルに直列に接続されたコンデンサに蓄積されている電荷を、ワード線に向けて放電させることが好ましい。これによって、非選択の磁性メモリセルに直列に接続されているコンデンサの電荷が、全て放電されることになり、選択されている磁性メモリセルのデータの読み出し動作に影響を及ぼすことはなくなる。
【0082】
図17は、図12の変形例の構成を示す簡略回路図であり、図18は、図17の磁性メモリセル全体の構成を示す簡略回路図である。
図17および図18に示す磁性メモリデバイスにおいては、図12および図13の第3の実施例の分離用トランジスタTijの代わりに、分離用ダイオードDij(D11〜D22)を設けている。より詳しくいえば、図17および図18においては、マトリックス状に配置された複数の磁性メモリセルMij(M11〜M22)に対し直列に、これらの磁性メモリセルを互いに分離するための分離用ダイオードDij(D11〜D22)がそれぞれ接続されている。
【0083】
図7および図8に基づいて説明したように、分離用ダイオードDijの機能によって、選択されていない磁性メモリセルから電流が流れるのを阻止することが可能になる。ただし、図17および図18に示す磁性メモリデバイスにおいては、分離用ダイオードとワード線およびビット線との接続関係が図7および図8と異なっている点に注意すべきである。ここでは、選択されたワード線のみを高電位に設定し、選択されたビット線のみを低電位に設定することによって、選択されていない磁性メモリセルから電流が流れ出ないようにしている。
【0084】
上記の分離用ダイオードDij以外の構成要素(特に、コンデンサCij)は、前述の第3の実施例と同じなので、ここでは、各々の磁性メモリセルMijに直列にコンデンサCijを設けた磁性メモリデバイスの詳細な構成およびその動作を再度説明することを省略する。
上記の変形例においても、前述の第3の実施例の場合と同様に、磁性メモリセルを流れ出る電流を検出せずに、磁性メモリセルに直列に接続されたコンデンサに電荷を注入したときの充電曲線の差を電圧のレベルとしてデータの“0”または“1”を判別しているので、磁性メモリデバイス全体の消費電力を大幅に節減することが可能になる。
【0085】
付記 本発明は以下の特徴を有する。
(付記1) 第1の磁性層、第2の磁性層および第3の磁性層を含む少なくとも3層の磁性層を積層して磁性メモリセルを形成し、該磁性メモリセルは、前記第1、第2および第3の磁性層の磁気モーメントの方向によって異なる抵抗値を有しており、複数の前記磁性メモリセルを複数の第1のラインおよび該第1のラインと交差する複数の第2のラインの交点に沿って配置し、前記第1のラインおよび前記第2のラインに選択的に所定の電流を流して前記第1、第2および第3の磁性層の磁気モーメントの方向を制御することにより、特定の磁性メモリセルに対しデータの書き込みを行う磁性メモリデバイスであって、
前記第1のラインの各々は、少なくとも2本のワード線からなり、該ワード線の各々は、前記第1、第2および第3の磁性層のいずれか一つの磁気モーメントの方向を個別に制御することにより、前記特定の磁性メモリセルに対し2値以上のデータを記憶させることを特徴とする磁性メモリデバイス。
【0086】
(付記2) 前記第1のラインの各々は2本のワード線からなり、該2本のワード線は、前記磁性メモリセルの各々の上層部および下層部にそれぞれ設けられ、前記上層部のワード線は、前記上層部に形成された磁性層の磁気モーメントの方向を制御し、前記下層部のワード線は、前記下層部に形成された磁性層の磁気モーメントの方向を制御することを特徴とする付記1記載の磁性メモリデバイス。
【0087】
(付記3) 前記第1のラインおよび前記第2のラインにより選択される前記磁性メモリセルの抵抗値の差異を検出してデータの読み出しを行う場合に、複数の前記磁性メモリセルが同時に選択されるのを防止するために、各々の前記磁性メモリセルに直列に、複数の前記磁性メモリセルを互いに分離するための分離用ダイオードまたは分離用トランジスタを設けることを特徴とする付記1または付記2記載の磁性メモリデバイス。
【0088】
(付記4) 前記第1のラインおよび前記第2のラインにより選択される前記磁性メモリセルの抵抗値の差異を検出してデータの読み出しを行う場合に、前記第1のラインを構成する前記2本のワード線の中で、前記第2のラインを流れる電流に影響を与えない側に位置する一方のワード線が配置された前記磁性メモリセルの磁性層の磁気モーメントの方向を、前記一方のワード線毎に制御し、当該磁性層の磁気モーメントの方向を前記第1のラインによる前記磁性メモリセルの選択または非選択に対応させることによって、複数の前記磁性メモリセルを互いに分離するための分離用ダイオードまたは分離用トランジスタを不要にすることを特徴とする付記2記載の磁性メモリデバイス。
【0089】
(付記5) 前記第2のラインの各々は2本のビット線を具備し、該2本のビット線は、前記磁性メモリセルの各々の上層部および下層部にそれぞれ設けられ、前記上層部のワード線および前記上層部のビット線は、前記上層部に形成された磁性層の磁気モーメントの方向を制御し、前記下層部のワード線および前記下層部のビット線は、前記下層部に形成された磁性層の磁気モーメントの方向を制御することにより、多値のデータを記憶させることを特徴とする付記2記載の磁性メモリデバイス。
【0090】
(付記6) 第1の磁性層、第2の磁性層および第3の磁性層を含む少なくとも3層の磁性層を積層して磁性メモリセルを形成し、該磁性メモリセルは、前記第1、第2および第3の磁性層の磁気モーメントの方向によって異なる抵抗値を有しており、複数の前記磁性メモリセルを複数の第1のラインおよび該第1のラインと交差する複数の第2のラインの交点に沿って配置してなる磁性メモリデバイスにおいて、前記第1のラインおよび前記第2のラインにより選択される前記磁性メモリセルの抵抗値の差異を検出してデータの読み出しを行うためのデータ読み出し方法であって、
前記第1のラインを構成する2本のワード線の中で、前記第2のラインを流れる電流に影響を与えない側に位置する一方のワード線が配置された前記磁性メモリセルの磁性層の磁気モーメントの方向を、前記一方のワード線毎に制御し、
当該磁性層の磁気モーメントの方向を前記第1のラインによる前記磁性メモリセルの選択または非選択に対応させ、
複数の前記磁性メモリセルを互いに分離するための分離用ダイオードまたは分離用トランジスタを不要にすることを特徴とする、磁性メモリデバイスにおけるデータ読み出し方法。
【0091】
(付記7) 複数の磁性層を積層して磁性メモリセルを形成し、該磁性メモリセルは、前記複数の磁性層の磁気モーメントの方向によって異なる抵抗値を有しており、複数の前記磁性メモリセルを複数の第1のラインおよび該第1のラインと交差する複数の第2のラインの交点に沿って配置してなる磁性メモリデバイスにおいて、
各々の前記磁性メモリセルの容量値とほぼ同一の容量値を有する電圧読み出し手段を、各々の前記磁性メモリセルに直列に接続し、
前記第1のラインおよび前記第2のラインにより選択される磁性メモリセルの一端と前記電圧読み出し手段との接点の電位を、予め定められたタイミングで計測して得られる電圧のレベルを判定することによって、当該磁性メモリセルのデータを読み出すことを特徴とする磁性メモリデバイス。
【0092】
(付記8) 前記第1のラインおよび前記第2のラインにより選択される前記磁性メモリセルのデータの読み出しを行う場合に、複数の前記磁性メモリセルが同時に選択されるのを防止するために、各々の前記磁性メモリセルの一端と前記電圧読み出し手段との接点と前記第2のラインとの間に、複数の前記磁性メモリセルを互いに分離するための分離用ダイオードまたは分離用トランジスタを設けることを特徴とする付記7記載の磁性メモリデバイス。
【0093】
(付記9) 前記第1のラインおよび前記第2のラインにより選択される磁性メモリセルのデータを読み出す前に、当該磁性メモリセルの他端に接続された第1のラインを高電位に設定し、前記分離用ダイオードまたは前記分離用トランジスタを介して当該磁性メモリセルの一端に接続された前記第2のラインを低電位に設定することによって、当該磁性メモリセルの一端に接続された前記電圧読み出し手段に蓄積されている電荷を前記第2のラインに向けて放電させることを特徴とする付記8記載の磁性メモリデバイス。
【0094】
(付記10) 前記第1のラインおよび前記第2のラインにより選択されない非選択の磁性メモリセルの他端に接続された第1のラインを高電位に設定し、前記分離用ダイオードまたは前記分離用トランジスタを介して前記非選択の磁性メモリセルの一端に接続された第2のラインを低電位に設定することによって、前記非選択の磁性メモリセルの一端に接続された前記電圧読み出し手段に蓄積されている電荷を前記第2のラインに向けて放電させることを特徴とする付記9記載の磁性メモリデバイス。
【0095】
(付記11) 前記第1のラインおよび前記第2のラインにより選択される磁性メモリセルのデータを読み出す前に、当該磁性メモリセルの他端に接続された第1のラインを電源ラインに接続し、当該磁性メモリセルを介して、当該磁性メモリセルの一端に接続された前記電圧読み出し手段に蓄積されている電荷を前記第1のラインに向けて放電させることを特徴とする付記8記載の磁性メモリデバイス。
【0096】
(付記12) 前記第1のラインおよび前記第2のラインにより選択されない非選択の磁性メモリセルの他端に接続された第1のラインを電源ラインに接続し、前記非選択の磁性メモリセルを介して、前記非選択の磁性メモリセルの一端に接続された前記電圧読み出し手段に蓄積されている電荷を前記第1のラインに向けて放電させることを特徴とする付記11記載の磁性メモリデバイス。
【0097】
(付記13) 複数の磁性層を積層して磁性メモリセルを形成し、該磁性メモリセルは、前記複数の磁性層の磁気モーメントの方向によって異なる抵抗値を有しており、複数の前記磁性メモリセルを複数の第1のラインおよび該第1のラインと交差する複数の第2のラインの交点に沿って配置してなる磁性メモリデバイスにおいて、前記第1のラインおよび前記第2のラインにより選択される前記磁性メモリセルの抵抗値の差異を検出してデータの読み出しを行うためのデータ読み出し方法であって、
各々の前記磁性メモリセルの容量値とほぼ同一の容量値を有する電圧読み出し手段を、各々の前記磁性メモリセルに直列に接続し、
前記第1のラインおよび前記第2のラインにより選択される磁性メモリセルの一端と前記電圧読み出し手段との接点の電位を、予め定められたタイミングで計測して得られる電圧のレベルを判定することによって、当該磁性メモリセルのデータを読み出すことを特徴とする、磁性メモリデバイスにおけるデータ読み出し方法。
【0098】
【発明の効果】
以上説明したように、本発明によれば、少なくとも3層の磁性層を積層した構造の磁気メモリセルにおいて、少なくとも2本のワード線等を用いて、少なくとも3層の磁性層のいずれか一つの磁気モーメントの方向を個別に制御することにより、特定の磁性メモリセルに対し2値以上のデータを記憶させているので、従来よりも記憶密度の高い磁性メモリセルや多機能の磁性メモリセルを実現することが可能になる。
【0099】
さらに、本発明では、複数の磁性層を積層した構造の磁性メモリセルに対し、コンデンサ等を直列に接続し、このコンデンサを充電して得られる電圧のレベルを判定することによって磁性メモリセルのデータを読み出すようにしているので、磁性メモリセルを流れ出る電流を検出する場合に比べて消費電力の節減が図れる。
【図面の簡単な説明】
【図1】本発明の第1の実施例の主要部を示す斜視図である。
【図2】図1の磁性メモリデバイスの等価回路を示す回路図である。
【図3】図1の磁性層の磁気モーメントの方向と抵抗値との関係を示す模式図である。
【図4】本発明の実施例にて使用されるワード線の形状の一例を示す正面図である。
【図5】本発明の実施例に係る磁性メモリデバイスの全体的な構造を示すブロック図である。
【図6】図5のセンスアンプ部の一例を示す回路図である。
【図7】一般の磁性メモリセルと分離用ダイオードとの関係を示す簡略回路図である。
【図8】図7の各々のメモリセル部を拡大して示す簡略回路図である。
【図9】図8の分離用ダイオードの代わりにトランジスタを用いた場合の各々のメモリセル部を拡大して示す簡略回路図である。
【図10】本発明の第2の実施例の主要部を示す斜視図である。
【図11】図10の磁性層の磁気モーメントの方向と抵抗値との関係を示す模式図である。
【図12】本発明の第3の実施例の主要部を示す簡略回路図である。
【図13】図12の実施例に係る磁性メモリセル全体の構成を示す簡略回路図である。
【図14】図12の実施例におけるコンデンサの一端の電圧の時間的変化を示すグラフである。
【図15】図12の実施例において読み出し動作前にコンデンサの電荷を放電させるための第1例を示すタイミングチャートである。
【図16】図12の実施例において読み出し動作前にコンデンサの電荷を放電させるための第2例を示すタイミングチャートである。
【図17】図12の変形例の構成を示す簡略回路図である。
【図18】図17の磁性メモリセル全体の構成を示す簡略回路図である。
【図19】一般の磁気抵抗効果を利用した磁性メモリセルの動作原理を示す模式図である。
【図20】従来の第1例の磁性メモリデバイスの構成を示す斜視図である。
【図21】従来の第2例の磁性メモリデバイスの構成を示す斜視図である。
【符号の説明】
1…磁性メモリデバイス
2…磁性メモリセル
3…制御回路部
4…書き込み回路部
5…アドレスデコーダ
6…センスアンプ部
7…データセレクタ部
8…電圧読み出し手段
16…センスアンプ
21…第1の磁性層
22…第2の磁性層
23…第3の磁性層
24…第1の非磁性層
25…第2の非磁性層
Cij…コンデンサ
Mij…磁性メモリセル
MCij…3層型磁性メモリセル
MLij…マルチビット磁性メモリセル
Claims (5)
- 第1の磁性層、第2の磁性層および第3の磁性層を積層して磁性メモリセルを形成し、該磁性メモリセルは、前記第1、第2および第3の磁性層の磁気モーメントの方向によって異なる抵抗値を有しており、複数の前記磁性メモリセルを複数の第1のラインおよび該第1のラインと交差する複数の第2のラインの交点に沿って配置し、前記第1のラインおよび前記第2のラインに選択的に所定の電流を流して前記第1、第2および第3の磁性層の磁気モーメントの方向を制御することにより、特定の磁性メモリセルに対しデータの書き込みを行う磁性メモリデバイスであって、
前記第1のラインの各々は、少なくとも2本のワード線からなり、該ワード線の各々は、前記第1の磁性層または第3の磁性層のいずれか一方の磁気モーメントの方向を個別に制御すると共に、前記第2の磁性層の磁気モーメントの方向を予め定められた方向に設定することにより、前記特定の磁性メモリセルに対し2値以上のデータを記憶させることを特徴とする磁性メモリデバイス。 - 前記第1のラインの各々は2本のワード線からなり、該2本のワード線は、前記磁性メモリセルの各々の上層部および下層部にそれぞれ設けられ、前記上層部のワード線は、前記上層部に形成された第3の磁性層の磁気モーメントの方向を制御し、前記下層部のワード線は、前記下層部に形成された第1の磁性層の磁気モーメントの方向を制御することを特徴とする請求項1記載の磁性メモリデバイス。
- 前記第1のラインおよび前記第2のラインにより選択される前記磁性メモリセルの抵抗値の差異を検出してデータの読み出しを行うために、前記第1のラインを構成する前記2本のワード線の中で、前記第2のラインを流れる電流に影響を与えない側に位置する一方のワード線が配置された前記磁性メモリセルの第1の磁性層の磁気モーメントの方向を、前記一方のワード線毎に制御し、当該第1の磁性層の磁気モーメントの方向を前記第1のラインによる前記磁性メモリセルの選択または非選択に対応させることによって、複数の前記磁性メモリセルを互いに分離するための分離用ダイオードまたは分離用トランジスタを不要にすることを特徴とする請求項2記載の磁性メモリデバイス。
- 前記第2のラインの各々は2本のビット線を具備し、該2本のビット線は、前記磁性メモリセルの各々の上層部および下層部にそれぞれ設けられ、前記上層部のワード線および前記上層部のビット線は、前記上層部に形成された第3の磁性層の磁気モーメントの方向を制御し、前記下層部のワード線および前記下層部のビット線は、前記下層部に形成された第1の磁性層の磁気モーメントの方向を制御することにより、多値のデータを記憶させることを特徴とする請求項2記載の磁性メモリデバイス。
- 第1の磁性層、第2の磁性層および第3の磁性層を積層して磁性メモリセルを形成し、該磁性メモリセルは、前記第1、第2および第3の磁性層の磁気モーメントの方向によって異なる抵抗値を有しており、複数の前記磁性メモリセルを複数の第1のラインおよび該第1のラインと交差する複数の第2のラインの交点に沿って配置してなる磁性メモリデバイスにおいて、前記第1のラインおよび前記第2のラインにより選択される前記磁性メモリセルの抵抗値の差異を検出してデータの読み出しを行うためのデータ読み出し方法であって、
前記第1のラインを構成する2本のワード線の中で、前記第2のラインを流れる電流に影響を与えない側に位置する一方のワード線が配置された前記磁性メモリセルの第1の磁性層の磁気モーメントの方向を、前記一方のワード線毎に制御し、
当該第1の磁性層の磁気モーメントの方向を前記第1のラインによる前記磁性メモリセルの選択または非選択に対応させ、
複数の前記磁性メモリセルを互いに分離するための分離用ダイオードまたは分離用トランジスタを不要にすることを特徴とする、磁性メモリデバイスにおけるデータ読み出し方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000227728A JP4020573B2 (ja) | 2000-07-27 | 2000-07-27 | 磁性メモリデバイス、および磁性メモリデバイスにおけるデータ読み出し方法 |
US09/810,406 US6404673B1 (en) | 2000-07-27 | 2001-03-19 | Magnetic memory device and method of reading data in magnetic memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000227728A JP4020573B2 (ja) | 2000-07-27 | 2000-07-27 | 磁性メモリデバイス、および磁性メモリデバイスにおけるデータ読み出し方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007121194A Division JP4484899B2 (ja) | 2007-05-01 | 2007-05-01 | 磁性メモリデバイス、および磁性メモリデバイスにおけるデータ読み出し方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002042458A JP2002042458A (ja) | 2002-02-08 |
JP4020573B2 true JP4020573B2 (ja) | 2007-12-12 |
Family
ID=18721134
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000227728A Expired - Fee Related JP4020573B2 (ja) | 2000-07-27 | 2000-07-27 | 磁性メモリデバイス、および磁性メモリデバイスにおけるデータ読み出し方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6404673B1 (ja) |
JP (1) | JP4020573B2 (ja) |
Families Citing this family (44)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19960247B4 (de) * | 1999-12-14 | 2005-09-08 | Infineon Technologies Ag | Datenspeicher und Verfahren |
JP2001184881A (ja) * | 1999-12-28 | 2001-07-06 | Toshiba Corp | 不揮発性半導体メモリの読み出し回路 |
JP4656720B2 (ja) * | 2000-09-25 | 2011-03-23 | ルネサスエレクトロニクス株式会社 | 薄膜磁性体記憶装置 |
JP4726290B2 (ja) * | 2000-10-17 | 2011-07-20 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
JP3920564B2 (ja) * | 2000-12-25 | 2007-05-30 | 株式会社東芝 | 磁気ランダムアクセスメモリ |
JP4712204B2 (ja) * | 2001-03-05 | 2011-06-29 | ルネサスエレクトロニクス株式会社 | 記憶装置 |
US7177181B1 (en) | 2001-03-21 | 2007-02-13 | Sandisk 3D Llc | Current sensing method and apparatus particularly useful for a memory array of cells having diode-like characteristics |
JP2002299575A (ja) * | 2001-03-29 | 2002-10-11 | Toshiba Corp | 半導体記憶装置 |
JP2002299584A (ja) * | 2001-04-03 | 2002-10-11 | Mitsubishi Electric Corp | 磁気ランダムアクセスメモリ装置および半導体装置 |
JP2002334971A (ja) * | 2001-05-09 | 2002-11-22 | Nec Corp | 磁性メモリ及びその動作方法 |
US6466475B1 (en) * | 2001-10-31 | 2002-10-15 | Hewlett-Packard Company | Uniform magnetic environment for cells in an MRAM array |
JP3866567B2 (ja) * | 2001-12-13 | 2007-01-10 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
US6567300B1 (en) * | 2002-02-22 | 2003-05-20 | Infineon Technologies, Ag | Narrow contact design for magnetic random access memory (MRAM) arrays |
JP4033690B2 (ja) * | 2002-03-04 | 2008-01-16 | 株式会社ルネサステクノロジ | 半導体装置 |
US6597049B1 (en) * | 2002-04-25 | 2003-07-22 | Hewlett-Packard Development Company, L.P. | Conductor structure for a magnetic memory |
US6704220B2 (en) * | 2002-05-03 | 2004-03-09 | Infineon Technologies Ag | Layout for thermally selected cross-point MRAM cell |
US6801450B2 (en) * | 2002-05-22 | 2004-10-05 | Hewlett-Packard Development Company, L.P. | Memory cell isolation |
US6775183B2 (en) * | 2002-10-22 | 2004-08-10 | Btg International Ltd. | Magnetic memory device employing giant magnetoresistance effect |
US7050326B2 (en) * | 2003-10-07 | 2006-05-23 | Hewlett-Packard Development Company, L.P. | Magnetic memory device with current carrying reference layer |
US6980466B2 (en) * | 2004-01-15 | 2005-12-27 | Hewlett-Packard Development Company, L.P. | Soft-reference four conductor magnetic memory storage device |
JP4631090B2 (ja) * | 2004-02-19 | 2011-02-16 | 株式会社 東北テクノアーチ | 磁気抵抗効果素子を用いたロジックインメモリ回路 |
US7502248B2 (en) * | 2004-05-21 | 2009-03-10 | Samsung Electronics Co., Ltd. | Multi-bit magnetic random access memory device |
US7209383B2 (en) * | 2004-06-16 | 2007-04-24 | Stmicroelectronics, Inc. | Magnetic random access memory array having bit/word lines for shared write select and read operations |
FR2871921A1 (fr) * | 2004-06-16 | 2005-12-23 | St Microelectronics Sa | Architecture de memoire a lignes d'ecriture segmentees |
US7372728B2 (en) * | 2004-06-16 | 2008-05-13 | Stmicroelectronics, Inc. | Magnetic random access memory array having bit/word lines for shared write select and read operations |
US7106621B2 (en) * | 2004-06-30 | 2006-09-12 | Stmicroelectronics, Inc. | Random access memory array with parity bit structure |
US7301800B2 (en) * | 2004-06-30 | 2007-11-27 | Stmicroelectronics, Inc. | Multi-bit magnetic random access memory element |
US7136298B2 (en) * | 2004-06-30 | 2006-11-14 | Stmicroelectronics, Inc. | Magnetic random access memory array with global write lines |
US7079415B2 (en) * | 2004-06-30 | 2006-07-18 | Stmicroelectronics, Inc. | Magnetic random access memory element |
JP2006196687A (ja) * | 2005-01-13 | 2006-07-27 | Tdk Corp | 磁気メモリ |
US7251154B2 (en) | 2005-08-15 | 2007-07-31 | Micron Technology, Inc. | Method and apparatus providing a cross-point memory array using a variable resistance memory cell and capacitance |
US20080174936A1 (en) * | 2007-01-19 | 2008-07-24 | Western Lights Semiconductor Corp. | Apparatus and Method to Store Electrical Energy |
US8737151B2 (en) * | 2007-07-26 | 2014-05-27 | Unity Semiconductor Corporation | Low read current architecture for memory |
WO2009122583A1 (ja) * | 2008-04-03 | 2009-10-08 | 株式会社 東芝 | 不揮発性記憶装置及びその製造方法 |
WO2010041719A1 (ja) * | 2008-10-10 | 2010-04-15 | 株式会社アルバック | 記憶素子 |
US7933139B2 (en) * | 2009-05-15 | 2011-04-26 | Macronix International Co., Ltd. | One-transistor, one-resistor, one-capacitor phase change memory |
JP2011243716A (ja) * | 2010-05-18 | 2011-12-01 | Toshiba Corp | スピントランジスタ及び集積回路 |
JP5165040B2 (ja) * | 2010-10-15 | 2013-03-21 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
CN105074825B (zh) * | 2013-03-15 | 2019-01-08 | 英特尔公司 | 基于集成电容器的配电 |
JP6130758B2 (ja) * | 2013-09-06 | 2017-05-17 | 株式会社東芝 | メモリ制御回路およびキャッシュメモリ |
JP6258452B1 (ja) * | 2016-12-02 | 2018-01-10 | 株式会社東芝 | 磁気メモリ |
CN107332355B (zh) * | 2017-05-26 | 2018-09-07 | 卓磁(上海)实业发展有限公司 | 一种磁能芯片储存电能的方法 |
US10747466B2 (en) * | 2018-12-28 | 2020-08-18 | Texas Instruments Incorporated | Save-restore in integrated circuits |
CN117378009A (zh) * | 2021-08-22 | 2024-01-09 | 华为技术有限公司 | 一种磁性随机存储器及电子设备 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2911290B2 (ja) | 1992-03-19 | 1999-06-23 | 三菱電機株式会社 | 磁性薄膜メモリ素子およびその記録方法 |
US5477482A (en) | 1993-10-01 | 1995-12-19 | The United States Of America As Represented By The Secretary Of The Navy | Ultra high density, non-volatile ferromagnetic random access memory |
JP3350311B2 (ja) | 1995-09-22 | 2002-11-25 | ティーディーケイ株式会社 | 磁性薄膜メモリ素子及び磁性薄膜メモリ |
US5748519A (en) | 1996-12-13 | 1998-05-05 | Motorola, Inc. | Method of selecting a memory cell in a magnetic random access memory device |
US6256224B1 (en) * | 2000-05-03 | 2001-07-03 | Hewlett-Packard Co | Write circuit for large MRAM arrays |
JPH11176149A (ja) | 1997-12-08 | 1999-07-02 | Victor Co Of Japan Ltd | 磁性メモリー |
US6072718A (en) | 1998-02-10 | 2000-06-06 | International Business Machines Corporation | Magnetic memory devices having multiple magnetic tunnel junctions therein |
JPH11265570A (ja) | 1999-02-05 | 1999-09-28 | Univ Shimane | 巨大磁気抵抗効果によるメモリセルおよび並列型ランダムアクセスメモリ |
-
2000
- 2000-07-27 JP JP2000227728A patent/JP4020573B2/ja not_active Expired - Fee Related
-
2001
- 2001-03-19 US US09/810,406 patent/US6404673B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US20020027803A1 (en) | 2002-03-07 |
US6404673B1 (en) | 2002-06-11 |
JP2002042458A (ja) | 2002-02-08 |
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Legal Events
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A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101005 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111005 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121005 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131005 Year of fee payment: 6 |
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