JPH11176149A - 磁性メモリー - Google Patents

Abstract

(57)【要約】 【課題】 一つのメモリーセルに３値以上の多値の情報
を記憶できる磁性メモリーを提供する。 【解決手段】 第１磁性層３、第１非磁性スペーサー層
４、第２磁性層５、第２非磁性スペーサー層６、および
第３磁性層７とを少なくとも具備したメモリーセルをマ
トリクス状に配列している。ワード線を流れる電流の方
向と強度を調節して、第１、第２および第３磁性層の磁
化の状態を独立に制御することにより、各メモリーセル
に多値の情報を記憶しランダムアクセスする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、磁性層の磁化の向
きによって情報を記憶するメモリーセルを用いた磁性メ
モリーに関し、特に一つのメモリーセルに多値の情報を
記録することが可能な磁性メモリーに関する。

【０００２】

【従来の技術】磁性層と非磁性層との積層膜が、磁性層
の磁化の状態により、電気抵抗に大きな変化を生じる現
象は巨大磁気抵抗効果（ＧＭＲ効果）と呼ばれている。
この現象を利用した磁性メモリーとして特開平７−６６
０３３号公報に記載された技術が提案されている（第１
の従来技術）。特開平７−６６０３３号公報に記載の磁
性薄膜メモリーに使用されるＭＲ素子（メモリーセル）
は、図３０に示すようにガラス基板、シリコン基板、タ
ンタルオキサイド等の酸化物基板などからなる基板８８
上に第１磁性層８１および第２磁性層８２が非磁性層８
４を介して積層されている。第１磁性層８１と第２磁性
層８２とは反転磁界に差があればよく、従って第１磁性
層８１と第２磁性層８２との組合わせは、たとえば一方
の第１磁性層８１がソフトであれば、他方の第２磁性層
８２は相対的にハードであればよい。

【０００３】図３０に示すＭＲ素子は、第１磁性層８１
および第２磁性層８２の磁化の方向が、印加磁界がゼロ
である場合には、互いに平行または反平行になるように
している。

【０００４】図３１は図３０に示すＭＲ素子を用いたラ
ンダムアクセスメモリの平面説明図である。この磁性薄
膜メモリーは、マトリックス状に並べられた各ＭＲ素子
１１，１２，…と、各ＭＲ素子１１，１２，…に磁界を
印加する手段として、たとえば縦方向に並ぶ各ＭＲ素子
１１，２１，３１，…に近接して設けられたワード線Ｗ
１，Ｗ２，…および横方向に並ぶ各ＭＲ素子１１，１
２，…を連結するセンス線Ｓ１，Ｓ２，…と、ＭＲ素子
１１，１２，…を流れる電流を生じさせる手段として、
たとえば前述のセンス線Ｓ１，Ｓ２，…に接続される電
源（図示せず）と、ＭＲ素子１１，１２，…の抵抗率の
変化を検出する手段、たとえば電流の変化または電圧の
変化を測定する器具（図示せず）とからなっている。図
３０および図３１において、第１磁性層８１の磁化の方
向が左を向いた状態を“０”とし、右を向いた状態を
“１”とし、“０”および“１”の２値の状態を記録す
る。第２磁性層８２の磁化の方向はどちらの状態でも左
を向いている。すなわち、第１磁性層８１の磁化の方向
で記録状態は決定される。

【０００５】たとえば、図３１においてＭＲ素子１１に
ランダムアクセス（記録）を行いたいときには、ワード
線Ｗ１とセンス線Ｓ１に電流を流してやる。磁化の方向
が左向きか右向きかは、記録ワード電流を図中上向きに
流すか、下向きに流すかによって決定される。他方、セ
ンス線Ｓ１に流れる記録センス電流は、記録ワード電流
と異なり流れる方向は一方向でよく、たとえば、その方
向を記録センス磁界が上向きになるようにとる。さて、
ＭＲ素子１１には記録センス磁界と記録ワード磁界が印
加される。磁界印加前の第１磁性層の磁化は左向きであ
っても右向きであっても、あとの記録過程には無関係で
ある。記録ワード磁界が左向きのときには、記録センス
磁界と記録ワード磁界の合成磁界は左上方向である。こ
のとき、第１磁性層の磁化も左上を向く。そして印加磁
界を取り去ると（電流を止めると）、第１磁性層の磁化
は磁化容易軸方向である左方向で安定な向きになり、
“０”の記録が完了する。他方、記録ワード磁界が右向
きのときには、記録センス磁界と記録ワード磁界の合成
磁界は右上方向である。このときには、印加磁界を取り
去ると、第１磁性層の磁化は右向きで安定になり、
“１”の記録が完了する。以上のように、記録ワード電
流の向きを記録したい２ビット情報に応じて変えること
で、左向きあるいは右向きかという２値信号の記録が可
能である。

【０００６】

【発明が解決しようとする課題】このように従来の磁性
メモリーでは磁性層が２層なため一つのＭＲ素子に
“０”か“１”の２値信号しか記録できない。大記録容
量が必要とされている昨今では、一つのＭＲ素子に２値
の信号しか記録できないのでは十分な記録容量が得られ
ない。また、図３０および図３１に示した従来の磁性薄
膜メモリーではセンス電流は磁性層の膜面に平行に流れ
るため十分なＳ／Ｎ比が得られないという問題点があっ
た。具体的にはＧＭＲ効果による抵抗の変化は５％程度
の小さなものであった。

【０００７】ＭＲ素子において、センス電流は膜面に平
行に流れるより、膜面に対して垂直に流れた場合の方が
大きな抵抗変化が得られると理論的に推測されており、
それを裏付ける実験結果が得られ始めている（日本応用
磁気学会第８８回研究会資料、第１頁乃至第６頁（第２
の従来技術））。この第２の従来技術において、ランダ
ムアクセス可能な記憶装置とするためには、各ＭＲ素子
は直列に配置されるが、素子数が増せば同一センスライ
ンの全抵抗が増す。この場合、同一センスライン上のひ
とつのＭＲ素子の抵抗が変化したとしても、全抵抗に対
するひとつのＭＲ素子の抵抗変化率が非常に小さいため
に、その検出感度は素子数が増せば増すほど低くなると
いう新たな問題点が生じていた。

【０００８】この新たな問題点を解消する目的でスピン
トンネル結合を利用したメモリーが提案された（日本応
用磁気学会誌Ｖｏｌ．２０，Ｎｏ．２，Ｐ３６９−３７
２，１９９６（第３の従来技術））。この提案ではセン
ス電流は膜面に対して垂直に流れ、各素子は並列に配置
されている。スピントンネル結合ではスペーサーとなる
非磁性層は絶縁体によって形成される。よって、膜面に
対して垂直方向の抵抗がある程度大きいためセンス電流
を膜面に対して垂直に流すことが可能なわけである。各
素子を並列に配置することにより同一センスライン上に
多数の素子があってもセンスラインの抵抗値は増加しな
い。その結果、一つの素子の抵抗変化率が大きくなり検
出感度が高くなる。この第３の従来技術においては２種
類の磁性層が独立に振舞えるので、各々の一軸異方性膜
の磁化方向が互いに異なる場合で二通り、同一方向で二
通りの、併せて四つの安定状態が存在する。言い換える
と、これらの四つの状態のうちのどちらかをとること
で、４値の信号の記憶が可能である。第３の従来技術の
四進数メモリーは二進数メモリーに比べ記憶容量を倍に
できる。しかし、四進数メモリーでは非破壊読み出しの
ため、読み出しの励振磁界の振幅を微小範囲に制限しな
ければならないという問題点がある。このため、四進数
メモリーの読み出し信号のレベルは二進数メモリーより
かなり低下する。また、四進数メモリーでは正の極性で
２種の信号レベル、負の極性で２種の信号レベルを検出
することになるが、同一極性における２種の信号レベル
は極めて近似しているので、信号レベル間の分離が困難
であるという欠点を有している。さらに、四進数メモリ
ーでは軟磁性膜も蓄積線として利用するため、二進数メ
モリーと異なり、外部浮遊磁界に対する耐性が低くなる
という問題点もある。

【０００９】上記問題点を鑑み本発明は一つのメモリー
セルに３値以上の多値信号を記録できる大容量磁性メモ
リーを提供することである。

【００１０】本発明の他の目的は、各メモリーセルの抵
抗の変化として２０％以上の変化を得て、信号の読み出
し時に十分なＳ／Ｎ比を得ることができる大規模磁性メ
モリーを提供することである。

【００１１】

【課題を解決するための手段】上記目的を達成するた
め、この発明による磁性メモリーは第１磁性層と、第１
磁性層の上部の第１非磁性スペーサー層と、第１非磁性
スペーサー層の上部の第２磁性層と、第２磁性層の上部
の第２非磁性スペーサー層と、第２非磁性スペーサー層
の上部の第３磁性層とを少なくとも有するメモリーセル
を複数個具備し、第１乃至第３磁性層のそれぞれの磁化
の状態により、この複数のメモリーセルのそれぞれに多
値の情報を記憶することを特徴とする。ここで、第１磁
性層、第２磁性層、第３磁性層の磁化容易軸は膜面に平
行方向になるように構成され、第１磁性層の保磁力より
も、第２磁性層の保磁力の方が弱く、第３磁性層の保磁
力は第２磁性層の保磁力よりもさらに弱くしておくこと
が好ましい。即ち、第３磁性層の保磁力は最も弱く構成
することが好ましい。

【００１２】そして、上記の複数のメモリーセルはマト
リクス状に配置すれば良い。即ち、各メモリーセルをワ
ード線とセンス線（ビット線）との交点に配置し、Ｘ−
Ｙマトリックスを構成するようにすればよい。ワード線
に流す電流の方向と電流の大きさを調整することにより
第１乃至第３の磁性層の磁化の方向をそれぞれ独立して
変えることができる。

【００１３】各メモリーセルに記憶された状態は具体的
には抵抗の変化として表れるので、各磁性層の膜面に垂
直方向又は水平方向の抵抗の変化を読めば記憶された情
報を読み出すことができる。

【００１４】本発明のメモリーセルはさらに、保磁力の
異なる第４磁性層、第５磁性層、…をその間に非磁性ス
ペーサー層を介して積層して有するようにしてもよいこ
とはもちろんである。磁性層の数を増すことにより、よ
り多値の信号が一つのメモリーセルに記憶でき、超大容
量の記憶装置が実現できる。

【００１５】

【発明の実施の形態】以下図面を参照して、本発明の実
施の形態を説明する。図面の記載において同一又は類似
の部分には同一又は類似の符号を付している。ただし、
図面は模式的なものであり、厚みと平面寸法との関係、
各層の厚みの比率等は現実のものとは異なることに留意
すべきである。したがって、具体的な厚みや寸法は以下
の説明を参酌して判断すべきものである。また図面相互
間においても互いの寸法の関係や比率が異なる部分が含
まれていることはもちろんである。

【００１６】（第１の実施の形態）図１は、本発明の第
１の実施の形態に係る磁性メモリーのセルアレイを示す
回路図である。図１の可変抵抗で示した部分がメモリー
セルに相当する。図２は、図１中の各メモリーセルの概
略縦断図である。本発明の第１の実施の形態に係る磁性
メモリーのメモリーセルは、非磁性基板１上に下部電極
２、第１磁性層３、第１非磁性スペーサー層４、第２磁
性層５、第２非磁性スペーサー層６、第３磁性層７、上
部電極８が積層されて構成されている。第１磁性層３の
保磁力はたとえば３００Oe程度で、第２磁性層５の保磁
力はそれよりも弱い１００Oe程度である。さらに、第３
磁性層７の保磁力は最も弱く５０Oe程度である。下部電
極２は第２センス線を兼ねている。上部電極８はワード
線および第１センス線を兼ねている。情報の記録は上部
電極８、下部電極２のどちらかの電極に電流を流すこと
でおこない、記録後の読出しは両電極間の抵抗値を検出
することでおこなう。第１磁性層３、第２磁性層５、第
３磁性層７の磁化容易軸は膜面に平行方向になるように
形成されている。

【００１７】図３は、上部電極８に紙面の裏側に向けて
第１磁性層３における磁場の強さが３００Oe以上となる
ような十分大きな電流Ｉ₁を流した状態である。上部電
極８から発生する磁界は紙面上で時計回りであり、第１
磁性層３、第２磁性層５、第３磁性層７の磁化の向きは
全て同じで左向きになる。第１磁性層３、第２磁性層
５、第３磁性層７の磁化の向きが全て平行であるためこ
の状態におけるセンス線の抵抗は最も低い。

【００１８】図４は、上部電極８に紙面の表側に向け
て、図３の場合よりも小さな所定の電流Ｉ₂を流した状
態である（Ｉ₁＞Ｉ₂）。電流Ｉ₂は第３磁性層７におけ
る磁場の強さが５０Oe程度になるような値である。上部
電極８から発生する磁界は紙面上で反時計回りになり、
かつ、電流Ｉ₂を調節することにより保磁力の小さい第
３磁性層７の磁化のみを反転している。即ち、第３磁性
層７の磁化の向きが第１磁性層３と第２磁性層５の磁化
の向きと反平行になっている。磁化の向きが反平行にな
っていることからＧＭＲ効果が生じ、両電極間の抵抗は
図３の状態よりも高くなる。

【００１９】図５は、上部電極８に紙面の表側に向け
て、図４の場合の電流Ｉ₂ より高く電流Ｉ₁より小さな
所定の電流Ｉ₃を流した状態である（Ｉ₁＞Ｉ₃＞Ｉ₂）。
電流Ｉ₃は第２磁性層５の磁場の強さが１００Oe程度と
なるような値である。ワード線となる上部電極８から発
生する磁界は紙面上で反時計回りになり、かつ、電流を
調節することにより第３磁性層７の磁化、および第３磁
性層７より保磁力が大きく第１磁性層３より保磁力が小
さい第２磁性層５の磁化を共に反転している。この結
果、第１磁性層３の磁化の向きが第２磁性層５と第３磁
性層７の磁化の向きと反平行になっている。磁化の向き
が反平行になっていることからＧＭＲ効果により、両電
極間の抵抗は図４の状態とは異なる値を示す。

【００２０】以上のように、多層の磁性層の磁化の向き
を個々にコントロールすることにより、磁化の方向の組
み合わせに相当した異なる抵抗値がそれぞれ得られる。
よって、一つのメモリーセルに多値情報を記録すること
が可能である。

【００２１】図１に示すメモリーセルアレイの回路図を
用いて動作を説明する。図１においてメモリーセル１１
にランダムアクセスを行いたいときには、ワード線Ｗ１
とセンス線Ｓ１に電流を流してやる。磁化の向きが左向
きか右向きかは、第１デコーダ回路ＤＥＣＹ１により記
録ワード電流を図中手前から奥向きに流すか、第２デコ
ーダ回路ＤＥＣＹ２により奥から手前向きに流すかによ
って決定される。他方、デコーダ回路ＤＥＣＸからセン
ス線Ｓ１に流れる記録センス電流は、記録ワード電流と
異なり流れる方向は一方向でよく、たとえば、その方向
を記録センス磁界が上向きになるようにとる。メモリー
セル１１には記録センス磁界と記録ワード磁界が印加さ
れる。ワード線Ｗ１とセンス線Ｓ１とによる合成磁場ベ
クトルの大きさが５０Oe、１００Oe、３００Oeのいずれ
かになるようにワード線Ｗ１とセンス線Ｓ１に流れる電
流を調節する。この電流の調節によって合成磁場ベクト
ルの大きさが５０Oeのときには図４に示す磁化の向きが
得られ、１００Oeのときには図５に示す磁化の向きが得
られ、３００Oeのときには図３に示す磁化の向きが得ら
れる。以上のように、記録ワード電流の向きと合成磁場
ベクトルの大きさとを記録したい情報に応じて変えるこ
とで、メモリーセル１１には図３乃至図５に示す３値信
号の記録が可能である。メモリーセル１１に記録された
情報は抵抗の変化としてセンス線Ｓ１を通してセンスア
ンプ回路ＳＡにより読み出される。

【００２２】次に、磁性メモリーの製造方法を説明す
る。図６乃至図１３は、磁性メモリーを各製造工程毎に
示す概略縦断図である。

【００２３】（１）図６に示すように、非磁性基板１の
表面上において、各メモリーセルが形成される予定の領
域に下部電極２を形成する。非磁性基板１にはたとえば
ソーダライムガラスが使用される。下部電極２はＤＣマ
グネトロンスパッタリングによりＣｒ薄膜を堆積し、こ
のＣｒ薄膜をフォトリソグラフィ技術によりパターンニ
ングし選択的に形成する。Ｃｒ薄膜は、約２０ｎｍの膜
厚において堆積され、０．２−３．０μｍのパターン幅
（センス線Ｓの線幅）でパターンングされる。スパッタ
リングにはＣｒターゲットが使用され、スパッタリング
のときのＤＣパワーは１ＫＷに設定される。下部電極２
としては非酸化性金属が好ましく、Ｃｒ薄膜に代えて下
部電極２にはたとえばＣｕ薄膜などが使用できる。ま
た、下部電極２のパターンニングはリフトオフ技術でお
こなってもよい。

【００２４】（２）図７に示すように、下部電極２の上
部、および下部電極２で覆われていない非磁性基板１の
全表面に、第１磁性層３、第１非磁性スペーサー層４の
それぞれを順次形成する。第１磁性層３はＤＣマグネト
ロンスパッタリングによりＣｏ薄膜を堆積する。このＣ
ｏ薄膜は１０−１００ｎｍ、好ましくは３０ｎｍの膜厚
において堆積すればよい。スパッタリングにはＣｏター
ゲットが使用され、スパッタリングのときのＤＣパワー
は１ＫＷ、ガス雰囲気として不活性ガスであるＡｒのガ
ス圧力は２Ｐａ、基板温度は室温にそれぞれ設定され
る。この条件のスパッタリングにより、第１磁性層３の
保磁力は３００Oe程度に設定される。

【００２５】第１非磁性スペーサー層４は、ＤＣマグネ
トロンスパッタリングによりＡｌを堆積し、この後にＡ
ｌを酸化したＡｌ_xＯ_y薄膜で形成される。このため、同
一のスパッタリング・チャンバー中で、Ｃｏ薄膜に引き
続きＡｌ薄膜をスパッタリングし、その後一旦基板をこ
のスパッタリング・チャンバーから取り出して酸化処理
する。このＡｌ_xＯ_y薄膜は膜中にトンネル電流が流れる
程度の膜厚たとえば３ｎｍの膜厚において堆積される。
Ａｌ薄膜のスパッタリングにはＡｌターゲットが使用さ
れ、スパッタリングのときのＤＣパワーは０．３ＫＷ、
Ａｒのガス圧力は０．５Ｐａ、基板温度は室温にそれぞ
れ設定される。Ａｌ薄膜の酸化処理は約２日間の室内自
然放置でおこなわれる。Ａｌは、完全に酸化される必要
はなく、表面層部分が少なくとも酸化されていればよ
い。また、Ａｌの酸化処理は、酸素雰囲気中においてＡ
ｌのスパッタリングをおこなうことにより、Ａｌのスパ
ッタリング工程と同一工程でおこなえる。また、Ａｌ_x
Ｏ_y薄膜はＣＶＤ法により形成してもよい。なお、第１
非磁性スペーサー層４は、基本的にトンネル電流が流れ
る非磁性絶縁膜であればよく、必ずしもＡｌ_xＯ_y薄膜に
限定されない。

【００２６】（３）図８に示すように、第１非磁性スペ
ーサー層４の全表面上に、第２磁性層５、第２非磁性ス
ペーサー層６のそれぞれを順次形成する。第２磁性層５
は、第１磁性層３と同様に、ＤＣマグネトロンスパッタ
リングにより堆積したＣｏ薄膜で形成され、このＣｏ薄
膜は１０−１００ｎｍ、好ましくは３０ｎｍの膜厚にお
いて堆積される。スパッタリングにはＣｏターゲットが
使用され、スパッタリングのときのＤＣパワーは１Ｋ
Ｗ、Ａｒのガス圧力は０．５Ｐａ、基板温度は室温にそ
れぞれ設定される。スパッタリングのときのガス雰囲気
であるＡｒのガス圧力を第１磁性層の場合より小さく調
整することにより、第２磁性層５の保磁力は１００Oe程
度に設定される。第２非磁性スペーサー層６は、第１非
磁性スペーサー層４と同様に形成される。即ち、第２磁
性層５となるＣｏ薄膜に引き続き、同一スパッタリング
・チャンバー中でＡｌ薄膜をスパッタリングし、その後
一旦基板をこのスパッタリング・チャンバーから取り出
し、約２日間の室内自然放置をすることによりＡｌ薄膜
の酸化処理を行い、第２非磁性スペーサー層６を形成す
る。

【００２７】（４）図９に示すように、第２非磁性スペ
ーサー層６の全表面上に、第３磁性層７を形成する。第
３磁性層７は、ＤＣマグネトロンスパッタリングにより
堆積したＮｉ₈₀Ｆｅ₂₀薄膜で形成され、このＮｉ₈₀Ｆｅ
₂₀薄膜は１０−１００ｎｍ、好ましくは３０ｎｍの膜厚
において堆積される。スパッタリングにはＮｉ₈₀Ｆｅ₂₀
ターゲットが使用され、スパッタリングのときのＤＣパ
ワーは１ＫＷ、Ａｒのガス圧力は０．５Ｐａ、基板温度
は室温にそれぞれ設定される。この条件でのスパッタリ
ングにより、第３磁性層７の保磁力は５０Oe程度に設定
される。

【００２８】（５）図１０に示すように、第３磁性層
７、第２非磁性スペーサー層６、第２磁性層５、第１非
磁性スペーサー層４、第１磁性層３の積層構造に対しパ
ターンニングをおこない、下部電極２上に第１磁性層
３、第１非磁性スペーサー層４、第２磁性層５、第２非
磁性スペーサー層６、第３磁性層７の各層が順次積層さ
れたメモリーセルを形成する。各層のパターンニング
は、たとえばフォトリソグラフィ技術で形成した所定の
エッチングマスクを使用し、Ａｒイオンミリング技術等
を用いておこなう。メモリーセルの平面形状は矩形で形
成され、メモリーセルのサイズはたとえば１辺が０．１
５−５μｍで形成される。なお、メモリーセルの平面形
状は多角形でも、また円形であってもよい。

【００２９】（６）図１１に示すように、メモリーセル
間に絶縁体９を埋設する。絶縁体９は、たとえばＣＶＤ
法により、メモリーセル間を埋め込むような膜厚の酸化
珪素（ＳｉＯ₂）膜を形成し、その後メモリーセル上の
不要な酸化珪素膜をＣＭＰ法等により取り除き、表面を
平坦化することにより形成する。

【００３０】（７）図１２に示すように、第３磁性層７
上および絶縁体９上の一部に上部電極８を形成する。こ
の上部電極８はワード線を兼ねている。上部電極８は、
たとえばスパッタリングでＣｒ、Ｃｕ、Ａｌ、Ａｕ等の
金属薄膜を第３磁性層７上および絶縁体９上に堆積し、
この金属薄膜をフォトリソグラフィー技術によりパター
ンニングすればよい。

【００３１】（８）図１３に示すように、上部電極８上
を覆うパッシベーション膜１０を全面に形成する。パッ
シベーション膜１０は、たとえば酸化珪素膜、ＰＳＧ
膜、ポリイミド系樹脂膜等で形成される。以上の各製造
工程が完了すると、本実施の形態に係る磁性メモリーが
完成する。

【００３２】本発明に係る磁性メモリーにおいては、メ
モリーセルに記録できる情報量をさらに増加するため
に、４層以上の多層構造の磁性層を有するメモリーセル
を構成してもよい。追加する磁性層として、たとえばＣ
ｏ−Ｃｒ系磁性層、Ｃｏ−Ｃｒ−Ｔａ系磁性層、Ｃｏ−
Ｃｒ−Ｔａ−Ｐｔ系磁性層がある。これらの磁性層を必
要に応じて所定の位置に積層すればよい。Ｃｏ−Ｃｒ系
磁性層は５００Oe程度、Ｃｏ−Ｃｒ−Ｔａ系磁性層は１
０００Oe程度、Ｃｏ−Ｃｒ−Ｔａ−Ｐｔ系磁性層は３０
００Oe程度の保磁力を得られる。

【００３３】（第２の実施の形態）図１４は、本発明の
第２の実施の形態に係る磁性メモリーのメモリーセルア
レイを示す回路図である。図１４の可変抵抗で示した部
分がメモリーセルに相当するが、メモリーセルが各行で
直列接続された構成である。図１５は、図１４に示した
メモリーセルアレイを構成するメモリーセルの概略縦断
面図である。非磁性基板１上に第１磁性層３、第１非磁
性スペーサー層４、第２磁性層５、第２非磁性スペーサ
ー層６、第３磁性層７が積層されている。第１磁性層
３、第２磁性層５、第３磁性層７のそれぞれの磁化容易
軸は膜面に平行方向になるように形成されている。第１
磁性層３の保磁力はたとえば３００Oe程度で、第２磁性
層５の保磁力はそれよりも弱い１００Oe程度である。さ
らに、第３磁性層７の保磁力は最も弱く５０Oe程度であ
る。情報記録用ワード線８は積層膜の上部（または下
部）に磁性層の磁化容易軸と直交するように配置されて
いる。第１電極１８および第２電極１９は、磁性層の磁
化容易軸と一致する方向において、積層膜（メモリーセ
ル）を挟み込むように形成されている。第１電極１８お
よび第２電極１９は１本のセンス線Ｓに直列的に接続さ
れており、第１電極１８と第２電極１９との間にメモリ
ーセル（可変抵抗）が付加される。

【００３４】図１６は、ワード線８に紙面の裏側に向け
て十分大きな電流Ｉ₁を流した状態である。ワード線８
から発生する磁界は紙面上で時計回りであり、第１磁性
層３、第２磁性層５、第３磁性層７の磁化の向きは全て
同じで左向きになる。第１磁性層３、第２磁性層５、第
３磁性層７の磁化の向きが全て平行であるためこの状態
における第１電極１８および第２電極１９との間の抵抗
は最も低い。

【００３５】図１７は、ワード線８に紙面の表側に向け
て図１６の状態よりも小さな所定の電流Ｉ₂を流した状
態である（Ｉ₁＞Ｉ₂）。ワード線８から発生する磁界は
紙面上で反時計回りになり、かつ、電流を調節すること
により保磁力の小さい第３磁性層７の磁化のみを反転し
ている。この時、第３磁性層７の磁化の向きが第１磁性
層３と第２磁性層５の磁化の向きと反平行になってい
る。磁化の向きが反平行になっていることからＧＭＲ効
果が生じ、第１電極１８と第２電極１９間の抵抗は図１
６の状態よりも高くなる。

【００３６】図１８は、ワード線８に紙面の表側に向け
て図１７の場合より高くかつ図１６よりも低い所定の電
流Ｉ₃を流した状態である。図１７と同様にワード線８
から発生する磁界は紙面上で反時計回りになり、かつ、
電流を調節することにより第３磁性層７の磁化、および
保磁力が第３磁性層７より大きく第１磁性層３より小さ
い第２磁性層４の磁化を反転している。この結果、第１
磁性層３の磁化の向きが第２磁性層５と第３磁性層７の
磁化の向きと反平行になっている。磁化の向きが反平行
になっていることからＧＭＲ効果が生じ、第１電極１８
および第２電極１９との間の抵抗は図１７の状態とは異
なる値を示す。

【００３７】以上のように、多層の磁性層の磁化の向き
を個々にコントロールすることにより最小抵抗値の場合
に比べて２０％以上大きな相当の抵抗値が得られる。よ
って、一つのメモリーセルに多値情報を記録することが
可能である。

【００３８】図１４に示すメモリーセルアレイを用いて
本発明の第２の実施の形態に係る磁性メモリーの動作を
説明する。図１４に示すように、可変抵抗で示したメモ
リーセルが各行（センス線）Ｓ１，Ｓ２，・・・、Ｓｍ
で直列接続され、かつこの各行に直交するようにワード
線Ｗ１，Ｗ２，・・・、Ｗｎが形成されている。図１４
においてメモリーセル１１にランダムアクセス記録を行
いたいときには、ワード線Ｗ１とセンス線Ｓ１に電流を
流してやる。磁化の向きが左向きか右向きかは、第１デ
コーダ回路ＤＥＣＹ１により記録ワード電流を図中下か
ら上向きに流すか、第２デコーダ回路ＤＥＣＹ２により
上から下向きに流すかによって決定される。他方、デコ
ーダ回路ＤＥＣＸからセンス線Ｓ１に流れる記録センス
電流は、記録ワード電流と異なり流れる方向は一方向で
よく、たとえば、その方向を記録センス磁界が上向きに
なるようにとる。メモリーセル１１には記録センス磁界
と記録ワード磁界が印加される。ワード線Ｗ１とセンス
線Ｓ１とによる合成磁場ベクトルの大きさが５０Oe、１
００Oe、３００Oeのいずれかになるようにワード線Ｗ１
とセンス線Ｓ１に流れる電流を調節する。この電流の調
節によって合成磁場ベクトルの大きさが５０Oeのときに
は図１７に示す磁化の向きが得られ、１００Oeのときに
は図１８に示す磁化の向きが得られ、３００Oeのときに
は図１６に示す磁化の向きが得られる。以上のように、
記録ワード電流の向きと合成磁場ベクトルの大きさとを
記録したい情報に応じて変えることで、メモリーセル１
１には図１６乃至図１８に示す３値信号の記録が可能で
ある。メモリーセル１１に記録された情報は抵抗の変化
として第１電極１８および第２電極１９で読み出され、
この読み出された情報はセンス線Ｓ１を通してセンスア
ンプ回路ＳＡにより読み出される。

【００３９】次に、磁性メモリーの製造方法を説明す
る。図１９乃至図２５は、磁性メモリーを各製造工程毎
に示す概略縦断図である。

【００４０】（１）図１９に示すように、非磁性基板１
の表面上の全面に、第１磁性層３、第１非磁性スペーサ
ー層４のそれぞれを順次形成する。非磁性基板１にはた
とえばソーダライムガラスが使用される。第１磁性層３
はＣｏ薄膜で形成され、第１非磁性スペーサー層４はＣ
ｕ薄膜で形成される。第１磁性層３は、第１の実施の形
態の製造方法で説明した条件と同一条件で形成される。
即ち、同一のスパッタリング・チャンバー中で、第１磁
性層３となるＣｏ薄膜に引き続きＣｕ薄膜をスパッタリ
ングする。第１非磁性スペーサー層４となるＣｕ薄膜の
スパッタリングは、ＤＣマグネトロンスパッタリングを
用い、１−１０ｎｍの厚さ、好ましくは３ｎｍの膜厚と
なるように堆積すればよい。このＤＣマグネトロンスパ
ッタリングは、Ｃｕターゲットを使用して、ＤＣパワー
０．３ｋＷ、Ａｒのガス圧力０．５Ｐａで、行えばよ
い。

【００４１】（２）更に、引き続き、同一のスパッタリ
ング・チャンバー中で、図２０に示すように、第１非磁
性スペーサー層４の全表面上に、第２磁性層５、第２非
磁性スペーサー層６のそれぞれを連続的に形成する。第
２磁性層５はＣｏ薄膜で形成され、第２非磁性スペーサ
ー層６はＣｕ薄膜で形成される。第２磁性層５は、第１
の実施の形態の製造方法で説明した条件と同一条件で形
成される。即ち、スパッタリングのときのＡｒのガス圧
力を第１磁性層の場合より小さく調整することにより、
第２磁性層５の保磁力は第１磁性層３より小さく設定さ
れる。第２非磁性スペーサー層６のＣｕ薄膜のスパッタ
リングは、第１非磁性スペーサー層４となるＣｕ薄膜の
スパッタリングと同一の条件でよい。つまり、ＤＣマグ
ネトロンスパッタリングを用い、１−１０ｎｍの厚さ、
好ましくは３ｎｍの膜厚となるように堆積すればよい。

【００４２】（３）更に、引き続き、同一のスパッタリ
ング・チャンバー中で、図２１に示すように、第２非磁
性スペーサー層６の全表面上に、第３磁性層７を形成す
る。第３磁性層７は、Ｎｉ₈₀Ｆｅ₂₀薄膜で形成され、第
１の実施の形態の製造方法で説明した条件と同一条件で
形成される。第３磁性層７の保磁力は第２磁性層５より
小さく設定される。

【００４３】（４）図２２に示すように、第３磁性層
７、第２非磁性スペーサー層６、第２磁性層５、第１非
磁性スペーサー層４、第１磁性層３からなる積層構造に
Ｕ溝を形成し、メモリーセルのパターンニングをおこな
う。この結果、第１磁性層３、第１非磁性スペーサー層
４、第２磁性層５、第２非磁性スペーサー層６、第３磁
性層７の各層が順次積層された領域が島状に残り、メモ
リーセルが形成される。各層のエッチングは、たとえば
フォトリソグラフィ技術で形成したフォトレジスト膜な
どの所定のエッチングマスクを使用し、Ａｒイオンミリ
ング技術でおこなう。

【００４４】（５）図２３に示すように、メモリーセル
間の溝内部に埋設される第１電極１８および第２電極１
９を形成する。第１電極１８および第２電極１９は、メ
モリーセル相互間の溝の内部に、この溝を埋め込むよう
な膜厚で、Ｗ膜等の高導電性の材料を、たとえば選択Ｃ
ＶＤ法により形成し、その後メモリーセル上の不要な高
導電性の材料の膜をＣＭＰ法等により取り除き表面を平
坦化することにより形成する。

【００４５】（６）図２４に示すように、第３磁性層７
上、第１電極１８および第２電極１９上を覆う全面に絶
縁膜９Ａを形成する。絶縁膜９ＡはたとえばＣＶＤ法で
堆積された酸化珪素膜で形成され、この酸化珪素膜は３
００−４００ｎｍの膜厚で形成される。

【００４６】（７）図２５に示すように、絶縁膜９Ａ上
にワード線（および上部電極）８を形成する。このワー
ド線８は、たとえばスパッタリングでＣｒ、Ｃｕ、Ａ
ｌ、Ａｕ等の金属薄膜を堆積し、その後金属薄膜をパタ
ーンニングして形成する。

【００４７】（８）図示しないが、第１の実施の形態の
製造方法と同様に、ワード線８上を覆うパッシベーショ
ン膜を全面に形成する。以上の各製造工程が完了する
と、第２の実施の形態に係る磁性メモリーが完成する。

【００４８】（第３の実施の形態）図２６は、本発明の
第３の実施の形態に係る磁性メモリーのメモリーセルア
レイを示す回路図である。図２６の可変抵抗で示した部
分がメモリーセルに相当する。図２７は、本発明の第３
の実施の形態に係る磁性メモリーの一部断面斜視図であ
る。さらに、図２８は、この磁性メモリーのメモリーセ
ルの概略縦断面図である。図２８に示すように、本発明
の第３の実施の形態に係る磁性メモリーのメモリーセル
は、非磁性基板１上に第１磁性層３、第１非磁性スペー
サー層４、第２磁性層５、第２非磁性スペーサー層６、
第３磁性層７が積層されている。第１磁性層３、第２磁
性層５、第３磁性層７のそれぞれの磁化容易軸は膜面に
平行方向になるように形成されている。第１磁性層３の
保磁力はたとえば３００Oe程度で、第２磁性層５の保磁
力はそれよりも弱い１００Oe程度である。さらに、第３
磁性層７の保磁力は最も弱く５０Oe程度である。情報記
録用ワード線８は積層膜の上部（または下部）に磁性層
の磁化容易軸と直交するように配置されている。第１電
極１８および第２電極１９は、磁性層の磁化容易軸と一
致する方向において、積層膜（メモリーセル）を挟み込
むように形成されている。ここまでのメモリーセルの構
造は、基本的には前述の図１５に示す第２の実施の形態
に係るメモリーセルの構造と同一である。

【００４９】本実施の形態に係る磁性メモリーにおいて
は、図２７に示すように、メモリーセルを挟んで磁性層
の磁化容易軸と平行に延在する一対のセンス線Ｓを備え
ており、一対のセンス線Ｓの一方には第１電極１８が電
気的に接続され、他方には第２電極１９が電気的に接続
されている。一方のセンス線Ｓおよび第１電極１８が作
り出す平面形状は櫛形で、同様に他方のセンス線Ｓおよ
び第２電極１９が作り出す平面形状も櫛形になり、それ
ぞれが噛み合うような平面形状で構成されている。一対
のセンス線Ｓは、第１電極１８と第２電極１９との間に
配置されたメモリーセルの可変抵抗値を検出するように
なっている。メモリーセルを介在せずに直接隣接する第
１電極１８と第２電極１９との間には双方の間を電気的
に分離する絶縁体９が形成されている。絶縁体９にはた
とえば電極間に埋設された酸化珪素膜が使用される。

【００５０】図２６に示す磁性メモリーのメモリーセル
アレイの回路図を用いて、本発明の第３の実施の形態に
係る磁性メモリーを説明する。本発明の第３の実施の形
態に係る磁性メモリーは、一対のセンス線からなるセン
ス線ペアＳ１，Ｓ２，・・・、Ｓｍが複数本配列され、
このセンス線ペアＳ１，Ｓ２，・・・、Ｓｍに直交する
ようにワード線Ｗ１，Ｗ２，・・・、Ｗｎが形成されて
いる。まず最初に、すべてのメモリセルが最も抵抗の高
い状態となるように電流を調整して、リフレッシュす
る。図２６においてメモリーセル１１にランダムアクセ
ス記録を行いたいときには、ワード線Ｗ１とセンス線ペ
アＳ１の一方に電流を流してやる。磁化の向きが左向き
か右向きかは、第１デコーダ回路ＤＥＣＹ１により記録
ワード電流を図中下から上向きに流すか、第２デコーダ
回路ＤＥＣＹ２により上から下向きに流すかによって決
定される。他方、デコーダ回路ＤＥＣＸからセンス線ペ
アＳ１の一方に流れる記録センス電流は、記録ワード電
流と異なり流れる方向は一方向でよく、たとえば、その
方向を記録センス磁界が上向きになるようにとる。メモ
リーセル１１には記録センス磁界と記録ワード磁界が印
加される。ワード線Ｗ１とセンス線Ｓ１とによる合成磁
場ベクトルの大きさが５０Oe、１００Oe、３００Oeのい
ずれかになるようにワード線Ｗ１とセンス線Ｓ１に流れ
る電流を調節する。この電流の調節によって合成磁場ベ
クトルの大きさが５０Oeのとき、１００Oeのとき、３０
０Oeのときのそれぞれで得られる磁化の向きが相違す
る。以上のように、記録ワード電流の向きと合成磁場ベ
クトルの大きさとを記録したい情報に応じて変えること
で、メモリーセル１１には３値信号の記録が可能であ
る。メモリーセル１１に記録された情報は抵抗の変化と
してセンス線ペアＳ１で読み出され、この読み出された
情報はセンス線ペアＳ１を通してセンスアンプ回路ＳＡ
により読み出される。

【００５１】以上のように、センス線ペアＳ１，Ｓ２，
・・・、Ｓｍに電気的に並列にメモリーセルを接続する
ことにより、センス線ペアＳ１，Ｓ２，・・・、Ｓｍに
接続されるメモリーセル数が増加してもセンス線ペアＳ
１，Ｓ２，・・・、Ｓｍの全抵抗の増加が防止できる。
よって、センス線ペアＳ１，Ｓ２，・・・、Ｓｍに接続
されるメモリーセル数を増加できるので、磁性メモリー
の高集積化、大容量化が可能になる。さらに、全抵抗に
対するひとつのメモリーセルの抵抗変化率が充分に確保
できるので、メモリーセルに記録された情報の検出感度
を高めることが可能になる。

【００５２】（第４の実施の形態）図２９は、本発明の
第４の実施の形態に係る磁性メモリーのメモリーセルの
概略縦断面図である。非磁性基板１上に第１磁性層３、
第１非磁性スペーサー層４、第２磁性層５、第２非磁性
スペーサー層６、第３磁性層７が積層されている。第１
磁性層３、第２磁性層５、第３磁性層７のそれぞれの磁
化容易軸は膜面に平行方向になるように形成されてい
る。第１磁性層３の保磁力はたとえば３００Oe程度で、
第２磁性層５の保磁力はそれよりも弱い１００Oe程度で
ある。さらに、第３磁性層７の保磁力は最も弱く５０Oe
程度である。

【００５３】ここで、第１非磁性スペーサー層４、第２
非磁性スペーサー層６はそれぞれ導体で形成される。本
実施の形態に係る磁性メモリーにおいて、第１非磁性ス
ペーサー層４、第２非磁性スペーサー層６のそれぞれは
ＤＣマグネトロンスパッタリングにより堆積したＣｕ薄
膜で形成され、このＣｕ薄膜は１０−３０ｎｍ、好まし
くは１０ｎｍの膜厚において堆積される。スパッタリン
グにはＣｕターゲットが使用され、スパッタリングのと
きのＤＣパワーは０．３ＫＷ、ガス雰囲気として不活性
ガスであるＡｒのガス圧力は０．５Ｐａ、基板温度は室
温にそれぞれ設定される。

【００５４】本実施の形態に係る磁性メモリーのメモリ
ーセルアレイの回路構造は前述の図１４に示す第２の実
施の形態に係る磁性メモリーのメモリーセルアレイの回
路構造と同一であり、情報記録用ワード線８は積層膜の
上部、具体的には第３磁性層７の表面上に磁性層の磁化
容易軸と直交するように配置されている。第１電極１８
および第２電極１９は、磁性層の磁化容易軸と一致する
方向において、積層膜（メモリーセル）を挟み込むよう
に形成されている。第１電極１８および第２電極１９は
１本のセンス線Ｓに直列的に接続されており（図１４参
照）、第１電極１８と第２電極１９との間にメモリーセ
ルの可変抵抗が付加される。図２９に示すように、メモ
リーセルにおいては、第１電極１８と第２電極１９との
間において、第３磁性層７、第２非磁性スペーサー層
６、第２磁性層５、第１非磁性スペーサ層４、第１磁性
層３のそれぞれを通過し、再び第１磁性層３、第１非磁
性スペーサ層４、第２磁性層５、第２非磁性スペーサー
層６、第３磁性層７に至る電流パスの抵抗変化が、記録
された情報として読み出される。ワード線８と第１電極
１８、第２電極１９および図示しないセンス線Ｓとの間
はたとえば酸化珪素膜からなる絶縁膜９Ａによって電気
的に分離されている。

【００５５】以上のように、メモリーセルの抵抗変化を
第１磁性層３、第２磁性層５、第３磁性層７の各磁性層
の膜面に対して垂直方向に流れ帰還する電流パスの抵抗
変化とすることにより、第１磁性層３から第３磁性層７
までのすべての積層膜はメモリーセル毎にパターンニン
グする必要がなくなる。よって、磁性メモリーの構造が
シンプルになり、その製造が容易になる。

【００５６】さらに、本実施の形態に係る磁性メモリー
セルは、前述の図２６乃至図２８に示す第３の実施の形
態に係る磁性メモリーセルにも適用できる。すなわち、
一対のセンス線Ｓを具備し、図２９に示す第１電極１８
は一対のセンス線Ｓの一方に一体に形成され、第２電極
１９は一対のセンス線Ｓの他方に一体に形成される。

【００５７】さらに、本実施の形態に係る磁性メモリー
セルは、ワード線８を第１磁性層３の下に形成すること
もできる。この場合には、第１磁性層３、第３磁性層７
のそれぞれの保磁力を入れ換える必要がある。

【００５８】さらに、本実施の形態に係る磁性メモリー
セルは、第１電極１８および第２電極１９（およびセン
ス線Ｓ）を第１磁性層３の下に形成することもできる。

【００５９】

【発明の効果】本発明によれば、一つのメモリーセルに
多値の情報を記憶できるので、極めて大容量な記憶装置
が実現できる。

【００６０】さらに本発明によれば、従来技術に対して
Ｓ／Ｎ比を４倍程度改善できる記憶装置が実現できる。

【図面の簡単な説明】

【図１】 本発明の第１の実施の形態に係る磁性メモ
リのメモリーセルアレイの回路図である。

【図２】 本発明の第１の実施の形態に係る磁性メモ
リのメモリーセルの概略縦断面図である。

【図３】 本発明の第１の実施の形態に係る磁性メモ
リのメモリーセルの低抵抗状態の概略縦断面図である。

【図４】 本発明の第１の実施の形態に係る磁性メモ
リのメモリーセルの高抵抗状態の概略縦断面図である。

【図５】 本発明の第１の実施の形態に係る磁性メモ
リのメモリーセルの他の高抵抗状態の概略縦断面図であ
る。

【図６】 本発明の第１の実施の形態に係る磁性メモ
リの製造方法を説明する第１製造工程におけるメモリー
セルの概略縦断面図である。

【図７】 本発明の第１の実施の形態に係る磁性メモ
リの第２製造工程におけるメモリーセルの概略縦断面図
である。

【図８】 本発明の第１の実施の形態に係る磁性メモ
リの第３製造工程におけるメモリーセルの概略縦断面図
である。

【図９】 本発明の第１の実施の形態に係る磁性メモ
リの第４製造工程におけるメモリーセルの概略縦断面図
である。

【図１０】 本発明の第１の実施の形態に係る磁性メ
モリの第５製造工程におけるメモリーセルの概略縦断面
図である。

【図１１】 本発明の第１の実施の形態に係る磁性メ
モリの第６製造工程におけるメモリーセルの概略縦断面
図である。

【図１２】 本発明の第１の実施の形態に係る磁性メ
モリの第７製造工程におけるメモリーセルの概略縦断面
図である。

【図１３】 本発明の第１の実施の形態に係る磁性メ
モリの第８製造工程におけるメモリーセルの概略縦断面
図である。

【図１４】 本発明の第２の実施の形態に係る磁性メ
モリのメモリーセルアレイの回路図である。

【図１５】 本発明の第２の実施の形態に係る磁性メ
モリのメモリーセルの概略縦断面図である。

【図１６】 本発明の第２の実施の形態に係る磁性メ
モリのメモリーセルの低抵抗状態の概略縦断面図であ
る。

【図１７】 本発明の第２の実施の形態に係る磁性メ
モリのメモリーセルの高抵抗状態の概略縦断面図であ
る。

【図１８】 本発明の第２の実施の形態に係る磁性メ
モリのメモリーセルの他の高抵抗状態の概略縦断面図で
ある。

【図１９】 本発明の第２の実施の形態に係る磁性メ
モリの製造方法を説明する第１製造工程におけるメモリ
ーセルの概略縦断面図である。

【図２０】 本発明の第２の実施の形態に係る磁性メ
モリの第２製造工程におけるメモリーセルの概略縦断面
図である。

【図２１】 本発明の第２の実施の形態に係る磁性メ
モリの第３製造工程におけるメモリーセルの概略縦断面
図である。

【図２２】 本発明の第２の実施の形態に係る磁性メ
モリの第４製造工程におけるメモリーセルの概略縦断面
図である。

【図２３】 本発明の第２の実施の形態に係る磁性メ
モリの第５製造工程におけるメモリーセルの概略縦断面
図である。

【図２４】 本発明の第２の実施の形態に係る磁性メ
モリの第６製造工程におけるメモリーセルの概略縦断面
図である。

【図２５】 本発明の第２の実施の形態に係る磁性メ
モリの第７製造工程におけるメモリーセルの概略縦断面
図である。

【図２６】 本発明の第３の実施の形態に係る磁性メ
モリのメモリーセルアレイの回路図である。

【図２７】 本発明の第３の実施の形態に係る磁性メ
モリのメモリーセルの一部断面斜視図である。

【図２８】 本発明の第３の実施の形態に係る磁性メ
モリのメモリーセルの概略縦断面図である。

【図２９】 本発明の第４の実施の形態に係る磁性メ
モリのメモリーセルの概略縦断面図である。

【図３０】 従来の磁性メモリーのメモリーセルの構
造を示す断面図である。

【図３１】 従来の磁性メモリーの平面図である。

【符号の説明】

１ 非磁性基板 ２ 下部電極 ３ 第１磁性層 ４ 第１非磁性スペーサー層 ５ 第２磁性層 ６ 第２非磁性スペーサー層 ７ 第３磁性層 ８ 上部電極、ワード線 １８、１９ 電極 Ｗ１，Ｗ２，・・・、Ｗｎ ワード線 Ｓ１，Ｓ２，・・・、Ｓｍ センス線

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第１磁性層と、 該第１磁性層の上部の第１非磁性スペーサー層と、 該第１非磁性スペーサー層の上部の第２磁性層と、 該第２磁性層の上部の第２非磁性スペーサー層と、 該第２非磁性スペーサー層の上部の第３磁性層とを少な
   くとも有するメモリーセルを複数個具備し、 前記第１乃至第３磁性層のそれぞれの磁化の状態によ
   り、前記メモリーセルのそれぞれに多値の情報を記憶す
   る磁性メモリー。
2. 【請求項２】 前記各メモリーセルの前記第１乃至第３
   磁性層の膜面に対して垂直方向の抵抗値の変化により多
   値の情報を記憶する請求項１記載の磁性メモリー。
3. 【請求項３】 前記各メモリーセルの前記第１乃至第３
   磁性層の膜面に対して平行方向の抵抗値の変化により多
   値の情報を記憶する請求項１記載の磁性メモリー。