KR100521825B1 - 자기 기억 장치 및 그 제조 방법 - Google Patents

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Abstract

1 비트당 4치 이상의 데이터를 기억하는 것이 가능하도록 하는 것을 목적으로 한다. 자기 기억 장치에 있어서, 1 셀에 복수의 자화 용이축의 방향이 상호 다른 방향을 향하여 적층되고, 적어도 2치의 저항값을 각각 갖는 복수의 자기 저항 효과 소자와, 상기 복수의 자기 저항 효과 소자를 사이에 두고, 상호 다른 방향으로 연장되는 제1 및 제2 배선을 포함한다.

Description

자기 기억 장치 및 그 제조 방법{MAGNETIC MEMORY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은, 자기 기억 장치 및 그 제조 방법에 관한 것으로, 특히 1 비트마다 전류 자계에 의해 기입을 행하고, 셀의 자화의 상태에 의한 저항 변화에 의해서 "1", "0"의 정보를 판독하는 자기 기억 장치 및 그 제조 방법에 관한 것이다.
최근, 기억 소자로서 터널 자기 저항 효과(TMR : Tunneling Magneto Resistive)를 이용한 MRAM(Magnetic Random Access Memory)이 제안되고 있다. 이 MRAM은, 불휘발성, 고집적성, 고신뢰성, 고속 동작을 겸비한 메모리 디바이스로 발전하여, 포텐셜을 포함하는 디바이스로서, 최근 급격히 기대가 높아지고 있다.
도 26은, 종래 기술에 따른 MRAM의 일부의 단면도를 도시한다. 도 26에 도시한 바와 같이, 제1 배선(13)과 제2 배선(23)이 상호 직교하도록 배치되고, 이들 제1 배선(13) 및 제2 배선(23)의 크로스 포인트부에 TMR 소자(16)가 배치되어 있다. 이 TMR 소자(16)는 상부 전극(표시하지 않음)을 개재하여 제2 배선(23)에 접속되고, 하부 전극(55) 및 컨택트(54)를 개재하여 MOS 트랜지스터(53)의 소스/드레인 확산층(52)에 접속되어 있다. 그리고, 이 MOS 트랜지스터(53)의 게이트 전극(51)이 판독 배선으로 되어 있다.
여기서, TMR 소자(16)는 하부 전극(55)에 접속되는 강자성층의 자화 고착층(31)과, 상부 전극을 개재하여 제2 배선(23)에 접속되는 강자성층의 자기 기록층(33)과, 이들 자화 고착층(31)과 자기 기록층(33) 사이에 협지된 비자성층의 터널 접합층(32)으로 구성된다.
이러한 MRAM에서는, 이하와 같이 데이터의 기입 및 판독이 행해진다.
우선, 임의의 선택 셀에 데이터를 기입하는 경우, 자기 기록층(33)의 자화 방향을 반전시킴으로써, TMR 소자(16)에 "1", "0" 데이터 중 어느 하나의 상태가 선택 셀에 기입된다. 그 결과, 자기 기록층(33)의 자화 방향이 자화 고착층(31)의 자화 방향과 동일하게 되었을 때에 터널 접합층(32)의 저항은 가장 낮게 되고, 반대로 양자의 자화 방향이 반대로 되었을 때에 터널 접합층(32)의 저항은 가장 높아진다. 그래서, TMR 소자(16)를 외측에서 협지하는 상부 전극 및 하부 전극(55)을 개재하여 상하로 배치되는 2개의 배선(23, 13)으로부터 TMR 소자(16)를 관통하는 방향으로 전류를 흘림으로써, 터널 접합층(32)의 저항의 변화를 판독한다. 이에 의해, "1", "0"의 기억 상태를 판정하는 것이 가능해지고, 정보가 판독된다.
이상과 같이, 종래 기술에 의한 MRAM에서는, 1 비트당 2치의 데이터를 기억하는 것은 가능하지만, 그 이상의 데이터를 기억할 수는 없었다.
본 발명의 제1 시점에 따른 자기 기억 장치는, 1셀에 복수의 자화 용이축의 방향이 상호 다른 방향을 향하여 적층되고, 적어도 2치의 저항값을 각각 갖는 복수의 자기 저항 효과 소자와, 상기 복수의 자기 저항 효과 소자를 사이에 두고, 상호 다른 방향으로 연장되는 제1 및 제2 배선(13, 23)을 구비한다.
본 발명의 제2 시점에 따른 자기 기억 장치의 제조 방법은, 제1 방향으로 연장되는 제1 배선(13)을 형성하는 단계와, 상기 제1 배선(13)의 상측에 복수의 자기 저항 효과 소자를 적층하는 단계-상기 복수의 자기 저항 효과 소자는 자화 고착층을 각각 구비하며, 상기 복수의 자기 저항 효과 소자는 2치의 저항값을 각각 가짐-와, 상기 복수의 자기 저항 효과 소자 상에 상기 제1 방향과 다른 제2 방향으로 연장되는 제2 배선(23)을 형성하는 단계와, 상기 복수의 자기 저항 효과 소자에 대하여 상호 다른 온도로 자장 중의 열 처리를 순서대로 행하고, 상기 복수의 자기 저항 효과 소자에서의 상기 자화 고착층의 자화 방향을 상호 다른 방향으로 고정하는 단계를 포함한다.
<실시예>
본 발명의 실시 형태에 따른 자기 기억 장치(MRAM : Magnetic Random Access Memory)는, 1 셀 내에 복수의 터널 자기 저항(TMR : Tunneling Magneto Resistive) 효과 소자를 구비하여, 1 비트당 4치 이상의 데이터를 기억하는 것이 가능한 것이다.
본 발명의 실시 형태를 이하에 도면을 참조하여 설명한다. 설명 시에, 전 도면에 걸쳐서, 공통되는 부분에는 공통되는 참조 부호를 붙인다.
[제1 실시 형태]
제1 실시 형태는, 스위칭 소자를 이용하지 않고, 1 셀에 2개의 TMR 소자를 용이축 방향이 중첩되지 않도록 적층한 예이다.
도 1은 본 발명의 제1 실시 형태에 따른 자기 기억 장치의 평면도를 도시한다. 도 2는 도 1의 II-II선을 따른 자기 기억 장치의 단면도를 도시한다. 도 3은 본 발명의 제1 실시 형태에 따른 자기 기억 장치의 사시도를 도시한다.
이하에, 본 발명의 제1 실시 형태에 따른 자기 기억 장치의 구조에 대하여 설명한다.
도 1 내지 도 3에 도시한 바와 같이, 제1 실시 형태에 따른 자기 기억 장치는, 상호 다른 방향으로 연장된 제1 및 제2 배선(13, 23)과, 이들 제1 및 제2 배선(13, 23) 사이에 협지된 제1 및 제2 TMR 소자(16, 21)로 구성된다. 그리고, 제1 및 제2 TMR 소자(16, 21)는 자화 용이축(16a, 21a)의 방향이 상호 다르게 배치된다. 또한, 제1 및 제2 TMR 소자(16, 21) 사이에는 TMR 소자(16, 21)의 패터닝 시에 스토퍼로서의 역할을 행하는 에칭 스토퍼층(비자성층)(18)이 형성되어 있어도 된다.
여기서, 제1 실시 형태에서는 제1 및 제2 배선(13, 23)은 직교하도록 배치되어, 대규모인 셀 어레이를 형성하는 데 적합한 구조로 되어 있다. 또한, 제1 TMR 소자(16)의 자화 용이축(16a)은 제1 배선(13)과 동일한 방향을 향하고, 제2 TMR 소자(21)의 자화 용이축(21a)은 제2 배선(23)과 동일한 방향을 향하고 있다. 따라서, 제1 TMR 소자(16)의 자화 용이축(16a)과 제2 TMR 소자(21)의 자화 용이축(21a)은 직교한다.
이상과 같이, 자화 용이축(16a, 21a)의 방향을 중첩되지 않도록 배치하여 적층된 TMR 소자(16, 21)는 자화의 방향이 고정된 자화 고착층(자성층(31))과, 터널 접합층(비자성층(32))과, 자화의 방향이 반전하는 자기 기록층(자성층(33))과의 3층으로 구성되어 있다. 여기서, 자화 고착층(31)과 자기 기록층(33)의 위치는 교체하여도 되며, TMR 소자(16, 21)는 1층의 터널 접합층(32)으로 이루어지는 1중 터널 접합 구조나, 2층의 터널 접합층(32)으로 이루어지는 2중 터널 접합 구조라도 된다. 이하, 1중 터널 접합 구조나 2중 터널 접합 구조의 TMR 소자(16, 21)의 예에 대하여 설명한다.
도 4a에 도시하는 1중 터널 접합 구조의 TMR 소자(16, 21)는 템플릿층(101), 초기 강자성층(102), 반강자성층(103), 기준 강자성층(104)이 순서대로 적층된 자화 고착층(31)과, 이 자화 고착층(31) 상에 형성된 터널 접합층(32)과, 이 터널 접합층(32) 상에 자유 강자성층(105), 접점층(106)이 순서대로 적층된 자기 기록층(33)으로 이루어진다.
도 4b에 도시하는 1중 터널 접합 구조의 TMR 소자(16, 21)는 템플릿층(101), 초기 강자성층(102), 반강자성층(103), 강자성층(104'), 비자성층(107), 강자성층(104")이 순서대로 적층된 자화 고착층(31)과, 이 자화 고착층(31) 상에 형성된 터널 접합층(32)과, 이 터널 접합층(32) 상에 강자성층(105'), 비자성층(107), 강자성층(105"), 접점층(106)이 순서대로 적층된 자기 기록층(33)으로 이루어진다.
또한, 도 4b에 도시하는 TMR 소자(16, 21)에서는, 자화 고착층(31) 내의 강자성층(104'), 비자성층(107), 강자성층(104")으로 이루어지는 3층 구조와, 자기 기록층(33) 내의 강자성층(105'), 비자성층(107), 강자성층(105")으로 이루어지는 3층 구조를 도입함으로써, 도 4a에 도시하는 TMR 소자(16, 21)보다도 강자성 내부의 자극의 발생을 억제하여, 보다 미세화에 적합한 셀 구조를 제공할 수 있다.
도 5a에 도시하는 2중 터널 접합 구조의 TMR 소자(16, 21)는 템플릿층(101), 초기 강자성층(102), 반강자성층(103), 기준 강자성층(104)이 순서대로 적층된 제1 자화 고착층(31a)과, 이 제1 자화 고착층(31a) 상에 형성된 제1 터널 접합층(32a)과, 이 제1 터널 접합층(32a) 상에 형성된 자기 기록층(33)과, 이 자기 기록층(33) 상에 형성된 제2 터널 접합층(32b)과, 이 제2 터널 접합층(32b) 상에 기준 강자성층(104), 반강자성층(103), 초기 강자성층(102), 접점층(106)이 순서대로 적층된 제2 자화 고착층(31b)으로 이루어진다.
도 5b에 도시하는 2중 터널 접합 구조의 TMR 소자(16, 21)는 템플릿층(101), 초기 강자성층(102), 반강자성층(103), 기준 강자성층(104)이 순서대로 적층되고 제1 자화 고착층(31a)과, 이 제1 자화 고착층(31a) 상에 형성된 제1 터널 접합층(32a)과, 이 제1 터널 접합층(32a) 상에 강자성층(33'), 비자성층(107), 강자성층(33")의 3층 구조에 의해서 순서대로 적층된 자기 기록층(33)과, 이 자기 기록층(33) 상에 형성된 제2 터널 접합층(32b)과, 이 제2 터널 접합층(32b) 상에 강자성층(104'), 비자성층(107), 강자성층(104"), 반강자성층(103), 초기 강자성층(102), 접점층(106)이 순서대로 적층된 제2 자화 고착층(31b)으로 이루어진다.
또한, 도 5b에 도시하는 TMR 소자(16, 21)에서는 자기 기록층(33)을 구성하는 강자성층(33'), 비자성층(107), 강자성층(33")의 3층 구조와, 제2 자화 고착층(31b) 내의 강자성층(104'), 비자성층(107), 강자성층(104")으로 이루어지는 3층 구조를 도입함으로써, 도 5a에 도시하는 TMR 소자(16, 21)보다도 강자성 내부의 자극의 발생을 억제하여, 보다 미세화에 적합한 셀 구조를 제공할 수 있다.
이러한 2중 터널 접합 구조의 TMR 소자(16, 21)는 1중 터널 접합 구조의 TMR 소자(16, 21)보다도, 동일한 외부 바이어스를 인가했을 때의 MR(Magneto Resistive)비("1" 상태, "0" 상태의 저항의 변화율)의 열화가 적어, 보다 높은 바이어스로 동작할 수 있다. 즉, 2중 터널 접합 구조는 셀 내의 정보를 판독할 때에 유리해진다.
이러한 1중 터널 접합 구조 또는 2중 터널 접합 구조의 TMR 소자(16, 21)는, 예를 들면 이하의 재료를 이용하여 형성된다.
자화 고착층(31, 31a, 31b) 및 자기 기록층(33)의 재료로는, 예를 들면 Fe, Co, Ni 또는 이들의 합금, 스핀 분극율이 큰 마그네타이트, CrO2, RXMnO3-y(R; 희토류, X; Ca, Ba, Sr) 등의 산화물 외에, NiMnSb, PtMnSb 등의 호이슬러 합금 등을 이용하는 것이 바람직하다. 또한, 이들 자성체에는 강자성을 잃어버리지 않는 한, Ag, Cu, Au, Al, Mg, Si, Bi, Ta, B, C, O, N, Pd, Pt, Zr, Ir, W, Mo, Nb 등의 비자성 원소가 다소 포함되어 있어도 된다.
자화 고착층(31, 31a, 31b)의 일부를 구성하는 반강자성층(103)의 재료로는 Fe-Mn, Pt-Mn, Pt-Cr-Mn, Ni-Mn, Ir-Mn, NiO, Fe2O3 등을 이용하는 것이 바람직하다.
터널 접합층(32, 32a, 32b)의 재료로는, Al2O3, SiO2, MgO, AlN, Bi2 O3, MgF2, CaF2, SrTiO2, AlLaO3 등의 여러가지 유전체를 사용할 수 있다. 이들의 유전체에는, 산소, 질소, 불소 결손이 존재하고 있어도 된다.
이상과 같이, 제1 및 제2 TMR 소자(16, 21)는 1중 터널 접합 구조 및 2중 터널 접합 구조 중 어느 하나의 구조라도 되고, 상술하는 재료이면 어떠한 재료를 이용하여 형성해도 된다. 그러나, 1비트당 4치의 데이터를 기억하는 MRAM을 실현하기 위해서는, 제1 및 제2 TMR 소자(16, 21)에서의 "1", "0" 상태의 저항 변화량 ΔR1, ΔR2을 다른 값으로 할 필요가 있다.
그래서, 저항 변화량 ΔR1, ΔR2를 다른 값으로 하기 위해서는, 다음과 같은 TMR 소자(16, 21)를 형성하면 된다.
예를 들면, 제1 TMR 소자(16)의 터널 접합층(32)과 제2 TMR 소자(21)의 터널 접합층(32)을 다른 막 두께로 하면 된다. 또한, 제1 TMR 소자(16)의 자기 기록층(33)과 제2 TMR 소자(21)의 자기 기록층(33)을 다른 막 두께로 해도 된다. 또한, 제1 TMR 소자(16)의 자화 고착층(31)과 제2 TMR 소자(21)의 자화 고착층(31)을 다른 막 두께로 해도 된다. 이들의 경우, 제1 및 제2 TMR 소자(16, 21)에서는, 터널 접합층(32), 자기 기록층(33), 자화 고착층(31)의 각각의 막 두께의 차이에 비례하여, MR비에 차이를 갖게 할 수 있다.
또한, 제1 TMR 소자(16)와 제2 TMR 소자(21)를 다른 재료로 형성함으로써, MR비를 다른 값으로 해도 된다. 예를 들면, 자화 고착층(31)에 Co9-Fe(반강자성층은 예를 들면 Pt-Mn)를 이용한 경우, 다음과 같은 자기 기록층(33)의 재료에 의해서 MR비를 바꿀 수 있다. 즉, 자기 기록층(33)의 재료가 Co-Fe인 경우, MR비는∼50%가 되고, Co-Fe-Ni인 경우, MR비는 40∼45%가 되고, Ni-Fe인 경우에는 MR비는∼35%가 된다.
또한, 제1 TMR 소자(16)와 제2 TMR 소자(21)를 다른 크기로 해도 된다.
또한, 제1 및 제2 TMR 소자(16, 21) 중, 한쪽을 1중 터널 접합 구조로 하고, 다른 쪽을 2중 터널 접합 구조로 해도 된다. 이에 의해, 제1 및 제2 TMR 소자(16, 21)의 MR비를 각각 다른 값으로 할 수 있다.
도 6 내지 도 10은 본 발명의 제1 실시 형태에 따른 자기 기억 장치의 제조 공정의 단면도를 도시한다. 이하에, 제1 실시 형태에 따른 자기 기억 장치의 제조 방법에 대하여 설명한다.
우선, 도 6에 도시한 바와 같이, 반도체 기판(11) 상에 제1 배선(13)이 절연막(12) 등을 개재하여 형성되고, 이 제1 배선(13) 상에 제1 TMR 재료층(14)이 형성된다. 이 제1 TMR 재료층(14)은, 예를 들면 1중 터널 접합 구조인 경우, 자화 고착층(31)과 터널 접합층(32)과 자기 기록층(33)의 3층으로 이루어진다. 다음에, 제1 TMR 재료층(14) 상에, 예를 들면 DLC(Diamond Like Carbon)막으로 이루어지는 하드 마스크(15)가 형성되어 패터닝된다. 이 패터닝된 하드 마스크(15)를 이용하여, RIE(Reactive Ion Etching) 또는 이온 밀링에 의해, 제1 TMR 재료층(14)이 선택적으로 제거되고, 제1 TMR 소자(16)가 형성된다. 그 후, 패터닝된 하드 마스크(15)가 제거된다.
다음에, 도 7에 도시한 바와 같이, 제1 TMR 소자(16) 및 제1 배선(13) 상에 절연막(17)이 형성되고, 이 절연막(17)으로 제1 TMR 소자(16)의 주변부가 매립된다. 다음에, 제1 TMR 소자(16)의 표면이 노출될 때까지, 절연막(17)의 표면이 평탄화된다. 그리고, 예를 들면 스퍼터법을 이용하여, 절연막 및 제1 TMR 소자(16) 상에, 비자성층으로 이루어지는 에칭 스토퍼층(18)이 형성된다. 다음에, 이 에칭 스토퍼층(18) 상에 제2 TMR 재료층(19)이 형성된다. 이 제2 TMR 재료층(19)은, 예를 들면 1중 터널 접합 구조인 경우, 제1 TMR 재료층(14)과 같이, 자화 고착층(31)과 터널 접합층(32)과 자기 기록층(33)의 3층으로 이루어진다. 그리고, 제2 TMR 재료층(19)을 제1 TMR 재료층(14)과는 다른 재료로 형성하는 것이 바람직하고, 제2 TMR 재료층(19)의 터널 접합층(32)을 제1 TMR 재료층(14)의 터널 접합층(32)과는 다른 막 두께로 해도 된다. 다음에, 제2 TMR 재료층(19) 상에, 예를 들면 DLC 막으로 이루어지는 하드 마스크(20)가 형성된다.
다음에, 도 8에 도시한 바와 같이, 리소그래피 및 에칭에 의해, 하드 마스크(20)가 패터닝된다. 이 패터닝된 하드 마스크(20)를 이용하여, 에칭 스토퍼층(18)을 스토퍼로 하여, RIE 또는 이온 밀링에 의해 제2 TMR 재료층(19)이 선택적으로 제거되고, 제2 TMR 소자(21)가 형성된다. 그 후, 패터닝된 하드 마스크(20)가 제거된다.
다음에, 도 9에 도시한 바와 같이, 리소그래피 및 에칭에 의해, 에칭 스토퍼층(18)이 패터닝된다. 여기서, 에칭 스토퍼층(18)은, 예를 들면 제1 및 제2 TMR 소자(16, 21)보다도 큰 면적을 남기도록 패터닝된다. 다음에, 절연막(17), 에칭 스토퍼층(18) 및 제2 TMR 소자(21) 상에 절연막(22)이 형성되고, 이 절연막(22)은 제2 TMR 소자(21)의 표면이 노출될 때까지 평탄화된다.
다음에, 도 10에 도시한 바와 같이, 제2 TMR 소자(21) 및 절연막(22) 상에 제2 배선(23)이 형성된다. 다음에, 제2 배선(23) 및 절연막(22) 상에 절연막(24)이 형성되고, 이 절연막(24)으로 제2 배선(23)의 주변부가 매립된다. 그 후, 제2 배선(23)의 표면이 노출될 때까지 절연막(24)의 표면이 평탄화된다.
다음에, 제1 및 제2 TMR 소자(16, 21)의 자화 고착층(31)의 자화 방향을 일정하게 하기 위해서, 진공 중에서 수천 Oe(에르스테드) 정도의 자장을 인가하여, 수백도 정도에서 어닐링을 행한다. 여기서, 2개의 TMR 소자(16, 21)의 자화 고착층(31)의 자화의 방향을 상호 다른 방향으로 고정하기 위해서, 다음과 같이 어닐링을 행한다. 상술한 바와 같이, 제1 TMR 소자(16)와 제2 TMR 소자(21)는 다른 재료로 형성해 둔다. 그리고, 우선, 고온에서 자화 방향을 일정하게 할 수 있는 제1 TMR 소자(16)에, 제1 방향의 자장을 인가하여, 고온에서의 어닐링을 행함으로써, 제1 TMR 소자(16)의 자화 방향을 고정한다. 계속해서, 저온이 아니면 자화 방향을 일정하게 할 수 없는 제2 TMR 소자(21)에, 제2 방향의 자장을 인가하여 저온에서의 어닐링을 행함으로써, 제2 TMR 소자(21)의 자화 방향을 고정한다.
이와 같이, 제1 및 제2 TMR 소자(16, 21)의 자화 고착층(31)의 자화 방향을 다른 방향으로 고정하는 구체적인 방법은 다음과 같이 된다.
자화 고착층(31)에 이용하는 반강자성층의 재료에 의해서, 블로킹 온도는 다르다. 예를 들면, 반강자성층의 재료가 Ni-Mn인 경우에는 430℃, Pt-Mn인 경우에는 350℃, Ir-Mn인 경우에는 260℃, Fe-Mn인 경우에는 150℃가 된다. 그래서, 이러한 블로킹 온도의 차이를 이용하여, 제1 및 제2 TMR 소자(16, 21)의 자화 고착층(31)의 자화 방향을 다른 방향으로 고정한다.
우선, 제1 자기 터널 접합(제1 TMR 소자(16))을 형성한다. 구체적으로는, 반강자성층에 Pt-Mn을 이용한 자화 고착층(31)-터널 접합층(32)-자기 기록층(33)으로 이루어지는 제1 적층막을, 제1 배선(13) 상에 퇴적한다. 그리고, 이온 밀링법을 이용하여, 자화 용이축의 원하는 자화 방향으로 길어지도록, 제1 적층막을 가공한다. 다음에, 예를 들면 RF 스퍼터법을 이용하여, 전면에 층간 절연막으로서 SiOx막을 퇴적한다. 그리고, 이 SiOx막을 평탄화하여, 제1 자기 터널 접합의 상면부를 노출시킨다.
다음에, 제2 자기 터널 접합(제2 TMR 소자(21))을 형성한다. 구체적으로는, 반강자성층에 Ir-Mn을 이용한 자화 고착층(31)-터널 접합층(32)-자기 기록층(33)으로 이루어지는 제2 적층막을, 제1 자기 터널 접합의 상측에 퇴적한다. 그리고, 이온 밀링법을 이용하여, 자화 용이축의 원하는 자화 방향으로 길어지도록, 제2 적층막을 가공한다. 여기서, 제1 자기 터널 접합과 제2 자기 터널 접합의 자화 용이축의 방향은 서로 다르게 한다.
그 후, 우선, 제1 자기 터널 접합의 자화 용이축의 방향에 수천 Oe의 자장을 걸면서 350℃+α의 온도로 기판을 가열하여, 자화 고착층(31)의 자화의 방향을 고정한다. 계속해서, 제2 자기 터널 접합의 자화 용이축의 방향에 수천 Oe의 자장을 걸면서 260℃+α의 온도로 기판을 가열하여, 제1 자기 터널 접합과 다른 방향으로 자화 고착층(31)의 자화의 방향을 고정한다.
제1 및 제2 자기 터널 접합에서의 자기 기록층(33)의 각각의 자화 용이축의 방향은, 형상 이방성에 의해 붙인다. 이러한 프로세스를 거쳐, 자화 용이축의 방향이 상호 다른 자기 터널 접합을 적층하는 것이 가능해진다.
또한, 제1 및 제2 TMR 소자(16, 21)의 자화 방향을 고정하기 위한 어닐링은 상술한 바와 같이, 제2 배선(23)까지 형성한 후 최종적으로 행하는 것이 바람직하다. 이것은, 도중에 어닐링을 행한 경우는, 그 후의 여러가지의 프로세스가 고정된 자화에 악영향을 미칠 우려가 있기 때문이다. 또한, 고정된 자화에의 악영향을 방지할 수 있으면, 제1 및 제2 TMR 소자(16, 21)의 자화 방향을 고정하기 위한 어닐링은 최종 시간 이외에 행하는 것도 가능하다.
도 11은 본 발명의 제1 실시 형태에 따른 자기 기억 장치의 아스테로이드 곡선을 도시한다. 이하에, 제1 실시 형태에 따른 자기 기억 장치의 기입 방법에 대하여 설명한다.
제1 및 제2 TMR 소자(16, 21)는 자화 용이축(16a, 21a)의 방향이 상호 다르기 때문에, 자화의 방향을 반전시키는 기입 전류의 전류값이 다르다. 즉, 도 11에 있어서, 횡축(X축)을 제1 배선(13)에 흘리는 기입 전류치 I1, 종축(Y축)을 제2 배선(23)에 흘리는 기입 전류치 I2로 하면, 제1 TMR 소자(16)에 필요한 기입 전류의 임계값은 파선의 아스테로이드 곡선으로 도시되고, 제2 TMR 소자(21)에 필요한 기입 전류의 임계값은 실선의 아스테로이드 곡선으로 도시된다. 그리고, 아스테로이드 곡선보다도 외측의 영역의 전류값의 전류를 제1 및 제2 배선(13, 23)에 각각 흘림으로써, 각 TMR 소자(16, 21)에의 기입이 가능해진다.
여기서, 통상, TMR 소자의 자화의 반전 임계값은 곤란축 방향보다도 용이축 방향 쪽이 낮기 때문에, 제1 TMR 소자(16)의 아스테로이드 곡선과, 제2 TMR 소자(21)의 아스테로이드 곡선은, X, Y 방향에서 비대칭이 된다. 즉, 제1 TMR 소자(16)의 아스테로이드 곡선과 제2 TMR 소자(21)의 아스테로이드 곡선은, 90도 어긋난 곡선이 되고, 상호 중첩되지 않는다. 이것을 이용하여, 본 발명의 제1 실시 형태에서는, 제1 및 제2 TMR 소자(16, 21)의 한쪽에 선택적으로 데이터를 기입하는 것이 가능하다.
즉, 제1 전류 영역의 전류를 제1 및 제2 배선(13, 23)에 흘리면, 제1 TMR 소자(16)의 자화만이 반전하여, 제1 TMR 소자(16)에만 기입이 행해진다. 또한, 제2 전류 영역의 전류를 제1 및 제2 배선(13, 23)에 흘리면, 제2 TMR 소자(21)의 자화만이 반전하여, 제2 TMR 소자(21)에만 기입이 행해진다. 또한, 제3 전류 영역의 전류를 제1 및 제2 배선(13, 23)에 흘리면 제1 및 제2 TMR 소자(16, 21)의 양방의 자화가 반전하여, 제1 및 제2 TMR 소자(16, 21)의 양방에 기입이 행해진다. 이와 같이, 제1 및 제2 배선(13, 23)에 흘리는 기입 전류치를 조정함으로써, 한쌍의 기입 배선(13, 23)을 이용하여 2개의 TMR 소자(16, 21)에 선택적으로 데이터를 기입할 수 있어, 1 셀에 4치의 데이터를 기입할 수 있게 된다.
도 12는 본 발명의 제1 실시 형태에 따른 자기 기억 장치의 등가 회로도를 도시한다. 도 13은 본 발명의 제1 실시 형태에 따른 자기 기억 장치에서의 판독 동작의 설명도를 도시한다. 이하에, 제1 실시 형태에 따른 자기 기억 장치의 판독 방법에 대하여 설명한다.
도 12에 도시한 바와 같이, 제1 실시 형태에 따른 자기 기억 장치의 메모리 셀은, 제1 TMR 소자(16)와 제2 TMR 소자(21)가 직렬 접속된다. 여기서, 제1 및 제2 TMR 소자(16, 21)는, "1" 상태일 때와 "0" 상태일 때에서 각각 저항값이 변화한다. 그래서, 제1 TMR 소자(16)에서는 "1" 상태일 때의 저항값을 R1, "0" 상태일 때의 저항값을 R1+ΔR1로 하고, 제2 TMR 소자(21)에서는 "1" 상태일 때의 저항값을 R2, "0" 상태일 때의 저항값을 R2+ΔR2로 하면, 메모리 셀의 직렬 저항 R은, 제1 TMR 소자(16)의 저항(R1 또는 R1+ΔR1)과, 제2 TMR 소자(21)의 저항(R2 또는 R2+ΔR2)를 더한 값이 된다.
따라서, 도 13에 도시한 바와 같이, 제1 및 제2 TMR 소자(16, 21)에 각각 기록된 상태에 의해서, 2개의 TMR 소자(16, 21)의 직렬 저항 R는 4개의 값으로 변화한다.
즉, 처음에, 제1 및 제2 TMR 소자(16, 21)에 각각 "1" 데이터가 기입되어 있었다고 하자. 이 경우, 메모리 셀의 직렬 저항 Ra는, 제1 및 제2 TMR 소자(16, 21)의 저항 R1, R2를 더한 값, 즉 R1+R2가 된다. 다음에, 예를 들면 제1 TMR 소자(16)에만 기입이 행해진 경우, 제1 TMR 소자(16)의 저항은 R1+ΔR1로 변화한다. 따라서, 이 경우의 메모리 셀의 직렬 저항 Rb는 R1+ΔR1+R2가 된다. 또한, 예를 들면 제2 TMR 소자(21)에만 기입이 행해진 경우, 제2 TMR 소자(21)의 저항은 R2+ΔR2로 변화한다. 따라서, 이 경우의 메모리 셀의 직렬 저항 Rc는, R1+R2+ΔR2가 된다. 또한, 예를 들면 제1 및 제2 TMR 소자(16, 21)의 양방에 기입이 행해진 경우, 제1 TMR 소자(16)의 저항은 R1+ΔR1로 변화하고, 제2 TMR 소자(21)의 저항은 R2+ΔR2로 변화한다. 따라서, 이 경우의 메모리 셀의 직렬 저항 Rd는, R1+ΔR1+R2+ΔR2가 된다.
이상의 점 때문에, 4치의 데이터의 판독을 행할 수 있다. 즉, 판독 전류를 흘렸을 때의 선택 메모리 셀의 저항값 R가, 예를 들면 Ra 시에는 제1 및 제2 TMR 소자(16, 21)에 각각 "1" 데이터가 기입되어 있던 것으로 되어, 예를 들면 Rb의 시에는 제1 TMR 소자(16)에는 "0" 데이터, 제2 TMR 소자(21)에는 "1" 데이터가 기입되어 있던 것으로 되고, 예를 들면 Rc의 시에는 제1 TMR 소자(16)에는 "1" 데이터, 제2 TMR 소자(21)에는 "2" 데이터가 기입되어 있던 것으로 되고, 예를 들면 Rd의 시에는 제1 및 제2 TMR 소자(16, 21)에 각각 "0" 데이터가 기입되어 있던 것으로 된다.
또한, 4치의 데이터의 판독을 가능하게 하기 위해서는, 4치가 다른 저항값을 만들어내는 것이 필수가 된다. 즉, 직렬 저항값 Rb, Rc를 만들어내기 위해서는, ΔR1과 ΔR2가 다른 값인 것이 필수 조건이 된다. 이것은, 상술한 바와 같이, 제1 TMR 소자(16)와 제2 TMR 소자(21)에 있어서, 예를 들면 터널 접합층(32)을 다른 막 두께로 하여 R1과 R2의 값을 바꾸거나, 다른 재료로 형성함으로써 MR비를 바꾸거나 함으로써 용이하게 실현 가능하다.
상기 제1 실시 형태에 따르면, 제1 및 제2 배선(13, 23) 사이에, 제1 및 제2 TMR 소자(16, 21)를 용이축 방향이 중첩되지 않도록 향하여 적층하고 있다. 그리고, 기입 전류치를 조정함으로써 제1 및 제2 TMR 소자(16, 21)에 선택적으로 데이터의 기입을 행하는 것으로, 4치의 데이터를 기입할 수 있다. 또한, 제1 및 제2 TMR 소자(16, 21)의 저항 변화량 ΔR1, ΔR2를 다른 값으로 설정해 두는 것으로, 4치의 직렬 저항 Ra, Rb, Rc, Rd를 만들어낼 수 있기 때문에, 4치의 데이터의 판독이 가능해진다.
[제2 실시 형태]
제2 실시 형태는 1 셀에 2개의 TMR 소자를 용이축 방향이 중첩되지 않도록 적층하고, 스위칭 소자로서 정류 소자를 이용하는 예이다.
도 14는 본 발명의 제2 실시 형태에 따른 자기 기억 장치의 사시도를 도시한다. 이하에, 제2 실시 형태에 따른 자기 기억 장치의 구조에 대하여 설명한다.
도 14에 도시한 바와 같이, 제2 실시 형태에 있어서 제1 실시 형태와 다른 점은, 판독용 스위칭 소자로서 다이오드 소자(41)를 이용한 것이다. 즉, 제2 실시 형태에 따른 자기 기억 장치는, 상호 다른 방향으로 연장된 제1 및 제2 배선(13, 23)과, 이들 제1 및 제2 배선(13, 23) 사이에 협지된 제1 및 제2 TMR 소자(16, 21)와, 제1 TMR 소자(16)과 제1 배선(13) 사이에 배치된 다이오드 소자(41)로 구성된다. 그리고, 제1 및 제2 TMR 소자(16, 21)는 자화 용이축의 방향이 상호 다르게 배치된다. 그 밖의 구조는 제1 실시 형태와 마찬가지이기 때문에, 설명은 생략한다.
도 15는 본 발명의 제2 실시 형태에 따른 자기 기억 장치의 단면도를 도시한다. 이하에, 제2 실시 형태에 따른 자기 기억 장치의 제조 방법에 대하여 설명한다.
우선, 도 15에 도시한 바와 같이, 반도체 기판(11) 상에 제1 배선(13)이 절연막(12) 등을 개재하여 형성되고, 이 제1 배선(13) 상에 다이오드 재료층(40)이 형성된다. 이 다이오드 재료층(40) 상에 제1 TMR 재료층(14)이 형성된다. 이 제1 TMR 재료층(14)은, 예를 들면 1중 터널 접합 구조인 경우, 자화 고착층(31)과 터널 접합층(32)과 자기 기록층(33)의 3층으로 이루어진다. 다음에, 제1 TMR 재료층(14) 상에, 예를 들면 DLC 막으로 이루어지는 하드 마스크(15)가 형성되어 패터닝된다. 이 패터닝된 하드 마스크(15)를 이용하여, RIE 또는 이온 밀링에 의해, 제1 TMR 재료층(14) 및 다이오드 재료층(40)이 선택적으로 제거되어, 제1 TMR 소자(16) 및 다이오드 소자(41)가 형성된다. 그 후, 패터닝된 하드 마스크(15)가 제거된다. 다음에, 제1 TMR 소자(16) 및 제1 배선(13) 상에 절연막(17)이 형성되고, 이 절연막(17)으로 제1 TMR 소자(16) 및 다이오드 소자(41)의 주변부가 매립된다. 그 후는, 제1 실시 형태와 마찬가지의 공정이기 때문에, 설명은 생략한다.
이상과 같은 제2 실시 형태에서는, 상기 제1 실시 형태와 마찬가지로, 도 11에 도시한 바와 같이, 제1 및 제2 TMR 소자(16, 21)의 2개의 아스테로이드 곡선으로부터 제1 내지 제3 전류 영역이 설정된다. 그리고, 제1 내지 제3 전류 영역으로부터 기입 전류값을 선택함으로써, 제1 및 제2 TMR 소자(16, 21)에 선택적으로 데이터가 기입된다. 또한, 데이터의 판독 시에, 제1 및 제2 TMR 소자(16, 21)에 판독 전류를 흘리고, 이들 제1 및 제2 TMR 소자(16, 21)의 직렬 저항값으로부터 기입 데이터의 판단이 행해진다. 여기서, 제2 실시 형태에서는, 스위칭 소자로서 다이오드 소자(41)를 이용하고 있기 때문에, 데이터의 판독 시에는 바이어스 조정에 의해 선택 셀에만 용이하게 판독 전류를 흘릴 수 있다.
상기 제2 실시 형태에 따르면, 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다.
또한, 제1 TMR 소자(16)와 제1 배선(13) 사이에 다이오드 소자(41)를 삽입함으로써, 바이어스 조정에 의해 선택 셀에만 용이하게 전류를 흘릴 수 있다. 이 때문에, 데이터의 판독 정밀도를 크게 향상시킬 수 있음과 함께, 판독 속도를 향상시킬 수 있다.
[제3 실시 형태]
제3 실시 형태는 1 셀에 2개의 TMR 소자를 용이축 방향이 중첩되지 않도록 적층하고, 스위칭 소자로서 트랜지스터를 이용한 예이다.
도 16은 본 발명의 제3 실시 형태에 따른 자기 기억 장치의 사시도를 도시한다. 이하에, 제3 실시 형태에 따른 자기 기억 장치의 구조에 대하여 설명한다.
도 16에 도시한 바와 같이, 제3 실시 형태에 있어서 제1 실시 형태와 다른 점은 판독용 스위칭 소자로서 MOS 트랜지스터(53)를 이용한 것이다. 즉, 제3 실시 형태에 따른 자기 기억 장치는 상호 다른 방향으로 연장된 제1 및 제2 배선(13, 23)과, 이들 제1 및 제2 배선(13, 23) 사이에 협지된 제1 및 제2 TMR 소자(16, 21)와, 제1 TMR 소자(16)에 하부 전극(55)을 개재하여 접속되는 MOS 트랜지스터(53)로 구성된다. 여기서, 하부 전극(55)은, 제1 배선(13)과 이격하여 배치된다. 그리고, 제1 및 제2 TMR 소자(16, 21)는 자화 용이축의 방향이 상호 다르게 배치된다. 그 밖의 구조는 제1 실시 형태와 마찬가지이기 때문에, 설명은 생략한다.
도 17은 본 발명의 제3 실시 형태에 따른 자기 기억 장치의 단면도를 도시한다. 이하에, 제3 실시 형태에 따른 자기 기억 장치의 제조 방법에 대하여 설명한다.
우선 도 17에 도시한 바와 같이, 반도체 기판(11) 상에 게이트 절연막(50)을 개재하여 게이트 전극(51)가 선택적으로 형성되며, 이 게이트 전극(51)의 양측의 반도체 기판(11)의 표면에 소스/드레인 확산층(52)이 형성된다. 이에 의해, MOS 트랜지스터(53)가 형성되며, 이 MOS 트랜지스터(53)의 게이트 전극(51)이 판독 배선이 된다. 다음에, 절연막(12) 내에 소스/드레인 확산층(52)에 접속되는 컨택트(54) 및 제1 배선(13)이 형성된다. 다음에, 제1 배선(13)과 이격하여, 컨택트(54)에 접속되는 하부 전극(55)이 형성되고, 이 하부 전극(55) 상에 제1 TMR 재료층(14)이 형성된다. 그 후는, 제1 실시 형태와 마찬가지의 공정이기 때문에, 설명은 생략한다.
이상과 같은 제3 실시 형태에서는, 상기 제1 실시 형태와 마찬가지로, 도 11에 도시한 바와 같이, 제1 및 제2 TMR 소자(16, 21)의 2개의 아스테로이드 곡선으로부터 제1 내지 제3 전류 영역이 설정된다. 그리고, 제1 내지 제3 전류 영역으로부터 기입 전류치를 선택함으로써, 제1 및 제2 TMR 소자(16, 21)에 선택적으로 데이터가 기입된다. 또한, 데이터의 판독 시에, 제1 및 제2 TMR 소자(16, 21)에 판독 전류를 흘려, 이들 제1 및 제2 TMR 소자(16, 21)의 직렬 저항값으로부터 기입 데이터의 판단이 행해진다. 여기서, 제3 실시 형태에서는 스위칭 소자로서 MOS 트랜지스터(53)를 이용하고 있기 때문에, 데이터의 판독 시에 선택 셀에 접속되는 MOS 트랜지스터(53)를 온함으로써, 선택 셀에만 용이하게 판독 전류를 흘릴 수 있다.
상기 제3 실시 형태에 따르면, 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다.
또한, MOS 트랜지스터(53)를 판독용 스위칭 소자로서 이용함으로써, 제2 실시 형태와 마찬가지로, 선택 셀에만 용이하게 판독 전류를 흘리는 것이 가능해진다. 이 때문에, 데이터의 판독 정밀도를 크게 향상시킬 수 있음과 함께, 판독 속도를 향상시킬 수 있다.
또한, MOS 트랜지스터(53)의 프로세스는 통상의 LSI에서 이용되고 있는 CMOS 프로세스와의 상성(相性)도 좋다. 즉, 주변 회로 영역에 형성하는 MOS 트랜지스터와 동시에, 메모리 셀 영역의 MOS 트랜지스터(53)도 형성하는 것이 가능하기 때문에, 프로세스가 복잡하게 되지 않고 스위칭 소자를 형성할 수 있다.
[제4 실시 형태]
제4 실시 형태는, TMR 소자의 용이축 방향이 배선의 연장 방향과 다른 예이다.
도 18은 본 발명의 제4 실시 형태에 따른 자기 기억 장치의 평면도를 도시한다. 도 19는 본 발명의 제4 실시 형태에 따른 자기 기억 장치의 아스테로이드 곡선을 도시한다. 이하에, 제4 실시 형태에 따른 자기 기억 장치에 대하여 설명한다. 또한, 제4 실시 형태에서는, 제1 실시 형태와 다른 점만 설명한다.
도 18에 도시한 바와 같이, 제4 실시 형태에 있어서 제1 실시 형태와 다른 점은, 제1 및 제2 TMR 소자(16, 21)의 용이축 방향(16a, 21a)을, 제1 및 제2 배선(13, 23)의 연장 방향으로부터 변이시킨 것이다. 즉, 제1 TMR 소자(16)의 용이축 방향(16a)은 제1 배선(13)의 연장 방향에 대하여 시계 방향으로 45도 어긋나 있고, 제2 TMR 소자(21)의 용이축 방향(21a)은 제2 배선(23)의 연장 방향에 대하여 시계 방향으로 45도 어긋나 있다. 또한, 이 경우도 제1 실시 형태와 마찬가지로, 제1 및 제2 배선(13, 23)이 직교하고 있기 때문에, 제1 TMR 소자(16)의 자화 용이축(16a)와 제2 TMR 소자(21)의 자화 용이축(21a)은 직교하고 있다.
이와 같이, 제4 실시 형태는, 제1 실시 형태와 비교하여, 제1 및 제2 TMR 소자(16, 21)가 시계 방향으로 45도 어긋난 구조로 되어 있다. 이 때문에, 도 19에 도시한 바와 같이, 제4 실시 형태의 아스테로이드 곡선은 제1 실시 형태의 아스테로이드 곡선을 시계 방향으로 45도 회전시킨 곡선이 된다. 즉, 제1 및 제2 TMR 소자(16, 21)의 한쪽에만 데이터를 기입하는 경우, 제1 실시 형태에서는 제1 및 제2 배선(13, 23)의 한쪽에 비교적 큰 전류를 흘리는 필요가 있는 데 대하여, 제4 실시 형태에서는, 제1 및 제2 배선(13, 23)에 거의 같은 정도의 전류값의 전류를 흘리는 것으로 된다.
이상과 같은 제4 실시 형태에서는, 도 19에 도시한 바와 같이, 제1 및 제2 TMR 소자(16, 21)의 2개의 아스테로이드 곡선으로부터 제1 내지 제3 전류 영역이 설정된다. 그리고, 제1 내지 제3 전류 영역으로부터 기입 전류치를 선택함으로써, 제1 및 제2 TMR 소자(16, 21)에 선택적으로 데이터가 기입된다. 또한, 데이터의 판독 시에, 제1 및 제2 TMR 소자(16, 21)에 판독 전류를 흘리고, 이들 제1 및 제2 TMR 소자(16, 21)의 직렬 저항치로부터 기입 데이터의 판단이 행해진다.
상기 제4 실시 형태에 따르면, 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다.
또한, 제4 실시 형태에서는, 제1 및 제2 TMR 소자(16, 21)의 한쪽에만 데이터를 기입하는 경우, 제1 및 제2 배선(13, 23)에 거의 같은 정도의 크기의 전류를 흘리는 것으로 된다. 이 때문에, 제1 실시 형태와 비교하여, 기입 전류를 흘렸을 때, 제1 및 제2 배선(13, 23)의 한쪽에 부하가 걸리는 것을 억제할 수 있다.
또한, 제1 및 제2 배선(13, 23)의 연장 방향에 대한 TMR 소자(16, 21)의 용이축 방향(16a, 21a)의 변이 각도는 45도로 한정되지 않고, 여러가지 변경 가능하다.
또한, 제4 실시 형태의 구조에, 제2 및 제3 실시 형태에서 설명한 스위칭 소자를 조합하는 것도 가능하다.
[제5 실시 형태]
제5 실시 형태는, 1 셀 내에 3개 이상의 TMR 소자를 각각의 용이축 방향이 중첩되지 않도록 적층한 예이다.
도 20은 본 발명의 제5 실시 형태에 따른 자기 기억 장치의 평면도를 도시한다. 이하에, 제5 실시 형태에 따른 자기 기억 장치에 대하여 설명한다. 또한, 제5 실시 형태에서는, 제1 실시 형태와 다른 점만 설명한다.
도 20에 도시한 바와 같이, 제5 실시 형태에서의 제1 실시 형태와 다른 점은 1 셀 내에, 4개의 TMR 소자(16, 21, 60, 61)를, 각각의 용이축 방향(16a, 21a, 60a, 61a)이 중첩되지 않도록 적층하고 있는 것이다. 즉, 제1 배선(13)의 연장 방향에 용이축 방향(16a)을 향하여 제1 TMR 소자(16)가 배치되고, 이 제1 TMR 소자(16)의 용이축 방향(16a)으로부터 반시계 방향으로 45도 변이된 방향에 용이축 방향(21a)를 향하여 제2 TMR 소자(21)가 배치된다. 이 제2 TMR 소자(21)의 용이축 방향(21a)으로부터 반시계 방향으로 45도 변이된 방향, 즉 제2 배선(23)의 연장 방향에 용이축 방향(60a)을 향하여 제3 TMR 소자(60)가 배치되고, 이 제3 TMR 소자(60)의 용이축 방향(60a)으로부터 반시계 방향으로 45도 변이된 방향에 용이축 방향(61a)을 향하여 제4 TMR 소자(61)가 배치된다. 이들 제1 내지 제4 TMR 소자(16, 21, 60, 61)는 제1 및 제2 배선(13, 23) 사이에 순서대로 적층된다. 또한, 제1 및 제2 TMR 소자(16, 21) 사이, 제2 및 제3 TMR 소자(21, 60) 사이, 제3 및 제4 TMR 소자(60, 61) 사이에는, 각각 비자성층으로 이루어지는 에칭 스토퍼층(18)이 형성되어 있다.
이상과 같은 제5 실시 형태에서는, 제1 내지 제4 TMR 소자(16, 21, 60, 61)의 4개의 아스테로이드 곡선으로부터 복수의 전류 영역이 설정된다. 그리고, 이들의 전류 영역으로부터 기입 전류치를 선택함으로써, 제1 내지 제4 TMR 소자(16, 21, 60, 61)에 선택적으로 데이터가 기입된다. 또한, 데이터의 판독 시에, 제1 내지 제4 TMR 소자(16, 21, 60, 61)에 판독 전류를 흘려, 이들 제1 내지 제4 TMR 소자(16, 21, 60, 61)의 직렬 저항값으로부터 기입 데이터의 판단이 행하여진다. 이와 같이, 제5 실시 형태에서는, 1 비트당 16치의 데이터를 기억하는 MRAM을 실현할 수 있다.
또한, 1 비트당 16치의 데이터를 기억하기 위해서는, 제1 내지 제4 TMR 소자(16, 21, 60, 61)에서의 "1", "0" 상태의 저항 변화량ΔR1, ΔR2, ΔR3, ΔR4를 각각 다른 값으로 할 필요가 있다. 이것은, 제1 실시 형태에서 설명한 바와 같이, 예를 들면 제1 내지 제4 TMR 소자(16, 21, 60, 61)의 터널 접합층을 상호 다른 막 두께로 하거나, 제1 내지 제4 TMR 소자(16, 21, 60, 61)를 다른 재료로 형성하거나, 제1 내지 제4 TMR 소자(16, 21, 60, 61)를 다른 크기로 하기도 하면 된다.
또한, 제5 실시 형태에 따른 자기 기억 장치는, 제1 내지 제4 TMR 소자(16, 21, 60, 61)를 적층하면, 제1 실시 형태와 같이 형성할 수 있다. 여기서, 제1 내지 제4 TMR 소자(16, 21, 60, 61)의 자화 고착층의 자화 방향으로 고정할 때의 자장 중 어닐링은 제1 TMR 소자(16), 제2 TMR 소자(21), 제3 TMR 소자(60), 제4 TMR 소자(61)의 순으로, 다른 온도로 행해진다. 이 때의 어닐링의 온도는 상층의 TMR 소자 정도로 낮은 온도로 설정하는 것이 바람직하다.
상기 제5 실시 형태에 따르면, 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다.
또한, 제5 실시 형태에서는, 1 셀 내에 4개의 TMR 소자(16, 21, 60, 61)를 용이축 방향(16a, 21a, 60a, 51a)이 중첩되지 않도록 적층함으로써, 1비트당 16치의 데이터의 기입 및 판독이 가능해진다. 이 때문에, 메모리로서의 집적도를 더 향상시키는 것이 가능해진다.
또한, 1 셀 내에, 5개 이상의 TMR 소자를 각각의 용이축 방향이 중첩되지 않도록 적층하는 것도 가능하다. 즉, 예를 들면 n개의 TMR 소자를 적층하는 경우, 각 TMR 소자를 180도/n 변이시켜 배치함으로써, 1 비트당에 2n치의 데이터의 기입 및 판독이 가능하다.
또한, 제5 실시 형태의 구조에, 제2 및 제3 실시 형태에서 설명한 스위칭 소자를 조합하거나, 제4 실시 형태와 같이 TMR 소자의 용이축 방향을 제1 및 제2 배선의 연장 방향과 중첩되지 않도록 하거나 하는 것도 가능하다.
[제6 실시 형태]
제6 실시 형태는 인접하는 배선과 자화 용이축이 상호 직교하는 구조이다.
도 21은 본 발명의 제6 실시 형태에 따른 스위칭 소자를 갖지 않는 자기 기억 장치의 사시도를 도시한다. 도 22는 본 발명의 제6 실시 형태에 따른 판독 스위칭용 다이오드를 갖는 자기 기억 장치의 사시도를 도시한다. 도 23은 본 발명의 제6 실시 형태에 따른 판독 스위칭용 트랜지스터를 갖는 자기 기억 장치의 사시도를 도시한다. 이하에, 본 발명의 제6 실시 형태에 따른 자기 기억 장치의 구조에 대하여 설명한다.
도 21 내지 도 23에 도시한 바와 같이, 제6 실시 형태에서의 제1 실시 형태와 다른 점은 제1 배선(13)의 바로 위에 인접하여 배치된 제1 TMR 소자(16)의 용이축 방향(16a)는 제1 배선(13)의 연장 방향과 90도 어긋나 있고, 제2 배선(23)의 바로 아래에 인접하여 배치된 제2 TMR 소자(21)의 용이축 방향(21a)은 제2 배선(23)의 연장 방향과 90도 어긋나 있다. 즉, 인접하는 배선과 자화 용이축이 상호 직교하는 구조로 되어 있다.
이상과 같은 제6 실시 형태에서는, 상기 제1 내지 제3 실시 형태와 마찬가지로, 도 11에 도시한 바와 같이, 제1 및 제2 TMR 소자(16, 21)의 2개의 아스테로이드 곡선으로부터 제1 내지 제3 전류 영역이 설정된다. 그리고, 제1 내지 제3 전류 영역으로부터 기입 전류치를 선택함으로써, 제1 및 제2 TMR 소자(16, 21)에 선택적으로 데이터가 기입된다. 또한, 데이터의 판독 시에, 제1 및 제2 TMR 소자(16, 21)에 판독 전류를 흘려, 이들 제1 및 제2 TMR 소자(16, 21)의 직렬 저항값으로부터 기입 데이터의 판단이 행해진다.
상기 제6 실시 형태의 각 도면에 따르면, 제1 내지 제3 실시 형태와 마찬가지의 효과를 각각 얻을 수 있고, 또한 다음과 같은 효과가 얻어진다.
제1 내지 제3 실시 형태에서는, 인접하는 배선과 자화 용이축이 상호 평행한 구조로 되어 있다. 따라서, 기입 배선을 가늘게 할 수 있기 때문에, 인접 셀 간의 거리를 가까이 할 수 있다. 이 때문에, 셀의 미세화에 유리한 구조로 되어 있다.
이것에 대하여, 제6 실시 형태에서는 인접하는 배선과 자화 용이축이 상호 수직인 구조로 되어 있다. 따라서, 가장 근접하는 배선에 의해서 자화 용이축 방향의 자계를 인가할 수 있기 때문에, 셀의 자화를 반전시키기 쉽고, 기입 전류의 저감에 유리한 구조로 되어 있다. 예를 들면, 선택 셀에 기입을 행하는 경우, 예를 들면 1. 7:1. 0의 비율로, 자화 용이축 방향으로 곤란축 방향보다도 큰 자계를 건다. 또한, 이 수치의 비율은 셀 구조에 따라 크게 변동하는 것이다.
[제7 실시 형태]
제7 실시 형태는, 제1 실시 형태의 변형예로, 스위칭 소자를 이용하지 않는 구조이다.
도 24, 도 25는 본 발명의 제7 실시 형태에 따른 스위칭 소자를 갖지 않는 자기 기억 장치의 사시도를 도시한다. 이하에, 제7 실시 형태에 따른 자기 기억 장치의 구조에 대하여 설명한다. 또한, 제1 실시 형태의 구조와 다른 부분을 중심으로 설명한다.
도 24에 도시하는 구조는 제1 배선(13)이, 기입 워드선(13a)과 판독 워드선(13b)으로 나뉘어져 있다. 기입 워드선(13a)은 제2 배선(비트선)(23)과, 예를 들면 직교하도록 연장되며, 제1 TMR 소자(16)와 이격하여 배치되어 있다. 한편, 판독 워드선(13b)은 기입 워드선(13a)와 동일면 상에 평행하게 연장되고, 컨택트(54) 및 하부 전극(55)을 개재하여 제1 및 제2 TMR 소자(16, 21)와 접속되어 있다.
도 25에 도시하는 구조도, 제1 배선(13)이, 기입 워드선(13a)과 판독 워드선(13b)으로 나뉘어져 있다. 기입 워드선(13a)은 제2 배선(비트선)(23)과, 예를 들면 직교하도록 연장되며, 제1 TMR 소자(16)와 이격하여 배치되어 있다. 한편, 판독 워드선(13b)은 기입 워드선(13a)와 평행하게 연장되며, 제1 TMR 소자(16)와 기입 워드선(13a) 사이에 배치되어 제1 TMR 소자(16)에 접하고 있다.
상기 제7 실시 형태에 따르면, 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다.
또한, 제7 실시 형태에서는, 제1 배선(13)이 기입 워드선(13a)과 판독 워드선(13b)으로 나뉘어져 있다. 이 때문에, 제1 실시 형태와 같은 단순한 크로스 포인트 구조와 비교하여, 판독 신호를 크게 취할 수 있어, 판독 속도를 향상할 수 있다.
또한, 기입선과 판독선이 일부 분리됨으로써, 기입 시에 터널 접합층(32)에 걸리는 전압 바이어스를 제거할 수 있어, 신뢰성의 향상을 도모할 수 있다.
또한, 제7 실시 형태에서는 스위치 소자가 없음으로 셀 사이즈를 작게 할 수 있으며, 다층화에의 전개도 용이하게 된다.
또한, 상기 제1 내지 제7 실시 형태에서는 기억 소자로서 TMR 소자를 이용하였지만, 예를 들면 2개의 자성층과 이들 자성층에 협지된 도체층으로 이루어지는 GMR(Giant Magneto Resistive) 소자를 이용해도 된다.
상술한 실시예는 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 실시예의 설명이 아니라 특허 청구 범위에 의해 정의되며, 또한 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경을 포함하는 것으로 의도되어야 한다.
본 발명에 따르면, 1비트당 4치 이상의 데이터를 기록, 판독할 수 있으므로 메모리의 집적도를 크게 향상시킬 수 있다.
도 1은 본 발명의 제1 실시 형태에 따른 자기 기억 장치를 도시하는 평면도.
도 2는 도 1의 II-II선을 따른 자기 기억 장치를 도시하는 단면도.
도 3은 본 발명의 제1 실시 형태에 따른 자기 기억 장치를 도시하는 사시도.
도 4a, 도 4b는 본 발명의 각 실시 형태에 따른 1중 터널 접합 구조의 TMR 소자를 도시하는 단면도.
도 5a, 도 5b는 본 발명의 각 실시 형태에 따른 2중 터널 접합 구조의 TMR 소자를 도시하는 단면도.
도 6, 도 7, 도 8, 도 9, 도 10은 본 발명의 제1 실시 형태에 따른 자기 기억 장치의 제조 공정을 나타내는 각 단면도.
도 11은 본 발명의 제1 실시 형태에 따른 자기 기억 장치의 아스테로이드 곡선을 도시하는 도면.
도 12은 본 발명의 제1 실시 형태에 따른 자기 기억 장치를 도시하는 등가 회로도.
도 13은 본 발명의 제1 실시 형태에 따른 자기 기억 장치의 판독 동작을 설명하는 도면.
도 14는 본 발명의 제2 실시 형태에 따른 자기 기억 장치를 도시하는 사시도.
도 15는 본 발명의 제2 실시 형태에 따른 자기 기억 장치를 도시하는 단면도.
도 16은 본 발명의 제3 실시 형태에 따른 자기 기억 장치를 도시하는 사시도.
도 17은 본 발명의 제3 실시 형태에 따른 자기 기억 장치를 도시하는 단면도.
도 18은 본 발명의 제4 실시 형태에 따른 자기 기억 장치를 도시하는 평면도.
도 19는 본 발명의 제4 실시 형태에 따른 자기 기억 장치의 아스테로이드 곡선을 도시하는 도면.
도 20은 본 발명의 제5 실시 형태에 따른 자기 기억 장치를 도시하는 평면도.
도 21은 본 발명의 제6 실시 형태에 따른 스위칭 소자를 갖지 않는 자기 기억 장치를 도시하는 사시도.
도 22는 본 발명의 제6 실시 형태에 따른 판독 스위치용 다이오드를 갖는 자기 기억 장치를 도시하는 사시도.
도 23은 본 발명의 제6 실시 형태에 따른 판독 스위치용 트랜지스터를 갖는 자기 기억 장치를 도시하는 사시도.
도 24는 본 발명의 제7 실시 형태에 따른 스위칭 소자를 갖지 않는 자기 기억 장치를 도시하는 사시도.
도 25는 본 발명의 제7 실시 형태에 따른 스위칭 소자를 갖지 않는 다른 자기 기억 장치를 도시하는 사시도.
도 26은 종래 기술에 따른 자기 기억 장치를 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
13 : 제1 배선
16 : TMR 소자
23 : 제2 배선
31 : 강자성층의 자화 고착층
32 : 비자성층의 터널 접합층
33 : 강자성층의 자기 기록층
51 : 게이트 전극
52 : 소스/드레인 확산층
53 : MOS 트랜지스터
54 : 컨택트
55 : 하부 전극

Claims (35)

  1. 자기 기억 장치에 있어서,
    1 셀에 자화 용이 축의 방향이 각각 상호 다른 방향을 향하여 적층되는 복수의 자기 저항 효과 소자와 - 상기 자기 저항 효과 소자 각각은 적어도 2치의 저항값을 가짐 -,
    상기 복수의 자기 저항 효과 소자를 사이에 두고, 상호 다른 방향으로 연장되는 제1 및 제2 배선
    을 포함하는 자기 기억 장치.
  2. 제1항에 있어서,
    상기 복수의 자기 저항 효과 소자는 제1 및 제2 자기 저항 효과 소자를 가지며,
    상기 제1 배선은 제1 방향으로 연장되고,
    상기 제1 자기 저항 효과 소자는, 상기 제1 배선의 상측에 배치되고, 또한 제2 방향을 향하는 제1 자화 용이축을 갖고,
    상기 제2 자기 저항 효과 소자는, 상기 제1 자기 저항 효과 소자의 상측에 배치되고, 또한 상기 제2 방향과 다른 제3 방향을 향하는 제2 자화 용이축을 가지며,
    상기 제2 배선은, 상기 제2 자기 저항 효과 소자의 상측에 배치되고, 또한 상기 제1 방향과 다른 제4 방향으로 연장되는 자기 기억 장치.
  3. 제2항에 있어서,
    상기 제2 방향과 상기 제3 방향은 90도 어긋나 있는 자기 기억 장치.
  4. 제2항에 있어서,
    상기 제1 방향과 상기 제4 방향은 90도 어긋나 있는 자기 기억 장치.
  5. 제4항에 있어서,
    상기 제2 방향은 상기 제1 방향과 동일하고, 상기 제4 방향은 상기 제3 방향과 동일한 자기 기억 장치.
  6. 제4항에 있어서,
    상기 제1 방향과 상기 제2 방향은 45도 어긋나 있고, 상기 제3 방향과 상기 제4 방향은 45도 어긋나 있는 자기 기억 장치.
  7. 제1항에 있어서,
    상기 복수의 자기 저항 효과 소자에 접속된 정류 소자 또는 트랜지스터를 더 포함하는 자기 기억 장치.
  8. 제1항에 있어서,
    상기 제1 배선에 인접하는 상기 자기 저항 효과 소자의 상기 자화 용이축의 방향은 상기 제1 배선의 연장 방향과 90도 어긋나 있고,
    상기 제2 배선에 인접하는 상기 자기 저항 효과 소자의 상기 자화 용이축의 방향은 상기 제2 배선의 연장 방향과 90도 어긋나 있는 자기 기억 장치.
  9. 제1항에 있어서,
    상기 복수의 자기 저항 효과 소자의 저항값은 동일한 기입 상태에서, 상호 다른 자기 기억 장치.
  10. 제1항에 있어서,
    상기 복수의 자기 저항 효과 소자를 구성하는 복수의 비자성층의 막 두께는 상호 다른 자기 기억 장치.
  11. 제1항에 있어서,
    상기 복수의 자기 저항 효과 소자를 구성하는 복수의 자성층의 막 두께는 상호 다른 자기 기억 장치.
  12. 제1항에 있어서,
    상기 복수의 자기 저항 효과 소자의 재료는 상호 다른 자기 기억 장치.
  13. 제1항에 있어서,
    상기 복수의 자기 저항 효과 소자의 MR비는 상호 다른 자기 기억 장치.
  14. 제1항에 있어서,
    상기 복수의 자기 저항 효과 소자의 크기는 상호 다른 자기 기억 장치.
  15. 제2항에 있어서,
    상기 제1 및 제2 자기 저항 효과 소자 중, 한쪽은 1층의 비자성층을 갖는 1중 터널 접합 구조이고, 다른 쪽은 2층의 비자성층을 갖는 2중 터널 접합 구조인 자기 기억 장치.
  16. 제1항에 있어서,
    상기 복수의 자기 저항 효과 소자는,
    제1 자성층, 제2 자성층 및 비자성층의 적어도 3층으로 구성되는 TMR 소자 또는,
    제1 자성층, 제2 자성층 및 비자성층의 적어도 3층으로 구성되는 GMR 소자인 자기 기억 장치.
  17. 제16항에 있어서,
    상기 TMR 소자는 1층의 상기 비자성층을 갖는 1중 접합 구조 또는 2층의 상기 비자성층을 갖는 2중 접합 구조인 자기 기억 장치.
  18. 제1항에 있어서,
    상기 복수의 자기 저항 효과 소자 사이에 각각 형성되며, 상기 복수의 자기 저항 효과 소자의 면적보다도 큰 면적을 갖는 복수의 비자성층
    을 더 포함하는 자기 기억 장치.
  19. 제1항에 있어서,
    상기 복수의 자기 저항 효과 소자 중의 임의의 자기 저항 효과 소자에만 데이터를 기입하는 경우, 상기 제1 및 제2 배선에 흘리는 전류값은 상기 임의의 자기 저항 효과 소자마다 다른 자기 기억 장치.
  20. 제1항에 있어서,
    상기 복수의 자기 저항 효과 소자에 각각 데이터가 기입된 경우, 상기 복수의 자기 저항 효과 소자의 저항값은 각각 다른 것을 이용하여, 다치 데이터의 판독을 행하는 자기 기억 장치.
  21. 제2항에 있어서,
    상기 제1 자기 저항 효과 소자에 데이터가 기입되었을 때의 상기 제1 자기 저항 효과 소자의 제1 저항값과,
    상기 제2 자기 저항 효과 소자에 데이터가 기입되었을 때의 상기 제2 자기 저항 효과 소자의 제2 저항값과,
    상기 제1 및 제2 자기 저항 효과 소자의 양방에 데이터가 기입되었을 때의 제1 및 제2 자기 저항 효과 소자의 제3 저항값이,
    각각 다른 것을 이용하여, 4치의 데이터의 판독을 행하는 자기 기억 장치.
  22. 자기 기억 장치의 제조 방법에 있어서,
    제1 방향으로 연장되는 제1 배선을 형성하는 단계와,
    상기 제1 배선의 상측에 복수의 자기 저항 효과 소자를 적층하는 단계-상기 복수의 자기 저항 효과 소자는 자화 고착층을 각각 구비하며, 상기 복수의 자기 저항 효과 소자는 2치의 저항값을 각각 가짐-와,
    상기 복수의 자기 저항 효과 소자 상에 상기 제1 방향과 다른 제2 방향으로 연장되는 제2 배선을 형성하는 단계와,
    상기 복수의 자기 저항 효과 소자에 대하여 상호 다른 온도로 자장 중의 열 처리를 순서대로 행하고, 상기 복수의 자기 저항 효과 소자에서의 상기 자화 고착층의 자화 방향을 상호 다른 방향으로 고정하는 단계
    를 포함하는 자기 기억 장치의 제조 방법.
  23. 제22항에 있어서,
    상기 복수의 자기 저항 효과 소자는,
    제1 자화 고착층을 구비한 제1 자기 저항 효과 소자와,
    상기 제1 자기 저항 효과 소자의 상측에 배치되며, 또한 제2 자화 고착층을 구비한 제2 자기 저항 효과 소자를 구비하고,
    제1 온도로 자장 중의 열 처리를 행하고, 상기 제1 자화 고착층의 자화 방향을 제3 방향으로 고정하는 단계와,
    상기 제1 온도와 다른 제2 온도로 자장 중의 열 처리를 행하고, 상기 제2 자화 고착층의 자화 방향을 제4 방향으로 고정하는 단계를 포함하는 자기 기억 장치의 제조 방법.
  24. 제23항에 있어서,
    상기 제1 방향과 상기 제2 방향이 90도 어긋나도록 상기 제1 및 제2 배선을 형성하는 자기 기억 장치의 제조 방법.
  25. 제23항에 있어서,
    상기 제3 방향과 상기 제4 방향이 90도 어긋나도록 상기 제1 및 제2 자화 고착층의 자화 방향을 고정하는 자기 기억 장치의 제조 방법.
  26. 제23항에 있어서,
    상기 제3 방향은 상기 제1 방향과 동일하고, 상기 제4 방향은 상기 제2 방향과 동일한 자기 기억 장치의 제조 방법.
  27. 제23항에 있어서,
    상기 제1 방향과 상기 제3 방향은 45도 어긋나 있고, 상기 제2 방향과 상기 제4 방향은 45도 어긋나 있는 자기 기억 장치의 제조 방법.
  28. 제22항에 있어서,
    상기 복수의 자기 저항 효과 소자에 접속되는 정류 소자 또는 트랜지스터를 형성하는 단계를 더 포함하는 자기 기억 장치의 제조 방법.
  29. 제22항에 있어서,
    상기 제1 배선에 인접하는 상기 자기 저항 효과 소자의 상기 자화 용이축의 방향은 상기 제1 배선의 연장 방향과 90도 어긋나 있고,
    상기 제2 배선에 인접하는 상기 자기 저항 효과 소자의 상기 자화 용이축의 방향은 상기 제2 배선의 연장 방향과 90도 어긋나 있는 자기 기억 장치의 제조 방법.
  30. 제22항에 있어서,
    상기 복수의 자기 저항 효과 소자를 구성하는 복수의 비자성층은 상호 다른 막 두께로 형성되는 자기 기억 장치의 제조 방법.
  31. 제22항에 있어서,
    상기 복수의 자기 저항 효과 소자를 구성하는 복수의 자성층은 상호 다른 막 두께로 형성되는 자기 기억 장치의 제조 방법.
  32. 제22항에 있어서,
    상기 복수의 자기 저항 효과 소자는 상호 다른 재료로 형성되는 자기 기억 장치의 제조 방법.
  33. 제22항에 있어서,
    상기 복수의 자기 저항 효과 소자는 상호 다른 크기로 형성되는 자기 기억 장치의 제조 방법.
  34. 제22항에 있어서,
    상기 복수의 자기 저항 효과 소자 사이에 복수의 비자성층을 각각 형성하는 단계를 더 포함하며, 상기 복수의 비자성층의 면적은 상기 복수의 자기 저항 효과 소자의 면적보다도 큰 자기 기억 장치의 제조 방법.
  35. 제22항에 있어서,
    상기 제1 배선측의 자기 저항 효과 소자로부터 상기 제2 배선측의 자기 저항 효과 소자의 순으로, 상기 복수의 자기 저항 효과 소자에 대하여 상기 열 처리를 행하며, 이 열 처리 시의 온도는 순서대로 낮아지도록 설정하는 자기 기억 장치의 제조 방법.
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