JP2001357666A - 磁気ランダムアクセスメモリ、磁気ランダムアクセスメモリへのアクセス方法および磁気ランダムアクセスメモリの製造方法 - Google Patents
磁気ランダムアクセスメモリ、磁気ランダムアクセスメモリへのアクセス方法および磁気ランダムアクセスメモリの製造方法Info
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Abstract
(57)【要約】
【課題】 単一のトランジスタに複数の磁性記憶素子を
積層することにより、必要な構成素子数が少ない、メモ
リの集積度を大幅に向上した磁気ランダムアクセスメモ
リ等を提供する。 【解決手段】 各々が磁気的に情報を記憶する複数の磁
性記憶素子と、複数の磁性記憶素子の各々に接続された
複数のビット線と、複数の磁性記憶素子の各々の近傍に
対応して配置され、その各々に磁界を印加して情報を書
き込むために利用される複数の書き込み用ワード線と、
第１の端子と第２の端子とを備えたスイッチであって、
第１の端子は、第２の端子に電流を流すか否かを決定す
るために利用される単一の読み込み用ワード線に接続さ
れ、第２の端子は、複数の磁性記憶素子の各々に接続さ
れたスイッチとを備えた、磁気ランダムアクセスメモリ
等を提供する。
積層することにより、必要な構成素子数が少ない、メモ
リの集積度を大幅に向上した磁気ランダムアクセスメモ
リ等を提供する。 【解決手段】 各々が磁気的に情報を記憶する複数の磁
性記憶素子と、複数の磁性記憶素子の各々に接続された
複数のビット線と、複数の磁性記憶素子の各々の近傍に
対応して配置され、その各々に磁界を印加して情報を書
き込むために利用される複数の書き込み用ワード線と、
第１の端子と第２の端子とを備えたスイッチであって、
第１の端子は、第２の端子に電流を流すか否かを決定す
るために利用される単一の読み込み用ワード線に接続さ
れ、第２の端子は、複数の磁性記憶素子の各々に接続さ
れたスイッチとを備えた、磁気ランダムアクセスメモリ
等を提供する。
Description
【０００１】
【発明の属する技術分野】本発明は、磁性記憶素子を利
用して磁気的に情報を記憶する磁気ランダムアクセスメ
モリに関する。より具体的には、本発明は、磁気ランダ
ムアクセスメモリの構造、磁気ランダムアクセスメモリ
へのアクセス方法、および磁気ランダムアクセスメモリ
の製造方法に関する。
用して磁気的に情報を記憶する磁気ランダムアクセスメ
モリに関する。より具体的には、本発明は、磁気ランダ
ムアクセスメモリの構造、磁気ランダムアクセスメモリ
へのアクセス方法、および磁気ランダムアクセスメモリ
の製造方法に関する。
【０００２】
【従来の技術】近年、磁気ランダムアクセスメモリ（Ｍ
ＲＡＭ：Magnetic Random Access Memory）の研究が盛
んに進められている。磁気ランダムアクセスメモリと
は、磁性記憶素子の磁気を利用してデータを記録する不
揮発性メモリである。図１５の（ａ）は、磁気ランダム
アクセスメモリのメモリセル１５０の模式図を示す。メ
モリセル１５０は、１つの磁性記憶素子１５１と１つの
金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥ
Ｔ）１５２とから構成されている。磁性記憶素子１５１
の近傍には、磁性記憶素子１５１に情報を書き込むため
の書き込み用ワード線１５４が設けられる。トランジス
タ１５２の第１電極１５２−１は磁性記憶素子１５１か
ら情報を読み出すための読み込み用ワード線１５５と接
続され、第２電極１５２−２は磁性記憶素子１５１と接
続される。第３電極１５２−３は接地されている。ま
た、磁性記憶素子１５１にはさらに、磁性記憶素子１５
１に情報を書き込み、および磁性記憶素子１５１から情
報を読み出す際に利用されるビット線１５３が接続され
る。以上の説明によれば、メモリセル１５０は１本の読
み込み用ワード線１５５および１つのトランジスタ１５
２に対して、１つの磁性記憶素子１５１が存在するよう
構成されているといえる。
ＲＡＭ：Magnetic Random Access Memory）の研究が盛
んに進められている。磁気ランダムアクセスメモリと
は、磁性記憶素子の磁気を利用してデータを記録する不
揮発性メモリである。図１５の（ａ）は、磁気ランダム
アクセスメモリのメモリセル１５０の模式図を示す。メ
モリセル１５０は、１つの磁性記憶素子１５１と１つの
金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥ
Ｔ）１５２とから構成されている。磁性記憶素子１５１
の近傍には、磁性記憶素子１５１に情報を書き込むため
の書き込み用ワード線１５４が設けられる。トランジス
タ１５２の第１電極１５２−１は磁性記憶素子１５１か
ら情報を読み出すための読み込み用ワード線１５５と接
続され、第２電極１５２−２は磁性記憶素子１５１と接
続される。第３電極１５２−３は接地されている。ま
た、磁性記憶素子１５１にはさらに、磁性記憶素子１５
１に情報を書き込み、および磁性記憶素子１５１から情
報を読み出す際に利用されるビット線１５３が接続され
る。以上の説明によれば、メモリセル１５０は１本の読
み込み用ワード線１５５および１つのトランジスタ１５
２に対して、１つの磁性記憶素子１５１が存在するよう
構成されているといえる。
【０００３】図１５の（ｂ）は、メモリセル１５０の断
面図を示す。図示されるように、磁性記憶素子１５１、
ビット線１５３および書き込み用ワード線１５４は、読
み込み用ワード線１５５またはトランジスタ１５２の上
に積み上げられている。磁性記憶素子１５１はトランジ
スタ１５２よりも小さいため、メモリセル１５０の大き
さはトランジスタ１５２の大きさによって決定される。
したがって、トランジスタ１５２を小さくすればそれだ
けセル面積が小さくなり、集積度を向上できる。
面図を示す。図示されるように、磁性記憶素子１５１、
ビット線１５３および書き込み用ワード線１５４は、読
み込み用ワード線１５５またはトランジスタ１５２の上
に積み上げられている。磁性記憶素子１５１はトランジ
スタ１５２よりも小さいため、メモリセル１５０の大き
さはトランジスタ１５２の大きさによって決定される。
したがって、トランジスタ１５２を小さくすればそれだ
けセル面積が小さくなり、集積度を向上できる。
【０００４】
【発明が解決しようとする課題】しかし、トランジスタ
１５２の小型化に基づく集積度の向上にも限界がある。
より詳しく説明すれば、メモリセル１５０では、磁性記
憶素子１５１としてＧＭＲ素子またはＴＭＲ素子のいず
れを用いるかによって、その膜の特性に応じたトランジ
スタ１５２の抵抗を決定する必要があるが、トランジス
タ１５２の抵抗はその寸法にも依存する（条件１）。さ
らにトランジスタ１５２は、１つのメモリセル１５０に
必ず１つ存在する（条件２）。よって、一定の面積のチ
ップに集積可能なトランジスタ１５２の大きさおよび数
は、条件１および条件２により大きく制限されることに
なる。これでは、小さい面積で、かつ少ない素子数で、
大容量のメモリを得ることができない。
１５２の小型化に基づく集積度の向上にも限界がある。
より詳しく説明すれば、メモリセル１５０では、磁性記
憶素子１５１としてＧＭＲ素子またはＴＭＲ素子のいず
れを用いるかによって、その膜の特性に応じたトランジ
スタ１５２の抵抗を決定する必要があるが、トランジス
タ１５２の抵抗はその寸法にも依存する（条件１）。さ
らにトランジスタ１５２は、１つのメモリセル１５０に
必ず１つ存在する（条件２）。よって、一定の面積のチ
ップに集積可能なトランジスタ１５２の大きさおよび数
は、条件１および条件２により大きく制限されることに
なる。これでは、小さい面積で、かつ少ない素子数で、
大容量のメモリを得ることができない。
【０００５】本発明の目的は、単一のトランジスタに複
数の磁性記憶素子を積層することにより、メモリの集積
度を大幅に向上させ、かつ必要な構成素子数が少ない磁
気ランダムアクセスメモリを提供することである。さら
に本発明の目的は、そのような磁気ランダムアクセスメ
モリに情報を書き込む方法および磁気ランダムアクセス
メモリの製造方法を提供することである。
数の磁性記憶素子を積層することにより、メモリの集積
度を大幅に向上させ、かつ必要な構成素子数が少ない磁
気ランダムアクセスメモリを提供することである。さら
に本発明の目的は、そのような磁気ランダムアクセスメ
モリに情報を書き込む方法および磁気ランダムアクセス
メモリの製造方法を提供することである。
【０００６】
【課題を解決するための手段】本発明お磁気ランダムア
クセスメモリは、各々が磁気的に情報を記憶する複数の
磁性記憶素子と、前記複数の磁性記憶素子の各々に接続
された複数のビット線と、前記複数の磁性記憶素子の各
々の近傍に対応して配置され、その各々に磁界を印加し
て前記情報を書き込むために利用される複数の書き込み
用ワード線と、第１の端子と第２の端子とを備えたスイ
ッチであって、前記第１の端子は、前記第２の端子に電
流を流すか否かを決定するために利用される単一の読み
込み用ワード線に接続され、前記第２の端子は、前記複
数の磁性記憶素子の各々に接続されたスイッチとを備え
ており、これにより上記目的が達成される。
クセスメモリは、各々が磁気的に情報を記憶する複数の
磁性記憶素子と、前記複数の磁性記憶素子の各々に接続
された複数のビット線と、前記複数の磁性記憶素子の各
々の近傍に対応して配置され、その各々に磁界を印加し
て前記情報を書き込むために利用される複数の書き込み
用ワード線と、第１の端子と第２の端子とを備えたスイ
ッチであって、前記第１の端子は、前記第２の端子に電
流を流すか否かを決定するために利用される単一の読み
込み用ワード線に接続され、前記第２の端子は、前記複
数の磁性記憶素子の各々に接続されたスイッチとを備え
ており、これにより上記目的が達成される。
【０００７】前記スイッチは、前記第１の端子および前
記第２の端子のいずれとも異なり、かつ所定の電圧が印
加された第３の端子をさらに備えており、前記第１の端
子に印加された電圧に基づいて、前記第３の端子を介し
て前記第２の端子に電流が流れてもよい。
記第２の端子のいずれとも異なり、かつ所定の電圧が印
加された第３の端子をさらに備えており、前記第１の端
子に印加された電圧に基づいて、前記第３の端子を介し
て前記第２の端子に電流が流れてもよい。
【０００８】前記複数の磁性記憶素子は、前記スイッチ
に垂直な方向に積層されていてもよい。
に垂直な方向に積層されていてもよい。
【０００９】前記書き込み用ワード線と前記ビット線と
が直交し、かつ前記書き込み用ワード線と前記ビット線
との間に前記磁性記憶素子が位置するように構成されて
いてもよい。
が直交し、かつ前記書き込み用ワード線と前記ビット線
との間に前記磁性記憶素子が位置するように構成されて
いてもよい。
【００１０】本発明の磁気ランダムアクセスメモリへの
情報書き込み方法によれば、前記複数の磁性記憶素子の
うちの対象磁性記憶素子への前記情報の書き込みは、前
記対象磁性記憶素子に対応する対象ビット線にビット線
書き込み電流を流すステップと、前記複数の書き込み用
ワード線のうち対象磁性記憶素子に対応する対象書き込
み用ワード線にワード線書き込み電流を流すステップ
と、前記ビット線書き込み電流および前記ワード線書き
込み電流により発生した前記磁界により、前記対象磁性
記憶素子の磁化の方向を前記情報に対応する方向へ変化
させるステップとからなり、それにより上記目的が達成
される。
情報書き込み方法によれば、前記複数の磁性記憶素子の
うちの対象磁性記憶素子への前記情報の書き込みは、前
記対象磁性記憶素子に対応する対象ビット線にビット線
書き込み電流を流すステップと、前記複数の書き込み用
ワード線のうち対象磁性記憶素子に対応する対象書き込
み用ワード線にワード線書き込み電流を流すステップ
と、前記ビット線書き込み電流および前記ワード線書き
込み電流により発生した前記磁界により、前記対象磁性
記憶素子の磁化の方向を前記情報に対応する方向へ変化
させるステップとからなり、それにより上記目的が達成
される。
【００１１】前記対象ビット線以外の少なくとも１つの
ビット線に電流を流すステップをさらに含んでいてもよ
い。
ビット線に電流を流すステップをさらに含んでいてもよ
い。
【００１２】前記少なくとも１つのビット線に流す電流
は、前記ビット線書き込み電流より小さい電流であって
もよい。
は、前記ビット線書き込み電流より小さい電流であって
もよい。
【００１３】前記少なくとも１つのビット線に電流を流
すステップは、前記少なくとも１つのビット線と前記対
象ビット線との位置関係に応じて、電流を流す方向を変
化させるステップであってもよい。
すステップは、前記少なくとも１つのビット線と前記対
象ビット線との位置関係に応じて、電流を流す方向を変
化させるステップであってもよい。
【００１４】前記少なくとも１つのビット線に電流を流
すステップは、前記少なくとも１つのビット線が前記対
象ビット線より上に位置する場合には前記対象ビット線
と同じ方向に電流を流し、前記少なくとも１つのビット
線が前記対象ビット線より下に位置する場合には前記対
象ビット線と逆方向に電流を流すステップであってもよ
い。
すステップは、前記少なくとも１つのビット線が前記対
象ビット線より上に位置する場合には前記対象ビット線
と同じ方向に電流を流し、前記少なくとも１つのビット
線が前記対象ビット線より下に位置する場合には前記対
象ビット線と逆方向に電流を流すステップであってもよ
い。
【００１５】Ｎ個の前記磁性記憶素子を用いてＮ桁の２
進数を表すよう前記情報を記録してもよい。
進数を表すよう前記情報を記録してもよい。
【００１６】前記複数の磁性記憶素子のうちの対象磁性
記憶素子からの前記情報の読み込み方法は、前記複数の
磁性記憶素子のうちの対象磁性記憶素子からの前記情報
の読み込みは、前記単一の読み込み用ワード線に読み込
み用ワード線電圧を印加するステップと、前記対象磁性
記憶素子に対応する対象ビット線にビット線読み込み電
流を流すステップと、前記対象磁性記憶素子の端子電圧
を検出するステップと、前記端子電圧に基づいて、格納
された前記情報の内容を判断するステップと、からなる
読み込み方法であり、これにより上記目的が達成され
る。
記憶素子からの前記情報の読み込み方法は、前記複数の
磁性記憶素子のうちの対象磁性記憶素子からの前記情報
の読み込みは、前記単一の読み込み用ワード線に読み込
み用ワード線電圧を印加するステップと、前記対象磁性
記憶素子に対応する対象ビット線にビット線読み込み電
流を流すステップと、前記対象磁性記憶素子の端子電圧
を検出するステップと、前記端子電圧に基づいて、格納
された前記情報の内容を判断するステップと、からなる
読み込み方法であり、これにより上記目的が達成され
る。
【００１７】前記情報の読み込み方法は、前記対象ビッ
ト線と異なるリファレンスビット線に基準電流を流すス
テップと、前記リファレンスビット線に接続された磁性
記憶素子の基準端子電圧を検出するステップと、前記基
準端子電圧と前記端子電圧とに基づいて、格納された前
記情報の内容を判断するステップとをさらに含んでいて
もよい。
ト線と異なるリファレンスビット線に基準電流を流すス
テップと、前記リファレンスビット線に接続された磁性
記憶素子の基準端子電圧を検出するステップと、前記基
準端子電圧と前記端子電圧とに基づいて、格納された前
記情報の内容を判断するステップとをさらに含んでいて
もよい。
【００１８】本発明の磁気ランダムアクセスメモリの製
造方法は、（ａ）基板を提供するステップと、（ｂ）前
記基板の上に、第１の電極と、第２の電極と、第３の電
極とを備えた単一のトランジスタであって、前記第１の
電極に印加される電圧に応じて、前記第２の電極と第３
の電極とを導通させる単一のトランジスタを形成するス
テップと、（ｃ）前記単一のトランジスタと絶縁された
書き込み用ワード線を形成するステップと、（ｄ）前記
単一のトランジスタの第２の電極に接続され、前記書き
込み用ワード線の近傍に情報を記憶する磁性記憶素子を
形成するステップと、（ｅ）前記磁性記憶素子に接続さ
れ、かつ前記書き込み用ワード線と絶縁されたビット線
を形成するステップと、（ｆ）前記（ｃ）〜（ｅ）のス
テップを繰り返すステップとからなり、これにより上記
目的が達成される。
造方法は、（ａ）基板を提供するステップと、（ｂ）前
記基板の上に、第１の電極と、第２の電極と、第３の電
極とを備えた単一のトランジスタであって、前記第１の
電極に印加される電圧に応じて、前記第２の電極と第３
の電極とを導通させる単一のトランジスタを形成するス
テップと、（ｃ）前記単一のトランジスタと絶縁された
書き込み用ワード線を形成するステップと、（ｄ）前記
単一のトランジスタの第２の電極に接続され、前記書き
込み用ワード線の近傍に情報を記憶する磁性記憶素子を
形成するステップと、（ｅ）前記磁性記憶素子に接続さ
れ、かつ前記書き込み用ワード線と絶縁されたビット線
を形成するステップと、（ｆ）前記（ｃ）〜（ｅ）のス
テップを繰り返すステップとからなり、これにより上記
目的が達成される。
【００１９】前記（ｃ）〜（ｆ）のステップは、前記書
き込み用ワード線と、前記磁性記憶素子と、前記ビット
線とを、前記基板上に形成された前記単一のトランジス
タに垂直な方向に積層するステップであってもよい。
き込み用ワード線と、前記磁性記憶素子と、前記ビット
線とを、前記基板上に形成された前記単一のトランジス
タに垂直な方向に積層するステップであってもよい。
【００２０】前記（ｄ）のステップは、単一の読み込み
用ワードラインを形成して前記第１の電極に接続するス
テップをさらに含んでいてもよい。
用ワードラインを形成して前記第１の電極に接続するス
テップをさらに含んでいてもよい。
【００２１】前記（ｃ）〜（ｅ）のステップは、前記書
き込み用ワード線と前記ビット線とが直交し、かつ前記
書き込み用ワード線と前記ビット線との間に前記磁性記
憶素子が位置するように、前記書き込み用ワード線と、
前記磁性記憶素子と、前記ビット線とを形成するステッ
プであってもよい。
き込み用ワード線と前記ビット線とが直交し、かつ前記
書き込み用ワード線と前記ビット線との間に前記磁性記
憶素子が位置するように、前記書き込み用ワード線と、
前記磁性記憶素子と、前記ビット線とを形成するステッ
プであってもよい。
【００２２】前記（ｂ）のステップは、前記第３の電極
に所定の電圧を与えるステップをさらに含んでいてもよ
い。
に所定の電圧を与えるステップをさらに含んでいてもよ
い。
【００２３】
【発明の実施の形態】以下、添付の図面を参照して本発
明の実施の形態を説明する。図面において、同じ符号は
同一または同等の構成要素を示す。
明の実施の形態を説明する。図面において、同じ符号は
同一または同等の構成要素を示す。
【００２４】図１は、本発明による磁気ランダムアクセ
スメモリ１０を示す。磁気ランダムアクセスメモリ１０
は、メモリアレイ１１と、その駆動回路１２とを含む。
磁気ランダムアクセスメモリ１０は、例えばコンピュー
タの中央処理装置（図示せず）等から受信した情報をメ
モリアレイ１１に格納し、または磁気ランダムアクセス
メモリ１１から読み出した情報を中央処理装置（図示せ
ず）等に送信するよう機能する。メモリアレイ１１は、
複数のメモリセルユニット（図示せず）から構成され
る。駆動回路１２は、複数の駆動線のそれぞれを選択的
に駆動できるよう構成されている。すなわち駆動回路１
２は、ビット線を駆動するためのビット線駆動回路１
３、書き込み用ワード線を駆動するための書き込み用ワ
ード線駆動回路１４および読み込み用ワード線を駆動す
る読み込み用ワード線駆動回路１５を備えている。これ
らの回路により、メモリアレイ１１の中の所望のメモリ
セルユニットを特定し、さらにそのメモリセルユニット
中の磁気記憶素子を特定し、どのような情報を記憶する
か、または記憶された情報を読み出すかを制御できる。
スメモリ１０を示す。磁気ランダムアクセスメモリ１０
は、メモリアレイ１１と、その駆動回路１２とを含む。
磁気ランダムアクセスメモリ１０は、例えばコンピュー
タの中央処理装置（図示せず）等から受信した情報をメ
モリアレイ１１に格納し、または磁気ランダムアクセス
メモリ１１から読み出した情報を中央処理装置（図示せ
ず）等に送信するよう機能する。メモリアレイ１１は、
複数のメモリセルユニット（図示せず）から構成され
る。駆動回路１２は、複数の駆動線のそれぞれを選択的
に駆動できるよう構成されている。すなわち駆動回路１
２は、ビット線を駆動するためのビット線駆動回路１
３、書き込み用ワード線を駆動するための書き込み用ワ
ード線駆動回路１４および読み込み用ワード線を駆動す
る読み込み用ワード線駆動回路１５を備えている。これ
らの回路により、メモリアレイ１１の中の所望のメモリ
セルユニットを特定し、さらにそのメモリセルユニット
中の磁気記憶素子を特定し、どのような情報を記憶する
か、または記憶された情報を読み出すかを制御できる。
【００２５】図２の（ａ）は、本発明による磁気メモリ
セルユニット２０の模式図を示す。磁気メモリセルユニ
ット２０は、２つの磁性記憶素子２１−１、２１−２
と、１つの金属酸化膜半導体電界効果トランジスタ（Ｍ
ＯＳＦＥＴ）２２とから構成されている。以下では、金
属酸化膜半導体電界効果トランジスタを単に「トランジ
スタ」と呼ぶ。２つの磁性記憶素子２１−１、２１−２
は、それぞれが１ビットの情報を記憶する素子である。
磁性記憶素子の数は２つに限られず、図１４に示すよう
な４つ等、複数を集積させることができる。一方トラン
ジスタ２２は、情報の読み出しの際に、特定の磁気メモ
リセルユニット２０を選択するためのスイッチとして利
用される。以上のような構成により、必要な構成素子数
を減少でき、トランジスタ２２の小型化とは別の観点か
らメモリの集積度を劇的に向上できる。例えば、単一の
磁気メモリセルユニット２０に含まれる磁性記憶素子の
数をＮ個とすることで、従来の磁気ランダムアクセスメ
モリと同じ面積でＮ倍の情報を記憶できる。
セルユニット２０の模式図を示す。磁気メモリセルユニ
ット２０は、２つの磁性記憶素子２１−１、２１−２
と、１つの金属酸化膜半導体電界効果トランジスタ（Ｍ
ＯＳＦＥＴ）２２とから構成されている。以下では、金
属酸化膜半導体電界効果トランジスタを単に「トランジ
スタ」と呼ぶ。２つの磁性記憶素子２１−１、２１−２
は、それぞれが１ビットの情報を記憶する素子である。
磁性記憶素子の数は２つに限られず、図１４に示すよう
な４つ等、複数を集積させることができる。一方トラン
ジスタ２２は、情報の読み出しの際に、特定の磁気メモ
リセルユニット２０を選択するためのスイッチとして利
用される。以上のような構成により、必要な構成素子数
を減少でき、トランジスタ２２の小型化とは別の観点か
らメモリの集積度を劇的に向上できる。例えば、単一の
磁気メモリセルユニット２０に含まれる磁性記憶素子の
数をＮ個とすることで、従来の磁気ランダムアクセスメ
モリと同じ面積でＮ倍の情報を記憶できる。
【００２６】以下、磁気メモリセルユニット２０を説明
する。それぞれの磁性記憶素子２１−１、２１−２の近
傍には、磁性記憶素子２１−１、２１−２に情報を書き
込むための書き込み用ワード線２４−１、２４−２が設
けられる。トランジスタ２２の第１電極２２−１には磁
性記憶素子２１−１、２１−２から情報を読み出すため
の読み込み用ワード線２５が接続され、第２電極２２−
２には磁性記憶素子２１−１、２１−２の両方が接続さ
れる。トランジスタ２２の第３電極２２−３は接地され
ており、基準電圧（０Ｖ）が与えられている。また、磁
性記憶素子２１−１、２１−２端子にはさらに、磁性記
憶素子２１−１、２１−２に情報を書き込み、かつ磁性
記憶素子２１−１、２１−２から情報を読み出す際に利
用されるビット線２３−１、２３−２が接続される。以
上の説明によれば、本発明による磁気メモリセルユニッ
ト２０は、１つのトランジスタ２２または１本の読み込
み用ワード線２５に対して２つの磁性記憶素子２１−
１、２１−２が存在するよう構成されている。
する。それぞれの磁性記憶素子２１−１、２１−２の近
傍には、磁性記憶素子２１−１、２１−２に情報を書き
込むための書き込み用ワード線２４−１、２４−２が設
けられる。トランジスタ２２の第１電極２２−１には磁
性記憶素子２１−１、２１−２から情報を読み出すため
の読み込み用ワード線２５が接続され、第２電極２２−
２には磁性記憶素子２１−１、２１−２の両方が接続さ
れる。トランジスタ２２の第３電極２２−３は接地され
ており、基準電圧（０Ｖ）が与えられている。また、磁
性記憶素子２１−１、２１−２端子にはさらに、磁性記
憶素子２１−１、２１−２に情報を書き込み、かつ磁性
記憶素子２１−１、２１−２から情報を読み出す際に利
用されるビット線２３−１、２３−２が接続される。以
上の説明によれば、本発明による磁気メモリセルユニッ
ト２０は、１つのトランジスタ２２または１本の読み込
み用ワード線２５に対して２つの磁性記憶素子２１−
１、２１−２が存在するよう構成されている。
【００２７】続いて磁気メモリセルユニット２０の物理
的構造を説明する前に、図３を参照して、磁性記憶素子
への一般的な情報の読み込み／書き込み動作を説明す
る。図３は、磁性記憶素子３１に情報を記憶し、磁性記
憶素子３１から情報を読み出すための動作原理を示す。
的構造を説明する前に、図３を参照して、磁性記憶素子
への一般的な情報の読み込み／書き込み動作を説明す
る。図３は、磁性記憶素子３１に情報を記憶し、磁性記
憶素子３１から情報を読み出すための動作原理を示す。
【００２８】まず、磁性記憶素子３１に情報を記憶する
方法を説明する。情報の記憶は、磁性記憶素子３１に磁
界を印加して、強磁性層の磁化の方向を変化させること
により行われる。図３の（ａ）は、情報（状態）「０」
を記憶した磁性記憶素子３１を示す。磁性記憶素子３１
は、下側の強磁性層３２と、上側の強磁性層３３と、そ
れらの間に挟まれた非磁性層３４とから構成されてい
る。磁性記憶素子３１は、例えば、ＴＭＲ（Tunneling
Magnetoresistive）素子や、ＧＭＲ（Giant Magnetores
istive）素子であることが好ましい。磁性記憶素子３１
の近傍には、磁性記憶素子３１に情報を書き込むための
書き込み用ワード線３５が設けられている。一般に、磁
性記憶素子３１の下側の強磁性層３２の磁化の方向と上
側の強磁性層３３の磁化の方向とが同一の場合（この例
では、いずれもＸ軸の正方向を向いている場合）には、
磁性記憶素子３１は「０」を格納しているとされる。な
お、下側の強磁性層３２（書き込み用ワード線３５から
より遠くに位置する強磁性層３２）の磁化の方向はＸ軸
の正方向から変化しないよう設計される。磁性記憶素子
３１の下側の強磁性層３２の磁化の方向と上側の強磁性
層３３の磁化の方向とを同一にするためには、書き込み
用ワード線３５にＹ軸の負方向に電流を流せばよい。書
き込み用ワード線３５の周りには時計回りに磁界が発生
し、上側の強磁性層３３にＸ軸の正方向の磁界を印加で
きるからである。このようにして、磁性記憶素子３１に
情報「０」が記憶される。
方法を説明する。情報の記憶は、磁性記憶素子３１に磁
界を印加して、強磁性層の磁化の方向を変化させること
により行われる。図３の（ａ）は、情報（状態）「０」
を記憶した磁性記憶素子３１を示す。磁性記憶素子３１
は、下側の強磁性層３２と、上側の強磁性層３３と、そ
れらの間に挟まれた非磁性層３４とから構成されてい
る。磁性記憶素子３１は、例えば、ＴＭＲ（Tunneling
Magnetoresistive）素子や、ＧＭＲ（Giant Magnetores
istive）素子であることが好ましい。磁性記憶素子３１
の近傍には、磁性記憶素子３１に情報を書き込むための
書き込み用ワード線３５が設けられている。一般に、磁
性記憶素子３１の下側の強磁性層３２の磁化の方向と上
側の強磁性層３３の磁化の方向とが同一の場合（この例
では、いずれもＸ軸の正方向を向いている場合）には、
磁性記憶素子３１は「０」を格納しているとされる。な
お、下側の強磁性層３２（書き込み用ワード線３５から
より遠くに位置する強磁性層３２）の磁化の方向はＸ軸
の正方向から変化しないよう設計される。磁性記憶素子
３１の下側の強磁性層３２の磁化の方向と上側の強磁性
層３３の磁化の方向とを同一にするためには、書き込み
用ワード線３５にＹ軸の負方向に電流を流せばよい。書
き込み用ワード線３５の周りには時計回りに磁界が発生
し、上側の強磁性層３３にＸ軸の正方向の磁界を印加で
きるからである。このようにして、磁性記憶素子３１に
情報「０」が記憶される。
【００２９】次に、図３の（ｂ）は、情報「１」を記憶
した磁性記憶素子３１を示す。一般に、磁性記憶素子３
１の下側の強磁性層３２の磁化の方向と上側の強磁性層
３３の磁化の方向とが逆向きの場合（下側の強磁性層３
２の磁化の方向がＸ軸方向、上側の強磁性層３３の磁化
の方向がＹ軸方向を向いている場合）には、磁性記憶素
子３１は「１」を格納しているとされる。それぞれの強
磁性層の磁化の方向をこのように設定するためには、書
き込み用ワード線３５にＹ軸の正方向に電流を流し、上
側の強磁性層３３にＸ軸の負方向の磁界を印加すればよ
い。なお下側の強磁性層３２の磁化の方向は、この磁界
により磁化の方向が変化しないように設計される（電流
の大きさが調整される）。このようにして、磁性記憶素
子３１に情報「１」が記憶される。
した磁性記憶素子３１を示す。一般に、磁性記憶素子３
１の下側の強磁性層３２の磁化の方向と上側の強磁性層
３３の磁化の方向とが逆向きの場合（下側の強磁性層３
２の磁化の方向がＸ軸方向、上側の強磁性層３３の磁化
の方向がＹ軸方向を向いている場合）には、磁性記憶素
子３１は「１」を格納しているとされる。それぞれの強
磁性層の磁化の方向をこのように設定するためには、書
き込み用ワード線３５にＹ軸の正方向に電流を流し、上
側の強磁性層３３にＸ軸の負方向の磁界を印加すればよ
い。なお下側の強磁性層３２の磁化の方向は、この磁界
により磁化の方向が変化しないように設計される（電流
の大きさが調整される）。このようにして、磁性記憶素
子３１に情報「１」が記憶される。
【００３０】続いて磁性記憶素子３１から情報を読み出
す方法を説明する。情報の読み込みは、磁性記憶素子３
１の積層面に垂直な方向に一定の電流Ｉを流し、磁性記
憶素子３１の両端の電圧を検出することにより行われ
る。図３の（ｃ）は、情報「０」が読み出される磁性記
憶素子３１を示す。まず、磁性記憶素子３１の積層面に
垂直な方向に設けられたビット線３６に、一定の電流Ｉ
が流される。電流Ｉは、磁性記憶素子３１内を流れる。
そして磁性記憶素子３１の両端の電圧Ｖ0が検出され
る。磁性記憶素子３１の下側の強磁性層３２の磁化の方
向と上側の強磁性層３３の磁化の方向とが同一である場
合には、磁性記憶素子３１の抵抗が比較的小さいことが
知られている。したがって、検出された電圧Ｖ0も小さ
くなる。これにより、その磁性記憶素子３１に記憶され
ている情報が「０」であることを判定できる。なお、流
した電流Ｉの大きさと検出した電圧Ｖ0とに基づいて、
Ｒ0＝Ｖ 0／Ｉにより抵抗値Ｒ0を求め、その抵抗値Ｒ0が
比較的小さいと判断することにより、磁性記憶素子３１
に記憶されている情報が「０」であることを判定しても
よい。
す方法を説明する。情報の読み込みは、磁性記憶素子３
１の積層面に垂直な方向に一定の電流Ｉを流し、磁性記
憶素子３１の両端の電圧を検出することにより行われ
る。図３の（ｃ）は、情報「０」が読み出される磁性記
憶素子３１を示す。まず、磁性記憶素子３１の積層面に
垂直な方向に設けられたビット線３６に、一定の電流Ｉ
が流される。電流Ｉは、磁性記憶素子３１内を流れる。
そして磁性記憶素子３１の両端の電圧Ｖ0が検出され
る。磁性記憶素子３１の下側の強磁性層３２の磁化の方
向と上側の強磁性層３３の磁化の方向とが同一である場
合には、磁性記憶素子３１の抵抗が比較的小さいことが
知られている。したがって、検出された電圧Ｖ0も小さ
くなる。これにより、その磁性記憶素子３１に記憶され
ている情報が「０」であることを判定できる。なお、流
した電流Ｉの大きさと検出した電圧Ｖ0とに基づいて、
Ｒ0＝Ｖ 0／Ｉにより抵抗値Ｒ0を求め、その抵抗値Ｒ0が
比較的小さいと判断することにより、磁性記憶素子３１
に記憶されている情報が「０」であることを判定しても
よい。
【００３１】次に、図３の（ｄ）は、情報「１」が読み
出される磁性記憶素子３１を示す。この場合も同様に磁
性記憶素子３１の積層面に垂直な方向に設けられたビッ
ト線３６に、一定の電流Ｉが流される。そして磁性記憶
素子３１の両端の電圧Ｖ1が検出される。磁性記憶素子
３１の下側の強磁性層３２の磁化の方向と上側の強磁性
層３３の磁化の方向とが逆向きである場合には、磁性記
憶素子３１の抵抗が比較的大きいことが知られている。
したがって、検出された磁性記憶素子３１の両端の電圧
Ｖ1は大きくなる（Ｖ1＞Ｖ0）。これにより、その磁性
記憶素子３１に記憶されている情報が「１」であること
を判定できる。なお、流した電流Ｉの大きさと検出した
電圧Ｖ1とに基づいて、Ｒ1＝Ｖ1／Ｉにより抵抗値Ｒ1を
求め、その抵抗値Ｒ1が比較的大きいと判断することに
より磁性記憶素子３１に記憶されている情報が「１」で
あることを判定してもよい。
出される磁性記憶素子３１を示す。この場合も同様に磁
性記憶素子３１の積層面に垂直な方向に設けられたビッ
ト線３６に、一定の電流Ｉが流される。そして磁性記憶
素子３１の両端の電圧Ｖ1が検出される。磁性記憶素子
３１の下側の強磁性層３２の磁化の方向と上側の強磁性
層３３の磁化の方向とが逆向きである場合には、磁性記
憶素子３１の抵抗が比較的大きいことが知られている。
したがって、検出された磁性記憶素子３１の両端の電圧
Ｖ1は大きくなる（Ｖ1＞Ｖ0）。これにより、その磁性
記憶素子３１に記憶されている情報が「１」であること
を判定できる。なお、流した電流Ｉの大きさと検出した
電圧Ｖ1とに基づいて、Ｒ1＝Ｖ1／Ｉにより抵抗値Ｒ1を
求め、その抵抗値Ｒ1が比較的大きいと判断することに
より磁性記憶素子３１に記憶されている情報が「１」で
あることを判定してもよい。
【００３２】以上、磁性記憶素子に情報を記憶させ、ま
た磁性記憶素子から情報を読み出す方法を説明した。続
いて図２の（ｂ）を参照して、本発明による磁気メモリ
セルユニット２０の構造を説明する。図２の（ｂ）は、
（ａ）の磁気メモリセルユニット２０の断面図を示す。
磁気メモリセルユニット２０は、基板上に形成されたト
ランジスタ２２に垂直な方向に、順に読み込み用ワード
線２５、第１セル２７−１、第２セル２７−２とが積層
されて構成されている。トランジスタ２２の第１電極２
２−１は読み込み用ワード線２５と接続され、トランジ
スタ２２の第３電極２２−３は接地されており、基準電
圧（０Ｖ）が与えられている。トランジスタ２２の第２
電極２２−２は、第１セル２７−１および第２セル２７
−２の各々と接続されている。
た磁性記憶素子から情報を読み出す方法を説明した。続
いて図２の（ｂ）を参照して、本発明による磁気メモリ
セルユニット２０の構造を説明する。図２の（ｂ）は、
（ａ）の磁気メモリセルユニット２０の断面図を示す。
磁気メモリセルユニット２０は、基板上に形成されたト
ランジスタ２２に垂直な方向に、順に読み込み用ワード
線２５、第１セル２７−１、第２セル２７−２とが積層
されて構成されている。トランジスタ２２の第１電極２
２−１は読み込み用ワード線２５と接続され、トランジ
スタ２２の第３電極２２−３は接地されており、基準電
圧（０Ｖ）が与えられている。トランジスタ２２の第２
電極２２−２は、第１セル２７−１および第２セル２７
−２の各々と接続されている。
【００３３】第１セル２７−１では、書き込み用ワード
線２４−１、下部電極２６−１、磁性記憶素子２１−
１、ビット線２３−１が基板側から順に基板に垂直な方
向に積層されている。図２の（ａ）でも説明したよう
に、書き込み用ワード線２４−１以外の構成要素は、ト
ランジスタ２２の第２電極２２−２と接続されている。
同様に、第２セル２７−２には、書き込み用ワード線２
４−２、下部電極２６−２、磁性記憶素子２１−２、ビ
ット線２３−２が基板側から順に基板に垂直な方向に積
層されている。書き込み用ワード線２４−２以外の構成
要素は、下部電極２６−１を介してトランジスタ２２の
第２電極２２−２と接続されている。上述した構成要素
が存在する領域の周囲の領域には、絶縁層が形成されて
いる。
線２４−１、下部電極２６−１、磁性記憶素子２１−
１、ビット線２３−１が基板側から順に基板に垂直な方
向に積層されている。図２の（ａ）でも説明したよう
に、書き込み用ワード線２４−１以外の構成要素は、ト
ランジスタ２２の第２電極２２−２と接続されている。
同様に、第２セル２７−２には、書き込み用ワード線２
４−２、下部電極２６−２、磁性記憶素子２１−２、ビ
ット線２３−２が基板側から順に基板に垂直な方向に積
層されている。書き込み用ワード線２４−２以外の構成
要素は、下部電極２６−１を介してトランジスタ２２の
第２電極２２−２と接続されている。上述した構成要素
が存在する領域の周囲の領域には、絶縁層が形成されて
いる。
【００３４】続いて第１セル２７−１の構造をより詳し
く説明する。第１セル２７−１では、書き込み用ワード
線２４−１は紙面に垂直な方向に延びるように設けら
れ、磁性記憶素子２１−１の近傍に設けられている。書
き込み用ワード線２４−１は、流れる電流に基づく磁界
を磁性記憶素子２１−１に印加する。磁性記憶素子２１
−１は、下部電極２６−１およびビット線２３−１との
間に設けられる。このビット線２３−１は、磁性記憶素
子２１−１に情報を書き込む際にも利用され、書き込み
用ワード線２４−１と平行でなく、例えば直交するよう
に配置される。よって、磁性記憶素子２１−１は、ビッ
ト線２３−１および書き込み用ワード線２４−１との間
に設けられるといえる。なお、第２セル２７−２の構造
は第１セル２７−１の構造と同様なので、その説明は省
略する。
く説明する。第１セル２７−１では、書き込み用ワード
線２４−１は紙面に垂直な方向に延びるように設けら
れ、磁性記憶素子２１−１の近傍に設けられている。書
き込み用ワード線２４−１は、流れる電流に基づく磁界
を磁性記憶素子２１−１に印加する。磁性記憶素子２１
−１は、下部電極２６−１およびビット線２３−１との
間に設けられる。このビット線２３−１は、磁性記憶素
子２１−１に情報を書き込む際にも利用され、書き込み
用ワード線２４−１と平行でなく、例えば直交するよう
に配置される。よって、磁性記憶素子２１−１は、ビッ
ト線２３−１および書き込み用ワード線２４−１との間
に設けられるといえる。なお、第２セル２７−２の構造
は第１セル２７−１の構造と同様なので、その説明は省
略する。
【００３５】ビット線２３−１が書き込み用ワード線２
４−１と平行にならないように配置される理由は以下の
とおりである。図３の（ａ）および（ｂ）を参照して説
明したように、１本の書き込み用ワード線３５があれ
ば、「０」または「１」の情報を磁性記憶素子３１に書
き込むことができる。しかし、現在研究開発されている
磁気ランダムアクセスメモリでは、多数の磁性記憶素子
を集積化した場合を考慮して、２本の電流線、すなわち
書き込み用ワード線およびビット線を利用して情報の書
き込みが行われる。書き込み用ワード線およびビット線
のいずれか１本の線に流れる電流のみでは磁化の反転に
必要な磁界が生じないように、印加される電圧、換言す
れば流れる電流の大きさが調整される。一方、書き込み
用ワード線およびビット線のいずれにも電流が流れてい
る位置では、各電流により磁界が生じ、２つの磁界の和
（合成磁界）が磁性記憶素子に印加される。この合成磁
界の大きさが磁化の反転に十分な大きさになるようにす
ることで、書き込み用ワード線およびビット線の交点に
位置する磁性記憶素子にのみ情報を書き込むことができ
る。換言すれば、所望の磁性記憶素子の上および下に存
在する書き込み用ワード線およびビット線を選択して電
流を流すことにより、その所望の磁性記憶素子に合成磁
界を印加し、その磁性記憶素子にのみ情報を書き込むこ
とができる。したがって、書き込み用ワード線およびビ
ット線が平行に配置されないことが必要となる。なお、
どの書き込み用ワード線およびビット線を選択するか
は、書き込み用ワード線駆動回路１４（図１）およびビ
ット線駆動回路１３（図１）により制御される。
４−１と平行にならないように配置される理由は以下の
とおりである。図３の（ａ）および（ｂ）を参照して説
明したように、１本の書き込み用ワード線３５があれ
ば、「０」または「１」の情報を磁性記憶素子３１に書
き込むことができる。しかし、現在研究開発されている
磁気ランダムアクセスメモリでは、多数の磁性記憶素子
を集積化した場合を考慮して、２本の電流線、すなわち
書き込み用ワード線およびビット線を利用して情報の書
き込みが行われる。書き込み用ワード線およびビット線
のいずれか１本の線に流れる電流のみでは磁化の反転に
必要な磁界が生じないように、印加される電圧、換言す
れば流れる電流の大きさが調整される。一方、書き込み
用ワード線およびビット線のいずれにも電流が流れてい
る位置では、各電流により磁界が生じ、２つの磁界の和
（合成磁界）が磁性記憶素子に印加される。この合成磁
界の大きさが磁化の反転に十分な大きさになるようにす
ることで、書き込み用ワード線およびビット線の交点に
位置する磁性記憶素子にのみ情報を書き込むことができ
る。換言すれば、所望の磁性記憶素子の上および下に存
在する書き込み用ワード線およびビット線を選択して電
流を流すことにより、その所望の磁性記憶素子に合成磁
界を印加し、その磁性記憶素子にのみ情報を書き込むこ
とができる。したがって、書き込み用ワード線およびビ
ット線が平行に配置されないことが必要となる。なお、
どの書き込み用ワード線およびビット線を選択するか
は、書き込み用ワード線駆動回路１４（図１）およびビ
ット線駆動回路１３（図１）により制御される。
【００３６】続いて、図４〜図１３を参照して、磁気メ
モリセルユニット２０（図２の（ｂ））の製造過程を説
明する。各図は磁気メモリセルユニット２０（図２の
（ｂ））の製造過程を順を追って示す。なお、以下のよ
うにして製造される磁気メモリセルユニット２０（図２
の（ｂ））を駆動回路１２（図１）とあわせて集積する
ことにより、容易に磁気ランダムアクセスメモリ１０
（図１）を得ることができる。駆動回路１２（図１）
は、さらに以下に説明するように動作するものであれば
周知の駆動回路を利用できる。したがって、駆動回路１
２（図１）および磁気ランダムアクセスメモリ１０（図
１）の製造過程は特に説明しない。以下では、参照符号
は各図の説明に必要なものにのみ付し、すでに説明した
構成要素には付さないが、各図間で対応する個所は同じ
構成要素を表す。
モリセルユニット２０（図２の（ｂ））の製造過程を説
明する。各図は磁気メモリセルユニット２０（図２の
（ｂ））の製造過程を順を追って示す。なお、以下のよ
うにして製造される磁気メモリセルユニット２０（図２
の（ｂ））を駆動回路１２（図１）とあわせて集積する
ことにより、容易に磁気ランダムアクセスメモリ１０
（図１）を得ることができる。駆動回路１２（図１）
は、さらに以下に説明するように動作するものであれば
周知の駆動回路を利用できる。したがって、駆動回路１
２（図１）および磁気ランダムアクセスメモリ１０（図
１）の製造過程は特に説明しない。以下では、参照符号
は各図の説明に必要なものにのみ付し、すでに説明した
構成要素には付さないが、各図間で対応する個所は同じ
構成要素を表す。
【００３７】図４は、トランジスタ２２および読み込み
用ワード線２５が形成された基板４０を示す。形成過程
は以下のとおりである。まずＳｉ基板４０に複数のトラ
ンジスタが形成される。ここでは、複数のトランジスタ
のうちトランジスタ２２（Ｎチャネル型ＭＯＳＦＥＴ）
のみを示す。Ｎチャネル型ＭＯＳＦＥＴは、Ｐ型シリコ
ン基板４０に不純物濃度の高い２つのｎ型領域（電極）
２２−２、２２−３を互いに近接して埋め込み、両電極
２２−２、２２−３の上に薄い酸化膜（ＳｉＯ 2）２２
−４を堆積し、最後にその上にＡｌ、Ａｕ等を蒸着して
ゲート電極（第１電極）２２−１を形成することにより
作製できる。また、複数のトランジスタ相互を電気的に
絶縁するために、例えば、ＴＥＯＳ（Tetra Etyle Orth
o Silicate）等を用いて素子分離領域４１−１および４
１−２も同時に形成される。このように形成されたトラ
ンジスタ２２の第１電極２２−１上に、読み込み用ワー
ド線２５が形成される。
用ワード線２５が形成された基板４０を示す。形成過程
は以下のとおりである。まずＳｉ基板４０に複数のトラ
ンジスタが形成される。ここでは、複数のトランジスタ
のうちトランジスタ２２（Ｎチャネル型ＭＯＳＦＥＴ）
のみを示す。Ｎチャネル型ＭＯＳＦＥＴは、Ｐ型シリコ
ン基板４０に不純物濃度の高い２つのｎ型領域（電極）
２２−２、２２−３を互いに近接して埋め込み、両電極
２２−２、２２−３の上に薄い酸化膜（ＳｉＯ 2）２２
−４を堆積し、最後にその上にＡｌ、Ａｕ等を蒸着して
ゲート電極（第１電極）２２−１を形成することにより
作製できる。また、複数のトランジスタ相互を電気的に
絶縁するために、例えば、ＴＥＯＳ（Tetra Etyle Orth
o Silicate）等を用いて素子分離領域４１−１および４
１−２も同時に形成される。このように形成されたトラ
ンジスタ２２の第１電極２２−１上に、読み込み用ワー
ド線２５が形成される。
【００３８】図５は、第１孤立プラグ５４とグランド接
続配線５６とがさらに形成された基板４０を示す。グラ
ンド接続配線５６は接地されている。第１孤立プラグ５
４とグランド接続配線５６の周囲の領域には、層間絶縁
膜５２が存在する。
続配線５６とがさらに形成された基板４０を示す。グラ
ンド接続配線５６は接地されている。第１孤立プラグ５
４とグランド接続配線５６の周囲の領域には、層間絶縁
膜５２が存在する。
【００３９】このような基板４０の形成過程は以下のと
おりである。
おりである。
【００４０】（５−１）まず基板４０上に、例えばＣＶ
Ｄ（Chemical Vapor Deposition）を利用して、ＳｉＯ2
からなる層間絶縁膜５２が成膜される。
Ｄ（Chemical Vapor Deposition）を利用して、ＳｉＯ2
からなる層間絶縁膜５２が成膜される。
【００４１】（５−２）その基板４０にはフォトレジス
トが塗布され、フォトマスクを介して紫外線を照射する
ことにより、所望のレジストパターンが得られる。この
工程はリソグラフィと呼ばれる。フォトマスクは、第１
孤立プラグ５４およびグランド接続配線５６のコンタク
トホールを設ける位置および形状に基づいて用意され
る。
トが塗布され、フォトマスクを介して紫外線を照射する
ことにより、所望のレジストパターンが得られる。この
工程はリソグラフィと呼ばれる。フォトマスクは、第１
孤立プラグ５４およびグランド接続配線５６のコンタク
トホールを設ける位置および形状に基づいて用意され
る。
【００４２】（５−３）レジストパターン部分のＳｉＯ
2がエッチングにより除去され、塗布されたフォトレジ
ストが除去される。このようにして、第１孤立プラグ５
４およびグランド接続配線５６のコンタクトホールが設
けられる。
2がエッチングにより除去され、塗布されたフォトレジ
ストが除去される。このようにして、第１孤立プラグ５
４およびグランド接続配線５６のコンタクトホールが設
けられる。
【００４３】（５−４）そのコンタクトホールに金属が
蒸着される。ただし、通常の蒸着プロセスによれば、コ
ンタクトホールに加え、層間絶縁膜５２の表面にも金属
が蒸着される。したがって、第１孤立プラグ５４および
グランド接続配線５６を所望の形状に成形するために、
すなわち蒸着された金属のうち不要な金属を除去するた
めに、再びリソグラフィおよびエッチングが行われる。
最後にグランド接続配線５６が、接地される。
蒸着される。ただし、通常の蒸着プロセスによれば、コ
ンタクトホールに加え、層間絶縁膜５２の表面にも金属
が蒸着される。したがって、第１孤立プラグ５４および
グランド接続配線５６を所望の形状に成形するために、
すなわち蒸着された金属のうち不要な金属を除去するた
めに、再びリソグラフィおよびエッチングが行われる。
最後にグランド接続配線５６が、接地される。
【００４４】以上のように、層間絶縁膜５２、第１孤立
プラグ５４およびグランド接続配線５６が形成される。
なお、リソグラフィ、エッチングおよび蒸着は周知の技
術であるので、本明細書においてその具体的な説明は省
略する。
プラグ５４およびグランド接続配線５６が形成される。
なお、リソグラフィ、エッチングおよび蒸着は周知の技
術であるので、本明細書においてその具体的な説明は省
略する。
【００４５】図６は、書き込み用ワード線２４−１と第
２孤立プラグ６４とがさらに形成された基板４０を示
す。第２孤立プラグ６４の周囲の領域には、層間絶縁膜
６２が存在する。その過程は、図５を参照して説明した
のと全く同様である。すなわち、上記（５−１）で説明
したように、層間絶縁膜５２（図５）の上にさらに層間
絶縁膜が成膜され、層間絶縁膜６２が形成される。次に
（５−２）および（５−３）で示すように、第２孤立プ
ラグ６４のコンタクトホールが形成される。コンタクト
ホールは、第２孤立プラグ６４が第１孤立プラグ５４と
電気的に接続されるように、第１孤立プラグ５４の上部
にまで延びる。最後に（５−４）で示すように、そのコ
ンタクトホールおよび層間絶縁膜６２の表面に金属が蒸
着され、書き込み用ワード線２４−１と第２孤立プラグ
６４が所望の形状になるように、蒸着された金属のうち
不要な金属をリソグラフィおよびエッチングで除去す
る。以上のようにして書き込み用ワード線２４−１と第
２孤立プラグ６４とが形成される。
２孤立プラグ６４とがさらに形成された基板４０を示
す。第２孤立プラグ６４の周囲の領域には、層間絶縁膜
６２が存在する。その過程は、図５を参照して説明した
のと全く同様である。すなわち、上記（５−１）で説明
したように、層間絶縁膜５２（図５）の上にさらに層間
絶縁膜が成膜され、層間絶縁膜６２が形成される。次に
（５−２）および（５−３）で示すように、第２孤立プ
ラグ６４のコンタクトホールが形成される。コンタクト
ホールは、第２孤立プラグ６４が第１孤立プラグ５４と
電気的に接続されるように、第１孤立プラグ５４の上部
にまで延びる。最後に（５−４）で示すように、そのコ
ンタクトホールおよび層間絶縁膜６２の表面に金属が蒸
着され、書き込み用ワード線２４−１と第２孤立プラグ
６４が所望の形状になるように、蒸着された金属のうち
不要な金属をリソグラフィおよびエッチングで除去す
る。以上のようにして書き込み用ワード線２４−１と第
２孤立プラグ６４とが形成される。
【００４６】図７は、第１下部電極７４がさらに形成さ
れた基板４０を示す。第１下部電極７４は、第２孤立プ
ラグ６４に電気的に接続されている。第１下部電極７４
の周囲の領域には、層間絶縁膜７２が存在する。層間絶
縁膜７２の成膜および第１下部電極７４の形成は、図５
および６を参照してした上記（５−１）〜（５−４）の
説明と全く同様であるので、その説明は省略する。
れた基板４０を示す。第１下部電極７４は、第２孤立プ
ラグ６４に電気的に接続されている。第１下部電極７４
の周囲の領域には、層間絶縁膜７２が存在する。層間絶
縁膜７２の成膜および第１下部電極７４の形成は、図５
および６を参照してした上記（５−１）〜（５−４）の
説明と全く同様であるので、その説明は省略する。
【００４７】図８は、磁性記憶素子２１−１がさらに形
成された基板４０を示す。磁性記憶素子２１−１は、第
１下部電極７４に電気的に接続されている。すでに説明
したように、磁性記憶素子２１−１は、基板４０および
書き込み用ワード線に近い側から順に、強磁性層３３
（図３）、非磁性層３４（図３）および強磁性層３２
（図３）が積層されたＴＭＲ素子またはＧＭＲ素子であ
る。まず、第１下部電極７４の形に合わせてＴＭＲ素子
またはＧＭＲ素子が形成される。そして、磁性記憶素子
２１−１として必要な大きさおよび形状を得るために、
これまでの説明と同様フォトレジストおよびエッチング
（例えば、イオン・エッチング）が行われる。以上のよ
うに磁性記憶素子２１−１が形成される。なお、層間絶
縁膜８２は第１下部電極７４の上面とほぼ同じレベルま
で成膜されている。層間絶縁膜８２を成膜する手順はこ
れまでの説明と全く同じであるので、その説明は省略す
る。
成された基板４０を示す。磁性記憶素子２１−１は、第
１下部電極７４に電気的に接続されている。すでに説明
したように、磁性記憶素子２１−１は、基板４０および
書き込み用ワード線に近い側から順に、強磁性層３３
（図３）、非磁性層３４（図３）および強磁性層３２
（図３）が積層されたＴＭＲ素子またはＧＭＲ素子であ
る。まず、第１下部電極７４の形に合わせてＴＭＲ素子
またはＧＭＲ素子が形成される。そして、磁性記憶素子
２１−１として必要な大きさおよび形状を得るために、
これまでの説明と同様フォトレジストおよびエッチング
（例えば、イオン・エッチング）が行われる。以上のよ
うに磁性記憶素子２１−１が形成される。なお、層間絶
縁膜８２は第１下部電極７４の上面とほぼ同じレベルま
で成膜されている。層間絶縁膜８２を成膜する手順はこ
れまでの説明と全く同じであるので、その説明は省略す
る。
【００４８】図９は、ビット線２３−１と第３孤立プラ
グ９４とがさらに形成された基板４０を示す。ビット線
２３−１は、磁性記憶素子２１−１と電気的に接続され
ている。一方、第３孤立プラグ９４は、第１下部電極７
４と電気的に接続されている。ビット線２３−１と第３
孤立プラグ９４の周囲の領域には、層間絶縁膜９２が存
在する。ビット線２３−１、第３孤立プラグ９４の形成
および層間絶縁膜９２の成膜は、図５および６を参照し
てした上記（５−１）〜（５−４）の説明と全く同様で
あるので、その説明は省略する。
グ９４とがさらに形成された基板４０を示す。ビット線
２３−１は、磁性記憶素子２１−１と電気的に接続され
ている。一方、第３孤立プラグ９４は、第１下部電極７
４と電気的に接続されている。ビット線２３−１と第３
孤立プラグ９４の周囲の領域には、層間絶縁膜９２が存
在する。ビット線２３−１、第３孤立プラグ９４の形成
および層間絶縁膜９２の成膜は、図５および６を参照し
てした上記（５−１）〜（５−４）の説明と全く同様で
あるので、その説明は省略する。
【００４９】ここまでが、第１セル２７−１（図２の
（ｂ））の形成過程である。本発明では、第１セル２７
−１（図２の（ｂ））の上にさらに第２セル２７−２
（図２の（ｂ））を積層させることにより集積度を向上
させる。
（ｂ））の形成過程である。本発明では、第１セル２７
−１（図２の（ｂ））の上にさらに第２セル２７−２
（図２の（ｂ））を積層させることにより集積度を向上
させる。
【００５０】図１０は、書き込み用ワード線２４−２と
第４孤立プラグ１０４とがさらに形成された基板４０を
示す。第４孤立プラグ１０４は、第３孤立プラグ９４と
電気的に接続されている。第４孤立プラグ１０４の周囲
の領域には、層間絶縁膜１０２が存在する。この形成過
程は、図６を参照して説明した書き込み用ワード線２４
−１および第２孤立プラグ６４の形成過程と完全に対応
するので、その説明は省略する。
第４孤立プラグ１０４とがさらに形成された基板４０を
示す。第４孤立プラグ１０４は、第３孤立プラグ９４と
電気的に接続されている。第４孤立プラグ１０４の周囲
の領域には、層間絶縁膜１０２が存在する。この形成過
程は、図６を参照して説明した書き込み用ワード線２４
−１および第２孤立プラグ６４の形成過程と完全に対応
するので、その説明は省略する。
【００５１】図１１は、第２下部電極１１４がさらに形
成された基板４０を示す。第２下部電極１１４は、第４
孤立プラグ１０４に電気的に接続されている。第２下部
電極１１４の周囲の領域には、層間絶縁膜１１２が存在
する。この形成過程は、図７を参照して説明した第１下
部電極７４の形成過程と完全に対応するので、その説明
は省略する。
成された基板４０を示す。第２下部電極１１４は、第４
孤立プラグ１０４に電気的に接続されている。第２下部
電極１１４の周囲の領域には、層間絶縁膜１１２が存在
する。この形成過程は、図７を参照して説明した第１下
部電極７４の形成過程と完全に対応するので、その説明
は省略する。
【００５２】図１２は、磁性記憶素子２１−２がさらに
形成された基板４０を示す。磁性記憶素子２１−２は、
第２下部電極１１４に電気的に接続されている。層間絶
縁膜１２２は第２下部電極１１４の上面とほぼ同じレベ
ルまで成膜されている。磁性記憶素子２１−２の構造、
およびこの形成過程は、図８を参照して説明した磁性記
憶素子２１−１の構造および形成過程と完全に対応する
ので、その説明は省略する。
形成された基板４０を示す。磁性記憶素子２１−２は、
第２下部電極１１４に電気的に接続されている。層間絶
縁膜１２２は第２下部電極１１４の上面とほぼ同じレベ
ルまで成膜されている。磁性記憶素子２１−２の構造、
およびこの形成過程は、図８を参照して説明した磁性記
憶素子２１−１の構造および形成過程と完全に対応する
ので、その説明は省略する。
【００５３】図１３は、ビット線２３−２と第５孤立プ
ラグ１３４とがさらに形成された基板４０を示す。ビッ
ト線２３−２は、磁性記憶素子２１−２と電気的に接続
されている。一方、第５孤立プラグ１３４は、第２下部
電極１１４と電気的に接続されている。ビット線２３−
２と第５孤立プラグ１３４の周囲の領域には、層間絶縁
膜１３２が存在する。この形成過程は、図９を参照して
説明したビット線２３−１および第３孤立プラグ９４の
形成過程と完全に対応するので、その説明は省略する。
ラグ１３４とがさらに形成された基板４０を示す。ビッ
ト線２３−２は、磁性記憶素子２１−２と電気的に接続
されている。一方、第５孤立プラグ１３４は、第２下部
電極１１４と電気的に接続されている。ビット線２３−
２と第５孤立プラグ１３４の周囲の領域には、層間絶縁
膜１３２が存在する。この形成過程は、図９を参照して
説明したビット線２３−１および第３孤立プラグ９４の
形成過程と完全に対応するので、その説明は省略する。
【００５４】以上、磁気メモリセルユニット２０（図２
の（ｂ））の製造過程を説明した。図１３の説明に関し
て、本実施の形態では、２つのセル２７−１、２７−２
（図２の（ｂ））により磁気メモリセルユニット２０
（図２の（ｂ））を構成するとしているので、第５孤立
プラグ１３４（図１３）を設けず、それに代えてビット
線２３−２が層間絶縁膜１３２の上面を覆うように構成
してもよい。一方、３以上のセルを含む磁気メモリセル
ユニット２０（図２の（ｂ））を形成する場合には、図
１０〜図１３を参照して説明した工程を繰り返し、セル
をトランジスタ２２（図４）に垂直な方向に積層させて
磁気メモリセルユニット２０（図２の（ｂ））を形成す
ればよい。
の（ｂ））の製造過程を説明した。図１３の説明に関し
て、本実施の形態では、２つのセル２７−１、２７−２
（図２の（ｂ））により磁気メモリセルユニット２０
（図２の（ｂ））を構成するとしているので、第５孤立
プラグ１３４（図１３）を設けず、それに代えてビット
線２３−２が層間絶縁膜１３２の上面を覆うように構成
してもよい。一方、３以上のセルを含む磁気メモリセル
ユニット２０（図２の（ｂ））を形成する場合には、図
１０〜図１３を参照して説明した工程を繰り返し、セル
をトランジスタ２２（図４）に垂直な方向に積層させて
磁気メモリセルユニット２０（図２の（ｂ））を形成す
ればよい。
【００５５】再び図２の（ｂ）を参照して、磁気メモリ
セルユニット２０へのアクセス方法を具体的に説明す
る。「アクセス」とは、磁気メモリセルユニット２０へ
情報を書き込み、および磁気メモリセルユニット２０か
ら情報を読み出すことをいう。磁気メモリセルユニット
２０へのアクセスは、駆動回路１２（図１）により制御
される。以下説明される「ビット線を選択する」、「情
報を書き込む／読み出す」、「電圧を印加する」、「電
流を流す」等の動作は、すべて駆動回路１２（図１）の
制御の下で行われる。これらの動作は、ビット線駆動回
路１３（図１）、書き込み用ワード線駆動回路１４（図
１）および読み込み用ワード線駆動回路１５（図１）が
必要な配線を選択することにより行われる。
セルユニット２０へのアクセス方法を具体的に説明す
る。「アクセス」とは、磁気メモリセルユニット２０へ
情報を書き込み、および磁気メモリセルユニット２０か
ら情報を読み出すことをいう。磁気メモリセルユニット
２０へのアクセスは、駆動回路１２（図１）により制御
される。以下説明される「ビット線を選択する」、「情
報を書き込む／読み出す」、「電圧を印加する」、「電
流を流す」等の動作は、すべて駆動回路１２（図１）の
制御の下で行われる。これらの動作は、ビット線駆動回
路１３（図１）、書き込み用ワード線駆動回路１４（図
１）および読み込み用ワード線駆動回路１５（図１）が
必要な配線を選択することにより行われる。
【００５６】まず、各磁性記憶素子２１−１、２１−２
に情報を書き込む際の磁気メモリセルユニット２０の動
作を説明する。例えば、磁性記憶素子２１−２に情報を
書き込む場合は、まず書き込み用ワード線駆動回路１４
（図１）およびビット線駆動回路１３（図１）が書き込
み用ワード線２４−２およびビット線２３−２を選択し
てそれぞれワード線書き込み電流およびビット線書き込
み電流を流す。磁性記憶素子２１−２には書き込み用ワ
ード線２４−２およびビット線２３−２のそれぞれに流
れる電流に基づく合成磁界が印加され、磁性記憶素子２
１−２にのみ情報が書き込まれる。磁気メモリセルユニ
ット２０への情報の書き込みは上述のようにして実現さ
れる。
に情報を書き込む際の磁気メモリセルユニット２０の動
作を説明する。例えば、磁性記憶素子２１−２に情報を
書き込む場合は、まず書き込み用ワード線駆動回路１４
（図１）およびビット線駆動回路１３（図１）が書き込
み用ワード線２４−２およびビット線２３−２を選択し
てそれぞれワード線書き込み電流およびビット線書き込
み電流を流す。磁性記憶素子２１−２には書き込み用ワ
ード線２４−２およびビット線２３−２のそれぞれに流
れる電流に基づく合成磁界が印加され、磁性記憶素子２
１−２にのみ情報が書き込まれる。磁気メモリセルユニ
ット２０への情報の書き込みは上述のようにして実現さ
れる。
【００５７】このような通常の書き込み方法に加え、書
き込みに対する信頼性を高めるために別の方法で情報を
書き込むこともできる。すなわち、磁性記憶素子２１−
２に情報を書き込むにあたり、ビット線２３−２以外の
他のビット線２３−１にも電流を流す書き込み方法であ
る。「書き込みに対する信頼性」には、磁性記憶素子２
１−２に情報を書き込むにあたって、（i）磁性記憶素
子２１−２に確実に所望の情報を書き込むという意味、
および（ii）他の磁性記憶素子２１−１に誤って情報を
書き込まないようにする意味、がある。以下、（i）お
よび（ii）のそれぞれを実現する書き込み方法を説明す
る。
き込みに対する信頼性を高めるために別の方法で情報を
書き込むこともできる。すなわち、磁性記憶素子２１−
２に情報を書き込むにあたり、ビット線２３−２以外の
他のビット線２３−１にも電流を流す書き込み方法であ
る。「書き込みに対する信頼性」には、磁性記憶素子２
１−２に情報を書き込むにあたって、（i）磁性記憶素
子２１−２に確実に所望の情報を書き込むという意味、
および（ii）他の磁性記憶素子２１−１に誤って情報を
書き込まないようにする意味、がある。以下、（i）お
よび（ii）のそれぞれを実現する書き込み方法を説明す
る。
【００５８】（i）に関して、磁性記憶素子２１−２
に、より確実に所望の情報を書き込むためには、ビット
線２３−１およびビット線２３−２のいずれにも逆方向
に電流を流せばよい。磁性記憶素子２１−２は、ビット
線２３−１とビット線２３−１との間に位置している。
したがって逆方向に電流を流すことにより、いわゆるア
ンペールの右ねじの法則に基づいて、ビット線２３−２
による磁界と同じ方向にさらにビット線２３−１による
磁界が磁性記憶素子２１−２に印加されることになる。
これにより、より確実に磁性記憶素子２１−２へ情報を
記録できる。このときビット線２３−２に流す電流の大
きさは、ビット線２３−１に流れる電流の大きさよりも
小さいほうがよい。ビット線２３−２に大きな電流を流
すと、別の記憶素子２１−１にも大きな磁界が印加さ
れ、誤って書き込みを行うおそれがあるからである。
に、より確実に所望の情報を書き込むためには、ビット
線２３−１およびビット線２３−２のいずれにも逆方向
に電流を流せばよい。磁性記憶素子２１−２は、ビット
線２３−１とビット線２３−１との間に位置している。
したがって逆方向に電流を流すことにより、いわゆるア
ンペールの右ねじの法則に基づいて、ビット線２３−２
による磁界と同じ方向にさらにビット線２３−１による
磁界が磁性記憶素子２１−２に印加されることになる。
これにより、より確実に磁性記憶素子２１−２へ情報を
記録できる。このときビット線２３−２に流す電流の大
きさは、ビット線２３−１に流れる電流の大きさよりも
小さいほうがよい。ビット線２３−２に大きな電流を流
すと、別の記憶素子２１−１にも大きな磁界が印加さ
れ、誤って書き込みを行うおそれがあるからである。
【００５９】続いて（ii）に関して、他の磁性記憶素子
２１−１に誤って情報を書き込まないようにするために
は、ビット線２３−１およびビット線２３−２のいずれ
にも逆方向に電流を流せばよい。ビット線２３−２によ
る磁界は、対象となる磁性記憶素子２１−２のみなら
ず、他の磁性記憶素子２１−１にも印加される。ビット
線２３−２に流れる電流が何らかの原因で大きくなった
場合には、他の磁性記憶素子２１−１に誤って情報が書
き込まれるおそれがある。したがって、逆方向に電流を
流すことにより、いわゆるアンペールの右ねじの法則に
基づいて、ビット線２３−２による磁界とは逆方向、す
なわち打ち消す方向に、ビット線２３−１からの磁界が
他の磁性記憶素子２１−１に印加されることになる。こ
れにより磁性記憶素子２１−１へ誤って情報を書き込む
ことを防げる。このときビット線２３−１に流れる電流
の大きさは、ビット線２３−２に流れる電流の大きさよ
り小さいほうがよい。その理由は、ビット線２３−１に
大きな電流を流すと、磁性記憶素子２１−１にも大きな
磁界が印加され、誤って書き込みを行うおそれがあるこ
と、および磁界は電流からの距離に比例するので、ビッ
ト線２３−１に流れる電流が小さくてもビット線２３−
２からの磁界を相殺できることによる。
２１−１に誤って情報を書き込まないようにするために
は、ビット線２３−１およびビット線２３−２のいずれ
にも逆方向に電流を流せばよい。ビット線２３−２によ
る磁界は、対象となる磁性記憶素子２１−２のみなら
ず、他の磁性記憶素子２１−１にも印加される。ビット
線２３−２に流れる電流が何らかの原因で大きくなった
場合には、他の磁性記憶素子２１−１に誤って情報が書
き込まれるおそれがある。したがって、逆方向に電流を
流すことにより、いわゆるアンペールの右ねじの法則に
基づいて、ビット線２３−２による磁界とは逆方向、す
なわち打ち消す方向に、ビット線２３−１からの磁界が
他の磁性記憶素子２１−１に印加されることになる。こ
れにより磁性記憶素子２１−１へ誤って情報を書き込む
ことを防げる。このときビット線２３−１に流れる電流
の大きさは、ビット線２３−２に流れる電流の大きさよ
り小さいほうがよい。その理由は、ビット線２３−１に
大きな電流を流すと、磁性記憶素子２１−１にも大きな
磁界が印加され、誤って書き込みを行うおそれがあるこ
と、および磁界は電流からの距離に比例するので、ビッ
ト線２３−１に流れる電流が小さくてもビット線２３−
２からの磁界を相殺できることによる。
【００６０】以上の説明からも明らかなように、ビット
線２３−１およびビット線２３−２のいずれにも逆方向
に電流を流すことで、（i）および（ii）の双方を実現
できると結論付けられる。この結論に基づけば、３つ以
上のセルから形成される磁気メモリセルユニットを利用
する場合には、次のように一般化できる。すなわち、対
象となる磁性記憶素子に対応する対象ビット線より上に
位置するビット線には対象ビット線と同じ方向に、より
小さい電流を流し、対象ビット線より下に位置するビッ
ト線には対象ビット線と逆方向に、より小さい電流を流
せばよい。これにより、対象となる磁性記憶素子により
大きな磁界を印加し、かつ対象となる磁性記憶素子以外
の磁性記憶素子に印加される磁界を相殺することがで
き、書き込み性を向上できる。なお、対象ビット線以外
のビット線に流すべき電流の大きさは、相互で同じでも
異なっていてもよい。
線２３−１およびビット線２３−２のいずれにも逆方向
に電流を流すことで、（i）および（ii）の双方を実現
できると結論付けられる。この結論に基づけば、３つ以
上のセルから形成される磁気メモリセルユニットを利用
する場合には、次のように一般化できる。すなわち、対
象となる磁性記憶素子に対応する対象ビット線より上に
位置するビット線には対象ビット線と同じ方向に、より
小さい電流を流し、対象ビット線より下に位置するビッ
ト線には対象ビット線と逆方向に、より小さい電流を流
せばよい。これにより、対象となる磁性記憶素子により
大きな磁界を印加し、かつ対象となる磁性記憶素子以外
の磁性記憶素子に印加される磁界を相殺することがで
き、書き込み性を向上できる。なお、対象ビット線以外
のビット線に流すべき電流の大きさは、相互で同じでも
異なっていてもよい。
【００６１】続いて、各磁性記憶素子２１−１、２１−
２から情報を読み出す動作に関しては、駆動回路１２
（図１）は、図３の（ｃ）および（ｄ）を参照して説明
したように動作する。例えば、駆動回路１２（図１）が
磁性記憶素子２１−２に記憶されている情報を読み出す
場合を説明すると、読み込み用ワード線駆動回路１５
（図１）は、まず読み込み用ワード線２５を選択して読
み込み用ワード線電圧を印加し、トランジスタ２２を導
通させる。トランジスタ２２の第３の端子２２−３は接
地されているので、磁性記憶素子２１−２の一方の端子
電圧は０Ｖ（基準電圧）になる。続いてビット線駆動回
路１３（図１）はビット線２３−２を選択し、ビット線
２３−２から磁性記憶素子２１−２に一定の電流を流
す。ビット線駆動回路１３（図１）は磁性記憶素子２１
−２の端子間電圧を検出し、磁性記憶素子２１−２の抵
抗値を得る。駆動回路１２（図１）は、磁性記憶素子２
１−２の抵抗値が比較的低い所定の値であれば、磁性記
憶素子２１−２に保持された情報は「０」であると判断
し、磁性記憶素子２１−２の抵抗値が比較的高い所定の
値であれば、磁性記憶素子２１−２に保持された情報は
「１」であると判断する。なお、この判断は抵抗値に限
らず、検出された電圧値をそのまま利用して行ってもよ
い。
２から情報を読み出す動作に関しては、駆動回路１２
（図１）は、図３の（ｃ）および（ｄ）を参照して説明
したように動作する。例えば、駆動回路１２（図１）が
磁性記憶素子２１−２に記憶されている情報を読み出す
場合を説明すると、読み込み用ワード線駆動回路１５
（図１）は、まず読み込み用ワード線２５を選択して読
み込み用ワード線電圧を印加し、トランジスタ２２を導
通させる。トランジスタ２２の第３の端子２２−３は接
地されているので、磁性記憶素子２１−２の一方の端子
電圧は０Ｖ（基準電圧）になる。続いてビット線駆動回
路１３（図１）はビット線２３−２を選択し、ビット線
２３−２から磁性記憶素子２１−２に一定の電流を流
す。ビット線駆動回路１３（図１）は磁性記憶素子２１
−２の端子間電圧を検出し、磁性記憶素子２１−２の抵
抗値を得る。駆動回路１２（図１）は、磁性記憶素子２
１−２の抵抗値が比較的低い所定の値であれば、磁性記
憶素子２１−２に保持された情報は「０」であると判断
し、磁性記憶素子２１−２の抵抗値が比較的高い所定の
値であれば、磁性記憶素子２１−２に保持された情報は
「１」であると判断する。なお、この判断は抵抗値に限
らず、検出された電圧値をそのまま利用して行ってもよ
い。
【００６２】情報の読み込みをさらに正確に行うため
に、別のビット線２３−１をリファレンスビット線とし
て利用してもよい。磁性記憶素子２１−２に記憶されて
いる情報を読み出す場合には、ビット線２３−２のみな
らず、ビット線２３−１にも基準電流となるリファレン
ス電流を流す。このとき、磁性記憶素子２１−１には、
ビット線駆動回路１３（図１）により予め認識されてい
る設定値、例えば、「１」が格納されている。検出され
た磁性記憶素子２１−２の抵抗値が磁性記憶素子２１−
１の抵抗値（リファレンス抵抗値）と同じ場合には、磁
性記憶素子２１−２には「１」が格納されていると判断
できる。異なる場合には、性記憶素子２１−２には
「０」が格納されていると判断できる。この判断は抵抗
値に限らず、検出された電圧値をそのまま利用して行っ
てもよい。これにより、駆動回路１２（図１）はより正
確に情報を読み出すことができる。なお、設定値は
「０」または「１」に限らず、予め認識されている抵抗
値、電流値、電圧値等であってもよい。例えば、検出さ
れた磁性記憶素子の抵抗値と、設定値としてのリファレ
ンス抵抗値とが同じであるか否かに基づいて、磁性記憶
素子の抵抗値が設定値よりも大きければ「１」、小さけ
れば「０」などとして磁性記憶素子に記憶されている情
報を読み出すことができる。
に、別のビット線２３−１をリファレンスビット線とし
て利用してもよい。磁性記憶素子２１−２に記憶されて
いる情報を読み出す場合には、ビット線２３−２のみな
らず、ビット線２３−１にも基準電流となるリファレン
ス電流を流す。このとき、磁性記憶素子２１−１には、
ビット線駆動回路１３（図１）により予め認識されてい
る設定値、例えば、「１」が格納されている。検出され
た磁性記憶素子２１−２の抵抗値が磁性記憶素子２１−
１の抵抗値（リファレンス抵抗値）と同じ場合には、磁
性記憶素子２１−２には「１」が格納されていると判断
できる。異なる場合には、性記憶素子２１−２には
「０」が格納されていると判断できる。この判断は抵抗
値に限らず、検出された電圧値をそのまま利用して行っ
てもよい。これにより、駆動回路１２（図１）はより正
確に情報を読み出すことができる。なお、設定値は
「０」または「１」に限らず、予め認識されている抵抗
値、電流値、電圧値等であってもよい。例えば、検出さ
れた磁性記憶素子の抵抗値と、設定値としてのリファレ
ンス抵抗値とが同じであるか否かに基づいて、磁性記憶
素子の抵抗値が設定値よりも大きければ「１」、小さけ
れば「０」などとして磁性記憶素子に記憶されている情
報を読み出すことができる。
【００６３】磁気メモリセルユニットは、単一のトラン
ジスタに垂直な方向に各々が磁性記憶素子を含む複数の
セルを積層させて形成されている。通常は、磁性記憶素
子には、独立した情報（単なる０または１を表す情報）
が格納される。しかし、単一の磁気メモリセルユニット
内に積層されたＮ個の磁性記憶素子を利用して、Ｎ桁の
２進数を表すよう書き込みおよび読み出しができる。。
図２に示される磁気メモリセルユニット２０は、磁性記
憶素子を２個含むので２桁の２進数を表すことができ
る。例えば、磁性記憶素子２１−１は下位ビット、磁性
記憶素子２１−２は上位ビットを表す。別の例として、
図１４に示すような４個の磁性記憶素子を含む磁気メモ
リセルユニット１４０を利用すれば、４桁の２進数を表
すことができる。磁気メモリセルユニット１４０は、第
１セル２７−１（図２）および第２セル２７−２（図
２）によって示されるセルを４つ積層させることにより
形成できる。さらに別の例として、例えば８個の磁性記
憶素子を含む磁気メモリセルユニットを利用すれば、８
桁の２進数、すなわち１バイトの情報を格納できる。こ
の磁気メモリセルユニットは、セルを８個積層すること
により形成できる。このように、関連のあるビット情報
を、例えば１つの磁気メモリセルユニットを利用して記
憶し、取り扱うことができるので、メモリ管理が容易に
なる。
ジスタに垂直な方向に各々が磁性記憶素子を含む複数の
セルを積層させて形成されている。通常は、磁性記憶素
子には、独立した情報（単なる０または１を表す情報）
が格納される。しかし、単一の磁気メモリセルユニット
内に積層されたＮ個の磁性記憶素子を利用して、Ｎ桁の
２進数を表すよう書き込みおよび読み出しができる。。
図２に示される磁気メモリセルユニット２０は、磁性記
憶素子を２個含むので２桁の２進数を表すことができ
る。例えば、磁性記憶素子２１−１は下位ビット、磁性
記憶素子２１−２は上位ビットを表す。別の例として、
図１４に示すような４個の磁性記憶素子を含む磁気メモ
リセルユニット１４０を利用すれば、４桁の２進数を表
すことができる。磁気メモリセルユニット１４０は、第
１セル２７−１（図２）および第２セル２７−２（図
２）によって示されるセルを４つ積層させることにより
形成できる。さらに別の例として、例えば８個の磁性記
憶素子を含む磁気メモリセルユニットを利用すれば、８
桁の２進数、すなわち１バイトの情報を格納できる。こ
の磁気メモリセルユニットは、セルを８個積層すること
により形成できる。このように、関連のあるビット情報
を、例えば１つの磁気メモリセルユニットを利用して記
憶し、取り扱うことができるので、メモリ管理が容易に
なる。
【００６４】
【発明の効果】本発明の磁気ランダムアクセスメモリに
よれば、単一のトランジスタに複数の磁性記憶素子が接
続されるように形成されているので、構成素子数が少な
い、集積度の高いメモリを得ることができる。より特定
的には複数の磁性記憶素子は、トランジスタに垂直な方
向に積層されているので、集積度を劇的に向上できる。
よれば、単一のトランジスタに複数の磁性記憶素子が接
続されるように形成されているので、構成素子数が少な
い、集積度の高いメモリを得ることができる。より特定
的には複数の磁性記憶素子は、トランジスタに垂直な方
向に積層されているので、集積度を劇的に向上できる。
【００６５】本発明の磁気ランダムアクセスメモリによ
れば、所定の電圧が印加された第３の端子をさらに備
え、第１の端子に印加された電圧に基づいて、第３の端
子を介して第２の端子に電流が流れるので、情報の読み
出しのための電圧検出が可能になる。
れば、所定の電圧が印加された第３の端子をさらに備
え、第１の端子に印加された電圧に基づいて、第３の端
子を介して第２の端子に電流が流れるので、情報の読み
出しのための電圧検出が可能になる。
【００６６】本発明の磁気ランダムアクセスメモリへの
情報の書き込みは、ビット線書き込み電流およびワード
線書き込み電流による磁界を利用して行うので、多数の
磁性記憶素子のうちから所望の磁性記憶素子を特定して
情報を書き込むことができる。このとき書き込み用ワー
ド線とビット線とが直交し、かつ書き込み用ワード線と
ビット線との間に磁性記憶素子が位置するように構成さ
れるので、もっとも大きい合成磁界が磁性記憶素子に印
加され、確実に書き込みが可能になる。
情報の書き込みは、ビット線書き込み電流およびワード
線書き込み電流による磁界を利用して行うので、多数の
磁性記憶素子のうちから所望の磁性記憶素子を特定して
情報を書き込むことができる。このとき書き込み用ワー
ド線とビット線とが直交し、かつ書き込み用ワード線と
ビット線との間に磁性記憶素子が位置するように構成さ
れるので、もっとも大きい合成磁界が磁性記憶素子に印
加され、確実に書き込みが可能になる。
【００６７】本発明の磁気ランダムアクセスメモリに情
報を記録する際に、選択の対象となるビット線以外の少
なくとも１つのビット線に電流を流すことにより、書き
込み性を向上できる。少なくとも１つのビット線の電流
の大きさはビット線書き込み電流の大きさよりも小さい
ので、他の磁性記憶素子に情報が誤って書き込まれるこ
とがなく、さらに書き込み対象の磁性記憶素子にはより
強い磁界が印加されるので、より確実に情報を書き込む
ことができる。また、少なくとも１つのビット線の電流
の方向は、少なくとも１つのビット線と対象ビット線と
の位置関係に応じて変えられるので、磁性記憶素子に印
加される磁界の方向を考慮した、高い信頼性を有する情
報の書き込みが可能になる。より具体的には、少なくと
も１つのビット線が対象ビット線より上に位置する場合
には対象ビット線と同じ方向に電流を流し、少なくとも
１つのビット線が対象ビット線より下に位置する場合に
は対象ビット線と逆方向に電流を流すようにすることに
より、記憶素子への書き込みを正確に行うことができ、
同時に他の記憶素子への誤った書き込みを防止できる。
報を記録する際に、選択の対象となるビット線以外の少
なくとも１つのビット線に電流を流すことにより、書き
込み性を向上できる。少なくとも１つのビット線の電流
の大きさはビット線書き込み電流の大きさよりも小さい
ので、他の磁性記憶素子に情報が誤って書き込まれるこ
とがなく、さらに書き込み対象の磁性記憶素子にはより
強い磁界が印加されるので、より確実に情報を書き込む
ことができる。また、少なくとも１つのビット線の電流
の方向は、少なくとも１つのビット線と対象ビット線と
の位置関係に応じて変えられるので、磁性記憶素子に印
加される磁界の方向を考慮した、高い信頼性を有する情
報の書き込みが可能になる。より具体的には、少なくと
も１つのビット線が対象ビット線より上に位置する場合
には対象ビット線と同じ方向に電流を流し、少なくとも
１つのビット線が対象ビット線より下に位置する場合に
は対象ビット線と逆方向に電流を流すようにすることに
より、記憶素子への書き込みを正確に行うことができ、
同時に他の記憶素子への誤った書き込みを防止できる。
【００６８】またＮ個の磁性記憶素子を用いてＮ桁の２
進数を表すよう情報を記録することにより、関連のある
ビット情報をまとめて取り扱いできるので、メモリ管理
が容易な磁気ランダムアクセスメモリを得ることができ
る。
進数を表すよう情報を記録することにより、関連のある
ビット情報をまとめて取り扱いできるので、メモリ管理
が容易な磁気ランダムアクセスメモリを得ることができ
る。
【００６９】また、本来の磁性記憶素子の端子電圧だけ
でなく、対象ビット線と異なるリファレンスビット線に
接続された磁性記憶素子の基準端子電圧を利用して格納
された情報の内容を判断するので、より正確に情報を読
み込むことができる。
でなく、対象ビット線と異なるリファレンスビット線に
接続された磁性記憶素子の基準端子電圧を利用して格納
された情報の内容を判断するので、より正確に情報を読
み込むことができる。
【図１】 本発明による磁気ランダムアクセスメモリを
示す図である。
示す図である。
【図２】 本発明による磁気メモリセルユニットの模式
図および断面図である。
図および断面図である。
【図３】 磁性記憶素子に情報を記憶し、磁性記憶素子
から情報を読み出すための動作原理を示す図である。
から情報を読み出すための動作原理を示す図である。
【図４】 トランジスタおよび読み込み用ワード線が形
成された基板を示す図である図である。
成された基板を示す図である図である。
【図５】 第１孤立プラグとグランド接続配線とがさら
に形成された基板を示す図である。
に形成された基板を示す図である。
【図６】 書き込み用ワード線と第２孤立プラグとがさ
らに形成された基板を示す図である。
らに形成された基板を示す図である。
【図７】 第１下部電極がさらに形成された基板を示す
図である。
図である。
【図８】 磁性記憶素子がさらに形成された基板を示す
図である。
図である。
【図９】 ビット線と第３孤立プラグとがさらに形成さ
れた基板を示す図である。
れた基板を示す図である。
【図１０】 書き込み用ワード線と第４孤立プラグとが
さらに形成された基板を示す図である。
さらに形成された基板を示す図である。
【図１１】 第２下部電極がさらに形成された基板を示
す図である。
す図である。
【図１２】 磁性記憶素子がさらに形成された基板を示
す図である。
す図である。
【図１３】 ビット線と第５孤立プラグとがさらに形成
された基板を示す図である。
された基板を示す図である。
【図１４】 ４個の磁性記憶素子を含む磁気メモリセル
ユニットを示す図である。
ユニットを示す図である。
【図１５】 磁気ランダムアクセスメモリのメモリセル
の模式図および断面図である。
の模式図および断面図である。
２０ 磁気メモリセルユニット、２２ トランジスタ、
２２−１ 第１電極、２２−２ 第２電極、２２−３
第３電極、２３−１ ビット線、２３−２ ビット線、
２４−１ 書き込み用ワード線、２４−２ 書き込み用
ワード線、２５読み込み用ワード線、２６−１ 下部電
極、２６−２ 下部電極、２７−１第１セル、２７−２
第２セル
２２−１ 第１電極、２２−２ 第２電極、２２−３
第３電極、２３−１ ビット線、２３−２ ビット線、
２４−１ 書き込み用ワード線、２４−２ 書き込み用
ワード線、２５読み込み用ワード線、２６−１ 下部電
極、２６−２ 下部電極、２７−１第１セル、２７−２
第２セル
Claims (17)
- 【請求項１】 各々が磁気的に情報を記憶する複数の磁
性記憶素子と、 前記複数の磁性記憶素子の各々に接続された複数のビッ
ト線と、 前記複数の磁性記憶素子の各々の近傍に対応して配置さ
れ、その各々に磁界を印加して前記情報を書き込むため
に利用される複数の書き込み用ワード線と、 第１の端子と第２の端子とを備えたスイッチであって、
前記第１の端子は、前記第２の端子に電流を流すか否か
を決定するために利用される単一の読み込み用ワード線
に接続され、前記第２の端子は、前記複数の磁性記憶素
子の各々に接続されたスイッチとを備えた、磁気ランダ
ムアクセスメモリ。 - 【請求項２】 前記スイッチは、前記第１の端子および
前記第２の端子のいずれとも異なり、かつ所定の電圧が
印加された第３の端子をさらに備えており、前記第１の
端子に印加された電圧に基づいて、前記第３の端子を介
して前記第２の端子に電流が流れる、請求項１に記載の
磁気ランダムアクセスメモリ。 - 【請求項３】 前記複数の磁性記憶素子は、前記スイッ
チに垂直な方向に積層されている、請求項１に記載の磁
気ランダムアクセスメモリ。 - 【請求項４】 前記書き込み用ワード線と前記ビット線
とが直交し、かつ前記書き込み用ワード線と前記ビット
線との間に前記磁性記憶素子が位置するように構成され
る、請求項３に記載の磁気ランダムアクセスメモリ。 - 【請求項５】 前記複数の磁性記憶素子のうちの対象磁
性記憶素子への前記情報の書き込みは、 前記対象磁性記憶素子に対応する対象ビット線にビット
線書き込み電流を流すステップと、 前記複数の書き込み用ワード線のうち対象磁性記憶素子
に対応する対象書き込み用ワード線にワード線書き込み
電流を流すステップと、 前記ビット線書き込み電流および前記ワード線書き込み
電流により発生した前記磁界により、前記対象磁性記憶
素子の磁化の方向を前記情報に対応する方向へ変化させ
るステップとからなる、請求項１に記載の磁気ランダム
アクセスメモリへの情報書き込み方法。 - 【請求項６】 前記対象ビット線以外の少なくとも１つ
のビット線に電流を流すステップをさらに含む、請求項
５に記載の情報書き込み方法。 - 【請求項７】 前記少なくとも１つのビット線に流す電
流は、前記ビット線書き込み電流より小さい電流であ
る、請求項６に記載の磁気ランダムアクセスメモリへの
情報書き込み方法。 - 【請求項８】 前記少なくとも１つのビット線に電流を
流すステップは、前記少なくとも１つのビット線と前記
対象ビット線との位置関係に応じて、電流を流す方向を
変化させるステップである、請求項６に記載の情報書き
込み方法。 - 【請求項９】 前記少なくとも１つのビット線に電流を
流すステップは、前記少なくとも１つのビット線が前記
対象ビット線より上に位置する場合には前記対象ビット
線と同じ方向に電流を流し、前記少なくとも１つのビッ
ト線が前記対象ビット線より下に位置する場合には前記
対象ビット線と逆方向に電流を流すステップである、請
求項８に記載の情報書き込み方法。 - 【請求項１０】 Ｎ個の前記磁性記憶素子を用いてＮ桁
の２進数を表すよう前記情報を記録する、請求項４に記
載の情報書き込み方法。 - 【請求項１１】 前記複数の磁性記憶素子のうちの対象
磁性記憶素子からの前記情報の読み込みは、 前記単一の読み込み用ワード線に読み込み用ワード線電
圧を印加するステップと、 前記対象磁性記憶素子に対応する対象ビット線にビット
線読み込み電流を流すステップと、 前記対象磁性記憶素子の端子電圧を検出するステップ
と、 前記端子電圧に基づいて、格納された前記情報の内容を
判断するステップと、からなる、請求項１に記載の磁気
ランダムアクセスメモリからの情報読み込み方法。 - 【請求項１２】 前記対象ビット線と異なるリファレン
スビット線に基準電流を流すステップと、 前記リファレンスビット線に接続された磁性記憶素子の
基準端子電圧を検出するステップと、 前記基準端子電圧と前記端子電圧とに基づいて、格納さ
れた前記情報の内容を判断するステップとをさらに含
む、請求項１１に記載の磁気ランダムアクセスメモリか
らの情報読み込み方法。 - 【請求項１３】 （ａ）基板を提供するステップと、 （ｂ）前記基板の上に、第１の電極と、第２の電極と、
第３の電極とを備えた単一のトランジスタであって、前
記第１の電極に印加される電圧に応じて、前記第２の電
極と第３の電極とを導通させる単一のトランジスタを形
成するステップと、 （ｃ）前記単一のトランジスタと絶縁された書き込み用
ワード線を形成するステップと、 （ｄ）前記単一のトランジスタの第２の電極に接続さ
れ、前記書き込み用ワード線の近傍に情報を記憶する磁
性記憶素子を形成するステップと、 （ｅ）前記磁性記憶素子に接続され、かつ前記書き込み
用ワード線と絶縁されたビット線を形成するステップ
と、 （ｆ）前記（ｃ）〜（ｅ）のステップを繰り返すステッ
プと、 からなる、磁気ランダムアクセスメモリの製造方法。 - 【請求項１４】 前記（ｃ）〜（ｆ）のステップは、前
記書き込み用ワード線と、前記磁性記憶素子と、前記ビ
ット線とを、前記基板上に形成された前記単一のトラン
ジスタに垂直な方向に積層するステップである、請求項
１３に記載の磁気ランダムアクセスメモリの製造方法。 - 【請求項１５】 前記（ｄ）のステップは、単一の読み
込み用ワードラインを形成して前記第１の電極に接続す
るステップをさらに含む、請求項１４に記載の磁気ラン
ダムアクセスメモリの製造方法。 - 【請求項１６】 前記（ｃ）〜（ｅ）のステップは、前
記書き込み用ワード線と前記ビット線とが直交し、かつ
前記書き込み用ワード線と前記ビット線との間に前記磁
性記憶素子が位置するように、前記書き込み用ワード線
と、前記磁性記憶素子と、前記ビット線とを形成するス
テップである、請求項１５に記載の磁気ランダムアクセ
スメモリの製造方法。 - 【請求項１７】 前記（ｂ）のステップは、前記第３の
電極に所定の電圧を与えるステップをさらに含む、請求
項１６に記載の磁気ランダムアクセスメモリの製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000181414A JP4477199B2 (ja) | 2000-06-16 | 2000-06-16 | 磁気ランダムアクセスメモリ、磁気ランダムアクセスメモリへのアクセス方法および磁気ランダムアクセスメモリの製造方法 |
| US09/753,674 US6445613B1 (en) | 2000-06-16 | 2001-01-04 | Magnetic random access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000181414A JP4477199B2 (ja) | 2000-06-16 | 2000-06-16 | 磁気ランダムアクセスメモリ、磁気ランダムアクセスメモリへのアクセス方法および磁気ランダムアクセスメモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001357666A true JP2001357666A (ja) | 2001-12-26 |
| JP4477199B2 JP4477199B2 (ja) | 2010-06-09 |
Family
ID=18682350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000181414A Expired - Fee Related JP4477199B2 (ja) | 2000-06-16 | 2000-06-16 | 磁気ランダムアクセスメモリ、磁気ランダムアクセスメモリへのアクセス方法および磁気ランダムアクセスメモリの製造方法 |
Country Status (2)
| Country | Link |
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| US (1) | US6445613B1 (ja) |
| JP (1) | JP4477199B2 (ja) |
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| US7042749B2 (en) | 2002-05-16 | 2006-05-09 | Micron Technology, Inc. | Stacked 1T-nmemory cell structure |
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| JP2009021005A (ja) * | 2008-09-05 | 2009-01-29 | Renesas Technology Corp | 薄膜磁性体記憶装置 |
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