JP4472122B2 - 磁気ランダムアクセスメモリおよびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、磁性記憶素子を利用して磁気的に情報を記憶する磁気ランダムアクセスメモリに関する。より具体的には、本発明は、磁気ランダムアクセスメモリの構造および磁気ランダムアクセスメモリの製造方法に関する。
【０００２】
【従来の技術】
近年、磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）の研究が盛んに進められている。磁気ランダムアクセスメモリとは、磁性記憶素子の磁気を利用してデータを記録する不揮発性メモリである。図１５の（ａ）は、磁気ランダムアクセスメモリのメモリセル１５０の模式図を示す。メモリセル１５０は、１つの磁性記憶素子１５１と１つの金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）１５２とから構成されている。磁性記憶素子１５１の近傍には、磁性記憶素子１５１に情報を書き込むための書き込み用ワード線１５４が設けられる。トランジスタ１５２の第１電極（第１端子）１５２−１は磁性記憶素子１５１から情報を読み出すための読み込み用ワード線１５５と接続され、第２電極（第２端子）１５２−２は磁性記憶素子１５１と接続される。第３電極（第３端子）１５２−３は接地されている。また、磁性記憶素子１５１にはさらに、磁性記憶素子１５１に情報を書き込み、および磁性記憶素子１５１から情報を読み出す際に利用されるビット線１５３が接続される。以上の説明によれば、メモリセル１５０は１本の読み込み用ワード線１５５および１つのトランジスタ１５２に対して、１つの磁性記憶素子１５１が存在するよう構成されているといえる。図１５の（ｂ）は、メモリセル１５０の断面図を示す。図示されるように、磁性記憶素子１５１、ビット線１５３および書き込み用ワード線１５４は、読み込み用ワード線１５５またはトランジスタ１５２の上に積み上げられている。磁性記憶素子１５１はトランジスタ１５２よりも小さいため、メモリセル１５０の大きさはトランジスタ１５２の大きさによって決定される。
【０００３】
１つの磁性記憶素子１５１のそれぞれに独立した１ビットの情報を記憶すると、メモリの利用効率は高い。しかし、１つの磁性記憶素子の出力は小さいため、読み出した情報の判別に必要なＳ／Ｎを確保できない場合がある。そこで従来の磁気ランダムアクセスメモリでは、１つのビット線に複数の磁性記憶素子を並列に設けて同じ情報を記憶することにより、Ｓ／Ｎを大きくすることが多かった。図１６は、１つのビット線１６３に２つの磁性記憶素子１６１−１、２が並列に設けられた磁気ランダムアクセスメモリのメモリセルユニット１６０の例を示す。図示されるように、メモリセルユニット１６０は、それぞれ１つの磁性記憶素子とトランジスタとを有する２つのメモリセル１６０−１、２から構成される。
【０００４】
【発明が解決しようとする課題】
２磁性記憶素子、２トランジスタで１ビットを記憶するメモリセルユニット１６０を利用すると、記憶した情報に対する信頼性は確保できる。しかし、１磁性記憶素子、１トランジスタで１ビットを記憶する場合と比較すると、トランジスタを２つ用いるために１ビット分の面積が倍増することになる。これでは、ＤＲＡＭと同じ製造技術を使って、ＤＲＡＭなみの高いメモリの集積度を実現することはできない。また、例えば図１５の（ｂ）に示されるように、トランジスタは磁性記憶素子よりも大きいので、一定の面積のチップに集積可能な磁性記憶素子の数はトランジスタの数によって大きく制限される。これでは、小さい面積で、かつ少ない素子数で、大容量のメモリを得ることができない。
【０００５】
本発明の目的は、単一のトランジスタに複数の磁性記憶素子を積層することにより、記憶された情報に対する信頼性を保持したままメモリの集積度を大幅に向上させ、かつ必要な構成素子数が少ない磁気ランダムアクセスメモリを提供することである。さらに本発明の目的は、そのような磁気ランダムアクセスメモリの製造方法を提供することである。
【０００６】
【課題を解決するための手段】
本発明の磁気ランダムアクセスメモリは、各々が磁気的に情報を記憶する複数の磁性記憶素子と、前記複数の磁性記憶素子の各々に接続された複数のビット線であって、その各々が相互に電気的に接続されている複数のビット線と、前記複数の磁性記憶素子の各々に磁界を印加して前記情報を書き込むために、前記複数の磁性記憶素子の各々の近傍に対応して配置された複数の書き込み用ワード線であって、その各々が相互に電気的に接続されている複数の書き込み用ワード線と、第１の端子と第２の端子とを備えたスイッチであって、前記第１の端子は、前記第２の端子に電流を流すか否かを決定するために利用される単一の読み込み用ワード線に接続され、前記第２の端子は、前記複数の磁性記憶素子の各々に接続されたスイッチとを備えており、前記複数の磁性記憶素子は、前記スイッチに垂直な方向に積層されていて、それにより上記目的が達成される。
【０００７】
前記スイッチは、前記第１の端子および前記第２の端子のいずれとも異なり、かつ所定の電圧が印加された第３の端子をさらに備えており、前記第１の端子に印加された電圧に基づいて、前記第３の端子を介して前記第２の端子に電流を流してもよい。
【０００９】
前記複数の書き込み用ワード線の各々と前記複数のビット線の各々とが直交し、かつその間に前記磁性記憶素子が位置するように構成されていてもよい。
【００１０】
本発明の磁気ランダムアクセスメモリの製造方法は、（ａ）基板を提供するステップと、（ｂ）前記基板の上に、第１の電極と、第２の電極と、第３の電極とを備えた単一のトランジスタであって、前記第１の電極に印加される電圧に応じて、前記第２の電極と第３の電極とを導通させる単一のトランジスタを形成するステップと、（ｃ）前記単一のトランジスタと絶縁された書き込み用ワード線を形成するステップと、（ｄ）前記単一のトランジスタの第２の電極に接続され、前記書き込み用ワード線の近傍に情報を記憶する磁性記憶素子を形成するステップと、（ｅ）前記磁性記憶素子に接続され、かつ前記書き込み用ワード線と絶縁されたビット線を形成するステップと、（ｆ）前記（ｃ）〜（ｅ）のステップを繰り返すステップであって、形成された複数の前記書き込み用ワード線を相互に電気的に接続し、形成された複数の前記ビット線を相互に電気的に接続するステップと、からなり、（ｃ）〜（ｅ）のステップは、前記書き込み用ワード線と前記ビット線とが直交し、かつ前記書き込み用ワード線と前記ビット線との間に前記磁性記憶素子が位置するように、前記書き込み用ワード線と、前記磁性記憶素子と、前記ビット線とを形成するステップであり、それにより上記目的が達成される。
【００１２】
前記（ｄ）のステップは、単一の読み込み用ワードラインを形成して前記第１の電極に接続するステップをさらに含んでもよい。
【００１３】
前記（ｃ）〜（ｅ）のステップは、前記書き込み用ワード線と前記ビット線とが直交し、かつ前記書き込み用ワード線と前記ビット線との間に前記磁性記憶素子が位置するように、前記書き込み用ワード線と、前記磁性記憶素子と、前記ビット線とを形成するステップであってもよい。
【００１４】
前記（ｂ）のステップは、前記第３の電極に所定の電圧を与えるステップをさらに含んでもよい。
【００１５】
【発明の実施の形態】
以下、添付の図面を参照して本発明の実施の形態を説明する。図面において、同じ符号は同一または同等の構成要素を示す。
【００１６】
図１は、本発明による磁気ランダムアクセスメモリ１０を示す。磁気ランダムアクセスメモリ１０は、メモリアレイ１１と、その駆動回路１２とを含む。磁気ランダムアクセスメモリ１０は、例えばコンピュータの中央処理装置（図示せず）等から受信した情報をメモリアレイ１１に格納し、または磁気ランダムアクセスメモリ１１から読み出した情報を中央処理装置（図示せず）等に送信するよう機能する。メモリアレイ１１は、複数のメモリセルユニット（図示せず）から構成される。駆動回路１２は、複数の駆動線のそれぞれを選択的に駆動できるよう構成されている。すなわち駆動回路１２は、ビット線を駆動するためのビット線駆動回路１３、書き込み用ワード線を駆動するための書き込み用ワード線駆動回路１４および読み込み用ワード線を駆動する読み込み用ワード線駆動回路１５を備えている。これらの回路により、メモリアレイ１１の中の所望のメモリセルユニットを特定し、さらにそのメモリセルユニット中のどの磁気記憶素子にどのような情報を記憶するか、または記憶された情報を読み出すかを制御できる。
【００１７】
図２の（ａ）は、本発明による磁気メモリセルユニット２０の模式図を示す。図２に示す磁気メモリセルユニット２０では、２つの磁性記憶素子を利用して１ビットを記憶する。２つの磁性記憶素子を利用する理由は、ビット誤り率を低下し、信頼性を向上させるためである。現在、磁性体（記憶素子）の抵抗は期待できるほど低くなく、そのため磁化反転（図３を参照して後述する。）に大きな磁界が必要である。抵抗値のばらつき（＝磁化反転に必要な磁界のばらつき）も大きい。さらに記憶素子膜自身の不良から、高密度化による記憶素子面積の縮小も磁化反転に必要な磁界のばらつきの一因である。記憶素子の抵抗値のみであれば、記憶素子の面積を大きくすることで小さくできるが、それだけでは不十分である。本発明によれば、記憶素子膜、ビットラインおよび他回路による雑音耐性（高いＳ／Ｎ（信号対雑音比））を得ることができる。具体的には、２つの磁性記憶素子を並列に利用して１ビットを記憶することにより、ビット誤り率１×１０-4を１×１０-8にすることができる。読み出した情報の判別に必要なＳ／Ｎを確保できる原理は、２つの磁性記憶素子を並列に利用することで、ビットラインの電圧変化を十分確保して読み出した情報の判別に必要な信号を強くできることにある。これにより、ビットラインの寸法のばらつき等に起因する雑音に耐性を持たせることができる。
【００１８】
以下、磁気メモリセルユニット２０の構成を説明する。磁気メモリセルユニット２０は、２つの磁性記憶素子２１−１、２１−２と、１つの金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）２２とから構成されている。以下では、金属酸化膜半導体電界効果トランジスタを単に「トランジスタ」と呼ぶ。２つの磁性記憶素子２１−１、２１−２は、それぞれが１ビットの情報を記憶する素子である。磁性記憶素子の数は２つに限られず、図１４に示すような４つ等、複数を集積させることができる。一方トランジスタ２２は、情報の読み出しの際に、特定の磁気メモリセルユニット２０を選択するためのスイッチとして利用される。以上のような構成により、必要な構成素子数を減少でき、メモリの信頼性を保持したままで磁気メモリの集積度を劇的に向上できる。具体的には、従来と同じ面積で２倍の情報を記憶できる。また磁性記憶素子の数を増加することで、それほど大きくないＭＲ比の磁性記憶素子を利用することができ、よって技術的により容易に磁気メモリを製造できる。磁性記憶素子のＭＲ比とは、磁性記憶素子に外部磁界を印加したときの抵抗変化率をいい、その値が大きいほど抵抗の変化が大きいことを表す。
【００１９】
以下、磁気メモリセルユニット２０を説明する。それぞれの磁性記憶素子２１−１、２１−２の近傍には、磁性記憶素子２１−１、２１−２に情報を書き込むための書き込み用ワード線２４−１、２４−２が設けられる。書き込み用ワード線２４−１、２４−２は、磁気メモリセルユニット２０内または周辺回路（図示せず）内で電気的に接続されており、書き込み用ワード線２４から分岐する。換言すれば、書き込み用ワード線２４−１、２４−２は、相互に電気的に接続されている。トランジスタ２２の第１電極２２−１には磁性記憶素子２１−１、２１−２から情報を読み出すか否かを選択するための読み込み用ワード線２５が接続され、第２電極２２−２には磁性記憶素子２１−１、２１−２の両方が接続される。トランジスタ２２の第３電極２２−３は接地されており、基準電圧が与えられている。また、磁性記憶素子２１−１、２１−２にはさらに、磁性記憶素子２１−１、２１−２に情報を書き込み、かつ磁性記憶素子２１−１、２１−２から情報を読み出す際に利用されるビット線２３−１、２３−２が接続される。ビット線２３−１、２３−２は、磁気メモリセルユニット２０内または周辺回路（図示せず）内で電気的に接続されており、ビット線２３から分岐する。換言すれば、ビット線２３−１、２３−２は、相互に電気的に接続されている。以上の説明によれば、本発明による磁気メモリセルユニット２０は、１つのトランジスタ２２または１本のビット線２３に対して２つの磁性記憶素子２１−１、２１−２が存在するよう構成されている。
【００２０】
続いて磁気メモリセルユニット２０の物理的構造を説明する前に、図３を参照して、磁性記憶素子への一般的な情報の読み込み／書き込み動作を説明する。図３は、磁性記憶素子３１に情報を記憶し、磁性記憶素子３１から情報を読み出すための動作原理を示す。
【００２１】
まず、磁性記憶素子３１に情報を記憶する方法を説明する。情報の記憶は、磁性記憶素子３１に磁界を印加して、強磁性層の磁化の向きを変化させることにより行われる。図３の（ａ）は、情報（状態）「０」を記憶した磁性記憶素子３１を示す。磁性記憶素子３１は、下側の強磁性層３２と、上側の強磁性層３３と、それらの間に挟まれた非磁性層３４とから構成されている。磁性記憶素子３１は、例えば、ＴＭＲ（Tunneling Magnetoresistive）素子や、ＧＭＲ（Giant Magnetoresistive）素子であることが好ましい。磁性記憶素子３１の近傍には、磁性記憶素子３１に情報を書き込むための書き込み用ワード線３５が設けられている。一般に、磁性記憶素子３１の下側の強磁性層３２の磁化の向きと上側の強磁性層３３の磁化の向きとが同一の場合（この例では、いずれもＸ軸の正方向を向いている場合）には、磁性記憶素子３１は「０」を格納しているとされる。なお、下側の強磁性層３２（書き込み用ワード線３５からより遠くに位置する強磁性層３２）の磁化の向きはＸ軸の正方向から変化しないよう設計される。磁性記憶素子３１の下側の強磁性層３２の磁化の向きと上側の強磁性層３３の磁化の向きとを同一にするためには、書き込み用ワード線３５にＹ軸の負方向に電流を流せばよい。書き込み用ワード線３５の周りには時計回りに磁界が発生し、上側の強磁性層３３にＸ軸の正方向の磁界を印加できるからである。このようにして、磁性記憶素子３１に情報「０」が記憶される。
【００２２】
次に、図３の（ｂ）は、情報「１」を記憶した磁性記憶素子３１を示す。一般に、磁性記憶素子３１の下側の強磁性層３２の磁化の方向と上側の強磁性層３３の磁化の方向とが逆向きの場合（下側の強磁性層３２の磁化の方向がＸ軸方向、上側の強磁性層３３の磁化の方向がＹ軸方向を向いている場合）には、磁性記憶素子３１は「１」を格納しているとされる。それぞれの強磁性層の磁化の方向をこのように設定するためには、書き込み用ワード線３５にＹ軸の正方向に電流を流し、上側の強磁性層３３にＸ軸の負方向の磁界を印加すればよい。なお下側の強磁性層３２の磁化の方向は、この磁界により磁化の方向が変化しないように設計される（電流の大きさが調整される）。このようにして、磁性記憶素子３１に情報「１」が記憶される。
【００２３】
続いて磁性記憶素子３１から情報を読み出す方法を説明する。情報の読み込みは、磁性記憶素子３１の積層面に垂直な方向に一定の電流Ｉを流し、磁性記憶素子３１の両端の電圧を検出することにより行われる。図３の（ｃ）は、情報「０」が読み出される磁性記憶素子３１を示す。まず、磁性記憶素子３１の積層面に垂直な方向に設けられたビット線３６に、一定の電流Ｉが流される。電流Ｉは、磁性記憶素子３１内を流れる。そして磁性記憶素子３１の両端の電圧Ｖ0が検出される。磁性記憶素子３１の下側の強磁性層３２の磁化の方向と上側の強磁性層３３の磁化の方向とが同一である場合には、磁性記憶素子３１の抵抗が比較的小さいことが知られている。したがって、検出された電圧Ｖ0も小さくなる。これにより、その磁性記憶素子３１に記憶されている情報が「０」であることを判定できる。なお、流した電流Ｉの大きさと検出した電圧Ｖ0とに基づいて、Ｒ0＝Ｖ0／Ｉにより抵抗値Ｒ0を求め、その抵抗値Ｒ0が比較的小さいと判断することにより、磁性記憶素子３１に記憶されている情報が「０」であることを判定してもよい。
【００２４】
次に、図３の（ｄ）は、情報「１」が読み出される磁性記憶素子３１を示す。この場合も同様に磁性記憶素子３１の積層面に垂直な方向に設けられたビット線３６に、一定の電流Ｉが流される。そして磁性記憶素子３１の両端の電圧Ｖ1が検出される。磁性記憶素子３１の下側の強磁性層３２の磁化の方向と上側の強磁性層３３の磁化の方向とが逆向きである場合には、磁性記憶素子３１の抵抗が比較的大きいことが知られている。したがって、検出された磁性記憶素子３１の両端の電圧Ｖ1は大きくなる（Ｖ1＞Ｖ0）。これにより、その磁性記憶素子３１に記憶されている情報が「１」であることを判定できる。なお、流した電流Ｉの大きさと検出した電圧Ｖ1とに基づいて、Ｒ1＝Ｖ1／Ｉにより抵抗値Ｒ1を求め、その抵抗値Ｒ1が比較的大きいと判断することにより磁性記憶素子３１に記憶されている情報が「１」であることを判定してもよい。
【００２５】
以上、磁性記憶素子に情報を記憶させ、また磁性記憶素子から情報を読み出す方法を説明した。続いて図２の（ｂ）を参照して、本発明による磁気メモリセルユニット２０の構造を説明する。図２の（ｂ）は、（ａ）の磁気メモリセルユニット２０の断面図を示す。磁気メモリセルユニット２０は、基板上に形成されたトランジスタ２２に垂直な方向に、順に読み込み用ワード線２５、第１セル２７−１、第２セル２７−２とが積層されて構成されている。トランジスタ２２の第１電極２２−１は読み込み用ワード線２５と接続され、トランジスタ２２の第３電極２２−３は接地されており、基準電圧（０Ｖ）が与えられている。トランジスタ２２の第２電極２２−２は、第１セル２７−１および第２セル２７−２の各々と接続されている。
【００２６】
第１セル２７−１では、書き込み用ワード線２４−１、下部電極２６−１、磁性記憶素子２１−１、ビット線２３−１が基板側から順に基板に垂直な方向に積層されている。図２の（ａ）でも説明したように、書き込み用ワード線２４−１以外の構成要素は、トランジスタ２２の第２電極２２−２と接続されている。同様に、第２セル２７−２には、書き込み用ワード線２４−２、下部電極２６−２、磁性記憶素子２１−２、ビット線２３−２が基板側から順に基板に垂直な方向に積層されている。書き込み用ワード線２４−２以外の構成要素は、下部電極２６−１を介してトランジスタ２２の第２電極２２−２と接続されている。書き込み用ワード線２４−１および２４−２は、コンタクトプラグ等から構成される電気的な配線２８により相互に接続されている。なお配線２８は、磁気メモリセルユニット２０内または周辺回路（図示せず）内に存在する。さらに、ビット線２３−１および２３−２もまた、相互に電気的に接続されている。上述した構成要素が存在する領域の周囲の領域には、絶縁層が形成されている。
【００２７】
続いて第１セル２７−１の構造をより詳しく説明する。第１セル２７−１では、書き込み用ワード線２４−１は紙面に垂直な方向に延びるように設けられ、磁性記憶素子２１−１の近傍に設けられている。書き込み用ワード線２４−１は、流れる電流に基づく磁界を磁性記憶素子２１−１に印加する。磁性記憶素子２１−１は、下部電極２６−１およびビット線２３−１との間に設けられる。このビット線２３−１は、磁性記憶素子２１−１に情報を書き込む際にも利用され、書き込み用ワード線２４−１と平行でなく、例えば直交するように配置される。よって、磁性記憶素子２１−１は、ビット線２３−１および書き込み用ワード線２４−１との間に設けられるといえる。またビット線２３−１には、第２セル２７−２のビット線２３−２と相互に電気的に接続するための配線（導体）が、基板に垂直に、上方向へビット線２３−２に向かって延びる。また下部電極２６−１にも、第２セル２７−２のビット線２６−２と電気的に接続するための配線（導体）が、基板に垂直に、上方向へ下部電極２６−２に向かって延びる。なお、第２セル２７−２の構造は第１セル２７−１の構造と同様なので、その詳しい説明は省略する。
【００２８】
ビット線２３−１が書き込み用ワード線２４−１と平行にならないように配置される理由は以下のとおりである。図３の（ａ）および（ｂ）を参照して説明したように、１本の書き込み用ワード線３５があれば、「０」または「１」の情報を磁性記憶素子３１に書き込むことができる。しかし、現在研究開発されている磁気ランダムアクセスメモリでは、多数の磁性記憶素子を集積化した場合を考慮して、２本の電流線、すなわち書き込み用ワード線およびビット線を利用して情報の書き込みが行われる。書き込み用ワード線およびビット線のいずれか１本の線に流れる電流のみでは磁化の反転に必要な磁界が生じないように、印加される電圧、換言すれば流れる電流の大きさが調整される。一方、書き込み用ワード線およびビット線のいずれにも電流が流れている位置では、各電流により磁界が生じ、２つの磁界の和（合成磁界）が磁性記憶素子に印加される。この合成磁界の大きさが磁化の反転に十分な大きさになるようにすることで、書き込み用ワード線およびビット線の交点に位置する磁性記憶素子にのみ情報を書き込むことができる。換言すれば、所望の磁性記憶素子の上および下に存在する書き込み用ワード線およびビット線を選択して電流を流すことにより、その所望の磁性記憶素子に合成磁界を印加し、その磁性記憶素子にのみ情報を書き込むことができる。したがって、書き込み用ワード線およびビット線が平行に配置されないことが必要となる。なお、どの書き込み用ワード線およびビット線を選択するかは、書き込み用ワード線駆動回路１４（図１）およびビット線駆動回路１３（図１）により制御される。
【００２９】
続いて、図４〜図１３を参照して、磁気メモリセルユニット２０（図２の（ｂ））の製造過程を説明する。各図は磁気メモリセルユニット２０（図２の（ｂ））の製造過程を順を追って示す。この製造過程では、磁気メモリセルユニット２０内のコンタクトプラグにより、書き込み用ワード線２４−１および２４−２（図２の（ｂ））を接続する配線２８（図２の（ｂ））が形成されるとする。なお、以下のようにして製造される磁気メモリセルユニット２０（図２の（ｂ））を駆動回路１２（図１）とあわせて集積することにより、容易に磁気ランダムアクセスメモリ１０（図１）を得ることができる。駆動回路１２（図１）は、さらに以下に説明するように動作するものであれば周知の駆動回路を利用できる。したがって、駆動回路１２（図１）および磁気ランダムアクセスメモリ１０（図１）の製造過程は特に説明しない。以下では、参照符号は各図の説明に必要なものにのみ付し、すでに説明した構成要素には付さないが、各図間で対応する個所は同じ構成要素を表す。
【００３０】
図４は、トランジスタ２２および読み込み用ワード線２５が形成された基板４０を示す。形成過程は以下のとおりである。まずＳｉ基板４０に複数のトランジスタが形成される。ここでは、複数のトランジスタのうちトランジスタ２２（Ｎチャネル型ＭＯＳＦＥＴ）のみを示す。Ｎチャネル型ＭＯＳＦＥＴは、Ｐ型シリコン基板４０に不純物濃度の高い２つのｎ型領域（電極）２２−２、２２−３を互いに近接して埋め込み、両電極２２−２、２２−３の上に薄い酸化膜（ＳｉＯ2）２２−４を堆積し、最後にその上にＡｌ、Ａｕ等を蒸着してゲート電極（第１電極）２２−１を形成することにより作製できる。また、複数のトランジスタ相互を電気的に絶縁するために、例えば、ＴＥＯＳ（Tetra Etyle Ortho Silicate）等を用いて素子分離領域４１−１および４１−２も同時に形成される。このように形成されたトランジスタ２２の第１電極２２−１上に、読み込み用ワード線２５が形成される。
【００３１】
図５は、孤立プラグ５４とグランド接続配線５６とがさらに形成された基板４０を示す。グランド接続配線５６は接地されている。孤立プラグ５４とグランド接続配線５６の周囲の領域には、層間絶縁膜５２が存在する。
【００３２】
このような基板４０の形成過程は以下のとおりである。
【００３３】
（５−１）まず基板４０上に、例えばＣＶＤ（Chemical Vapor Deposition）を利用して、ＳｉＯ2からなる層間絶縁膜５２が成膜される。
【００３４】
（５−２）その基板４０にはフォトレジストが塗布され、フォトマスクを介して紫外線を照射することにより、所望のレジストパターンが得られる。この工程はリソグラフィと呼ばれる。フォトマスクは、孤立プラグ５４およびグランド接続配線５６のコンタクトホールを設ける位置および形状に基づいて用意される。
【００３５】
（５−３）レジストパターン部分のＳｉＯ2がエッチングにより除去され、塗布されたフォトレジストが除去される。このようにして、孤立プラグ５４およびグランド接続配線５６のコンタクトホールが設けられる。
【００３６】
（５−４）そのコンタクトホールに金属が蒸着される。ただし、通常の蒸着プロセスによれば、コンタクトホールに加え、層間絶縁膜５２の表面にも金属が蒸着される。したがって、孤立プラグ５４およびグランド接続配線５６を所望の形状に成形するために、すなわち蒸着された金属のうち不要な金属を除去するために、再びリソグラフィおよびエッチングが行われる。最後にグランド接続配線５６が、接地される。
【００３７】
以上のように、層間絶縁膜５２、孤立プラグ５４およびグランド接続配線５６が形成される。なお、リソグラフィ、エッチングおよび蒸着は周知の技術であるので、本明細書においてその具体的な説明は省略する。
【００３８】
図６は、書き込み用ワード線２４−１と孤立プラグ６４とがさらに形成された基板４０を示す。孤立プラグ６４の周囲の領域には、層間絶縁膜６２が存在する。その過程は、図５を参照して説明したのと全く同様である。すなわち、上記（５−１）で説明したように、層間絶縁膜５２（図５）の上にさらに層間絶縁膜が成膜され、層間絶縁膜６２が形成される。次に（５−２）および（５−３）で示すように、孤立プラグ６４のコンタクトホールが形成される。コンタクトホールは、孤立プラグ６４が孤立プラグ５４と電気的に接続されるように、孤立プラグ５４の上部にまで延びる。最後に（５−４）で示すように、そのコンタクトホールおよび層間絶縁膜６２の表面に金属が蒸着され、書き込み用ワード線２４−１と孤立プラグ６４が所望の形状になるように、蒸着された金属のうち不要な金属をリソグラフィおよびエッチングで除去する。以上のようにして書き込み用ワード線２４−１と孤立プラグ６４とが形成される。なお図７およびそれに続く図８〜図１３では、書き込み用ワード線２４−１は、素子分離領域４１−１から隣のトランジスタが存在する領域の上方まで延びている。これは図示のための便宜的な記載であって、実際は隣接する領域の上方にまでは至らないことが好ましい。
【００３９】
図７は、第１下部電極７４と孤立プラグ７６とがさらに形成された基板４０を示す。第１下部電極７４は、孤立プラグ６４に電気的に接続され、孤立プラグ７６は書き込み用ワード線２４−１に電気的に接続される。第１下部電極７４の周囲の領域には、層間絶縁膜７２が存在する。層間絶縁膜７２の成膜および第１下部電極７４の形成は、図５および６を参照してした上記（５−１）〜（５−４）の説明と全く同様であるので、その説明は省略する。
【００４０】
図８は、磁性記憶素子２１−１がさらに形成された基板４０を示す。磁性記憶素子２１−１は、第１下部電極７４に電気的に接続されている。すでに説明したように、磁性記憶素子２１−１は、基板４０および書き込み用ワード線に近い側から順に、強磁性層３３（図３）、非磁性層３４（図３）および強磁性層３２（図３）が積層されたＴＭＲ素子またはＧＭＲ素子である。まず、第１下部電極７４の形に合わせてＴＭＲ素子またはＧＭＲ素子が形成される。そして、磁性記憶素子２１−１として必要な大きさおよび形状を得るために、これまでの説明と同様フォトレジストおよびエッチング（例えば、イオン・エッチング）が行われる。以上のように磁性記憶素子２１−１が形成される。なお、層間絶縁膜８２は第１下部電極７４の上面とほぼ同じレベルまで成膜されている。層間絶縁膜８２を成膜する手順はこれまでの説明と全く同じであるので、その説明は省略する。
【００４１】
図９は、ビット線２３−１と孤立プラグ９４、９６とがさらに形成された基板４０を示す。ビット線２３−１は、磁性記憶素子２１−１と電気的に接続されている。一方、孤立プラグ９４、９６は、それぞれ第１下部電極７４および孤立プラグ７６と電気的に接続されている。周囲の領域には、層間絶縁膜９２が存在する。ビット線２３−１、孤立プラグ９４、９６の形成および層間絶縁膜９２の成膜は、図５および６を参照してした上記（５−１）〜（５−４）の説明と全く同様であるので、その説明は省略する。
【００４２】
ここまでが、第１セル２７−１（図２の（ｂ））の形成過程である。本発明では、第１セル２７−１（図２の（ｂ））の上にさらに第２セル２７−２（図２の（ｂ））を積層させることにより集積度を向上させる。
【００４３】
図１０は、書き込み用ワード線２４−２と孤立プラグ１０４、１０６、１０８とがさらに形成された基板４０を示す。孤立プラグ１０４、１０６、１０８は、それぞれ孤立プラグ９４、ビット線２３−１、孤立プラグ９６と電気的に接続されている。さらに書き込み用ワード線２４−２と孤立プラグ１０８とは、紙面の奥方向または手前方向を経由する配線１０９により電気的に接続されている。なお、書き込み用ワード線２４−２および孤立プラグ１０８は、孤立プラグ１０６とは接続されていない。よって書き込み用ワード線２４−１および書き込み用ワード線２４−２とは、孤立プラグ７６、９６、１０８および配線１０９を介して相互に電気的に接続されることになる。これらの周囲の領域には、層間絶縁膜１０２が存在する。書き込み用ワード線２４−２と孤立プラグ１０４、１０６、１０８の形成過程は、図６を参照して説明した書き込み用ワード線２４−１および孤立プラグ６４の形成過程と完全に対応するので、その説明は省略する。また、配線１０９の形成過程も書き込み用ワード線孤立プラグと全く同様なのでその説明は省略する。
【００４４】
図１１は、第２下部電極１１４と孤立プラグ１１６とがさらに形成された基板４０を示す。第２下部電極１１４は、孤立プラグ１０４と電気的に接続され、孤立プラグ１１６は孤立プラグ１０６と電気的に接続されている。周囲の領域には、層間絶縁膜１１２が存在する。この形成過程は、図７を参照して説明した第１下部電極７４の形成過程と完全に対応するので、その説明は省略する。
【００４５】
図１２は、磁性記憶素子２１−２がさらに形成された基板４０を示す。磁性記憶素子２１−２は、第２下部電極１１４に電気的に接続されている。層間絶縁膜１２２は第２下部電極１１４の上面とほぼ同じレベルまで成膜されている。磁性記憶素子２１−２の構造、およびこの形成過程は、図８を参照して説明した磁性記憶素子２１−１の構造および形成過程と完全に対応するので、その説明は省略する。
【００４６】
図１３は、ビット線２３−２がさらに形成された基板４０を示す。ビット線２３−２は、磁性記憶素子２１−２および孤立プラグ１１６と電気的に接続されている。したがって、ビット線２３−１、２３−２とは、孤立プラグ１０６および１１６とを介して相互に電気的に接続されることになる。周囲の領域には、層間絶縁膜１３２が存在する。この形成過程は、図９を参照して説明したビット線２３−１および第３孤立プラグ９４の形成過程と完全に対応するので、その説明は省略する。
【００４７】
以上、磁気メモリセルユニット２０（図２の（ｂ））の製造過程を説明した。図１３の説明に関して、本実施の形態では、２つのセル２７−１、２７−２（図２の（ｂ））により磁気メモリセルユニット２０（図２の（ｂ））を構成するとしているので、ビット線２３−２が層間絶縁膜１３２の上面を覆うように構成してもよい。一方、３以上のセルを含む磁気メモリセルユニット２０（図２の（ｂ））を形成する場合には、図１０〜図１３を参照して説明した工程を繰り返し、セルをトランジスタ２２（図４）に垂直な方向に積層させて磁気メモリセルユニット２０（図２の（ｂ））を形成すればよい。図１４は、４つのセルを積層させた場合の磁気メモリセルユニット１４０の模式図を示す。形成された書き込み用ワード線は相互に電気的に接続され、形成された複数のビット線も相互に電気的に接続される。
【００４８】
再び図２の（ｂ）を参照して、磁気メモリセルユニット２０へのアクセス方法を具体的に説明する。「アクセス」とは、磁気メモリセルユニット２０へ情報を書き込み、および磁気メモリセルユニット２０から情報を読み出すことをいう。磁気メモリセルユニット２０へのアクセスは、駆動回路１２（図１）により制御される。以下説明される「ビット線を選択する」、「情報を書き込む／読み出す」、「電圧を印加する」、「電流を流す」等の動作は、すべて駆動回路１２（図１）の制御の下で行われる。これらの動作は、ビット線駆動回路１３（図１）、書き込み用ワード線駆動回路１４（図１）および読み込み用ワード線駆動回路１５（図１）が必要な配線を選択することにより行われる。
【００４９】
まず、各磁性記憶素子２１−１、２１−２に情報を書き込む際の磁気メモリセルユニット２０の動作を説明する。磁性記憶素子２１−１、２１−２に情報を書き込む場合は、まず書き込み用ワード線駆動回路１４（図１）およびビット線駆動回路１３（図１）が書き込み用ワード線２４（図２の（ｂ））およびビット線２３（図２の（ｂ））を選択してそれぞれワード線書き込み電流およびビット線書き込み電流を流す。書き込み用ワード線２４（図２の（ｂ））に流れるワード線書き込み電流は、書き込み用ワード線２４−１、２４−２に分流する。ビット線書き込み電流は、ビット線２３−１、２３−２に流れる。なお、ビット線２３−１および書き込み用ワード線２４−１に流れる電流により発生した磁界を合成すると、磁性記憶素子２１−１の磁化の向きを反転させるのに十分な大きさを持つ合成磁界が得られる。同様に、ビット線２３−２および書き込み用ワード線２４−２に流れる電流により発生した磁界を合成すると、磁性記憶素子２１−１の磁化の向きを反転させるのに十分な大きさを持つ合成磁界が得られる。このような電流を流すことができるのであれば、ビット線２３−１、２３−２のそれぞれに流れる電流の大きさ、および書き込み用ワード線２４−１、２４−２のそれぞれに流れる電流の大きさは、等しくなくてもよく、多少の差があってもよい。磁気メモリセルユニット２０への情報の書き込みは上述のようにして実現される。
【００５０】
続いて、各磁性記憶素子２１−１、２１−２から情報を読み出す動作に関しては、駆動回路１２（図１）は、図３の（ｃ）および（ｄ）を参照して説明したように動作する。すなわち、読み込み用ワード線駆動回路１５（図１）は、まず読み込み用ワード線２５を選択して読み込み用ワード線電圧を印加し、トランジスタ２２を導通させる。トランジスタ２２の第３電極２２−３は接地されているので、磁性記憶素子２１−１、２１−２の一方の端子電圧は０Ｖ（基準電圧）になる。続いてビット線駆動回路１３（図１）はビット線２３を選択し、ビット線２３−１、２３−２から磁性記憶素子２１−１、２１−２に一定の電圧を印加し、ビット線読み込み電流を流す。ビット線駆動回路１３（図１）は磁性記憶素子２１−１、２１−２の端子間電圧を検出し、磁性記憶素子２１−１、２１−２の抵抗値を得る。駆動回路１２（図１）は、磁性記憶素子２１−１、２１−２の抵抗値が比較的低い所定の値であれば、磁性記憶素子２１−１、２１−２に保持された情報は「０」であると判断し、磁性記憶素子２１−１、２１−２の抵抗値が比較的高い所定の値であれば、磁性記憶素子２１−１、２１−２に保持された情報は「１」であると判断する。なお、この判断は抵抗値に限らず、検出された電圧値をそのまま利用して行ってもよい。
【００５１】
【発明の効果】
本発明の磁気ランダムアクセスメモリによれば、複数の磁性記憶素子に同じ情報を格納する磁気ランダムアクセスメモリにおいて、単一のトランジスタに複数の磁性記憶素子が接続されているので、読み出しに対する信頼性を高く保持したまま、構成素子数が少ない、集積度の高いメモリを得ることができる。より特定的には、複数の磁性記憶素子はトランジスタに垂直な上方向に積層されているので、集積度を劇的に向上できる。
【００５２】
本発明の磁気ランダムアクセスメモリによれば、所定の電圧が印加された第３の端子をさらに備え、第１の端子に印加された電圧に基づいて、第３の端子を介して第２の端子に電流が流れるので、情報の読み出しのための電圧検出が可能になる。
【００５３】
本発明の磁気ランダムアクセスメモリによれば、書き込み用ワード線とビット線とが直交し、かつ書き込み用ワード線とビット線との間に磁性記憶素子が位置するように構成されるので、もっとも大きい合成磁界が磁性記憶素子に印加され、確実に書き込みが可能になる。
【図面の簡単な説明】
【図１】 本発明による磁気ランダムアクセスメモリを示す図である。
【図２】 本発明による磁気メモリセルユニットの模式図および断面図である。
【図３】 磁性記憶素子に情報を記憶し、磁性記憶素子から情報を読み出すための動作原理を示す図である。
【図４】 トランジスタおよび読み込み用ワード線が形成された基板を示す図である図である。
【図５】 孤立プラグとグランド接続配線とが形成された基板を示す図である。
【図６】 書き込み用ワード線と孤立プラグとが形成された基板を示す図である。
【図７】 第１下部電極と孤立プラグとが形成された基板を示す図である。
【図８】 磁性記憶素子が形成された基板を示す図である。
【図９】 ビット線と孤立プラグとが形成された基板を示す図である。
【図１０】 書き込み用ワード線と孤立プラグとが形成された基板を示す図である。
【図１１】 第２下部電極と孤立プラグとが形成された基板を示す図である。
【図１２】 磁性記憶素子が形成された基板を示す図である。
【図１３】 ビット線が形成された基板を示す図である。
【図１４】 ４個の磁性記憶素子を含む磁気メモリセルユニットを示す図である。
【図１５】 磁気ランダムアクセスメモリのメモリセルの模式図および断面図である。
【図１６】 １つのビット線に２つの磁性記憶素子が並列に設けられた磁気ランダムアクセスメモリのメモリセルユニットの例を示す図である。
【符号の説明】
２０ 磁気メモリセルユニット、２２ トランジスタ、２２−１ 第１電極、２２−２ 第２電極、２２−３ 第３電極、２３−１ ビット線、２３−２ ビット線、２４−１ 書き込み用ワード線、２４−２ 書き込み用ワード線、２５読み込み用ワード線、２６−１ 下部電極、２６−２ 下部電極、２７−１ 第１セル、２７−２ 第２セル
【発明の属する技術分野】
本発明は、磁性記憶素子を利用して磁気的に情報を記憶する磁気ランダムアクセスメモリに関する。より具体的には、本発明は、磁気ランダムアクセスメモリの構造および磁気ランダムアクセスメモリの製造方法に関する。
【０００２】
【従来の技術】
近年、磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）の研究が盛んに進められている。磁気ランダムアクセスメモリとは、磁性記憶素子の磁気を利用してデータを記録する不揮発性メモリである。図１５の（ａ）は、磁気ランダムアクセスメモリのメモリセル１５０の模式図を示す。メモリセル１５０は、１つの磁性記憶素子１５１と１つの金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）１５２とから構成されている。磁性記憶素子１５１の近傍には、磁性記憶素子１５１に情報を書き込むための書き込み用ワード線１５４が設けられる。トランジスタ１５２の第１電極（第１端子）１５２−１は磁性記憶素子１５１から情報を読み出すための読み込み用ワード線１５５と接続され、第２電極（第２端子）１５２−２は磁性記憶素子１５１と接続される。第３電極（第３端子）１５２−３は接地されている。また、磁性記憶素子１５１にはさらに、磁性記憶素子１５１に情報を書き込み、および磁性記憶素子１５１から情報を読み出す際に利用されるビット線１５３が接続される。以上の説明によれば、メモリセル１５０は１本の読み込み用ワード線１５５および１つのトランジスタ１５２に対して、１つの磁性記憶素子１５１が存在するよう構成されているといえる。図１５の（ｂ）は、メモリセル１５０の断面図を示す。図示されるように、磁性記憶素子１５１、ビット線１５３および書き込み用ワード線１５４は、読み込み用ワード線１５５またはトランジスタ１５２の上に積み上げられている。磁性記憶素子１５１はトランジスタ１５２よりも小さいため、メモリセル１５０の大きさはトランジスタ１５２の大きさによって決定される。
【０００３】
１つの磁性記憶素子１５１のそれぞれに独立した１ビットの情報を記憶すると、メモリの利用効率は高い。しかし、１つの磁性記憶素子の出力は小さいため、読み出した情報の判別に必要なＳ／Ｎを確保できない場合がある。そこで従来の磁気ランダムアクセスメモリでは、１つのビット線に複数の磁性記憶素子を並列に設けて同じ情報を記憶することにより、Ｓ／Ｎを大きくすることが多かった。図１６は、１つのビット線１６３に２つの磁性記憶素子１６１−１、２が並列に設けられた磁気ランダムアクセスメモリのメモリセルユニット１６０の例を示す。図示されるように、メモリセルユニット１６０は、それぞれ１つの磁性記憶素子とトランジスタとを有する２つのメモリセル１６０−１、２から構成される。
【０００４】
【発明が解決しようとする課題】
２磁性記憶素子、２トランジスタで１ビットを記憶するメモリセルユニット１６０を利用すると、記憶した情報に対する信頼性は確保できる。しかし、１磁性記憶素子、１トランジスタで１ビットを記憶する場合と比較すると、トランジスタを２つ用いるために１ビット分の面積が倍増することになる。これでは、ＤＲＡＭと同じ製造技術を使って、ＤＲＡＭなみの高いメモリの集積度を実現することはできない。また、例えば図１５の（ｂ）に示されるように、トランジスタは磁性記憶素子よりも大きいので、一定の面積のチップに集積可能な磁性記憶素子の数はトランジスタの数によって大きく制限される。これでは、小さい面積で、かつ少ない素子数で、大容量のメモリを得ることができない。
【０００５】
本発明の目的は、単一のトランジスタに複数の磁性記憶素子を積層することにより、記憶された情報に対する信頼性を保持したままメモリの集積度を大幅に向上させ、かつ必要な構成素子数が少ない磁気ランダムアクセスメモリを提供することである。さらに本発明の目的は、そのような磁気ランダムアクセスメモリの製造方法を提供することである。
【０００６】
【課題を解決するための手段】
本発明の磁気ランダムアクセスメモリは、各々が磁気的に情報を記憶する複数の磁性記憶素子と、前記複数の磁性記憶素子の各々に接続された複数のビット線であって、その各々が相互に電気的に接続されている複数のビット線と、前記複数の磁性記憶素子の各々に磁界を印加して前記情報を書き込むために、前記複数の磁性記憶素子の各々の近傍に対応して配置された複数の書き込み用ワード線であって、その各々が相互に電気的に接続されている複数の書き込み用ワード線と、第１の端子と第２の端子とを備えたスイッチであって、前記第１の端子は、前記第２の端子に電流を流すか否かを決定するために利用される単一の読み込み用ワード線に接続され、前記第２の端子は、前記複数の磁性記憶素子の各々に接続されたスイッチとを備えており、前記複数の磁性記憶素子は、前記スイッチに垂直な方向に積層されていて、それにより上記目的が達成される。
【０００７】
前記スイッチは、前記第１の端子および前記第２の端子のいずれとも異なり、かつ所定の電圧が印加された第３の端子をさらに備えており、前記第１の端子に印加された電圧に基づいて、前記第３の端子を介して前記第２の端子に電流を流してもよい。
【０００９】
前記複数の書き込み用ワード線の各々と前記複数のビット線の各々とが直交し、かつその間に前記磁性記憶素子が位置するように構成されていてもよい。
【００１０】
本発明の磁気ランダムアクセスメモリの製造方法は、（ａ）基板を提供するステップと、（ｂ）前記基板の上に、第１の電極と、第２の電極と、第３の電極とを備えた単一のトランジスタであって、前記第１の電極に印加される電圧に応じて、前記第２の電極と第３の電極とを導通させる単一のトランジスタを形成するステップと、（ｃ）前記単一のトランジスタと絶縁された書き込み用ワード線を形成するステップと、（ｄ）前記単一のトランジスタの第２の電極に接続され、前記書き込み用ワード線の近傍に情報を記憶する磁性記憶素子を形成するステップと、（ｅ）前記磁性記憶素子に接続され、かつ前記書き込み用ワード線と絶縁されたビット線を形成するステップと、（ｆ）前記（ｃ）〜（ｅ）のステップを繰り返すステップであって、形成された複数の前記書き込み用ワード線を相互に電気的に接続し、形成された複数の前記ビット線を相互に電気的に接続するステップと、からなり、（ｃ）〜（ｅ）のステップは、前記書き込み用ワード線と前記ビット線とが直交し、かつ前記書き込み用ワード線と前記ビット線との間に前記磁性記憶素子が位置するように、前記書き込み用ワード線と、前記磁性記憶素子と、前記ビット線とを形成するステップであり、それにより上記目的が達成される。
【００１２】
前記（ｄ）のステップは、単一の読み込み用ワードラインを形成して前記第１の電極に接続するステップをさらに含んでもよい。
【００１３】
前記（ｃ）〜（ｅ）のステップは、前記書き込み用ワード線と前記ビット線とが直交し、かつ前記書き込み用ワード線と前記ビット線との間に前記磁性記憶素子が位置するように、前記書き込み用ワード線と、前記磁性記憶素子と、前記ビット線とを形成するステップであってもよい。
【００１４】
前記（ｂ）のステップは、前記第３の電極に所定の電圧を与えるステップをさらに含んでもよい。
【００１５】
【発明の実施の形態】
以下、添付の図面を参照して本発明の実施の形態を説明する。図面において、同じ符号は同一または同等の構成要素を示す。
【００１６】
図１は、本発明による磁気ランダムアクセスメモリ１０を示す。磁気ランダムアクセスメモリ１０は、メモリアレイ１１と、その駆動回路１２とを含む。磁気ランダムアクセスメモリ１０は、例えばコンピュータの中央処理装置（図示せず）等から受信した情報をメモリアレイ１１に格納し、または磁気ランダムアクセスメモリ１１から読み出した情報を中央処理装置（図示せず）等に送信するよう機能する。メモリアレイ１１は、複数のメモリセルユニット（図示せず）から構成される。駆動回路１２は、複数の駆動線のそれぞれを選択的に駆動できるよう構成されている。すなわち駆動回路１２は、ビット線を駆動するためのビット線駆動回路１３、書き込み用ワード線を駆動するための書き込み用ワード線駆動回路１４および読み込み用ワード線を駆動する読み込み用ワード線駆動回路１５を備えている。これらの回路により、メモリアレイ１１の中の所望のメモリセルユニットを特定し、さらにそのメモリセルユニット中のどの磁気記憶素子にどのような情報を記憶するか、または記憶された情報を読み出すかを制御できる。
【００１７】
図２の（ａ）は、本発明による磁気メモリセルユニット２０の模式図を示す。図２に示す磁気メモリセルユニット２０では、２つの磁性記憶素子を利用して１ビットを記憶する。２つの磁性記憶素子を利用する理由は、ビット誤り率を低下し、信頼性を向上させるためである。現在、磁性体（記憶素子）の抵抗は期待できるほど低くなく、そのため磁化反転（図３を参照して後述する。）に大きな磁界が必要である。抵抗値のばらつき（＝磁化反転に必要な磁界のばらつき）も大きい。さらに記憶素子膜自身の不良から、高密度化による記憶素子面積の縮小も磁化反転に必要な磁界のばらつきの一因である。記憶素子の抵抗値のみであれば、記憶素子の面積を大きくすることで小さくできるが、それだけでは不十分である。本発明によれば、記憶素子膜、ビットラインおよび他回路による雑音耐性（高いＳ／Ｎ（信号対雑音比））を得ることができる。具体的には、２つの磁性記憶素子を並列に利用して１ビットを記憶することにより、ビット誤り率１×１０-4を１×１０-8にすることができる。読み出した情報の判別に必要なＳ／Ｎを確保できる原理は、２つの磁性記憶素子を並列に利用することで、ビットラインの電圧変化を十分確保して読み出した情報の判別に必要な信号を強くできることにある。これにより、ビットラインの寸法のばらつき等に起因する雑音に耐性を持たせることができる。
【００１８】
以下、磁気メモリセルユニット２０の構成を説明する。磁気メモリセルユニット２０は、２つの磁性記憶素子２１−１、２１−２と、１つの金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）２２とから構成されている。以下では、金属酸化膜半導体電界効果トランジスタを単に「トランジスタ」と呼ぶ。２つの磁性記憶素子２１−１、２１−２は、それぞれが１ビットの情報を記憶する素子である。磁性記憶素子の数は２つに限られず、図１４に示すような４つ等、複数を集積させることができる。一方トランジスタ２２は、情報の読み出しの際に、特定の磁気メモリセルユニット２０を選択するためのスイッチとして利用される。以上のような構成により、必要な構成素子数を減少でき、メモリの信頼性を保持したままで磁気メモリの集積度を劇的に向上できる。具体的には、従来と同じ面積で２倍の情報を記憶できる。また磁性記憶素子の数を増加することで、それほど大きくないＭＲ比の磁性記憶素子を利用することができ、よって技術的により容易に磁気メモリを製造できる。磁性記憶素子のＭＲ比とは、磁性記憶素子に外部磁界を印加したときの抵抗変化率をいい、その値が大きいほど抵抗の変化が大きいことを表す。
【００１９】
以下、磁気メモリセルユニット２０を説明する。それぞれの磁性記憶素子２１−１、２１−２の近傍には、磁性記憶素子２１−１、２１−２に情報を書き込むための書き込み用ワード線２４−１、２４−２が設けられる。書き込み用ワード線２４−１、２４−２は、磁気メモリセルユニット２０内または周辺回路（図示せず）内で電気的に接続されており、書き込み用ワード線２４から分岐する。換言すれば、書き込み用ワード線２４−１、２４−２は、相互に電気的に接続されている。トランジスタ２２の第１電極２２−１には磁性記憶素子２１−１、２１−２から情報を読み出すか否かを選択するための読み込み用ワード線２５が接続され、第２電極２２−２には磁性記憶素子２１−１、２１−２の両方が接続される。トランジスタ２２の第３電極２２−３は接地されており、基準電圧が与えられている。また、磁性記憶素子２１−１、２１−２にはさらに、磁性記憶素子２１−１、２１−２に情報を書き込み、かつ磁性記憶素子２１−１、２１−２から情報を読み出す際に利用されるビット線２３−１、２３−２が接続される。ビット線２３−１、２３−２は、磁気メモリセルユニット２０内または周辺回路（図示せず）内で電気的に接続されており、ビット線２３から分岐する。換言すれば、ビット線２３−１、２３−２は、相互に電気的に接続されている。以上の説明によれば、本発明による磁気メモリセルユニット２０は、１つのトランジスタ２２または１本のビット線２３に対して２つの磁性記憶素子２１−１、２１−２が存在するよう構成されている。
【００２０】
続いて磁気メモリセルユニット２０の物理的構造を説明する前に、図３を参照して、磁性記憶素子への一般的な情報の読み込み／書き込み動作を説明する。図３は、磁性記憶素子３１に情報を記憶し、磁性記憶素子３１から情報を読み出すための動作原理を示す。
【００２１】
まず、磁性記憶素子３１に情報を記憶する方法を説明する。情報の記憶は、磁性記憶素子３１に磁界を印加して、強磁性層の磁化の向きを変化させることにより行われる。図３の（ａ）は、情報（状態）「０」を記憶した磁性記憶素子３１を示す。磁性記憶素子３１は、下側の強磁性層３２と、上側の強磁性層３３と、それらの間に挟まれた非磁性層３４とから構成されている。磁性記憶素子３１は、例えば、ＴＭＲ（Tunneling Magnetoresistive）素子や、ＧＭＲ（Giant Magnetoresistive）素子であることが好ましい。磁性記憶素子３１の近傍には、磁性記憶素子３１に情報を書き込むための書き込み用ワード線３５が設けられている。一般に、磁性記憶素子３１の下側の強磁性層３２の磁化の向きと上側の強磁性層３３の磁化の向きとが同一の場合（この例では、いずれもＸ軸の正方向を向いている場合）には、磁性記憶素子３１は「０」を格納しているとされる。なお、下側の強磁性層３２（書き込み用ワード線３５からより遠くに位置する強磁性層３２）の磁化の向きはＸ軸の正方向から変化しないよう設計される。磁性記憶素子３１の下側の強磁性層３２の磁化の向きと上側の強磁性層３３の磁化の向きとを同一にするためには、書き込み用ワード線３５にＹ軸の負方向に電流を流せばよい。書き込み用ワード線３５の周りには時計回りに磁界が発生し、上側の強磁性層３３にＸ軸の正方向の磁界を印加できるからである。このようにして、磁性記憶素子３１に情報「０」が記憶される。
【００２２】
次に、図３の（ｂ）は、情報「１」を記憶した磁性記憶素子３１を示す。一般に、磁性記憶素子３１の下側の強磁性層３２の磁化の方向と上側の強磁性層３３の磁化の方向とが逆向きの場合（下側の強磁性層３２の磁化の方向がＸ軸方向、上側の強磁性層３３の磁化の方向がＹ軸方向を向いている場合）には、磁性記憶素子３１は「１」を格納しているとされる。それぞれの強磁性層の磁化の方向をこのように設定するためには、書き込み用ワード線３５にＹ軸の正方向に電流を流し、上側の強磁性層３３にＸ軸の負方向の磁界を印加すればよい。なお下側の強磁性層３２の磁化の方向は、この磁界により磁化の方向が変化しないように設計される（電流の大きさが調整される）。このようにして、磁性記憶素子３１に情報「１」が記憶される。
【００２３】
続いて磁性記憶素子３１から情報を読み出す方法を説明する。情報の読み込みは、磁性記憶素子３１の積層面に垂直な方向に一定の電流Ｉを流し、磁性記憶素子３１の両端の電圧を検出することにより行われる。図３の（ｃ）は、情報「０」が読み出される磁性記憶素子３１を示す。まず、磁性記憶素子３１の積層面に垂直な方向に設けられたビット線３６に、一定の電流Ｉが流される。電流Ｉは、磁性記憶素子３１内を流れる。そして磁性記憶素子３１の両端の電圧Ｖ0が検出される。磁性記憶素子３１の下側の強磁性層３２の磁化の方向と上側の強磁性層３３の磁化の方向とが同一である場合には、磁性記憶素子３１の抵抗が比較的小さいことが知られている。したがって、検出された電圧Ｖ0も小さくなる。これにより、その磁性記憶素子３１に記憶されている情報が「０」であることを判定できる。なお、流した電流Ｉの大きさと検出した電圧Ｖ0とに基づいて、Ｒ0＝Ｖ0／Ｉにより抵抗値Ｒ0を求め、その抵抗値Ｒ0が比較的小さいと判断することにより、磁性記憶素子３１に記憶されている情報が「０」であることを判定してもよい。
【００２４】
次に、図３の（ｄ）は、情報「１」が読み出される磁性記憶素子３１を示す。この場合も同様に磁性記憶素子３１の積層面に垂直な方向に設けられたビット線３６に、一定の電流Ｉが流される。そして磁性記憶素子３１の両端の電圧Ｖ1が検出される。磁性記憶素子３１の下側の強磁性層３２の磁化の方向と上側の強磁性層３３の磁化の方向とが逆向きである場合には、磁性記憶素子３１の抵抗が比較的大きいことが知られている。したがって、検出された磁性記憶素子３１の両端の電圧Ｖ1は大きくなる（Ｖ1＞Ｖ0）。これにより、その磁性記憶素子３１に記憶されている情報が「１」であることを判定できる。なお、流した電流Ｉの大きさと検出した電圧Ｖ1とに基づいて、Ｒ1＝Ｖ1／Ｉにより抵抗値Ｒ1を求め、その抵抗値Ｒ1が比較的大きいと判断することにより磁性記憶素子３１に記憶されている情報が「１」であることを判定してもよい。
【００２５】
以上、磁性記憶素子に情報を記憶させ、また磁性記憶素子から情報を読み出す方法を説明した。続いて図２の（ｂ）を参照して、本発明による磁気メモリセルユニット２０の構造を説明する。図２の（ｂ）は、（ａ）の磁気メモリセルユニット２０の断面図を示す。磁気メモリセルユニット２０は、基板上に形成されたトランジスタ２２に垂直な方向に、順に読み込み用ワード線２５、第１セル２７−１、第２セル２７−２とが積層されて構成されている。トランジスタ２２の第１電極２２−１は読み込み用ワード線２５と接続され、トランジスタ２２の第３電極２２−３は接地されており、基準電圧（０Ｖ）が与えられている。トランジスタ２２の第２電極２２−２は、第１セル２７−１および第２セル２７−２の各々と接続されている。
【００２６】
第１セル２７−１では、書き込み用ワード線２４−１、下部電極２６−１、磁性記憶素子２１−１、ビット線２３−１が基板側から順に基板に垂直な方向に積層されている。図２の（ａ）でも説明したように、書き込み用ワード線２４−１以外の構成要素は、トランジスタ２２の第２電極２２−２と接続されている。同様に、第２セル２７−２には、書き込み用ワード線２４−２、下部電極２６−２、磁性記憶素子２１−２、ビット線２３−２が基板側から順に基板に垂直な方向に積層されている。書き込み用ワード線２４−２以外の構成要素は、下部電極２６−１を介してトランジスタ２２の第２電極２２−２と接続されている。書き込み用ワード線２４−１および２４−２は、コンタクトプラグ等から構成される電気的な配線２８により相互に接続されている。なお配線２８は、磁気メモリセルユニット２０内または周辺回路（図示せず）内に存在する。さらに、ビット線２３−１および２３−２もまた、相互に電気的に接続されている。上述した構成要素が存在する領域の周囲の領域には、絶縁層が形成されている。
【００２７】
続いて第１セル２７−１の構造をより詳しく説明する。第１セル２７−１では、書き込み用ワード線２４−１は紙面に垂直な方向に延びるように設けられ、磁性記憶素子２１−１の近傍に設けられている。書き込み用ワード線２４−１は、流れる電流に基づく磁界を磁性記憶素子２１−１に印加する。磁性記憶素子２１−１は、下部電極２６−１およびビット線２３−１との間に設けられる。このビット線２３−１は、磁性記憶素子２１−１に情報を書き込む際にも利用され、書き込み用ワード線２４−１と平行でなく、例えば直交するように配置される。よって、磁性記憶素子２１−１は、ビット線２３−１および書き込み用ワード線２４−１との間に設けられるといえる。またビット線２３−１には、第２セル２７−２のビット線２３−２と相互に電気的に接続するための配線（導体）が、基板に垂直に、上方向へビット線２３−２に向かって延びる。また下部電極２６−１にも、第２セル２７−２のビット線２６−２と電気的に接続するための配線（導体）が、基板に垂直に、上方向へ下部電極２６−２に向かって延びる。なお、第２セル２７−２の構造は第１セル２７−１の構造と同様なので、その詳しい説明は省略する。
【００２８】
ビット線２３−１が書き込み用ワード線２４−１と平行にならないように配置される理由は以下のとおりである。図３の（ａ）および（ｂ）を参照して説明したように、１本の書き込み用ワード線３５があれば、「０」または「１」の情報を磁性記憶素子３１に書き込むことができる。しかし、現在研究開発されている磁気ランダムアクセスメモリでは、多数の磁性記憶素子を集積化した場合を考慮して、２本の電流線、すなわち書き込み用ワード線およびビット線を利用して情報の書き込みが行われる。書き込み用ワード線およびビット線のいずれか１本の線に流れる電流のみでは磁化の反転に必要な磁界が生じないように、印加される電圧、換言すれば流れる電流の大きさが調整される。一方、書き込み用ワード線およびビット線のいずれにも電流が流れている位置では、各電流により磁界が生じ、２つの磁界の和（合成磁界）が磁性記憶素子に印加される。この合成磁界の大きさが磁化の反転に十分な大きさになるようにすることで、書き込み用ワード線およびビット線の交点に位置する磁性記憶素子にのみ情報を書き込むことができる。換言すれば、所望の磁性記憶素子の上および下に存在する書き込み用ワード線およびビット線を選択して電流を流すことにより、その所望の磁性記憶素子に合成磁界を印加し、その磁性記憶素子にのみ情報を書き込むことができる。したがって、書き込み用ワード線およびビット線が平行に配置されないことが必要となる。なお、どの書き込み用ワード線およびビット線を選択するかは、書き込み用ワード線駆動回路１４（図１）およびビット線駆動回路１３（図１）により制御される。
【００２９】
続いて、図４〜図１３を参照して、磁気メモリセルユニット２０（図２の（ｂ））の製造過程を説明する。各図は磁気メモリセルユニット２０（図２の（ｂ））の製造過程を順を追って示す。この製造過程では、磁気メモリセルユニット２０内のコンタクトプラグにより、書き込み用ワード線２４−１および２４−２（図２の（ｂ））を接続する配線２８（図２の（ｂ））が形成されるとする。なお、以下のようにして製造される磁気メモリセルユニット２０（図２の（ｂ））を駆動回路１２（図１）とあわせて集積することにより、容易に磁気ランダムアクセスメモリ１０（図１）を得ることができる。駆動回路１２（図１）は、さらに以下に説明するように動作するものであれば周知の駆動回路を利用できる。したがって、駆動回路１２（図１）および磁気ランダムアクセスメモリ１０（図１）の製造過程は特に説明しない。以下では、参照符号は各図の説明に必要なものにのみ付し、すでに説明した構成要素には付さないが、各図間で対応する個所は同じ構成要素を表す。
【００３０】
図４は、トランジスタ２２および読み込み用ワード線２５が形成された基板４０を示す。形成過程は以下のとおりである。まずＳｉ基板４０に複数のトランジスタが形成される。ここでは、複数のトランジスタのうちトランジスタ２２（Ｎチャネル型ＭＯＳＦＥＴ）のみを示す。Ｎチャネル型ＭＯＳＦＥＴは、Ｐ型シリコン基板４０に不純物濃度の高い２つのｎ型領域（電極）２２−２、２２−３を互いに近接して埋め込み、両電極２２−２、２２−３の上に薄い酸化膜（ＳｉＯ2）２２−４を堆積し、最後にその上にＡｌ、Ａｕ等を蒸着してゲート電極（第１電極）２２−１を形成することにより作製できる。また、複数のトランジスタ相互を電気的に絶縁するために、例えば、ＴＥＯＳ（Tetra Etyle Ortho Silicate）等を用いて素子分離領域４１−１および４１−２も同時に形成される。このように形成されたトランジスタ２２の第１電極２２−１上に、読み込み用ワード線２５が形成される。
【００３１】
図５は、孤立プラグ５４とグランド接続配線５６とがさらに形成された基板４０を示す。グランド接続配線５６は接地されている。孤立プラグ５４とグランド接続配線５６の周囲の領域には、層間絶縁膜５２が存在する。
【００３２】
このような基板４０の形成過程は以下のとおりである。
【００３３】
（５−１）まず基板４０上に、例えばＣＶＤ（Chemical Vapor Deposition）を利用して、ＳｉＯ2からなる層間絶縁膜５２が成膜される。
【００３４】
（５−２）その基板４０にはフォトレジストが塗布され、フォトマスクを介して紫外線を照射することにより、所望のレジストパターンが得られる。この工程はリソグラフィと呼ばれる。フォトマスクは、孤立プラグ５４およびグランド接続配線５６のコンタクトホールを設ける位置および形状に基づいて用意される。
【００３５】
（５−３）レジストパターン部分のＳｉＯ2がエッチングにより除去され、塗布されたフォトレジストが除去される。このようにして、孤立プラグ５４およびグランド接続配線５６のコンタクトホールが設けられる。
【００３６】
（５−４）そのコンタクトホールに金属が蒸着される。ただし、通常の蒸着プロセスによれば、コンタクトホールに加え、層間絶縁膜５２の表面にも金属が蒸着される。したがって、孤立プラグ５４およびグランド接続配線５６を所望の形状に成形するために、すなわち蒸着された金属のうち不要な金属を除去するために、再びリソグラフィおよびエッチングが行われる。最後にグランド接続配線５６が、接地される。
【００３７】
以上のように、層間絶縁膜５２、孤立プラグ５４およびグランド接続配線５６が形成される。なお、リソグラフィ、エッチングおよび蒸着は周知の技術であるので、本明細書においてその具体的な説明は省略する。
【００３８】
図６は、書き込み用ワード線２４−１と孤立プラグ６４とがさらに形成された基板４０を示す。孤立プラグ６４の周囲の領域には、層間絶縁膜６２が存在する。その過程は、図５を参照して説明したのと全く同様である。すなわち、上記（５−１）で説明したように、層間絶縁膜５２（図５）の上にさらに層間絶縁膜が成膜され、層間絶縁膜６２が形成される。次に（５−２）および（５−３）で示すように、孤立プラグ６４のコンタクトホールが形成される。コンタクトホールは、孤立プラグ６４が孤立プラグ５４と電気的に接続されるように、孤立プラグ５４の上部にまで延びる。最後に（５−４）で示すように、そのコンタクトホールおよび層間絶縁膜６２の表面に金属が蒸着され、書き込み用ワード線２４−１と孤立プラグ６４が所望の形状になるように、蒸着された金属のうち不要な金属をリソグラフィおよびエッチングで除去する。以上のようにして書き込み用ワード線２４−１と孤立プラグ６４とが形成される。なお図７およびそれに続く図８〜図１３では、書き込み用ワード線２４−１は、素子分離領域４１−１から隣のトランジスタが存在する領域の上方まで延びている。これは図示のための便宜的な記載であって、実際は隣接する領域の上方にまでは至らないことが好ましい。
【００３９】
図７は、第１下部電極７４と孤立プラグ７６とがさらに形成された基板４０を示す。第１下部電極７４は、孤立プラグ６４に電気的に接続され、孤立プラグ７６は書き込み用ワード線２４−１に電気的に接続される。第１下部電極７４の周囲の領域には、層間絶縁膜７２が存在する。層間絶縁膜７２の成膜および第１下部電極７４の形成は、図５および６を参照してした上記（５−１）〜（５−４）の説明と全く同様であるので、その説明は省略する。
【００４０】
図８は、磁性記憶素子２１−１がさらに形成された基板４０を示す。磁性記憶素子２１−１は、第１下部電極７４に電気的に接続されている。すでに説明したように、磁性記憶素子２１−１は、基板４０および書き込み用ワード線に近い側から順に、強磁性層３３（図３）、非磁性層３４（図３）および強磁性層３２（図３）が積層されたＴＭＲ素子またはＧＭＲ素子である。まず、第１下部電極７４の形に合わせてＴＭＲ素子またはＧＭＲ素子が形成される。そして、磁性記憶素子２１−１として必要な大きさおよび形状を得るために、これまでの説明と同様フォトレジストおよびエッチング（例えば、イオン・エッチング）が行われる。以上のように磁性記憶素子２１−１が形成される。なお、層間絶縁膜８２は第１下部電極７４の上面とほぼ同じレベルまで成膜されている。層間絶縁膜８２を成膜する手順はこれまでの説明と全く同じであるので、その説明は省略する。
【００４１】
図９は、ビット線２３−１と孤立プラグ９４、９６とがさらに形成された基板４０を示す。ビット線２３−１は、磁性記憶素子２１−１と電気的に接続されている。一方、孤立プラグ９４、９６は、それぞれ第１下部電極７４および孤立プラグ７６と電気的に接続されている。周囲の領域には、層間絶縁膜９２が存在する。ビット線２３−１、孤立プラグ９４、９６の形成および層間絶縁膜９２の成膜は、図５および６を参照してした上記（５−１）〜（５−４）の説明と全く同様であるので、その説明は省略する。
【００４２】
ここまでが、第１セル２７−１（図２の（ｂ））の形成過程である。本発明では、第１セル２７−１（図２の（ｂ））の上にさらに第２セル２７−２（図２の（ｂ））を積層させることにより集積度を向上させる。
【００４３】
図１０は、書き込み用ワード線２４−２と孤立プラグ１０４、１０６、１０８とがさらに形成された基板４０を示す。孤立プラグ１０４、１０６、１０８は、それぞれ孤立プラグ９４、ビット線２３−１、孤立プラグ９６と電気的に接続されている。さらに書き込み用ワード線２４−２と孤立プラグ１０８とは、紙面の奥方向または手前方向を経由する配線１０９により電気的に接続されている。なお、書き込み用ワード線２４−２および孤立プラグ１０８は、孤立プラグ１０６とは接続されていない。よって書き込み用ワード線２４−１および書き込み用ワード線２４−２とは、孤立プラグ７６、９６、１０８および配線１０９を介して相互に電気的に接続されることになる。これらの周囲の領域には、層間絶縁膜１０２が存在する。書き込み用ワード線２４−２と孤立プラグ１０４、１０６、１０８の形成過程は、図６を参照して説明した書き込み用ワード線２４−１および孤立プラグ６４の形成過程と完全に対応するので、その説明は省略する。また、配線１０９の形成過程も書き込み用ワード線孤立プラグと全く同様なのでその説明は省略する。
【００４４】
図１１は、第２下部電極１１４と孤立プラグ１１６とがさらに形成された基板４０を示す。第２下部電極１１４は、孤立プラグ１０４と電気的に接続され、孤立プラグ１１６は孤立プラグ１０６と電気的に接続されている。周囲の領域には、層間絶縁膜１１２が存在する。この形成過程は、図７を参照して説明した第１下部電極７４の形成過程と完全に対応するので、その説明は省略する。
【００４５】
図１２は、磁性記憶素子２１−２がさらに形成された基板４０を示す。磁性記憶素子２１−２は、第２下部電極１１４に電気的に接続されている。層間絶縁膜１２２は第２下部電極１１４の上面とほぼ同じレベルまで成膜されている。磁性記憶素子２１−２の構造、およびこの形成過程は、図８を参照して説明した磁性記憶素子２１−１の構造および形成過程と完全に対応するので、その説明は省略する。
【００４６】
図１３は、ビット線２３−２がさらに形成された基板４０を示す。ビット線２３−２は、磁性記憶素子２１−２および孤立プラグ１１６と電気的に接続されている。したがって、ビット線２３−１、２３−２とは、孤立プラグ１０６および１１６とを介して相互に電気的に接続されることになる。周囲の領域には、層間絶縁膜１３２が存在する。この形成過程は、図９を参照して説明したビット線２３−１および第３孤立プラグ９４の形成過程と完全に対応するので、その説明は省略する。
【００４７】
以上、磁気メモリセルユニット２０（図２の（ｂ））の製造過程を説明した。図１３の説明に関して、本実施の形態では、２つのセル２７−１、２７−２（図２の（ｂ））により磁気メモリセルユニット２０（図２の（ｂ））を構成するとしているので、ビット線２３−２が層間絶縁膜１３２の上面を覆うように構成してもよい。一方、３以上のセルを含む磁気メモリセルユニット２０（図２の（ｂ））を形成する場合には、図１０〜図１３を参照して説明した工程を繰り返し、セルをトランジスタ２２（図４）に垂直な方向に積層させて磁気メモリセルユニット２０（図２の（ｂ））を形成すればよい。図１４は、４つのセルを積層させた場合の磁気メモリセルユニット１４０の模式図を示す。形成された書き込み用ワード線は相互に電気的に接続され、形成された複数のビット線も相互に電気的に接続される。
【００４８】
再び図２の（ｂ）を参照して、磁気メモリセルユニット２０へのアクセス方法を具体的に説明する。「アクセス」とは、磁気メモリセルユニット２０へ情報を書き込み、および磁気メモリセルユニット２０から情報を読み出すことをいう。磁気メモリセルユニット２０へのアクセスは、駆動回路１２（図１）により制御される。以下説明される「ビット線を選択する」、「情報を書き込む／読み出す」、「電圧を印加する」、「電流を流す」等の動作は、すべて駆動回路１２（図１）の制御の下で行われる。これらの動作は、ビット線駆動回路１３（図１）、書き込み用ワード線駆動回路１４（図１）および読み込み用ワード線駆動回路１５（図１）が必要な配線を選択することにより行われる。
【００４９】
まず、各磁性記憶素子２１−１、２１−２に情報を書き込む際の磁気メモリセルユニット２０の動作を説明する。磁性記憶素子２１−１、２１−２に情報を書き込む場合は、まず書き込み用ワード線駆動回路１４（図１）およびビット線駆動回路１３（図１）が書き込み用ワード線２４（図２の（ｂ））およびビット線２３（図２の（ｂ））を選択してそれぞれワード線書き込み電流およびビット線書き込み電流を流す。書き込み用ワード線２４（図２の（ｂ））に流れるワード線書き込み電流は、書き込み用ワード線２４−１、２４−２に分流する。ビット線書き込み電流は、ビット線２３−１、２３−２に流れる。なお、ビット線２３−１および書き込み用ワード線２４−１に流れる電流により発生した磁界を合成すると、磁性記憶素子２１−１の磁化の向きを反転させるのに十分な大きさを持つ合成磁界が得られる。同様に、ビット線２３−２および書き込み用ワード線２４−２に流れる電流により発生した磁界を合成すると、磁性記憶素子２１−１の磁化の向きを反転させるのに十分な大きさを持つ合成磁界が得られる。このような電流を流すことができるのであれば、ビット線２３−１、２３−２のそれぞれに流れる電流の大きさ、および書き込み用ワード線２４−１、２４−２のそれぞれに流れる電流の大きさは、等しくなくてもよく、多少の差があってもよい。磁気メモリセルユニット２０への情報の書き込みは上述のようにして実現される。
【００５０】
続いて、各磁性記憶素子２１−１、２１−２から情報を読み出す動作に関しては、駆動回路１２（図１）は、図３の（ｃ）および（ｄ）を参照して説明したように動作する。すなわち、読み込み用ワード線駆動回路１５（図１）は、まず読み込み用ワード線２５を選択して読み込み用ワード線電圧を印加し、トランジスタ２２を導通させる。トランジスタ２２の第３電極２２−３は接地されているので、磁性記憶素子２１−１、２１−２の一方の端子電圧は０Ｖ（基準電圧）になる。続いてビット線駆動回路１３（図１）はビット線２３を選択し、ビット線２３−１、２３−２から磁性記憶素子２１−１、２１−２に一定の電圧を印加し、ビット線読み込み電流を流す。ビット線駆動回路１３（図１）は磁性記憶素子２１−１、２１−２の端子間電圧を検出し、磁性記憶素子２１−１、２１−２の抵抗値を得る。駆動回路１２（図１）は、磁性記憶素子２１−１、２１−２の抵抗値が比較的低い所定の値であれば、磁性記憶素子２１−１、２１−２に保持された情報は「０」であると判断し、磁性記憶素子２１−１、２１−２の抵抗値が比較的高い所定の値であれば、磁性記憶素子２１−１、２１−２に保持された情報は「１」であると判断する。なお、この判断は抵抗値に限らず、検出された電圧値をそのまま利用して行ってもよい。
【００５１】
【発明の効果】
本発明の磁気ランダムアクセスメモリによれば、複数の磁性記憶素子に同じ情報を格納する磁気ランダムアクセスメモリにおいて、単一のトランジスタに複数の磁性記憶素子が接続されているので、読み出しに対する信頼性を高く保持したまま、構成素子数が少ない、集積度の高いメモリを得ることができる。より特定的には、複数の磁性記憶素子はトランジスタに垂直な上方向に積層されているので、集積度を劇的に向上できる。
【００５２】
本発明の磁気ランダムアクセスメモリによれば、所定の電圧が印加された第３の端子をさらに備え、第１の端子に印加された電圧に基づいて、第３の端子を介して第２の端子に電流が流れるので、情報の読み出しのための電圧検出が可能になる。
【００５３】
本発明の磁気ランダムアクセスメモリによれば、書き込み用ワード線とビット線とが直交し、かつ書き込み用ワード線とビット線との間に磁性記憶素子が位置するように構成されるので、もっとも大きい合成磁界が磁性記憶素子に印加され、確実に書き込みが可能になる。
【図面の簡単な説明】
【図１】 本発明による磁気ランダムアクセスメモリを示す図である。
【図２】 本発明による磁気メモリセルユニットの模式図および断面図である。
【図３】 磁性記憶素子に情報を記憶し、磁性記憶素子から情報を読み出すための動作原理を示す図である。
【図４】 トランジスタおよび読み込み用ワード線が形成された基板を示す図である図である。
【図５】 孤立プラグとグランド接続配線とが形成された基板を示す図である。
【図６】 書き込み用ワード線と孤立プラグとが形成された基板を示す図である。
【図７】 第１下部電極と孤立プラグとが形成された基板を示す図である。
【図８】 磁性記憶素子が形成された基板を示す図である。
【図９】 ビット線と孤立プラグとが形成された基板を示す図である。
【図１０】 書き込み用ワード線と孤立プラグとが形成された基板を示す図である。
【図１１】 第２下部電極と孤立プラグとが形成された基板を示す図である。
【図１２】 磁性記憶素子が形成された基板を示す図である。
【図１３】 ビット線が形成された基板を示す図である。
【図１４】 ４個の磁性記憶素子を含む磁気メモリセルユニットを示す図である。
【図１５】 磁気ランダムアクセスメモリのメモリセルの模式図および断面図である。
【図１６】 １つのビット線に２つの磁性記憶素子が並列に設けられた磁気ランダムアクセスメモリのメモリセルユニットの例を示す図である。
【符号の説明】
２０ 磁気メモリセルユニット、２２ トランジスタ、２２−１ 第１電極、２２−２ 第２電極、２２−３ 第３電極、２３−１ ビット線、２３−２ ビット線、２４−１ 書き込み用ワード線、２４−２ 書き込み用ワード線、２５読み込み用ワード線、２６−１ 下部電極、２６−２ 下部電極、２７−１ 第１セル、２７−２ 第２セル
Claims (7)
- 各々が磁気的に情報を記憶する複数の磁性記憶素子と、
前記複数の磁性記憶素子の各々に接続された複数のビット線であって、その各々が相互に電気的に接続されている複数のビット線と、
前記複数の磁性記憶素子の各々に磁界を印加して前記情報を書き込むために、前記複数の磁性記憶素子の各々の近傍に対応して配置された複数の書き込み用ワード線であって、その各々が相互に電気的に接続されている複数の書き込み用ワード線と、
第１の端子と第２の端子とを備えたスイッチであって、前記第１の端子は、前記第２の端子に電流を流すか否かを決定するために利用される単一の読み込み用ワード線に接続され、前記第２の端子は、前記複数の磁性記憶素子の各々に接続されたスイッチと
を備え、
前記複数の磁性記憶素子は、前記スイッチに垂直な方向に積層されている、磁気ランダムアクセスメモリ。 - 前記スイッチは、前記第１の端子および前記第２の端子のいずれとも異なり、かつ所定の電圧が印加された第３の端子をさらに備えており、前記第１の端子に印加された電圧に基づいて、前記第３の端子を介して前記第２の端子に電流を流す、請求項１に記載の磁気ランダムアクセスメモリ。
- 前記複数の書き込み用ワード線の各々と前記複数のビット線の各々とが直交し、かつその間に前記磁性記憶素子が位置するように構成される、請求項１に記載の磁気ランダムアクセスメモリ。
- （ａ）基板を提供するステップと、
（ｂ）前記基板の上に、第１の電極と、第２の電極と、第３の電極とを備えた単一のトランジスタであって、前記第１の電極に印加される電圧に応じて、前記第２の電極と第３の電極とを導通させる単一のトランジスタを形成するステップと、
（ｃ）前記単一のトランジスタと絶縁された書き込み用ワード線を形成するステップと、
（ｄ）前記単一のトランジスタの第２の電極に接続され、前記書き込み用ワード線の近傍に情報を記憶する磁性記憶素子を形成するステップと、
（ｅ）前記磁性記憶素子に接続され、かつ前記書き込み用ワード線と絶縁されたビット線を形成するステップと、
（ｆ）前記（ｃ）〜（ｅ）のステップを繰り返すステップであって、形成された複数の前記書き込み用ワード線を相互に電気的に接続し、形成された複数の前記ビット線を相互に電気的に接続するステップと、
からなり、
前記（ｃ）〜（ｆ）のステップは、前記書き込み用ワード線と、前記磁性記憶素子と、前記ビット線とを、前記基板上に形成された前記単一のトランジスタに垂直な方向に積層するステップである、磁気ランダムアクセスメモリの製造方法。 - 前記（ｄ）のステップは、単一の読み込み用ワードラインを形成して前記第１の電極に接続するステップをさらに含む、請求項４に記載の磁気ランダムアクセスメモリの製造方法。
- 前記（ｃ）〜（ｅ）のステップは、前記書き込み用ワード線と前記ビット線とが直交し、かつ前記書き込み用ワード線と前記ビット線との間に前記磁性記憶素子が位置するように、前記書き込み用ワード線と、前記磁性記憶素子と、前記ビット線とを形成するステップである、請求項５に記載の磁気ランダムアクセスメモリの製造方法。
- 前記（ｂ）のステップは、前記第３の端子に所定の電圧を与える回路部分を作成するステップをさらに含む、請求項６に記載の磁気ランダムアクセスメモリの製造方法。
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