JP4758558B2 - Ｍｒａｍメモリ - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明はＭＲＡＭメモリに関し、そのＭＲＡＭメモリのメモリセルアレイ内の磁気抵抗性メモリ要素を駆動する駆動論理回路が、半導体基板内およびその上のメモリセルアレイの下方に一体形成されている。
【０００２】
【従来の技術】
ＭＲＡＭメモリ要素が強磁性層を有し、メモリ要素の抵抗が強磁性の磁化方向によって決まる。メモリ要素の抵抗は、強磁性層の平行磁化の場合には小さく、一方メモリ要素の抵抗は強磁性層の不平行磁化の場合には大きくなる。
【０００３】
ＭＲＡＭ要素の層構造の構成に依存して、ＧＭＲメモリ要素とＴＭＲメモリ要素とＡＲＭメモリ要素およびＣＭＲメモリ要素間で区別がなされる。
【０００４】
ＧＭＲメモリ要素は少なくとも二つの強磁性層と両層間に配備された非磁性導電体層を有し、ＧＭＲメモリ要素は、ＧＭＲメモリ要素が二つの強磁性層内の磁化が平行かまたは不平行に向けられていることに依存している場合、「ＧＭＲ効果」（ＧＭＲ：巨大磁気抵抗）を呈する。
【０００５】
ＴＭＲメモリ要素（ＴＭＲ：トンネリング磁気抵抗）が、少なくとも二つの層とこれら両層間に配備された絶縁非磁化層を有している。この場合、絶縁層は、トンネリング電流が二つの強磁性層間に流れるように作られる。強磁性層は、この二つの強磁性層間に配置された絶縁非磁化層を通るスピン分極トンネル電流によってもたらされた磁気抵抗作用を呈する。ＴＭＲメモリ要素の電気抵抗は、二つの強磁性層の磁化が平行または不平行に向けられているかに依存している。
【０００６】
ＡＭＲメモリ要素の場合において、磁化導電体の抵抗は磁化方向と平行および直交によって異なる。
【０００７】
ＣＭＲメモリ要素（ＣＭＲ＝巨大な磁気抵抗作用）の場合において、高い保磁力が、高い磁界が磁化状態間にわたる変化のために必要とすることを意味する。
【０００８】
図１は従来技術（例えば、ＤＥ１９７４４０９５）に基づくＭＲＡＭメモリのメモリセルアレイを示し、多数の金属線／リード線、ワードラインおよびビットラインとも呼ばれる線を備え、ｘ方向とｙ方向に上下に配置され、磁気抵抗メモリ要素が互いに二つの相互的に交差するワイヤ／リード線間に接続され、さらにこれに導電的に連結されている。ワードラインＷＬまたはビットラインＢＬに供給された信号が、このワードラインＷＬまたはビットラインＢＬに流れる電流の結果として磁界を生ぜしめ、この磁界が十分な強度を示し、その下に配備されたメモリ要素に影響を与える。ワードラインＷＬとビットラインＢＬ間のクロスオーバポイントに配置されたメモリ要素にデータまたは情報アイテムを書き込むために、信号がビットラインＢＬとワードラインＷＬ両方に供給される。電流信号が各々磁界を発生し、重なり合ってメモリ要素を逆に磁化させることになる。相互的に交差するワードラインＷＬとビットライン（ＢＬ）が互いに最小外形寸法Ｆによると最小寸法と距離を生成し、メモリセル層当りの各メモリ要素につき４Ｆ²の面積条件となる。従って、ＭＲＡＭメモリは非常に高いパッキング密度を生成することができる。
【０００９】
ＤＲＡＭメモリと比較すると、これらのＭＲＡＭメモリは、個々のメモリ要素が選択トランジスタを必要としないが、むしろワードラインおよびビットラインに直接接続されるという事実によって区別される。図１に示されたメモリセルアレイはただ一つのメモリセル層を有している。ＭＲＡＭメモリにおいて、複数のこの種のメモリセル層は一つの層の上に別の層が配備ないし積層される。従来のＭＲＡＭメモリのメモリ要素の寸法は、０．０５μｍから２０μｍの範囲である。メモリ要素のサイズが小さいために、選択トランジスタを必要とせず、また高い可能性のあるパッキング密度のために、さらに多層構造の可能性のために、ＭＲＡＭメモリにおいて、多数のメモリ要素が極めて小さいスペース内に一体化することができる。メモリセルアレイ内に収容された磁気抵抗性メモリ要素は、メモリ駆動論理回路を介して駆動される。
【００１０】
図２は従来技術によるＭＲＡＭメモリの構造を示す。磁気抵抗メモリ要素からなるメモリセルアレイは、接触形成ファンアウトを介して、メモリセルアレイの回りに配備されたメモリ駆動論理回路に接続される。図２に示した従来のＭＲＡＭメモリにおいて、メモリ駆動論理回路は半導体チップの周辺に配置され、半導体基板上に載置されている。このメモリ駆動論理回路は、ワードラインとリードラインに接続されている。図２から認められるように、周辺に配置されたメモリ駆動論理回路は半導体基板上に大きいエリアを占有する。磁気抵抗要素から構成されたメモリセルアレイは比較的小さいスペースを取るが、図２に示した従来のＭＲＡＭメモリは、全体として周辺に配置されたドライブ論理装置のために半導体基板上の比較的大きいエリアを必要とする。
【００１１】
【発明が解決しようとする課題】
従って、本発明の目的は最小のエリア必要条件を有するＭＲＡＭメモリを提供することである。
【００１２】
この目的は、請求項１に開示した特徴を有するＭＲＡＭメモリによる本発明に基づいて達成される。
【００１３】
【課題を解決するための手段】
本発明は、半導体基板上に少なくとも一つのメモリセル層を配備した磁気抵抗メモリ要素からなり、またメモリセルアレイ内で磁気抵抗メモリ要素と接触するワードラインとビットラインを有し、さらに、ワードラインとビットラインを介してメモリセルアレイ内の磁気抵抗メモリ要素を駆動するためのメモリ駆動論理回路を有し、このメモリ駆動論理回路が半導体基板内のメモリセルアレイの下方に一体形成されているメモリセルアレイを有するＭＲＡＭメモリを提供する。
【００１４】
この場合において、ワードラインとビットラインが互いに実質的に直交して配備されているのが好ましい。
【００１５】
【発明の実施の形態】
好ましい実施形態において、磁気抵抗メモリ要素とこの磁気抵抗メモリ要素との接触を形成するワードラインとビットラインが、複数の誘電体層内に埋設されている。
【００１６】
この場合において、ワードラインとビットラインは、導電体層を通過しているメッキされたスルーホールを介して、半導体基板に一体形成されたメモリ駆動論理回路に接続されているのが好ましい。
【００１７】
好ましい実施形態において、メッキされたスルーホールの直径は最小の加工寸法Ｆにほぼ対応している。
【００１８】
メモリ駆動論理回路はＣＭＯＳ論理回路であるのが好ましい。
【００１９】
さらなる好ましい実施形態において、いずれの場合のメモリ要素も二つの強磁性層とこれら両者間に配備された非磁性層を有している。
【００２０】
ＭＲＡＭメモリのメモリ要素は二つの磁化状態を有しているのが好ましい。
【００２１】
特に好ましい実施形態において、メモリ要素の二つの強磁性層は、各々元素Ｆｅ、Ｎｉ、Ｃｏ、Ｃｒ、Ｍｎ、Ｇｄ、Ｄｙの少なくとも一つを含んでいる。
【００２２】
メモリ要素の強磁性層の厚みは２０ｎｍに等しいか、これ未満であるのが好ましい。
【００２３】
本発明によるＭＲＡＭメモリのさらなる好ましい実施形態において、非磁性層は材料Ａｌ₂Ｏ₃、ＮｉＯ、ＨｆＯ₂、ＴｉＯ₂、ＮｂＯおよびＳｉＯ₂の少なくとも一つを含んでいる。
【００２４】
この場合において、非磁性層の厚みは、１ｎｍと４ｎｍ間の範囲であるのが好ましい。
【００２５】
さらなる好ましい実施形態において、メモリ要素は、強磁性層の一つの近傍にあって、近接する強磁性層内の磁化方向を決定する反強磁性層を有している。
【００２６】
この場合において、反強磁性層はＦｅ、Ｍｎ、Ｎｉ、Ｐｔ、Ｉｒ、ＴｂまたはＯの少なくとも一つを含んでいるのが好ましい。
【００２７】
さらなる好ましい実施形態において、メモリ要素の寸法は０．０５μｍと２０μｍ間の範囲である。
【００２８】
ビットラインは、センスアンプに接続されているのが好ましく、これを介してそれぞれのビットライン上の電位が基準電位に調整され、またその出力信号が検出される。
【００２９】
この場合において、センスアンプは帰還演算増幅器を含んでいるのが好ましい。
【００３０】
特に好ましい実施形態において、上方および下方にビットラインとワードラインを伴った単一層メモリセルアレイの厚みは、４００ｎｍと１０００ｎｍの間である。関連する書込ラインおよび読取ラインを伴った多層メモリセルアレイは、これに対応して厚みが増す。
【００３１】
本発明によるＭＲＡＭメモリのさらなる好ましい実施形態において、各ワードラインはいずれの場合も上下に積層された二つのメモリセル内の二つの磁気抵抗メモリ要素に接続されている。
【００３２】
これは必要とするワードラインの数を半分にする特別な利点がある。
【００３３】
本発明によるＭＲＡＭメモリの好ましい実施形態を、本発明の重要な特徴を明確にするために添付図面を参照して次に説明する。
【００３４】
図３は本発明によるＭＲＡＭメモリ１の空間的構造を示す。ＭＲＡＭメモリ１はメモリセルアレイ２、接触形成ファンアウト３および、その内部と上方にメモリ駆動論理回路５が一体形成された半導体基板４とを含む。メモリセルアレイ２は、半導体基板４の上方で複数のメモリセル層内に配備された磁気抵抗メモリ要素を含む。格子形状に配備されたワードラインとビットラインを介するメモリセルアレイ２に含まれたメモリ要素との接触が形成され、接触形成ファンアウト３のメモリ駆動論理回路５と電気的接触させるために扇形に広がっている。
【００３５】
図３からわかるように、半導体基板４と一体構造をなすメモリ駆動論理回路がメモリセルアレイ２と接触形成ファンアウト３の下方に配備されるが、図２に示した従来の空間的構成のような接触形成ファンアウト３の周辺を取り巻いていない。従って、図３に示したような本発明によるＭＲＡＭメモリ１は、半導体基板４上のずっと小さいエリアでよい。図２に示した従来のＭＲＡＭメモリと比較して、エリア（面積）の節約は図３に示した本発明によるＭＲＡＭメモリの場合において５０％までである。
【００３６】
図４は本発明によるＭＲＡＭメモリ１の第１断面図を示す。
【００３７】
図４に示したメモリ構成において、メモリセルアレイ２は磁気抵抗メモリ要素６ａ、６ｂを伴う二つのメモリセル層を有している。さらなる実施形態（図示せず）において、多数のメモリセル層を一層づつ積層することができる。
【００３８】
第１および第２メモリセル層内の磁気抵抗メモリ要素６ａ、６ｂが、共通のワードライン７と接触をなしている。第１メモリセル層に配備されたメモリ要素６ａが、ビットライン８に接続され、第２メモリセル層に配備されたメモリ要素６ｂが、ビットライン９に接続されている。ワードライン７と二つのビットライン８、９が互いに本質的に直交して走行している。メモリセルアレイ２内の多数のワードライン７が互いに本質的に平行して走行している。第１および第２メモリセル層内の多数のビットライン８、９もメモリセルアレイ２を通って互いに本質的に平行に走行している。磁気抵抗メモリ要素６ａ、６ｂと、ワードおよびビットライン７、８、９は、これらの磁気抵抗メモリ要素６ａ、６ｂと接触をなすために、複数の誘電体層１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ内に埋設されている。これらの誘電体層は窒化珪素または酸化珪素から構成されるのが好ましい。また、ビットライン８、９およびワードライン７は導電性の物質、好ましくは金属で構成される。
【００３９】
図４からわかるように、第１メモリセル層のビットライン８は、メッキされたスルーホールないしヴァイア（ホール）１１を介して駆動トランジスタ１３のｎ⁺−ドープされたドレインに接続されている。この駆動トランジスタ１３は信号をビットライン８に供給する働きをする。ｎ⁺−ドープされたドレイン領域に付加して、駆動トランジスタ１３はｎ^-−ドープされたソース領域１４を有しており、メモリ駆動論理回路５のパーツ５ａに電気的に接続されている。駆動トランジスタ１３は、さらにゲート端子１５を有しており、ゲート酸化物１６によってｐ−ドープされた半導体基板４から絶縁されている。
【００４０】
メモリ要素６ｂと接触するための第２メモリセル層のビットライン９が、メッキされたスルーホール１７を介して、誘電体層１０ｂに埋設された金属化層１８に接続され、またそのパーツのためにメッキされたスルーホール１９を介して、駆動トランジスタのｎ⁺−ドープされたソース領域２０に接続されている。ｎ⁺−ドープされたソース領域２０に付加して、駆動トランジスタ２１はｎ^-−ドープされたドレイン端子領域２２を有している。このドレイン端子領域２２はメモリ駆動論理回路５のパーツ５ｂに接続されている。駆動トランジスタ２１はさらにゲート端子２３を有しており、ゲート酸化物２４によってｐ−ドープされた半導体基板４から絶縁されている。駆動トランジスタ２１はメモリセルアレイ２内の第２メモリセル層のビットライン９に信号を供給することができる。
【００４１】
図４に示した選択トランジスタ１３、２１はまた、ｐ−ドープされた半導体基板４内に埋設されたＮ−チャネルＭＯＳＦＥＴである。別の実施形態において、ｎ-−ドープされた半導体基板４内に埋設された選択トランジスタとしてＰ−チャネルＭＯＳＦＥＴを使用することも可能である。ＣＭＯＳ論理回路が使用される場合、Ｎ−チャネルとＰ−チャネルＭＯＳＦＥＴ両方が使用される。さらなる別の実施形態において、選択トランジスタ１３、２１はバイポーラトランジスタによって形成することもできる。
【００４２】
メッキされたスルーホール１１、１７、１９は、例えばタングステンまたは銅のような導電性材料からなる。これらは象眼処理で生成するのが好ましい。この場合、メッキされたスルーホール１１、１７、１９の直径は、最小形状サイズＦと正確に同じ寸法であるのが好ましく、最小のリトグラフ外形（特徴）サイズはほぼ１００ｎｍである。磁気抵抗メモリ要素６ａ、６ｂの横方向寸法は、Ｆのサイズ領域と同様であるのが好ましいが、その厚みは２０ｎｍと４０ｎｍの間である。２層メモリセルアレイの総厚みは、６００ｎｍと１５００ｎｍの間の範囲であるのが好ましい。メモリセル層をさらに有するメモリセルアレイは、これに対応して厚くなる。シリコン基板またはＧａＳ 基板は半導体基板４として使用できる。図４からわかるように、メモリ駆動論理回路５は半導体基板４内に一体形成され、またメモリ要素６ａ、６ｂを駆動するために二つの制御トランジスタ１３、２２を介してビットライン８、９に接続されている。図４で破線で示したメモリ駆動論理回路５の回路パーツ５ａ、５ｂは、メモリセルアレイ２の下方に配備されている。この場合において、メモリ駆動論理回路５はＣＭＯＳ論理回路として構成されるのが好ましい。
【００４３】
図５は本発明によるＭＲＡＭ３のさらなる断面を示す（図５に示した断面は図４に示した断面に対して垂直に走行している）。
【００４４】
メモリ要素６ａ、６ｂと接触するように形成されているワードライン７は、誘電体層１０ｂに埋設された金属化層２５を介して、また誘電体層１０ａを通るメッキされたスルーホール２６を介して、さらなる駆動トランジスタ２８のｎ⁺−ドープされたソース端子領域２７に接続されている。駆動トランジスタ２８はｎ⁺−ドープされたドレイン端子領域２９を有しており、メモリ駆動論理回路５の回路パーツ５ｃに電気的に接続されている。駆動トランジスタ２８は、ゲート酸化物３１によってｐ−ドープされた半導体基板４から絶縁されたゲート端子３０を有している。駆動トランジスタ２８とワードライン７を介して、メモリ駆動論理回路５がメモリセル層内に配備された磁気抵抗メモリ要素６ａ、６ｂを制御する。この場合において、ワードライン７が第１メモリセル層内のメモリ要素６ａと第２メモリセル層内のメモリ要素６ｂを駆動するために同時に作用する。
【００４５】
メモリ要素６ａ、６ｂは二つの強磁性層と、両者間に配備された非磁性層を有している。この場合において、メモリ要素６ａ、６ｂは二つの磁化状態間を切り替えることができる。メモリ要素６ａ、６ｂ内に設けられた強磁性層は、元素Ｆｅ、Ｎｉ、Ｃｏ、Ｃｒ、Ｍｎ、Ｇｄ、Ｄｙの少なくとも一つを含んでいる。この場合において、強磁性層の厚みは、２０ｎｍ以下である。メモリ要素６ａ、６ｂ内に収容された非磁性層は、Ａｌ₂Ｏ₃、ＮｉＯ、ＨｆＯ₂、ＴｉＯ₂、ＮｂＯ、ＳｉＯ₂から構成され、また厚みは１ｎｍと４ｎｍの間の範囲であるのが好ましい。さらに、強磁性層の一つと平行にある反強磁性層を含むメモリ要素６ａ、６ｂは、これらと接触し、この強磁性層内で磁化方向に固定される。この場合において、メモリ要素６ａ、６ｂの反磁性層は元素Ｆｅ、Ｍｎ、Ｐｔ、Ｎｉ、Ｉｒ、ＴｂまたはＯの少なくとも一つを包含している。
【００４６】
情報アイテムをメモリ要素６ａ、６ｂに書き込むために、メモリ駆動論理回路５によって、電流ＩWLを関連するワードライン７に供給し、また電流ＩBLを関連するビットライン８、９に供給する。これらの電流はワードライン７の回りに磁界ＨＳＬを、また関連するビットライン８、９の回りに磁界ＨＢＬを誘起する。ビットライン８、９とワードライン７間のクロスオーバー領域において、合成された磁界は二つの強磁性層の一つの磁化に影響を与えるのに十分な大きさである。他方の強磁性層の磁化は第２強磁性層に近接する非強磁性層によって固定されている。
【００４７】
メモリ要素６ａ、６ｂからの情報アイテムを読み取るために、使用できる全ての方法は、周辺メモリ駆動論理回路を伴う従来のＭＲＡＭメモリが可能である。
【００４８】
本発明による磁気抵抗ＭＲＡＭメモリ１の場合において、多数のメモリセル層が半導体基板４上に１層づつ積層される。各メモリセル層は、ワードラインとビットラインによって駆動される多数の磁気抵抗メモリ要素６ａ、６ｂを含んでおり、ワードおよびビットラインは互いに直交して走行している。この場合において、磁気抵抗メモリ要素６ａ、６ｂは磁気抵抗メモリ要素のために０．０５μｍと２０μｍ間の範囲の非常に小さい寸法を有しているが、これに反してＤＲＡＭメモリセルはそれ自体の一体化選択トランジスタを必要としない。メモリ要素の小さいサイトが、本発明によるＭＲＡＭメモリ１のメモリセルアレイ２内の極めて高いパッキング密度を可能にしている。本発明によるＭＲＡＭメモリ１の場合において、メモリ駆動論理回路５は周辺ではなく、むしろメモリセルアレイ２の下方に配備されている。この場合において、メモリ駆動論理回路５は駆動トランジスタとメッキされたスルーホールによってワードおよびビットライン７、８、９に接続されるとともに、ＭＲＡＭメモリ１の半導体基板４に一体形成されている。これがＭＲＡＭメモリのサイズをさらに縮小する結果になっている。従って、本発明によるＭＲＡＭメモリ１は、半導体基板４上の最小エリアを占有することに関して非常に高い記憶（貯蔵）容量を有する。
【００４９】
【発明の効果】
本発明によるＭＲＡＭメモリ１のエリアを節約することは、製造コストが大きく縮小できることを意味している。さらに、信号経路が短縮され、結果として本発明によるＭＲＡＭメモリの作動がより早くなる。図４、５に示した、駆動トランジスタ１３、２１、２８を介するメモリ駆動論理回路５間とワードおよびビットライン７、８、９との電気的接続は、メモリセルアレイ２のエッジおよびその下方で配備する必要はなく、むしろさらなる実施形態において、メモリセルアレイ２内に、または中央部下方に配置される。これはメモリセルアレイ２内のメモリ要素６ａ、６ｂへの信号伝搬時間をさらに短縮することを可能にする。従って、従来のＭＲＡＭメモリと比較すると、本発明によるＭＲＡＭメモリ１は特に短縮信号伝搬時間によって特徴付けることができ、これによってメモリアクセス時間が短くなる。
【図面の簡単な説明】
【図１】 従来技術によるメモリセルアレイを示す図。
【図２】 従来のＭＲＡＭメモリの構成の概略を示す図。
【図３】 本発明によるＭＲＡＭメモリの構成の概略を示す図。
【図４】 本発明によるＭＲＡＭメモリの第１断面を示す図。
【図５】 本発明によるＭＲＡＭメモリの第２断面を示し、図４に示す第１断面に対して垂直方向の走行を示す図。
【符号の説明】
１ ＭＲＡＭメモリ
２ メモリセルアレイ
３ 接触形成ファンアウト
４ 半導体基板
５ メモリ駆動論理回路
６ａ メモリ要素
６ｂ メモリ要素
７ ワードライン
８ ビットライン
９ ビットライン
１０ａ 誘電体層
１０ｂ 誘電体層
１０ｃ 誘電体層
１０ｄ 誘電体層
１０ｅ 誘電体層
１１ メッキされたスルーホール
１２ ドレイン端子領域
１３ 駆動トランジスタ
１４ ソース端子領域
１５ ゲート端子
１６ ゲート酸化物
１７ メッキされたスルーホール
１８ 金属化層
１９ メッキされたスルーホール
２０ ソース端子領域
２１ 駆動トランジスタ
２２ ドレイン端子領域
２３ ゲート端子
２４ ゲート酸化物
２５ 金属化層
２６ メッキされたスルーホール
２７ ソース端子領域
２８ 駆動トランジスタ
２９ ドレイン端子領域
３０ ゲート端子
３１ ゲート酸化物

Claims (16)

1. ＭＲＡＭであって、
   （ａ）半導体基板（４）上に少なくとも一つのメモリセル層を配備した磁気抵抗メモリ要素（６ａ、６ｂ）を備えるメモリセルアレイ（２）と、
   （ｂ）該メモリセルアレイ（２）内で該磁気抵抗メモリ要素（６ａ、６ｂ）と接触させるためのワードライン（７）とビットライン（８、９）と、
   該ワードライン（７）と該ビットライン（８、９）が、互いに直交して配備され、前記磁気抵抗メモリ要素（６ａ、６ｂ）が、該ワードライン（７）と直交する該ビットライン（８、９）の間に位置し、
   （ｃ）前記メモリセルアレイ（２）の下方の前記半導体基板（４）に一体形成された該メモリ駆動論理回路（５ａ、５ｂ、５ｃ）と、を備え、
   （ｄ）前記各ワードライン（７）および各ビットライン（８、９）は、対応するライン駆動トランジスタ（１３，２１，２８）を介して前記メモリ駆動論理回路（５ａ、５ｂ、５ｃ）に接続され、
   （ｅ）前記メモリセルアレイ（２）の前記磁気抵抗メモリ要素（６ａ、６ｂ）にデータを書込む前記メモリ駆動論理回路（５ａ、５ｂ、５ｃ）は、対応するワードライン駆動トランジスタ（２８）およびビットライン駆動トランジスタ（１３，２１）をコントロールしている、ことを特徴とするＭＲＡＭメモリ。
2. 前記磁気抵抗メモリ要素（６ａ、６ｂ）と前記磁気抵抗メモリ要素（６ａ、６ｂ）との接触を形成する前記ワードおよびビットライン（７、８、９）が、複数の誘電体層（１０ｂ、１０ｃ、１０ｄ）に埋設されていることを特徴とする請求項１記載のＭＲＡＭメモリ。
3. 前記ワードおよびビットライン（７、８、９）が、前記誘電体層（１０ａ、１０ｃ）を通過しているメッキされたスルーホール（１１、１７、１９、２６）を介して、前記半導体基板（４）に一体形成された前記メモリ駆動論理回路（５ａ、５ｂ、５ｃ）に接続されていることを特徴とする請求項１または２記載のＭＲＡＭメモリ。
4. メッキされた前記スルーホール（１１、１７、１９、２６）の直径は、最小の加工寸法Ｆにほぼ対応していることを特徴とする請求項１〜３のいずれか１項記載のＭＲＡＭメモリ。
5. 前記メモリ駆動論理回路（５ａ、５ｂ、５ｃ）は、ＣＭＯＳ論理回路であることを特徴とする請求項１〜４のいずれか１項記載のＭＲＡＭメモリ。
6. 前記磁気抵抗メモリ要素（６ａ、６ｂ）は、各々二つの磁化状態を有していることを特徴とする請求項１〜５のいずれか１項記載のＭＲＡＭメモリ。
7. 前記磁気抵抗メモリ要素（６ａ、６ｂ）は、二つの強磁性層とこれら両者間に配備された非磁性層を有していることを特徴とする請求項１〜６のいずれか１項記載のＭＲＡＭメモリ。
8. 前記磁気抵抗メモリ要素の前記二つの強磁性層は、各々元素Ｆｅ、Ｎｉ、Ｃｏ、Ｃｒ、Ｍｎ、Ｇｄ、Ｄｙの少なくとも一つを含んでいることを特徴とする請求項７記載のＭＲＡＭメモリ。
9. 前記二つの強磁性層は２０ｎｍに等しいか、これ未満の厚みを有していることを特徴とする請求項７〜８のいずれか１項記載のＭＲＡＭメモリ。
10. 前記非磁性層は材料Ａｌ₂Ｏ₃、ＮｉＯ、ＨｆＯ₂、ＴｉＯ₂、ＮｂＯおよびＳｉＯ₂の少なくとも一つを含んでいることを特徴とする請求項７〜９のいずれか１項記載のＭＲＡＭメモリ。
11. 前記磁気抵抗メモリ要素（６ａ、６ｂ）の前記非磁性層は、１ｎｍと４ｎｍ間の範囲の厚みを有していることを特徴とする請求項７〜１０のいずれか１項記載のＭＲＡＭメモリ。
12. 前記磁気抵抗メモリ要素（６ａ、６ｂ）が、前記強磁性層の一つに隣接する反強磁性層を有していることを特徴とする請求項７〜１１のいずれか１項記載のＭＲＡＭメモリ。
13. 前記反強磁性層が、Ｆｅ、Ｍｎ、Ｐｔ、Ｎｉ、Ｉｒ、ＴｂまたはＯの少なくとも一つを含んでいることを特徴とする請求項１２記載のＭＲＡＭメモリ。
14. 前記磁気抵抗メモリ要素の横方向寸法が、０．０５μｍと２０μｍ間の範囲を有していることを特徴とする請求項１〜１３のいずれか１項記載のＭＲＡＭメモリ。
15. 前記ビットライン（８、９）が、各センスアンプに接続されていることを特徴とする請求項１〜１４のいずれか１項記載のＭＲＡＭメモリ。
16. 前記ビットライン（８、９）は前記ワードライン（７）の上下に設けられており、前記ワードライン（７）が、上下に設けられている前記ビットラインとの間の各々の前記磁気抵抗メモリ要素（６ａ、６ｂ）に接続されていることを特徴とする請求項１〜１５のいずれか１記載のＭＲＡＭメモリ。

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