KR100493161B1

KR100493161B1 - Ｍｒａｍ과 그 제조 및 구동방법

Info

Publication number: KR100493161B1
Application number: KR10-2002-0068768A
Authority: KR
Inventors: 유인경; 박완준
Original assignee: 삼성전자주식회사
Priority date: 2002-11-07
Filing date: 2002-11-07
Publication date: 2005-06-02
Also published as: US7002841B2; KR20040040593A; EP1418620A2; US20040090822A1; CN1499519A; JP2004158863A; EP1418620A3

Abstract

MRAM과 그 제조 및 구동방법에 관해 개시되어 있다. 여기서 본 발명은 바이폴라 접합 트랜지스터(BJT)의 이미터에 연결된 비트라인, 상기 BJT와 연결되고 데이터가 저장되는 MTJ(Magnetic Tunneling Junction)층, MTJ층에 연결된 워드라인, 상기 MTJ층과 이격되게 상기 BJT와 연결된 플레이트 라인 및 상기 각 구성요소들 사이에 구비된 층간 절연막을 구비하되, 상기 MTJ층은 상기 BJT의 베이스 및 컬렉터에 연결되어 있고, 상기 플레이트 라인은 컬렉터에 연결되어 있으며, 상기 비트 라인에 상기 MTJ층에 저장된 데이터를 읽는 과정에서 그 신호 증폭을 위한 증폭 수단이 연결된 MRAM과 그 제조 및 구동방법을 제공한다. 이러한 본 발명을 이용하면, 비트 라인이 금속이고 BJT가 사용되기 때문에, MTJ층에 흐르는 전류를 해독하는데 방해가 되는, MOS 트랜지스터와 기타 기생저항에 기인하는 직렬저항을 최소화 할 수 있어 데이터를 정확하게 읽을 수 있다. 또 MOS 트랜지스터를 사용할 때보다 집적도를 높일 수 있음은 물론, MOS 트랜지스터 사용시 적용이 어려웠던 자기 저항비(MR ratio)가 작은 MTJ층도 사용할 수 있다.

Description

ＭＲＡＭ과 그 제조 및 구동방법{Magnetic RAM and methods for manufacturing and driving the same}

본 발명은 반도체 메모리 장치와 그 제조 및 구동방법에 관한 것으로서, 자세하게는 MRAM과 그 제조 및 구동방법에 관한 것이다.

자기 램(Magnetic RAM)은 DRAM 및 SRAM의 특성과 플레쉬 메모리와 같은 불휘발성 특성을 모두 갖고 있는 차세대 메모리 소자의 하나이다.

현재의 MRAM은 MOS 트랜지스터와 여기에 MTJ(Magnetic Tunneling Junction)층이 연결된 구조가 일반적인데, 이와 같은 구조의 MRAM의 경우, MOS 트랜지스터의 저항이 MTJ를 선택하는 제한 요인이 된다. 또한 MTJ층을 통과하는 터널링 전류가 직렬로 연결된 MOS 트랜지스터를 통과하기 때문에, MTJ층의 자기 저항비(Magneto resistance ratio)가 작을 경우, MTJ층에 기록된 데이터를 정확히 읽을 수 없고, 따라서 MRAM의 사용은 제한될 수 있다.

본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, MOS 트랜지스터의 저항에 기인하는 직렬 저항 효과를 최소화 할 수 있고, 자기 저항비가 낮은 MTJ층의 적용 가능성을 높일 수 있는 MRAM을 제공함에 있다.

본 발명이 이루고자 하는 다른 기술적 과제는 상기 MRAM의 제조 방법을 제공함에 있다.

본 발명이 이루고자 하는 또 다른 기술적 과제는 상기 MRAM의 구동방법(쓰기 및 읽기 방법)을 제공함에 있다.

상기 기술적 과제를 달성하기 위하여, 본 발명은 반도체 기판에 바이폴라 접합 트랜지스터를 구비하고, 상기 바이폴라 접합 트랜지스터의 이미터와 연결된 비트라인을 구비하며, 상기 바이폴라 접합 트랜지스터와 연결되도록 구비되고 데이터가 저장되는 MTJ층과 상기 MTJ층에 연결된 워드라인과 상기 MTJ층과 이격되게 상기 바이폴라 접합 트랜지스터와 연결된 플레이트 라인 및 상기 각 구성요소들 사이에 구비된 층간 절연막을 구비하되, 상기 MTJ층은 상기 바이폴라 접합 트랜지스터의 베이스 및 컬렉터에 연결되어 있고, 상기 플레이트 라인은 컬렉터에 연결되어 있으며, 상기 비트라인에 상기 MTJ층에 저장된 데이터를 읽는 과정에서 그 신호 증폭을 위한 증폭 수단이 연결된 것을 특징으로 하는 MRAM을 제공한다.

본 발명의 실시예에 의하면, 상기 MTJ층은 상기 베이스의 일부 영역 및 이에 접한 컬렉터의 일부영역에 연결된다.

본 발명의 다른 실시예에 의하면, 상기 MTJ층은 상기 베이스 내의 일부 영역 및 이로부터 이격된 상기 컬렉터 내의 일부 영역에 각각 연결된다.

상기 바이폴라 접합 트랜지스터와 상기 MTJ층사이에 상기 바이폴라 접합 트랜지스터의 상기 베이스 및 컬렉터와 연결되는 제1 도전성 플러그 및 상기 제1 도전성 플러그와 접촉되고 상기 MTJ층이 형성되는 패드 도전층이 더 구비되어 있다.

상기 비트 라인은 금속라인이다.

상기 바이폴라 접합 트랜지스터는 n⁺-p-n형 또는 쇼트키 접합을 이용한 트랜지스터이다.

상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 반도체 기판에 바이폴라 접합 트랜지스터를 형성하고, 상기 바이폴라 접합 트랜지스터의 이미터와 접촉되는 비트 라인을 형성한 다음, 상기 비트 라인이 형성된 결과물에 상기 바이폴라 접합 트랜지스터와 연결되는 데이터 저장용 MTJ층 및 이에 연결되는 워드 라인을 순차적으로 형성하고, 상기 MTJ층과 이격되게 상기 바이폴라 접합 트랜지스터와 연결되도록 플레이트 라인을 형성하며, 상기 비트 라인을 통해 출력되는 데이터 신호를 증폭시키기 위한 증폭수단을 상기 비트라인에 연결하는 것을 특징으로 하는 MRAM 제조방법을 제공한다.

상기 MTJ층을 형성하는 과정은 상기 비트 라인이 형성된 결과물 전면에 층간 절연막을 형성하는 단계, 상기 층간 절연막에 상기 베이스 및 컬렉터의 일부 영역이 노출되는 콘택홀을 형성하는 단계, 상기 층간 절연막 상에 상기 콘택홀을 채우는 패드 도전층을 형성하되, 상기 비트 라인을 가로지르는 방향으로 형성하는 단계 및 상기 비트 라인 바로 위쪽의 상기 패드 도전층 상에 상기 MTJ층을 형성하는 단계를 더 포함한다.

본 발명의 실시예에 의하면, 상기 콘택홀을 형성하는 단계는 상기 베이스의 일부 영역과 이에 접한 상기 컬렉터의 일부 영역이 함께 노출되는 콘택홀을 형성하는 단계이다.

본 발명의 다른 실시예에 의하면, 상기 콘택홀을 형성하는 단계는 상기 베이스내의 일부 영역이 노출되는 콘택홀과 이로부터 이격된 상기 컬렉터내의 일부 영역이 노출되는 콘택홀을 동시에 형성하는 단계이다.

상기 패드 도전층을 형성하는 단계는 상기 콘택홀을 채우는 도전성 플러그를 형성하는 단계 및 상기 층간 절연막 상에 상기 도전성 플러그와 접촉되고 상기 비트 라인을 가로지르는 도전층을 형성하는 단계를 더 포함한다.

상기 또 다른 기술적 과제를 달성하기 위하여, 본 발명은 상기 기술적 과제를 달성하기 위하여 제공된 MRAM의 구동방법에 있어서, 제1 데이터는 상기 워드 라인 및 비트 라인에 전류를 인가하여 기록하고, 제2 데이터는 상기 워드 라인에 상기 제1 데이터를 기록할 때와 반대 방향으로 전류를 인가하고 상기 비트 라인에는 임의 방향으로 전류를 인가하여 기록하는 것을 특징으로 하는 MRAM 구동방법을 제공한다.

상기 제2 데이터를 기록하는 과정에서 상기 비트 라인에는 상기 제1 데이터를 기록할 때와 반대되는 방향 또는 동일한 방향으로 전류를 인가한다.

상기 제1 및 제2 데이터는 각각 "1" 및 "0"이거나 그 반대이다.

본 발명은 또한 상기 또 다른 기술적 과제를 달성하기 위하여, 상기 기술적 과제를 달성하기 위하여 제공된 MRAM의 구동방법에 있어서, 상기 워드 라인에 정전압을 인가하고, 상기 플레이트 라인에 정전압을 인가한 다음, 상기 증폭 수단에서 상기 출력되는 데이터 신호를 감지하여 상기 MTJ층에 기록된 데이터를 읽는 것을 특징으로 하는 MRAM의 구동방법을 제공한다.

이러한 본 발명에 의한 MRAM을 이용하면, 비트 라인이 금속이고 BJT가 사용되기 때문에, MTJ층에 흐르는 전류를 해독하는데 방해가 되는, MOS 트랜지스터의 저항에 기인하는 직렬저항 효과를 최소화 할 수 있어 데이터를 정확하게 읽을 수 있다. 또 MOS 트랜지스터를 사용할 때보다 집적도를 높일 수 있음은 물론, MOS 트랜지스터 사용시 적용이 어려웠던 자기 저항비(MR ratio)가 작은 MTJ층도 사용할 수 있다.

이하, 본 발명의 실시예에 의한 MRAM과 그 제조 및 구동방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.

먼저, MRAM에 대해 설명한다.

도 1을 참조하면, 반도체 기판(40)에 제1 도전성 불순물, 예를 들면 5가 원소인 인(P) 등이 소정의 깊이로 도핑된 n형 제1 불순물 영역(42)이 형성되어 있다. n형 제1 불순물 영역(42)은 바이폴라 접합 트랜지스터(Bipolar Junction Transistor, BJT)의 컬렉터(collector)로 사용된다. 이러한 n형 제1 불순물 영역(42) 내에 제2 도전성 불순물, 예를 들면 3가 원소인 붕소(B) 등이 도핑된 p형 불순물 영역(44)이 형성되어 있다. p형 불순물 영역(44)은 상기 BJT의 베이스(base)로 사용된다. p형 불순물 영역(44) 내에 제3 도전성 불순물이 도핑된 n형 제2 불순물 영역(46)이 형성되어 있다. n⁺형 제2 불순물 영역(46)은 상기 BJT의 이미터(emitter)로 사용된다. 상기 제3 도전성 불순물은 상기 제1 도전성 불순물과 동일한 것이 바람직하다. 반도체 기판(40) 상에는 p형 불순물 영역(44)을 형성하기 위해 상기 제2 도전성 불순물을 이온주입할 때 마스크로 사용된 제1 절연막(48)이 존재한다. 제1 절연막은 상기 이온주입을 차단할 수 있는 소정 두께의 실리콘 산화막인 것이 바람직하나, 다른 물질막일 수 있다. 반도체 기판(40) 상에는 또한 제1 절연막(48)을 덮는, n⁺형 제2 불순물 영역(46)을 형성하기 위해 상기 제3 도전성 불순물을 이온주입할 때 마스크로 사용된 제2 절연막(50)이 존재한다. 제2 절연막(50) 또한 이온주입되는 상기 제3 도전성 불순물을 차단할 수 있는 두께로 형성된 실리콘 산화막인 것이 바람직하나, 다른 물질막이라도 무방하다. 제2 절연막(50)으로 인해서 반도체 기판(40)에 형성된 불순물 영역들(42, 44, 46) 중에서 n⁺형 제2 불순물 영역(46) 만이 노출된다. 노출된 n⁺형 제2 불순물 영역(46)은 제1 도전성 라인(52)으로 덮여 있다. 제1 도전성 라인(52)은 비트라인으로써 금속라인이 바람직하다.

한편, 도 1에는 도시되어 있지 않지만, 도 2의 등가회로를 참조하면, 제1 도전성 라인(52)에 데이터를 읽는 과정에서 제1 도전성 라인(52)을 통해 출력되는 데이터 "1" 또는 "0"에 대응되는 데이터 신호를 증폭하기 위한 증폭수단(S/A)이 연결된 것을 알 수 있다. 증폭수단(S/A)은 센스 앰프(Sense Amp)인 것이 바람직하나, 상기 데이터 신호를 증폭할 수 있는 것이면 다른 부재라도 무방하다.

계속해서, 제1 도전성 라인(52)과 제2 절연막(50)은 표면이 평평한 제1 층간 절연막(54)으로 덮여있다. 제1 층간 절연막(54)에 n형 제1 불순물 영역(42)과 p형 불순물 영역(44)의 경계 영역과 함께 양측의 일부 영역이 노출되는 제1 콘택홀(h1)이 형성되어 있고, 이러한 제1 콘택홀(h1)은 제1 도전성 플러그(56)로 채워져 있다. 제1 층간 절연막(54) 상에 제1 도전성 라인(52)을 가로지르는 방향으로 패드 도전층(58)이 형성되어 있다. 패드 도전층(58)은 제1 도전성 플러그(56) 전면과 접촉되어 있다. 패드 도전층(58)은 제1 도전성 플러그(56)와 동일한 물질로 구성된 것이 바람직하나, 다른 도전성 물질로 구성된 것일 수 있다. 이러한 패드 도전층(58) 상에 데이터(1 또는 0)가 기록되는 MTJ층(60)이 형성되어 있다. MTJ층(60)은 제1 도전성 라인(52) 바로 위쪽에 대응되는 위치에 형성된 것이 바람직하다.

MTJ층(60)이 이렇게 위치함으로써 금속으로 구성된 제1 도전성 라인(52)에 전류가 흐를 때, 제1 도전성 라인(52)으로부터 발생된 자장이 MTJ층(60)에 미치는 영향을 최대화 할 수 있다.

계속해서, 제1 층간 절연막(54) 상에 패드 도전층(58) 및 MTJ층(60)을 덮는 제2 층간 절연막(62)이 형성되어 있다. 제2 층간 절연막(62)은 제1 층간 절연막(54)과 동일한 물질막인 것이 바람직하나, 다른 절연막일 수 있다. 제2 층간 절연막(62)에 MTJ층(60)이 노출되는 비어홀(h2)이 형성되어 있다. 제2 층간 절연막(62) 상으로 비어홀(h2)을 채우는 제2 도전성 라인(64)이 형성되어 있다. 제2 도전성 라인(64)은 워드 라인(word line)으로 사용된다.

한편, 도면으로 도시되지는 않았지만, 제2 도전성 라인(64)은 비어홀(h2)을 채우는 도전성 플러그 및 상기 도전성 플러그와 접촉되는 도전성 라인으로 구성될 수 있다.

제2 도전성 라인(64)은 제3 층간 절연막(66)으로 덮여 있다. 제3 층간 절연막(66)은 제1 층간 절연막(54) 또는 제2 층간 절연막(62)과 동일한 물질막인 것이 바람직할 것이나 제1 및 제2 층간 절연막(54, 62) 모두와 다른 물질막일 수 있다. 이러한 제3 층간 절연막(66)에 제1 및 제2 층간 절연막(54, 62)은 물론 그 아래에 형성된 제1 및 제2 절연막(48, 50)을 관통하여 형성된, 반도체 기판(40)의 n형 제1 불순물 영역(42)이 노출되는 제2 비어홀(h3)이 형성되어 있다. 제2 비어홀(h3)은 제2 도전성 플러그(68)로 채워져 있다. 제3 층간 절연막(66) 상에 제2 도전성 플러그(68) 전면과 접촉되는 플레이트 라인(plate line)(70)이 형성되어 있다. 제2 도전성 플러그(68) 및 플레이트 라인(70)은 동일한 도전성 물질인 것이 바람직하나, 서로 다른 도전성 물질이라도 무방하다.

도 2는 상기한 구성요소들을 포함하는 MRAM의 등가회로로써, 참조부호 WL1은 제2 도전성 라인(64)을, WL2는 제1 도전성 라인(52)을 나타낸다. 그리고 PL은 플레이트 라인(70)을, IB는 MTJ(60)를 통해 흐르는 베이스 전류를, IC 및 IE는 각각 컬레터 전류 및 이미터 전류를 나타낸다. 또 B, C 및 E는 각각 바이폴라 접합 트랜지스터(80)의 베이스, 컬렉터 및 에미터로써, p형 불순물 영역(44), 제1 불순물 영역(42) 및 제2 불순물 영역(46)에 대응된다. 또 D는 MTJ(60)와 플레이트 라인(PL)사이에 형성되는 다이오드를 나타낸다.

다음에는 상술한 MRAM의 제조 방법을 설명한다.

먼저, 도 3에 도시한 바와 같이 반도체 기판(40)의 주어진 영역에 제1 도전성 불순물을 이온주입하여 BJT의 컬렉터로 사용되는 n형 제1 불순물 영역(42)을 형성한다. 이때, 상기 제1 도전성 불순물로는 예를 들면 5가 원소인 인(P) 등을 사용한다.

이어서, 도 4에 도시한 바와 같이, 반도체 기판(40) 상으로 제1 절연막(48)을 형성한다. 이때, 제1 절연막(48)은 제1 불순물 영역(42) 안쪽으로 형성하여 n형 제1 불순물 영역(48)의 일부만이 노출되게 한다. 제1 절연막(48)을 마스크로하여 n형 제1 불순물 영역(48)의 노출된 부분에 제2 도전성 불순물을 이온주입한다. 제2 도전성 불순물은 예를 들면 3가 원소인 붕소(B) 등을 사용한다. 이렇게 해서, n형 제1 불순물 영역(42)에 p형 불순물 영역(44)이 형성된다. 도면에 도시한 바와 같이 p형 불순물 영역(44)은 n형 제1 불순물 영역(42)에 비해서 얕은 깊이로 형성하는 것이 바람직하다. 또 제1 절연막(48)은 상기한 바와 같이 이온주입 마스크로 사용되기 때문에, 제1 절연막(48)의 두께는 상기 이온주입을 차단할 수 있을 정도의 소정 두께를 갖는 물질막으로 형성하는 것이 바람직한데, 실리콘 산화막이 그 일예가 될 수 있다.

계속해서, p형 불순물 영역(44)을 형성하는 방법과 동일한 방법으로 도 5에 도시한 바와 같이 p형 불순물 영역(44)에, BJT의 이미터로 사용되는 n⁺형의 제2 불순물 영역(46)을 형성한다.

구체적으로, p형 불순물 영역(44)이 형성된 반도체 기판(40) 상에 제1 절연막(48)을 덮는 제2 절연막(50)을 형성하되, p형 불순물 영역(44) 안쪽까지 확장되도록 형성하여 p형 불순물 영역(44)의 일부 영역만이 노출되게 한다. 제2 절연막(50)을 마스크로 하여 p형 불순물 영역(44)의 노출된 부분에 제3 도전성 불순물을 이온주입한다. 상기 제3 도전성 불순물은 상기 제1 도전성 불순물과 동일한 것이 바람직하다. 이렇게 해서, p형 불순물 영역(44)에 n⁺형 제2 불순물 영역(46)이 형성된다. 이때, n⁺형 제2 불순물 영역(46)은 p형 불순물 영역(44)보다 얕은 깊이로 형성하는 것이 바람직하다. 제2 절연막(50)은 상기 제3 도전성 불순물이 p형 불순물 영역(44)의 상기 노출된 부분을 제외한 다른 부분에 이온주입되는 것을 막을 수 있는 두께의 물질막, 예를 들면 실리콘 산화막으로 형성하는 것이 바람직하다.

한편, 제2 절연막(50)을 형성함에 있어 도 5에 도시한 바와 같이 반도체 기판(40) 상에 제1 절연막(48)을 남겨둔 상태로 그 위에 제2 절연막(50)을 형성하는 것이 바람직하지만, 반도체 기판(40) 상에서 제1 절연막(48)을 제거한 다음, 형성할 수도 있다.

상기한 바와 같이, n⁺형 제2 불순물 영역(46)을 형성한 다음에는 도 6에 도시한 바와 같이 반도체 기판(40) 상에 n⁺형 제2 불순물 영역(46)의 전면을 덮는 제1 도전성 라인(52)을 형성한다. 제1 도전성 라인(52)에 전류가 인가될 때, 주변 자장을 최대로 하기 위해 제1 도전성 라인(52)은 금속으로 형성하는 것이 바람직하다. 제1 도전성 라인(52)은 비트라인으로 사용되고, 지면에 수직한 방향으로 라인 형태로 형성된다. 제1 도전성 라인(52)이 형성된 결과물 전면에 제1 층간 절연막(54)을 형성한 다음, 그 전면을 평탄화 한다. 제1 층간 절연막(54)의 평탄화된 표면상에 제1 층간 절연막(54)의 일부가 노출되는 제1 마스크(M1)를 형성한다. 곧, 제1 마스크(M1)는 감광막 패턴으로써, n형 제1 불순물 영역(42)과 p형 불순물 영역(44)의 경계 및 양측의 일부 영역을 덮는 제1 층간 절연막(54)의 일부 영역이 노출되도록 형성한다. 이어서 도 7에 도시한 바와 같이 제1 마스크(M1)를 식각 마스크로 사용하여 제1 층간 절연막(54)의 노출된 영역과 제2 및 제1 절연막(50, 48)을 순차적으로 식각한다. 상기 식각에 의해 p형 불순물 영역(44)과 n형 제1 불순물 영역(42)의 경계 및 경계를 중심으로 하는 양측의 일부 영역이 노출되는 제1 콘택홀(h1)이 제1 층간 절연막(54)에 형성되면, 제1 마스크(M1)를 제거한다.

계속해서, 도 8에 도시한 바와 같이 제1 도전성 플러그(56)를 사용하여 제1 콘택홀(h1)을 채운 다음, 제1 층간 절연막(54) 상에 제1 도전성 플러그(56) 전면과 접촉되는 패드 도전층(58)을 형성한다. 이때, 패드 도전층(58)은 제1 도전성 라인(52)을 가로지르는 방향으로 충분히 형성한다. 제1 도전성 라인(52)에 대응되는 패드 도전층(58)의 소정 영역 상에 제1 강자성막(60a), 절연막(60b) 및 제2 강자성막(60c)을 순차적으로 형성하여 MTJ층(60)을 형성한다. MTJ층(60)은 패드 도전층(58) 및 제1 도전성 플러그(56)를 통해서 p형 불순물 영역(44) 및 n형 제1 불순물 영역(42)에 동시에 연결된다.

도 9를 참조하면, 제1 층간 절연막(54) 상으로 MTJ층(60)을 덮는 제2 층간 절연막(62)을 형성한다. 제2 층간 절연막(62)은 제1 층간 절연막(54)과 동일한 물질막으로 형성할 수 있다. 제2 층간 절연막(62)에 MTJ층(60)이 노출되는 비어홀(h2)을 형성한다.

도 10을 참조하면, 제2 층간 절연막(62) 상으로 비어홀(h2)을 채우는 제2 도전성 라인(64)을 형성한다. 제2 도전성 라인(64)은 워드라인으로 사용된다. 따라서, 비트라인으로 사용되는 제1 도전성 라인(52)과 수직한 방향으로 형성하는 것이 바람직하다.

한편, 도면으로 나타내지는 않았지만, 제2 도전성 라인(64)은 두 단계로 나누어 형성할 수 있다. 예를 들면, 비어홀(h2)을 채우는 도전성 플러그를 형성하는 제1 단계와 제2 층간 절연막(62) 상으로 상기 도전성 플러그와 접촉되는 도전성 라인을 형성하는 제2 단계로 나누어 형성할 수 있다.

계속 도 10을 참조하면, 제2 층간 절연막(62) 상에 제2 도전성 라인(64)을 덮는 제3 층간 절연막(66)을 형성한다. 제3 층간 절연막(66)은 제2 층간 절연막(62)과 동일한 물질막으로 형성할 수 있다. 제3 층간 절연막(66) 상에 제3 층간 절연막(66)의 일부가 노출되는 제2 마스크(M2)를 형성한다. 제2 마스크(M2)는 감광막 패턴으로써 n형 제1 불순물 영역(42)의 일부 영역에 대응되는, 그리고 패드 도전층(58)과 주어진 간격만큼 이격된 제3 층간 절연막(66)의 일부 영역이 노출되도록 형성되는 것이 바람직하다. 제2 마스크(M2)를 식각 마스크로 하여 제3 층간 절연막(66)의 상기 노출된 일부 영역을 식각, 예컨대 이방성 식각한다. 상기 식각은 제3 층간 절연막(66)의 상기 노출된 일부 영역 아래에 순차적으로 형성된 물질막들인 제2 도전성 라인(64), 제2 및 제1 층간 절연막(62, 54), 제2 절연막(50) 및 제1 절연막(48)이 순차적으로 제거되어 n형 제1 불순물 영역(42)의 상기 일부 영역이 노출될 때까지 실시한다.

이 결과, 도 11에 도시한 바와 같이, 제3 층간 절연막(66)과 그 하부 물질막으로 이루어진 적층물에 n형 제1 불순물 영역(42)의 일부 영역이 노출되는 제2 콘택홀(h3)이 형성된다. 이후, 제2 마스크(M2)를 제거한다.

도 12를 참조하면, 제2 콘택홀(h3)을 제2 도전성 플러그(68)로 채운 다음, 제3 층간 절연막(66) 상에 제2 도전성 플러그(68)와 접촉되는 플레이트 라인(70)을 형성한다. 플레이트 라인(70)은 제2 도전성 플러그(68)를 통해서 BJT의 컬렉터(n형 제1 불순물 영역(42))와 연결된다.

다음에는 도 1 또는 도 12를 참조하여, 본 발명의 실시예에 의한 MRAM의 동작 방법에 대해 설명한다.

이하, 편의 상 제1 도전성 라인(52)은 비트라인(52)이라 하고, 제2 도전성 라인(64)은 워드라인(64)이라 한다.

<쓰기(Write)>

워드라인(64)에 소정의 전류를 흐르게 하고, 비트라인(52)에도 소정의 전류를 흐르게 한다. 워드라인(64) 및 비트라인(52)에 흐르는 전류에 의해 발생된 자기장에 의해 BTJ층(60)의 제1 및 제2 강자성막(60a, 60c)의 전자 스핀 배열 상태, 곧 자화 상태가 정해진다. 이렇게 정해진 제1 및 제2 강자성막(60a, 60c)의 자화 상태를 데이터 "1"이 기록된 것으로 간주한다.

다음, 워드라인(64)에 데이터 "1"을 기록할 때와 반대 방향의 전류를 흐르게 하고, 비트라인(52)에 데이터 "1"을 기록할 때와 반대 방향의 전류를 흐르게 하거나 혹은 데이터 "1"을 기록할 때와 동일한 방향으로 전류가 흐르게 한다. 이때의 제1 및 제2 강자성막(60a, 60c)의 자화 상태를 데이터 "0"이 기록된 것으로 간주한다.

제1 및 제2 강자성막(60a, 60c)의 자화 상태를 데이터 "1" 또는 "0"으로 간주하는 것은 임의 적이기 때문에, 전자의 경우를 데이터 "0"이 기록된 것으로, 후자의 경우를 데이터 "1"이 기록된 것으로 간주할 수도 있다.

<읽기(read)>

워드라인(64)에 정전압을 인가하고, 플레이트 라인(70)에도 정전압을 인가한다. 이때, 메모리 상태에 따라, 곧 MTJ층(60)의 제1 및 제2 강자성막(60A, 60C)의 자화 상태에 따라 MTJ층(60)을 통과해서 흐르는 전류의 세기가 달라진다. MTJ층(60)을 통해서 흐르는 전류는 베이스인 p형 불순물 영역(44)을 통해 증폭되어 비트라인(52)에 연결된 데이터 신호 증폭수단(도 2의 S/A)에서 감지된다. 이렇게 감지된 전류의 세기를 분석하여 MTJ층(60)에 기록된 데이터가 "1"인지 혹은 "0"인지를 알 수 있다.

상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 상기한 바와 같이 n-p-n 타입의 BJT를 이용하는 대신, 쇼트키 접합(shotty junction)을 형성하는 BJT를 이용하여 MRAM을 구성할 수도 있을 것이다. 또 제1 도전성 플러그를 두 개로 구성할 수도 있을 것이다. 예를 들면, 패드 도전층과 베이스의 일부 영역만을 연결하는 도전성 플러그 및 패드 도전층과 컬렉터의 일부 영역만을 연결하는 도전성 플러그로 구성할 수 있을 것이고, 그 제조 방법도 제시할 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.

상술한 바와 같이, 본 발명에 의한 MRAM의 경우, 금속으로 된 비트 라인을 구비하고, BJT에 MTJ층이 연결되어 있다. 때문에 MTJ층에 흐르는 전류를 해독하는데 방해가 되는, 기생의 직렬저항을 최소화 할 수 있다. 이에 따라 MTJ층에 기록된 데이터를 정확하게 읽을 수 있을 뿐만 아니라 MTJ층에 흐르는 전류가 증폭되어 감지되기 때문에, MOS 트랜지스터를 사용했을 경우 사용이 어려웠던 자기 저항비가 작은 MTJ층도 사용할 수 있고, MOS 트랜지스터를 사용했을 때보다 코아 면적이 줄어들기 때문에 집적도를 높일 수 있다.

도 1은 본 발명의 실시예에 의한 MRAM의 단면도이다.

도 2는 도 1에 도시한 MRAM의 등가회로이다.

도 3 내지 도 12는 도 1에 도시한 MRAM의 제조방법을 단계별로 나타낸 단면도들이다.

*도면의 주요 부분에 대한 부호설명*

40:반도체 기판

42, 46:n형 제1 및 n⁺ 제2 불순물 영역(컬렉터 및 에미터)

44:p형 불순물 영역(베이스) 48, 50:제1 및 제2 절연막

52, WL2:제1 도전성 라인(비트라인)

h1, h3:제1 및 제2 콘택홀 h2:비어홀

54, 62, 66:제1 내지 제3 층간 절연막

56, 68:제1 및 제2 도전성 플러그

58:패드 도전층 60:MTJ

64, WL1:제2 도전성 라인(워드라인)

70, PL:플레이트 라인 80:BJT

Claims

반도체 기판;

상기 반도체 기판에 형성된 바이폴라 접합 트랜지스터;

상기 바이폴라 접합 트랜지스터의 에미터와 연결된 비트라인;

상기 바이폴라 접합 트랜지스터와 연결되어 데이터가 저장되는 MTJ(Magnetic Tunneling Junction)층;

상기 MTJ층에 연결된 워드라인;

상기 MTJ층과 이격되게 상기 바이폴라 접합 트랜지스터와 연결된 플레이트 라인; 및

상기 각 구성요소들 사이에 구비된 층간 절연막을 구비하되,

상기 MTJ층은 상기 바이폴라 접합 트랜지스터의 베이스 및 컬렉터에 연결되어 있고, 상기 플레이트 라인은 컬렉터에 연결되어 있으며, 상기 비트라인에 상기 MTJ층에 저장된 데이터를 읽는 과정에서 그 신호 증폭을 위한 증폭 수단이 연결된 것을 특징으로 하는 MRAM.
제 1 항에 있어서, 상기 MTJ층은 상기 베이스 및 컬렉터의 경계를 포함하는 영역에 연결된 것을 특징으로 하는 MRAM.
제 1 항에 있어서, 상기 MTJ층은 상기 베이스 내의 일부 영역에 연결되어 있고, 상기 컬렉터 내의 일부 영역에 연결된 것을 특징으로 하는 MRAM.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 바이폴라 접합 트랜지스터와 상기 MTJ층사이에,

상기 바이폴라 접합 트랜지스터의 상기 베이스 및 컬렉터와 연결되는 제1 도전성 플러그; 및

상기 제1 도전성 플러그와 접촉되고 상기 MTJ층이 형성되는 패드 도전층이 더 구비된 것을 특징으로 하는 MRAM.
제 4 항에 있어서, 상기 패드 도전층은 상기 비트라인을 가로지르는 방향으로 형성되어 있고, 상기 MTJ층은 상기 비트라인 바로 위쪽에 형성된 것을 특징으로 하는 MRAM.
제 1 항에 있어서, 상기 비트 라인은 금속라인인 것을 특징으로 하는 MRAM.
제 1 항에 있어서, 상기 바이폴라 접합 트랜지스터는 n-p-n형인 것을 특징으로 하는 MRAM.
삭제
제 1 항에 있어서, 상기 증폭 수단은 센스 앰프(sense amp)인 것을 특징으로 하는 MRAM.
반도체 기판에 바이폴라 접합 트랜지스터를 형성하는 제1 단계;

상기 반도체 기판 상에 상기 바이폴라 접합 트랜지스터의 이미터와 접촉되는 비트 라인을 형성하는 제2 단계;

상기 비트 라인이 형성된 결과물에 상기 바이폴라 접합 트랜지스터와 연결되는 데이터 저장용 MTJ층을 형성하는 제3 단계;

상기 MTJ층과 연결되도록 워드 라인을 형성하는 제4 단계;

상기 MTJ층과 이격되게 상기 바이폴라 접합 트랜지스터와 연결되도록 플레이트 라인을 형성하는 제5 단계; 및

상기 비트 라인을 통해 출력되는 데이터 신호를 증폭시키기 위한 증폭수단을 상기 비트라인에 연결하는 제6 단계를 포함하는 것을 특징으로 하는 MRAM 제조방법.
제 10 항에 있어서, 상기 제1 단계는 상기 반도체 기판에 컬렉터를 형성하는 단계;

상기 컬렉터내에 베이스를 형성하는 단계; 및

상기 베이스내에 상기 에미터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 MRAM 제조방법.
제 10 항에 있어서, 상기 비트 라인을 금속 라인으로 형성하는 것을 특징으로 하는 MRAM 제조방법.
제 11 항에 있어서, 상기 제3 단계는, 상기 비트 라인이 형성된 결과물 전면에 층간 절연막을 형성하는 단계;

상기 층간 절연막에 상기 베이스 및 컬렉터의 일부 영역이 노출되는 콘택홀을 형성하는 단계;

상기 층간 절연막 상에 상기 콘택홀을 채우는 패드 도전층을 형성하되, 상기 비트 라인을 가로지르는 방향으로 형성하는 단계; 및

상기 비트 라인 바로 위쪽의 상기 패드 도전층 상에 상기 MTJ층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 MRAM 제조방법.
제 13 항에 있어서, 상기 콘택홀을 형성하는 단계는 상기 베이스의 일부 영역과 이에 접한 상기 컬렉터의 일부 영역이 함께 노출되는 콘택홀을 형성하는 단계인 것을 특징으로 하는 MRAM 제조방법.
제 13 항에 있어서, 상기 콘택홀을 형성하는 단계는 상기 베이스내의 일부 영역이 노출되는 콘택홀과 상기 컬렉터내의 일부 영역이 노출되는 콘택홀을 동시에 형성하는 단계인 것을 특징으로 하는 MRAM 제조방법.
제 13 항에 있어서, 상기 패드 도전층을 형성하는 단계는,

상기 콘택홀을 채우는 도전성 플러그를 형성하는 단계; 및

상기 층간 절연막 상에 상기 도전성 플러그와 접촉되고 상기 비트 라인을 가로지르는 도전층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 MRAM 제조방법.
반도체 기판에 바이폴라 접합 트랜지스터가 구비되어 있고, 비트라인이 상기 바이폴라 접합 트랜지스터의 이미터와 연결되어 있으며, 상기 바이폴라 접합 트랜지스터와 연결된 MTJ층과 상기 MTJ층에 연결된 워드라인과 상기 MTJ층과 이격되게 상기 바이폴라 접합 트랜지스터와 연결된 플레이트 라인 및 상기 각 구성요소들 사이에 구비된 층간 절연막을 구비하되, 상기 MTJ층은 상기 바이폴라 접합 트랜지스터의 베이스 및 컬렉터에 연결되어 있고, 상기 플레이트 라인은 상기 컬렉터에 연결된 MRAM의 구동방법에 있어서,

제1 데이터는 상기 워드 라인 및 비트 라인에 전류를 인가하여 기록하고, 제2 데이터는 상기 워드 라인에 상기 제1 데이터를 기록할 때와 반대 방향으로 전류를 인가하고 상기 비트 라인에는 임의 방향으로 전류를 인가하여 기록하는 것을 특징으로 하는 MRAM 구동방법.
제 17 항에 있어서, 상기 제2 데이터를 기록하는 과정에서 상기 비트 라인에는 상기 제1 데이터를 기록할 때와 반대되는 방향으로 전류를 인가하는 것을 특징으로 하는 MRAM 제조방법.
제 17 항에 있어서, 상기 제2 데이터를 기록하는 과정에서 상기 비트 라인에 상기 제1 데이터를 기록할 때와 같은 방향으로 전류를 인가하는 것을 특징으로 하는 MRAM 제조방법.
제 17 항 내지 제 19 항 중 어느 한 항에 있어서, 상기 제1 및 제2 데이터는 각각 "1" 및 "0"이거나 그 반대인 것을 특징으로 하는 MRAM 제조방법.
반도체 기판에 바이폴라 접합 트랜지스터가 구비되어 있고, 비트라인이 상기 바이폴라 접합 트랜지스터의 이미터와 연결되어 있으며, 상기 바이폴라 접합 트랜지스터와 연결된 MTJ층과 상기 MTJ층에 연결된 워드라인과 상기 MTJ층과 이격되게 상기 바이폴라 접합 트랜지스터와 연결된 플레이트 라인 및 상기 각 구성요소들 사이에 구비된 층간 절연막을 구비하되, 상기 MTJ층은 상기 바이폴라 접합 트랜지스터의 베이스 및 컬렉터에 연결되어 있고, 상기 플레이트 라인은 컬렉터에 연결되어 있으며, 상기 비트라인에 상기 MTJ층으로부터 출력되는 데이터 신호를 증폭하기 위한 증폭수단이 연결되어 있는 MRAM의 구동방법에 있어서,

상기 워드 라인에 정전압을 인가하고, 상기 플레이트 라인에 정전압을 인가한 다음, 상기 증폭 수단에서 상기 출력되는 데이터 신호를 감지하여 상기 MTJ층에 기록된 데이터를 읽는 것을 특징으로 하는 MRAM의 구동방법.