KR100615493B1 - Ｓｏｉ 기판을 이용한 자기 기억 장치 및 그 제조 방법 - Google Patents

Ｓｏｉ 기판을 이용한 자기 기억 장치 및 그 제조 방법 Download PDF

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KR100615493B1 KR1020020068743A KR20020068743A KR100615493B1 KR 100615493 B1 KR100615493 B1 KR 100615493B1 KR 1020020068743 A KR1020020068743 A KR 1020020068743A KR 20020068743 A KR20020068743 A KR 20020068743A KR 100615493 B1 KR100615493 B1 KR 100615493B1
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Abstract

본 발명은, 제1 반도체층과 이 제1 반도체층 위에 형성된 제1 절연막과 이 제1 절연막 위에 형성된 제2 반도체층을 구비한 SOI 기판과, 상기 제2 반도체층의 표면으로부터 상기 제1 절연막에 달하는 깊이를 갖고 상기 제2 반도체층 내에 선택적으로 형성된 소자 분리 절연막과, 상기 제2 반도체층에 형성된 스위칭 소자와, 상기 스위칭 소자에 접속된 자기 저항 효과 소자와, 상기 자기 저항 효과 소자의 아래쪽에 상기 자기 저항 효과 소자와 이격하여 배치되고, 제1 방향으로 연장되는 제1 배선과, 상기 자기 저항 효과 소자 위에 형성되고 상기 제1 방향과 다른 제2 방향으로 연장되는 제2 배선을 포함하는 자기 기억 장치를 제공한다.
반도체, SOI 기판, 스위칭 소자, 배선, 다이오드

Description

ＳＯＩ 기판을 이용한 자기 기억 장치 및 그 제조 방법{MAGNETIC MEMORY DEVICE USING SOI SUBSTRATE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 제1 실시예에 따른 자기 기억 장치를 도시하는 단면도.
도 2는 본 발명의 제1 실시예에 따른 자기 기억 장치를 도시하는 회로도.
도 3a, 도 3b는 본 발명의 각 실시예에 따른 1중 터널 접합 구조의 MTJ 소자를 도시하는 단면도.
도 4a, 도 4b는 본 발명의 각 실시예에 따른 2중 터널 접합 구조의 MTJ 소자를 도시하는 단면도.
도 5 내지 도 7은 본 발명의 제1 실시예에 따른 자기 기억 장치의 각 제조 공정을 도시하는 단면도.
도 8은 본 발명의 제2 실시예에 따른 자기 기억 장치를 도시하는 회로도.
도 9a, 도 9b는 본 발명의 제3 실시예에 따른 자기 기억 장치를 도시하는 단면도.
도 10a, 도 10b, 도 10c는 본 발명의 제3 실시예에 따른 자기 기억 장치의 제1 방법에 따른 각 제조 공정을 도시하는 단면도.
도 11a, 도 11b, 도 11c, 도 11d, 도 11e, 도 11f는 본 발명의 제3 실시예에 따른 자기 기억 장치의 제2 방법에 따른 각 제조 공정을 도시하는 단면도.
도 12는 본 발명의 제4 실시예에 따른 자기 기억 장치를 나타내는 평면도.
도 13a는 도 12의 XIIIA-XIIIA선을 따른 자기 기억 장치의 단면도이며, 도 13b는 도 12의 XIIIB-XIIIB 선을 따른 자기 기억 장치의 단면도.
도 14는 본 발명의 제4 실시예에 따른 자기 기억 장치를 도시하는 회로도.
도 15a, 도 15b, 도 15c는 종래 기술에 따른 MTJ 소자를 도시하는 단면도.
도 16은 종래 기술에 따른 자기 기억 장치의 매트릭스형으로 배치된 MTJ 소자를 도시하는 도면.
도 17은 종래 기술에 따른 자기 기억 장치의 아스테로이드 곡선을 도시하는 도면.
도 18은 종래 기술에 따른 자기 기억 장치의 MTJ 곡선을 도시하는 도면.
도 19는 종래 기술에 따른 트랜지스터를 구비한 자기 기억 장치의 단면도.
도 20은 종래 기술에 따른 다이오드를 구비한 자기 기억 장치의 단면도
<도면의 주요 부분에 대한 부호의 설명>
10 : 다이오드
11, 12 : 반도체층
13 : 매립 산화막
14 : SOI 기판
15 : 소자 분리 영역
16 : 게이트 절연막
17 : 게이트 전극
19 : 제1 확산층
21 : 제2 확산층
23a, 25, 27, 29 : 제1 내지 제4 컨택트
23b : 제1 컨택트
24a, 26, 28a : 제1 내지 제3 배선
24b : 제1 배선
28, 28b : 기입 워드선
30 : 하부 전극
31 : MTJ 소자
32 : 비트선
41, 43 : 자성층
42 : 터널 접합층
본 발명은 자기 기억 장치 및 그 제조 방법에 관한 것으로, 특히 터널 자기 저항(Tunneling Magneto Resistive) 효과에 의해 "1", "0"의 정보를 기억하는 MTJ(Magnetic Tunnel Junction) 소자를 이용하여 메모리 셀을 구성한 자기 랜덤 액세스 메모리(MRAM : Magnetic Random Acccss Memory)에 관한 것이다.
최근, 새로운 원리에 의해 정보를 기억하는 메모리가 수많이 제안되고 있으 며, 그 중 하나로 터널 자기 저항(Tunneling Magneto Resistive) 효과를 이용한 자기 랜덤 액세스 메모리(Magnetic Random Access Memory: 이하, MRAM이라고 칭함)가 있다. 이 MRAM은, 예를 들면 ISSCC2000 Technical Digest p. 128 「A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell」에 Roy Scheuerlein et al.에 의해 개시되어 있다.
도 15a, 도 15b, 도 15c는 종래 기술에 따른 자기 기억 장치의 MTJ(Magnetic Tunnel Junction) 소자의 단면도를 도시한다. 이하, MRAM 기억 소자로서 이용되는 MTJ 소자에 대하여 설명한다.
도 15a에 도시한 바와 같이, MTJ 소자(31)는 2개의 자성층(강자성층)(41, 43)으로 절연층(터널 접합층)(42)을 사이에 둔 구조로 되어 있다. MRAM에서는 이 MTJ 소자(31)에 의해 "1", "0"의 정보가 기억된다. 이 "1", "0"의 정보는 MTJ 소자(31)에서의 2개의 자성층(41, 43)의 자화의 방향이 평행한지 또는 반평행한지에 의해 판단된다. 여기서, 평행하다는 것은 2개의 자성층(41, 43)의 자화의 방향이 동일한 것을 의미하며, 반평행하다는 것은 2개의 자성층(41, 43)의 자화의 방향이 역 평행하다는 것을 의미한다.
즉, 도 15b에 도시한 바와 같이, 2개의 자성층(41, 43)의 자화의 방향이 평행하게 된 경우, 이들 2개의 자성층(41, 43) 사이의 절연층(42)의 터널 저항은 가장 낮아진다. 이 상태가, 예를 들면 "1"의 상태이다. 한편, 도 15c에 도시한 바와 같이, 2개의 자성층(41, 43)의 자화의 방향이 반평행하게 된 경우, 이들 2개의 자성층(41, 43) 사이의 절연층(42)의 터널 저항은 가장 높게 된다. 이 상태가, 예 를 들면 "0"의 상태이다.
또한, 통상, 2개의 자성층(41, 43)의 한쪽측에는 반강자성층(103)이 배치된다. 이 반강자성층(103)은 한쪽 자성층(41)의 자화의 방향을 고정하여, 다른 쪽 자성층(43)의 자화의 방향만을 바꿈으로써 정보를 용이하게 재기입하기 위한 부재이다.
도 16은 종래 기술에 따른 자기 기억 장치의 매트릭스형으로 배치된 MTJ 소자를 나타낸다. 도 17은 종래 기술에 따른 자기 기억 장치의 아스테로이드 곡선을 도시한다. 도 18은 종래 기술에 따른 자기 기억 장치의 MTJ 곡선을 나타낸다. 이하, MTJ 소자에 대한 기입 동작의 원리에 대하여 간단히 설명한다.
도 16에 도시한 바와 같이, MTJ 소자(31)는 상호 교차하는 기입 워드선(28)과 비트선(데이터 선택선)(32)의 교점에 배치된다. 그리고, 데이터의 기입은, 기입 워드선(28) 및 비트선(32)의 각각에 전류를 흘리고, 이 양 배선(28, 32)에 흐르는 전류에 의해 만들어지는 자계를 이용하여, MTJ 소자(31)의 자화의 방향을 평행 또는 반평행하게 함으로써 달성된다.
예를 들면, 기입 시, 비트선(32)에는 한 방향으로 향하는 전류 I1만을 흘리고 기입 워드선(28)에는 기입 데이터에 따라서 한방향 또는 다른 방향을 향하는 전류 I2, I3을 흘린다. 여기서, 기입 워드선(28)에 한 방향으로 향하는 전류 I2를 흘릴 때, MTJ 소자(31)의 자화의 방향은 평행("1"의 상태)이 된다. 한편, 기입 워드선(28)에 다른 방향을 향하는 전류 I3을 흘릴 때, MTJ 소자(31)의 자화의 방향은 반평행("0"의 상태)이 된다.
이와 같이 MTJ 소자(31)의 자화의 방향이 변하는 메카니즘은 다음과 같다. 즉, 선택된 기입 워드선(28)에 전류를 흘리면, MTJ 소자(31)의 긴변 방향, 즉 용이축(Easy-Axis) 방향으로 자계 Hx가 발생한다. 또한, 선택된 비트선(32)에 전류를 흘리면, MTJ 소자(31)의 짧은 변 방향, 즉 곤란축(Hard-Axis) 방향으로 자계 Hy가 발생한다. 이에 따라, 선택된 기입 워드선(28) 및 선택된 비트선(32)의 교점에 위치하는 MTJ 소자(31)에는 용이축 방향의 자계 Hx와 곤란축 방향의 자계 Hy와의 합성 자계가 걸린다.
여기서, 도 17에 도시한 바와 같이, 용이축 방향의 자계 Hx와 곤란축 방향의 자계 Hy와의 합성 자계의 크기가 실선으로 나타내는 아스테로이드 곡선의 외측(사선 부분)에 있는 경우에는 자성층(43)의 자화의 방향을 반전시킬 수 있다. 반대로, 용이축 방향의 자계 Hx와 곤란축 방향의 자계 Hy와의 합성 자계의 크기가 아스테로이드 곡선의 내측(공백 부분)에 있는 경우에는 자성층(43)의 자화의 방향을 반전시킬 수 없다.
또한, 도 18의 실선 및 점선에 도시한 바와 같이, 곤란축 방향의 자계 Hy의 크기에 의해서, MTJ 소자(31)의 저항치를 바꾸기 위해서 필요한 용이축 방향의 자계 Hx의 크기도 변화한다. 이 현상을 이용함으로써, 어레이형으로 배치되는 메모리 셀 중, 선택된 기입 워드선(28) 및 선택된 비트선(32)의 교점에 존재하는 MTJ 소자(31)만의 자화의 방향을 변화시켜, MTJ 소자(31)의 저항치를 바꿀 수 있다.
또한, MTJ 소자(31)의 저항치의 변화율은 MR(Magneto Resistive)비로 표시된다. 예를 들면, 용이축 방향으로 자계 Hx를 발생시키면, MTJ 소자(31)의 저항치 는, 자계 Hx를 발생시키기 전과 비교하여, 예를 들면 17% 정도 변화하고, 이 경우의 MR비는 17%가 된다. 이 MR비는 자성층의 성질에 의해 변화하며, 현재로는 MR 비가 50% 정도의 MTJ 소자도 얻어지고 있다.
이상과 같이, 용이축 방향의 자계 Hx와 곤란축 방향의 자계 Hy의 크기를 각각 바꾸고, 이들의 합성 자계의 크기를 바꾸는 것으로, MTJ 소자(31)의 자화의 방향이 제어된다. 이와 같이 하여, MTJ 소자(31)의 자화의 방향이 평행하게 되는 상태 또는 MTJ 소자(31)의 자화의 방향이 반평행하게 되는 상태를 만들어, "1" 또는 "0"의 정보를 기억할 수 있다.
도 19는 종래 기술에 따른 트랜지스터를 구비한 자기 기억 장치의 단면도를 도시한다. 도 20은 종래 기술에 따른 다이오드를 구비한 자기 기억 장치의 단면도를 도시한다. 이하, MTJ 소자에 기억된 정보를 판독하는 동작에 대하여 간단히 설명한다.
데이터의 판독은 선택된 MTJ 소자(31)에 전류를 흘리고 이 MTJ 소자(31)의 저항치를 검출함으로써 행할 수 있다. 이 저항치는 MTJ 소자(31)에 자계를 거는 것으로 변화한다. 이와 같이 변화된 저항치는 다음과 같은 방법으로 판독된다.
예를 들면, 도 19는 판독용 스위칭 소자로서 MOSFET(64)를 이용한 예이다. 도 19에 도시한 바와 같이, 1셀 내에는 MTJ 소자(31)가 MOSFET(64)의 소스/드레인 확산층(63)에 직렬로 접속되어 있다. 그리고, 임의의 MOSFET(64)의 게이트를 온시킴으로써, 비트선(32)∼MTJ 소자(31)∼하부 전극(30)∼컨택트(29)∼제2 배선(28)∼컨택트(27)∼제1 배선(26)∼컨택트(25)∼소스/드레인 확산층(63)에 전류가 흐르는 전류 경로를 형성할 수 있어, 온된 MOSFET(64)에 접속하는 MTJ 소자(31)의 저항치를 판독할 수 있다.
또한, 도 20은 판독용 스위칭 소자로서 다이오드(73)를 이용한 예이다. 도 20에 도시한 바와 같이, 1셀 내에는 하나의 MTJ 소자(31)가 P+형의 제1 확산층(71)과 N+형의 제2 확산층(72)으로 이루어지는 다이오드(73)에 직렬로 접속되어 있다. 그리고, 임의의 다이오드(73)에 전류가 흐르도록 바이어스 전압을 조정함으로써 이 다이오드(73)에 접속하는 MTJ 소자(31)의 저항치를 판독할 수 있다.
이상과 같이, MTJ 소자(31)의 저항치를 판독한 결과, 저항치가 낮은 경우에는 "1", 저항치가 높은 경우에는 "0"의 정보가 기입되어 있는 것을 판단할 수 있다.
상기 종래 기술에 따른 자기 기억 장치에서는, 벌크 기판(61)에 스위칭 소자를 형성하고 있다. 따라서, 스위칭 소자로서 다이오드(73)를 이용한 자기 기억 장치에서는 도 20에 도시한 바와 같이, 인접 셀과 전기적으로 분리하기 위해서 소자 분리 영역(65)의 저면보다 얕아지도록 N-형의 제2 확산층(72)이 형성되고, 이 N-형의 제2 확산층(72) 내의 표면에 P+형의 제1 확산층(71)이 형성된다. 이 때문에, 벌크 기판(61)을 이용하여 다이오드(73)를 형성할 경우 P+형의 제1 확산층(71)은 매우 얕게 형성할 필요가 있었다. 그러나 P+형의 제1 확산층(71)을 얕게 형성하는 것은 프로세스 상 매우 곤란하여 균일한 다이오드 특성을 얻는 것이 어려웠다.
본 발명의 제1 양태에 의한 자기 기억 장치는, 제1 반도체층과 이 제1 반도체층 위에 형성된 제1 절연막과 이 제1 절연막 위에 형성된 제2 반도체층을 구비한 SOI 기판과, 상기 제2 반도체층의 표면으로부터 상기 제1 절연막에 달하는 깊이를 갖고 상기 제2 반도체층 내에 선택적으로 형성된 소자 분리 절연막과, 상기 제2 반도체층에 형성된 스위칭 소자와, 상기 스위칭 소자에 접속된 자기 저항 효과 소자와, 상기 자기 저항 효과 소자의 아래쪽에 상기 자기 저항 효과 소자와 이격하여 배치되고 제1 방향으로 연장되는 제1 배선과, 상기 자기 저항 효과 소자 위에 형성되고 상기 제1 방향과 다른 제2 방향으로 연장되는 제2 배선을 구비한다.
본 발명의 제2 양태에 의한 자기 기억 장치의 제조 방법은, 제1 반도체층과 이 제1 반도체층 위에 배치된 제1 절연막과 이 제1 절연막 위에 배치된 제2 반도체층을 구비한 SOI 기판을 형성하는 단계와, 상기 제2 반도체층 내에 선택적으로 소자 분리 절연막을 형성하는 단계와, 이 소자 분리 절연막은 상기 제2 반도체층의 표면으로부터 상기 제1 절연막에 달하는 깊이를 갖고, 상기 제2 반도체층에 스위칭 소자를 형성하는 단계와, 제1 방향으로 연장되는 제1 배선을 형성하는 단계와, 상기 제1 배선의 위쪽에 상기 제1 배선과 이격하여, 상기 스위칭 소자에 접속되는 자기 저항 효과 소자를 형성하는 단계와, 상기 자기 저항 효과 소자 위에 상기 제1 방향과 다른 제2 방향으로 연장되는 제2 배선을 형성하는 단계를 포함한다.
<실시예>
본 발명의 실시예는 터널 자기 저항(Tunneling Magneto Resistive) 효과를 이용한 MTJ(Magnetic Tunnel Junction) 소자를 기억 소자로서 이용한 자기 기억 장치(MRAM : Magnetic Random Access Memory)에 관한 것이다.
본 발명의 실시예를 이하에 도면을 참조하여 설명한다. 이 설명에서, 전 도면에 걸쳐서 공통되는 부분에는 공통되는 참조 부호를 붙인다.
[제1 실시예]
제1 실시예는 SOI(Silicon On Insulator) 기판을 이용하여 다이오드를 형성하고, 게이트 전극의 전위를 고정하고 있는 예이다.
도 1은 본 발명의 제1 실시예에 따른 자기 기억 장치의 단면도를 도시한다. 도 2는 본 발명의 제1 실시예에 따른 자기 기억 장치의 개략적인 회로도를 도시한다.
도 1, 도 2에 도시한 바와 같이, 제1 실시예에 따른 자기 기억 장치는 제1 및 제2 반도체층(11, 12)과 이들 제1 및 제2 반도체층(11, 12) 사이에 형성된 매립 산화막(13)으로 이루어지는 SOI 기판(14)을 이용하고 있다. 이 SOI 기판(14)에는 제2 반도체층(12)의 표면으로부터 매립 산화막(13)에 달하는 깊이까지, 예를 들면 STI(Shallow Trench Isolation) 구조의 소자 분리 영역(15)이 선택적으로 형성되어 있으며, 1셀마다 매립 산화막(13) 및 소자 분리 영역(15)으로 둘러싸인 제2 반도체층(12)이 형성되어 있다. 이 절연막(13, 15)으로 둘러싸인 제2 반도체층(12) 위에 는 게이트 절연막(16)을 통해 게이트 전극(17)이 선택적으로 형성되어 있다. 이 게이트 전극(17)은 소정의 전위, 예를 들면 접지 전위로 고정되어 있다. 그리고, 게이트 전극(17)의 일단의 제2 반도체층(12) 내에 P+형의 제1 확산층(19)이 형성되고, 게이트 전극(17)의 타단의 제2 반도체층(12) 내에 N+형의 제2 확산층(21)이 형성되어 있다. 이와 같이 하여, 소위 게이트 제어형 다이오드(10)가 SOI 기판(14)에 형성되어 있다.
또한, 다이오드(10)의 제1 확산층(19)에는 제1 내지 제4 컨택트(23a, 25, 27, 29), 제1 내지 제3 배선(24a, 26, 28a) 및 하부 전극(30)을 통해, MTJ 소자(31)가 직렬로 접속되어 있다. 이 MTJ 소자(31)에는 비트선(32)이 접속되고, MTJ 소자(31)의 아래쪽에는 MTJ 소자(31)와 이격하여 제3 배선으로 이루어지는 기입 워드선(28b)이 배치되어 있다.
또한, 다이오드(10)의 제2 확산층(21)에는 제1 컨택트(23b) 및 제1 배선(24b)이 접속되어 있으며, 제1 배선(24b)은 주변 회로(도시하지 않음)에 접속된다.
이상과 같이, MTJ 소자(31)는 자화의 방향이 고정된 자화 고착층(자성층)(41)과, 터널 접합층(비자성층)(42)과, 자화의 방향이 반전하는 자기 기록층(자성층)(43)과의 적어도 3층으로 구성되어 있다. 그리고, MTJ 소자(31)는 1층의 터널 접합층(42)으로 이루어지는 1중 터널 접합 구조 또는 2층의 터널 접합층(42)으로 이루어지는 2중 터널 접합 구조로 되어 있다. 이하, 1중 터널 접합 구조와 2중 터널 접합 구조의 MTJ 소자(31)의 예에 대하여 설명한다.
도 3a에 도시한 1중 터널 접합 구조의 MTJ 소자(31)는, 템플릿층(101), 초기 강자성층(102), 반강자성층(103), 기준 강자성층(104)이 순서대로 적층된 자화 고착층(41)과, 이 자화 고착층(41) 위에 형성된 터널 접합층(42)과, 이 터널 접합층(42) 위에 자유 강자성층(105), 접점층(106)이 순서대로 적층된 자기 기록층(43)으로 이루어진다.
도 3b에 도시한 1중 터널 접합 구조의 MTJ 소자(31)는, 템플릿층(101), 초기 강자성층(102), 반강자성층(103), 강자성층(104'), 비자성층(107), 강자성층(104")이 순서대로 적층된 자화 고착층(41)과, 이 자화 고착층(41) 위에 형성된 터널 접합층(42)과, 이 터널 접합층(42) 위에 강자성층(105'), 비자성층(107), 강자성층(105"), 접점층(106)이 순서대로 적층된 자기 기록층(43)으로 이루어진다.
또한, 도 3b에 도시한 MTJ 소자(31)에서는, 자화 고착층(41) 내의 강자성층(104'), 비자성층(107), 강자성층(104")으로 이루어지는 3층 구조와, 자기 기록층(43) 내의 강자성층(105'), 비자성층(107), 강자성층(105")으로 이루어지는 3층 구조를 도입함으로써, 도 3a에 도시한 MTJ 소자(31)보다도 강자성 내부의 자극의 발생을 억제하여 보다 미세화에 적합한 셀 구조를 제공할 수 있다.
도 4a에 도시한 2중 터널 접합 구조의 MTJ 소자(31)는, 템플릿층(101), 초기 강자성층(102), 반강자성층(103), 기준 강자성층(104)이 순서대로 적층된 제1 자화 고착층(41a)과, 이 제1 자화 고착층(41a) 위에 형성된 제1 터널 접합층(42a)과, 이 제1 터널 접합층(42a) 위에 형성된 자기 기록층(43)과, 이 자기 기록층(43) 위에 형성된 제2 터널 접합층(42b)과, 이 제2 터널 접합층(42b) 위에 기준 강자성층(104), 반강자성층(103), 초기 강자성층(102), 접점층(106)이 순서대로 적층된 제2 자화 고착층(41b)으로 이루어진다.
도 4b에 도시한 2중 터널 접합 구조의 MTJ 소자(31)는, 템플릿층(101), 초기 강자성층(102), 반강자성층(103), 기준 강자성층(104)이 순서대로 적층된 제1 자화 고착층(41a)과, 이 제1 자화 고착층(41a) 위에 형성된 제1 터널 접합층(42a)과, 이 제1 터널 접합층(42a) 위에 강자성층(43'), 비자성층(107), 강자성층(43")의 3층 구조로 순서대로 적층된 자기 기록층(43)과, 이 자기 기록층(43) 위에 형성된 제2 터널 접합층(42b)과, 이 제2 터널 접합층(42b) 위에 강자성층(104'), 비자성층(107), 강자성층(104"), 반강자성층(103), 초기 강자성층(102), 접점층(106)이 순서대로 적층된 제2 자화 고착층(41b)으로 이루어진다.
또한, 도 4b에 도시한 MTJ 소자(31)에서는 자기 기록층(43)을 구성하는 강자성층(43'), 비자성층(107), 강자성층(43")의 3층 구조와, 제2 자화 고착층(41b) 내의 강자성층(104'), 비자성층(107), 강자성층(104")으로 이루어지는 3층 구조를 도입함으로써, 도 4a에 도시한 MTJ 소자(31)보다도 강자성 내부의 자극의 발생을 억제하여 보다 미세화에 적합한 셀 구조를 제공할 수 있다.
이러한 2중 터널 접합 구조의 MTJ 소자(31)는, 1중 터널 접합 구조의 MTJ 소자(31)보다도 동일한 외부 바이어스를 인가하였을 때의 MR(Magneto Resistive)비("1"의 상태와 "0"의 상태와의 저항의 변화율)의 열화가 적어, 보다 높은 바이어스로 동작할 수 있다. 즉, 2중 터널 접합 구조는 셀 내의 정보를 판독 할 때에 유리해진다.
이러한 1중 터널 접합 구조 또는 2중 터널 접합 구조의 MTJ 소자(31)는, 예를 들면 이하의 재료를 이용하여 형성된다.
자화 고착층(41, 41a, 41b) 및 자기 기록층(43)의 재료에는, 예를 들면 Fe, Co, Ni 또는 이들의 합금, 자화 분극율이 큰 마그네타이트, CrO2, RXMnO3-y(R: 희토류, X: Ca, Ba, Sr) 등의 산화물 외에, NiMnSb, PtMnSb 등의 호이슬러 합금 등을 이용하는 것이 바람직하다. 또한, 이들 자성체에는, 강자성을 잃어버리지 않는 한, Ag, Cu, Au, Al, Mg, Si, Bi, Ta, B, C, O, N, Pd, Pt, Zr, Ir, W, Mo, Nb 등의 비자성 원소가 다소 포함되어 있어도 된다.
자화 고착층(41, 41a, 41b)의 일부를 구성하는 반강자성층(103)의 재료에는 Fe-Mn, Pt-Mn, Pt-Cr-Mn, Ni-Mn, Ir-Mn, NiO, Fe2O3 등을 이용하는 것이 바람직하다.
터널 접합층(42, 42a, 42b)의 재료에는 Al2O3, SiO2, MgO, AlN, Bi2 O3, MgF2, CaF2, SrTiO2, AlLaO3 등의 여러가지 유전체를 사용할 수 있다. 이들 유전체에는 산소, 질소, 불소 결손이 존재하고 있어도 된다.
도 5 내지 도 7은 본 발명의 제1 실시예에 따른 자기 기억 장치의 제조 공정의 단면도를 도시한다. 이하에, 본 발명의 제1 실시예에 따른 자기 기억 장치의 제조 방법에 대하여 간단히 설명한다.
도 5에 도시한 바와 같이, 예를 들면 P형의 제1 반도체층(11)과, 제2 반도체 층(12)과, 예를 들면 실리콘 산화막으로 이루어지는 매립 산화막(13)으로 구성된 SOI 기판(14)이 이용된다. 우선, 제2 반도체층(12)의 표면에서 매립 산화막(13)에 달하도록, SOI 구조의 소자 분리 영역(15)이 선택적으로 형성된다. 다음에, 제2 반도체층(12) 내에 이온 주입 및 열 확산이 행해져, 예를 들면 P형의 제2 반도체층(12)이 형성된다. 또한, 제2 반도체층(12)은 N형으로 해도 된다. 다음에, 제2 반도체층(12) 위에 게이트 절연막(16)을 통해 게이트 전극(17)이 선택적으로 형성된다.
다음에, 도 6에 도시한 바와 같이, 게이트 전극(17) 및 제2 반도체층(12) 위에 포토레지스트(18)가 도포되어, 이 포토레지스트(18)가 원하는 패턴으로 형성된다. 이 포토레지스트(18)를 마스크로 하여, 제2 반도체층(12) 내에 이온 주입 및 열 확산이 행해진다. 이에 따라, 게이트 전극(17)의 일단에서의 제2 반도체층(12) 내에 P+형의 제1 확산층(19)이 형성된다. 그 후, 포토레지스트(18)가 제거된다.
다음에, 도 7에 도시한 바와 같이, 게이트 전극(17) 및 제2 반도체층(12) 위에 포토레지스트(20)가 도포되어, 이 포토레지스트(20)가 원하는 패턴으로 형성된다. 이 포토레지스트(20)를 마스크로 하여, 제2 반도체층(12) 내에 이온 주입 및 열 확산이 행해진다. 이에 따라, 게이트 전극(17)의 타단에서의 제2 반도체층(12) 내에 N+형의 제2 확산층(21)이 형성되어, 다이오드(10)가 형성된다. 그 후, 포토레지스트(20)가 제거된다.
다음에, 도 1에 도시한 바와 같이, 게이트 전극(17), 제2 반도체층(12) 및 소자 분리 영역(15) 위에 절연막(22)이 형성된다. 다음에, 공지의 기술을 이용하여, 절연막(22) 내에 제1 내지 제4 컨택트(23a, 23b, 25, 27, 29) 및 제1 내지 제3 배선(24a, 24b, 26, 28a, 28b)이 형성된다. 여기서, 제1 내지 제4 컨택트(23a, 25, 27, 29) 및 제1 내지 제3 배선(24a, 26, 28a)은 제1 확산층(19)에 접속되고, 제1 컨택트(23b) 및 제1 배선(24b)은 제2 확산층(21)에 접속된다. 또한, 제3 배선(28b)은 기입 워드선으로서 기능한다. 다음에, 제4 컨택트(29) 위에 하부 전극(30)이 형성되고, 이 하부 전극(30) 상의 기입 워드선(28b)의 위쪽에 MTJ 소자(31)가 형성된다. 그리고, 이 MTJ 소자(31) 위에 비트선(32)이 형성된다.
또한, 제1 확산층(19)과 제2 확산층(21)은 어느 쪽을 먼저 형성해도 되며, 제2 확산층(21)부터 먼저 형성하는 것도 가능하다.
상기 제1 실시예에 따르면, SOI 기판(14)을 이용하여 다이오드(10)를 형성하고 있기 때문에, 제2 반도체층(12)은 1셀마다 제2 반도체층(12) 아래의 매립 산화막(13)과 소자 분리 영역(15)으로 둘러싸여 있다. 즉, 각 셀은 인접 셀과 매립 산화막(13) 및 소자 분리 영역(15)으로 전기적으로 분리되어 있다. 따라서, 종래와 같이 인접 셀과 전기적으로 분리하기 위해서 제1 및 제2 확산층(19, 21)의 깊이를 조정할 필요가 없기 때문에, 다이오드 특성의 변동을 억제할 수 있다.
또, SOI 기판(14)을 이용하여 다이오드(10)를 형성하면, 제1 및 제2 확산층(19, 21)의 형성에 있어서, 이온 주입 후의 열 확산 시에 제1 및 제2 확산층(19, 21)이 인접셀로 연장될 우려도 없다. 따라서, 인접 셀 간의 거리를 길게 확보할 필요가 없기 때문에 메모리 셀 사이즈를 축소할 수 있다.
또한, 제1 및 제2 확산층(19, 21)은 소정 간격 X만큼 이격하여 형성하는 것이 바람직하다. 이것은 제1 및 제2 확산층(19, 21)을 접하도록 형성하면, 이 접한 영역에서 PN 접합이 형성되며, 누설 전류가 발생하기 때문이다. 예를 들면, 제1 및 제2 확산층(19, 21) 사이의 간격 X는 게이트 전극(17)의 폭 Y와 같은 정도라도 상관없지만, 메모리 셀 영역의 전유 면적을 감소시키는 것도 고려하면, 게이트 전극(17)의 폭 Y의 1/2 정도가 바람직하다. 이와 같이 게이트 전극(17)의 폭 Y보다도 제1 및 제2 확산층(19, 21) 사이의 간격 X를 작게 하기 위해서는 게이트 전극(17)의 측벽에 측벽 절연막을 형성하기 전에 열 처리 시간을 조정하여 제1 및 제2 확산층(19, 21)을 형성하고, 그 후 게이트 전극(17)의 측벽에 측벽 절연막을 형성하면 된다.
또한, 제1 실시예에서는 제2 반도체층(12)은 P형층으로 하고 있지만, N형층으로 해도 되며, 제2 반도체층(12)의 불순물 농도를 제1 확산층(19) 또는 제2 확산층(21)의 불순물 농도보다도 낮게 설정하면 된다.
[제2 실시예]
제2 실시예는 SOI 기판 위에 배치된 게이트 전극의 전위를 가변으로 한 예이다. 또한, 제2 실시예에서는 제1 실시예와 다른 점에 대해서만 설명한다.
도 8은 본 발명의 제2 실시예에 따른 자기 기억 장치의 회로도를 도시한다. 도 8에 도시한 바와 같이, 제2 실시예에서, 제1 실시예와 다른 점은 게이트 전극의 전위를 가변으로 하고 있는 것이다. 구체적으로는, 채널 영역이 되는 제2 반도체층(12)이 P형 확산층인 경우에는 게이트 전극(17)에 마이너스의 게이트 전압을 인 가한다. 한편, 채널 영역이 되는 제2 반도체층(12)이 N형 확산층인 경우에는 게이트 전극(17)에 플러스의 게이트 전압을 인가한다. 이와 같이 게이트 전극(17)의 전위를 가변으로 한 것은 다음과 같은 이유 때문이다.
제1 실시예에 따른 다이오드 구조는, 소위 게이트 제어형 다이오드(10)로 되어 있고, 이 다이오드(10)의 I-V 특성은 게이트 전압에 의존한다. 이것은 게이트 전극(17) 아래에 존재하는 계면 준위가 원인으로 되어 있다. 통상, 게이트 전극(17)에 인가된 전압에 따라 게이트 전극(17) 아래에 공핍층이 형성된다. 이 때, 공핍층 내에 계면 준위가 존재하면, 이 계면 준위가 결합 중심이 되어, 역 바이어스 전류가 발생한다. 일반적으로, 게이트 전압이 플러스로 커질수록 공핍층의 폭이 커져, 역 바이어스 전류가 커지는 것이 알려져 있다.
여기서, 제1 실시예에 따른 도 1과 같이, 게이트 전극(17) 아래의 채널 영역이 되는 제2 반도체층(12)이 P형 확산층인 경우에는 N+형의 제2 확산층(21)과 P형의 제2 반도체층(12)으로 형성되는 PN 접합이 문제가 된다. 따라서, 계면 준위에 의한 역 바이어스 전류의 발생을 방지하기 위해서, 게이트 전압을 마이너스 값으로 하면 된다. 반대로, 게이트 전극(17) 아래의 채널 영역이 되는 제2 반도체층(12)이 N형 확산층인 경우에는 게이트 전압을 플러스 값으로 하면 된다. 이와 같이, 제2 실시예에서는 계면 준위에 의한 역 바이어스 전류의 발생을 방지하기 위하여 게이트 전극(17)의 전위를 가변으로 하고 있다.
상기 제2 실시예에 따르면, 제1 실시예와 마찬가지의 효과를 얻을 수 있다.
또한, 채널 영역이 되는 제2 반도체층(12)의 도전형에 의해서 게이트 전극(17)의 게이트 전압을 플러스 또는 마이너스 값으로 가변함으로써, 계면 준위에 의한 역 바이어스 전류의 발생을 방지할 수 있다.
[제3 실시예]
제3 실시예는 메모리 셀 어레이 영역에서는 SOI 기판을 이용하고, 주변 회로 영역에서는 벌크 기판을 이용한 구조의 예이다. 또, 제3 실시예에서는 제1 실시예와 다른 점에 대해서만 설명한다.
도 9a, 도 9b는 본 발명의 제3 실시예에 따른 자기 기억 장치의 단면도를 도시한다. 도 9a, 도 9b에 도시한 바와 같이, 제3 실시예에 따른 자기 기억 장치는 메모리 셀 어레이 영역 및 주변 회로 영역 양쪽에 SOI 기판(14)을 이용하는 것은 아니고, 주변 회로 영역만 벌크 기판(51)으로 한 것이다. 구체적으로는 메모리 셀 어레이 영역에서는 제1 실시예와 마찬가지로, SOI 기판(14)을 이용하여 다이오드(10)가 형성되어 있다. 한편, 주변 회로 영역에서는 벌크 기판(51)을 이용하여, 이 벌크 기판(51) 위에 주변 트랜지스터(52)가 형성되어 있다.
여기서, 도 9a의 구조에서는 벌크 기판(51)의 표면은 SOI 기판(14)에서의 제1 반도체층(11)의 표면과 거의 같은 높이로 되어 있다. 따라서, 메모리 셀 어레이 영역과 주변 회로 영역과의 경계에는 단차가 생겨, 메모리 셀 어레이 영역 및 주변 회로 영역에서의 게이트 전극(17, 53)은 다른 높이에 위치하고 있다.
또한, 도 9b의 구조에서는 벌크 기판(51)의 표면은 SOI 기판(14)에서의 제2 반도체층(12)의 표면과 거의 같은 높이로 되어 있다. 따라서, 메모리 셀 어레이 영역과 주변 회로 영역과의 경계에는 단차가 없고, 메모리 셀 어레이 영역 및 주변 회로 영역에서의 게이트 전극(17, 53)은 동일한 높이에 위치하고 있다.
도 10a 내지 도 11c는 본 발명의 제3 실시예에 따른 자기 기억 장치의 제조 공정의 단면도를 도시한다. 여기서는 메모리 셀 어레이 영역에만 SOI 기판을 형성하는 2가지 방법에 대하여 설명한다.
우선, 도 10a, 도 10b, 도 10c를 이용하여, 제1 방법에 의한 제조 공정에 대하여 설명한다. 도 10a에 도시한 바와 같이, 메모리 셀 어레이 영역 및 주변 회로 영역에서, 예를 들면 P형의 실리콘 기판(1) 위에 마스크층이 되는 실리콘 산화막(2)이 형성된다. 그리고, 이 실리콘 산화막(2) 위에 포토레지스트(3)가 형성되고, 메모리 셀 어레이 영역에만 남도록 패터닝된다. 다음에, 도 10b에 도시한 바와 같이, 포토레지스트(3)를 마스크로 하여 실리콘 산화막(2)이 선택적으로 에칭된 후, 포토레지스트(3)가 제거된다. 그리고, 실리콘 산화막(2)을 마스크로 하여 주변 회로 영역에만, 예를 들면 O+를 이온 주입한다. 그 후, 실리콘 산화막(2)이 제거된다. 다음에, 도 10c에 도시한 바와 같이, 어닐링을 행함으로써 메모리 셀 어레이 영역에만 매립 산화막(13)이 형성되어 SOI 기판(14)이 형성된다.
다음에, 도 11a, 도 11b, 도 11c를 이용하여, 제2 방법에 의한 제조 공정에 대하여 설명한다. 도 11a에 도시한 바와 같이, 제1 및 제2 반도체층(11, 12)과, 이들 제1 및 제2 반도체층(11, 12) 사이에 형성된 매립 산화막(13)으로 이루어지는 SOI 기판(14)이 형성된다. 그리고, 제2 반도체층(12) 위에 포토레지스트(3)가 형 성되고, 메모리 셀 어레이 영역에만 남도록 패터닝된다. 다음에, 도 11b에 도시한 바와 같이, 포토레지스트(3)를 마스크로 하여, 주변 회로 영역에서 제2 반도체층(12) 및 매립 산화막(13)이 에칭된다. 다음에, 도 11c에 도시한 바와 같이, 포토레지스트(3)가 제거된다. 이와 같이 하여, 메모리 셀 어레이 영역에만 SOI 기판(14)이 남겨진다.
또한, 도 11c의 공정 후, 다음과 같은 방법으로, 메모리 셀 어레이 영역과 주변 회로 영역과의 단차를 없애도 된다. 예를 들면. 도 11d에 도시한 바와 같이, 메모리 셀 어레이 영역과 주변 회로 영역의 전면에 실리콘 질화막(4)이 피착된다. 그리고, 리소그래피 기술을 이용하여, 주변 회로 영역에서의 실리콘 질화막(4)만이 제거된다. 다음에, 도 11e에 도시한 바와 같이, 선택 에피택셜 성장(SEG: Selective Epitaxial Growth)에 의해 노출된 면의 Si를 제2 반도체층(12)의 표면 정도까지 선택 성장시킴으로써, 주변 회로 영역에 에피택셜 성장층(5)이 형성된다. 다음에, 도 11f에 도시한 바와 같이, 제2 반도체층(12) 상의 실리콘 질화막(4)이 제거된다.
상기 제3 실시예에 따르면, 제1 실시예와 마찬가지의 효과를 얻을 수 있을 뿐만 아니라, 또한 다음과 같은 효과를 갖는다.
일반적으로, SOI 기판(14) 위에 형성된 CMOS 회로에서는 트랜지스터에 보디 컨택트를 부가할 필요가 있기 때문에, 보디 컨택트를 형성하는 분만큼 칩 면적이 커진다는 결점이 있다. 이에 대하여, 제3 실시예에서는 메모리 셀 어레이 영역은 SOI 기판(14)을 이용하지만, 주변 회로 영역은 벌크 기판(51)을 이용한다. 이에 따라, 주변 트랜지스터(52)에 보디 컨택트를 부가할 필요가 없어지기 때문에, 메모리 셀 어레이 영역 및 주변 회로 영역 양쪽에 SOI 기판을 이용한 경우에 비하여, 칩 면적을 축소할 수 있다.
또한, 제3 실시예에서의 메모리 셀 어레이 영역의 게이트 전극의 전압을, 제2 실시예와 같이 가변으로 해도 된다. 이 경우, 제2 및 제3 실시예와 마찬가지의 효과를 얻을 수 있다.
[제4 실시예]
상기 제1 내지 제3 실시예에서는, 기입 워드선과 비트선에 의한 2축으로 기입을 행하였다. 이에 대하여, 제4 실시예는 비트선만에 의한 1축으로 기입을 행하는 것이다.
도 12는 본 발명의 제4 실시예에 따른 자기 기억 장치의 평면도를 나타낸다. 도 13a는 도 12의 XIIIA-XIIIA선을 따른 자기 기억 장치의 단면도를 도시하고, 도 13b는 도 12의 XIIIB-XIIIB선을 따른 자기 기억 장치의 단면도를 도시한다. 도 14는 본 발명의 제4 실시예에 따른 자기 기억 장치의 회로도를 도시한다. 여기서는, 제1 실시예와 다른 구조만 설명한다.
도 12, 도 13a, 도 13b, 도 14에 도시한 바와 같이, 제4 실시예에서의 자기 기억 장치의 메모리 셀은 MTJ 소자와, 기입용 트랜지스터 Tr1, Tr2와, 판독용 트랜지스터 Tr3과, 비트선 BL1, BL2, BLC1로 구성된다.
구체적으로는, SOI 기판(14)에 기입용 스위칭 소자인 2개의 트랜지스터 Tr1, Tr2가 각각 형성된다.
트랜지스터 Tr1의 게이트 전극은 판독 및 기입 워드선 WL1로서 기능한다. 트랜지스터 Tr1의 한쪽 확산층은, 금속 배선 ML1 및 컨택트 C1 등을 통해 비트선 접속 배선 BLC1에 접속된다. 트랜지스터 Tr1의 다른 쪽 확산층은 금속 배선 ML3 및 컨택트 C3 등을 통해 비트선 BL1에 접속된다.
트랜지스터 Tr2의 게이트 전극은 기입 워드선 WWL1로서 기능한다. 트랜지스터 Tr2의 한쪽 확산층은 금속 배선 ML2 및 컨택트 C2 등을 통해, 비트선 접속 배선 BLC1에 접속된다. 트랜지스터 Tr2의 다른 쪽 확산층은 금속 배선 ML5 및 컨택트 C5 등을 통하여 비트선 BL2에 접속된다.
그리고, 비트선 접속 배선 BLC1에는 MTJ 소자가 접속되며, 이 MTJ 소자는 접지(GND)선에 접속되어 있다. 여기서, MTJ 소자에는 판독용 스위칭 소자인 트랜지스터 Tr3이 접속되어 있어도 된다.
또한, 기입 배선은 1개가 되기 때문에 기입 배선이 되는 비트선 접속 배선 BLC1의 연장 방향과 MTJ 소자의 자화 방향이 교차하는 각도를 90도로부터 어느 정도(예를 들면 45도) 기울임으로써, 자화가 반전하기 쉽게 되어 있다.
이러한 1축 기입의 자기 기억 장치에서는 다음과 같이 데이터의 기입 및 판독이 행해진다.
우선, MTJ 소자에 데이터를 기입하는 경우, 선택 셀의 트랜지스터 Tr1, Tr2의 게이트 전극인 워드선 WL1과 기입 워드선 WWL1을 온하여, 비트선 BL1로부터 비트선 BL2 또는 그 반대로 기입 전류를 흘린다. 이 기입 전류에 의해 발생하는 자계에 의해, MTJ 소자의 기록층의 자화의 방향을 바꾼다. 여기서, 변경하고자 하는 자화의 방향에 따라 전류 방향을 선택하면 된다. 또한, 기입할 때는 MTJ 소자에 기입 전류가 흐르는 것을 막기 위해서, 공통 GND선에 접속되어 있는 트랜지스터 Tr3는 오프로 한다.
한편, MTJ 소자의 데이터를 판독하는 경우, 선택 셀의 트랜지스터 Tr1의 워드선 WL1을 온으로 하고 모든 기입 워드선 WWL1, 2, …는 오프로 한다. 그리고, 비트선 BL1로부터 MTJ 소자를 통해 GND에 판독 전류를 흘려서, 비트선 BL1에 접속되어 있는 감지 증폭기로 데이터를 읽는다. 또한, 판독할 때는 공통 GND선에 접속되어 있는 트랜지스터 Tr3은 온으로 한다.
상기 제4 실시예에 따르면, 제1 실시예와 마찬가지의 효과를 얻을 수 있을뿐만 아니라, 또한 다음과 같은 효과를 갖는다.
기입 워드선과 비트선에 의한 2축으로 기입을 행하는 구조의 경우, 복수의 비트선 및 워드선이 매트릭스형으로 설치되며, 이들 비트선 및 워드선의 각 교점에 MTJ 소자가 배치된다. 그리고, 기입 시에, 선택된 비트선과 선택된 워드선과의 교점에 위치하는 하나의 MTJ 소자뿐만 아니라, 선택된 비트선의 하측 또는 선택된 워드선의 위쪽에 위치하는 MTJ 소자에 대해서도 기입이 행해진다. 즉, 2축으로 기입을 행하는 경우에는 반 선택 셀의 오기입의 우려가 있었다.
이에 대하여, 제4 실시예에서는 기입 시에, 비트선 BL1, BL2 사이에만 전류가 흐르도록 트랜지스터 Tr1, Tr2이 배치되어 있다. 이 때문에, 선택 셀 이외에는 기입 전류가 흐르지 않기 때문에, 반 선택 상태의 셀이 존재하지 않는다. 따라서, 반 선택 상태의 셀에서 디스터브 불량(데이터 보유 불량)이 발생하는 것을 방지할 수 있다.
그 외에, 상기 제1 내지 제3 실시예에서는 스위칭 소자로서 다이오드를 이용하였지만, 다이오드를 대신하여 트랜지스터를 이용하는 것도 가능하다. 또한, 상기 제4 실시예에서는 트랜지스터 Tr1, Tr2, Tr3을 대신하여 다이오드를 이용하는 것도 가능하다.
또한, 상기 제1 내지 제4 실시예에서는 기억 소자로서 MTJ 소자를 이용하였지만, MTJ 소자를 대신해서, 2개의 자성층과 이들 자성층 사이의 도체층으로 이루어지는 GMR(Giant Magneto Resistive) 소자를 이용하는 것도 가능하다.
상술한 실시예는 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 실시예의 설명이 아니라 특허 청구 범위에 의해 정의되며, 또한 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경을 포함하는 것으로 의도되어야 한다.
이상에서 설명한 바와 같이, 본 발명은 균일한 다이오드 특성을 얻을 수 있으며, 미세화에 적합한 셀 구조를 얻을 수 있다.

Claims (48)

  1. 제1 반도체층과, 이 제1 반도체층 위에 형성된 제1 절연막과, 이 제1 절연막 위에 형성된 제2 반도체층을 구비한 SOI 기판과,
    상기 제2 반도체층의 표면으로부터 상기 제1 절연막에 달하는 깊이를 갖고, 상기 제2 반도체층 내에 선택적으로 형성된 소자 분리 절연막과,
    상기 제2 반도체층에 형성된 스위칭 소자와,
    상기 스위칭 소자에 접속된 자기 저항 효과 소자와,
    상기 자기 저항 효과 소자의 아래쪽에 상기 자기 저항 효과 소자와 이격하여 배치되고 제1 방향으로 연장되는 제1 배선과,
    상기 자기 저항 효과 소자 위에 형성되며 상기 제1 방향과 다른 제2 방향으로 연장되는 제2 배선과,
    상기 자기 저항 효과 소자와 상기 스위칭 소자를 구비한 메모리 셀 어레이 영역의 주변에 위치하고, 상기 스위칭 소자를 제어하는 주변 회로를 구비하며, 벌크 기판을 이용하는 주변 회로 영역을 포함하는 자기 기억 장치.
  2. 제1항에 있어서,
    상기 스위칭 소자는 다이오드인 자기 기억 장치.
  3. 제2항에 있어서,
    상기 다이오드는,
    상기 제2 반도체층 위에 게이트 절연막을 통해 형성된 게이트 전극과,
    상기 게이트 전극의 일단의 상기 제2 반도체 층 내에 형성되고, 상기 자기 저항 효과 소자에 접속되는 제1 도전형의 제1 확산층과,
    상기 게이트 전극의 타단의 상기 제2 반도체층 내에 형성된 제2 도전형의 제2 확산층을 구비하는 자기 기억 장치.
  4. 제3항에 있어서,
    상기 제2 확산층은 상기 제1 확산층과 이격하여 배치되는 자기 기억 장치.
  5. 제3항에 있어서,
    상기 제1 확산층과 제2 확산층과의 간격은 상기 게이트 전극의 폭과 거의 같은 자기 기억 장치.
  6. 제3항에 있어서,
    상기 제1 확산층과 제2 확산층과의 간격은 상기 게이트 전극의 폭의 1/2인 자기 기억 장치.
  7. 제4항에 있어서,
    상기 제1 확산층과 상기 제2 확산층과의 사이의 상기 제2 반도체층은 상기 제1 도전형 또는 상기 제2 도전형의 제3 확산층인 자기 기억 장치.
  8. 제7항에 있어서,
    상기 제3 확산층의 불순물 농도는 상기 제1 확산층 또는 상기 제2 확산층의 불순물 농도보다도 낮은 자기 기억 장치.
  9. 삭제
  10. 제3항에 있어서,
    상기 게이트 전극의 전위는 접지 전위로 고정되어 있는 자기 기억 장치.
  11. 제3항에 있어서,
    상기 게이트 전극의 전위는 가변인 자기 기억 장치.
  12. 제7항에 있어서,
    상기 제3 확산층이 P형인 경우에는 상기 게이트 전극에 마이너스 전압을 인가하고, 상기 제3 확산층이 N형인 경우에는 상기 게이트 전극에 플러스 전압을 인가하는 자기 기억 장치.
  13. 삭제
  14. 제1항에 있어서,
    상기 벌크 기판의 표면의 높이는 상기 제1 반도체층의 표면의 높이와 거의 같은 자기 기억 장치.
  15. 제1항에 있어서,
    상기 벌크 기판 위에 형성되며, 표면의 높이가 상기 제2 반도체층의 표면의 높이와 같은 에피택셜 성장층과,
    상기 에피택셜 성장층과 상기 제2 반도체층 사이에 형성된 제2 절연막을 더 포함하는 자기 기억 장치.
  16. 제1 반도체층과, 상기 제1 반도체층 위에 형성된 제1 절연막과, 이 제1 절연막 위에 형성된 제2 반도체층을 구비한 SOI 기판과,
    상기 제2 반도체층의 표면으로부터 상기 제1 절연막에 달하는 깊이를 갖고, 상기 제2 반도체층 내에 선택적으로 형성된 소자 분리 절연막과,
    상기 SOI 기판에 형성되고 일단과 타단을 갖는 제1 스위칭 소자와,
    상기 SOI 기판에 형성되고 일단과 타단을 갖는 제2 스위칭 소자와,
    상기 제1 스위칭 소자의 일단에 접속된 제1 배선과,
    상기 제2 스위칭 소자의 일단에 접속된 제2 배선과,
    상기 제1 스위칭 소자의 타단과 상기 제2 스위칭 소자의 타단에 접속된 제3 배선과,
    상기 제3 배선에 일단이 접속된 자기 저항 효과 소자를 구비하고,
    상기 제1 및 제2 스위칭 소자를 온함으로써 상기 제1 내지 제3 배선에 전류를 흘리고, 이 전류가 발생하는 자계에 의해 상기 자기 저항 효과 소자에 데이터를 기입함과 함께 상기 제1 스위칭 소자를 온하고 상기 제2 스위칭 소자를 오프함으로써, 자기 저항 효과 소자와 상기 제1 배선에 전류를 흘리고, 이 전류로부터 상기 자기 저항 효과 소자에 기입된 데이터를 판독하는 자기 기억 장치.
  17. 제16항에 있어서,
    상기 자기 저항 효과 소자의 자화 방향은 상기 제3 배선의 연장 방향에 대하여 45도 기울어져 있는 자기 기억 장치.
  18. 제16항에 있어서,
    상기 제1 스위칭 소자의 게이트 전극은 기입 및 판독용 워드선인 자기 기억 장치.
  19. 제16항에 있어서,
    상기 제2 스위칭 소자의 게이트 전극은 기입용 워드선인 자기 기억 장치.
  20. 제16항에 있어서,
    상기 자기 저항 효과 소자에 접속되고, 상기 자기 저항 효과 소자로의 데이터 기입시에 오프하고, 상기 자기 저항 효과 소자에 기입된 데이터의 판독시에 온하는 제3 스위칭 소자를 더 포함하는 자기 기억 장치.
  21. 제20항에 있어서,
    상기 제3 스위칭 소자의 게이트 전극은 판독용 워드선인 자기 기억 장치.
  22. 제16항에 있어서,
    상기 자기 저항 효과 소자는 접지에 접속되어 있는 자기 기억 장치.
  23. 제16항에 있어서,
    상기 제1 및 제2 스위칭 소자는 트랜지스터 또는 다이오드인 자기 기억 장치.
  24. 제20항에 있어서,
    상기 제3 스위칭 소자는 트랜지스터 또는 다이오드인 자기 기억 장치.
  25. 제16항에 있어서,
    상기 제1 및 제2 스위칭 소자를 온으로 하여, 상기 제1 및 제2 배선간에 전류를 흘려, 상기 자기 저항 효과 소자에 데이터를 기입하는 자기 기억 장치.
  26. 제25항에 있어서,
    상기 자기 저항 효과 소자에 접속된 제3 스위칭 소자를 더 포함하고,
    상기 데이터를 기입할 때, 상기 제3 스위칭 소자는 오프로 하는 자기 기억 장치.
  27. 제16항에 있어서,
    상기 제1 스위칭 소자를 온으로 하고 상기 제2 스위칭 소자를 오프로 하여, 상기 제1 배선으로부터 상기 자기 저항 효과 소자에 전류를 흘려, 상기 자기 저항 효과 소자의 데이터를 판독하는 자기 기억 장치.
  28. 제27항에 있어서,
    상기 자기 저항 효과 소자에 접속되고, 상기 자기 저항 효과 소자로의 데이터 기입시에 오프하고, 상기 자기 저항 효과 소자에 기입된 데이터의 판독시에 온하는 제3 스위칭 소자를 더 포함하는 자기 기억 장치.
  29. 제1항에 있어서,
    상기 자기 저항 효과 소자는 제1 자성층, 제2 자성층 및 비자성층 중 적어도 3층으로 구성되는 MTJ 소자인 자기 기억 장치.
  30. 제29항에 있어서,
    상기 MTJ 소자는 1층의 상기 비자성층을 갖는 1중 접합 구조 또는 2층의 상기 비자성층을 갖는 2중 접합 구조인 자기 기억 장치.
  31. 제1 반도체층과, 이 제1 반도체층 위에 배치된 제1 절연막과, 이 제1 절연막 위에 배치된 제2 반도체층을 구비한 SOI 기판을 형성하는 단계와,
    상기 제2 반도체층 내에 선택적으로, 상기 제2 반도체층의 표면으로부터 상기 제1 절연막에 달하는 깊이를 갖는 소자 분리 절연막을 형성하는 단계와,
    상기 제2 반도체층에 스위칭 소자를 형성하는 단계와,
    제1 방향으로 연장되는 제1 배선을 형성하는 단계와,
    상기 제1 배선의 위쪽에 상기 제1 배선과 이격하여, 상기 스위칭 소자에 접속되는 자기 저항 효과 소자를 형성하는 단계와,
    상기 자기 저항 효과 소자 위에 상기 제1 방향과 다른 제2 방향으로 연장되는 제2 배선을 형성하는 단계를 포함하는 자기 기억 장치의 제조 방법.
  32. 제31항에 있어서,
    상기 스위칭 소자는 다이오드인 자기 기억 장치의 제조 방법.
  33. 제32항에 있어서,
    상기 다이오드의 형성 단계는,
    상기 제2 반도체층 위에 게이트 절연막을 통해 게이트 전극을 형성하는 단계와,
    상기 게이트 전극의 일단의 상기 제2 반도체층 내에 상기 자기 저항 효과 소 자에 접속하는 제1 도전형의 제1 확산층을 형성하는 단계와,
    상기 게이트 전극의 타단의 상기 제2 반도체층 내에 제2 도전형의 제2 확산층을 형성하는 단계를 갖는 자기 기억 장치의 제조 방법.
  34. 제33항에 있어서,
    상기 제2 확산층은 상기 제1 확산층과 이격하여 형성되는 자기 기억 장치의 제조 방법.
  35. 제34항에 있어서,
    상기 제1 확산층과 상기 제2 확산층 사이의 상기 제2 반도체층 내에 불순물을 주입하여 상기 제1 도전형 또는 상기 제2 도전형의 제3 확산층을 형성하는 자기 기억 장치의 제조 방법.
  36. 제35항에 있어서,
    상기 제3 확산층은 상기 제1 확산층 또는 상기 제2 확산층보다도 낮은 불순물 농도가 되도록 형성되는 자기 기억 장치의 제조 방법.
  37. 제33항에 있어서,
    상기 제1 및 제2 확산층과의 간격이 상기 게이트 전극의 폭과 거의 같아지도록 상기 제1 및 제2 확산층을 형성하는 자기 기억 장치의 제조 방법.
  38. 제33항에 있어서,
    상기 제1 및 제2 확산층과의 간격이 상기 게이트 전극의 폭의 1/2이 되도록 상기 제1 및 제2 확산층을 형성하는 자기 기억 장치의 제조 방법.
  39. 제31항에 있어서,
    상기 SOI 기판을 이용한 메모리 셀 어레이 영역과, 벌크 기판을 이용한 주변 회로 영역을 형성하는 자기 기억 장치의 제조 방법.
  40. 제39항에 있어서,
    상기 메모리 셀 어레이 영역에서의 기판 위에 마스크층을 형성하고,
    상기 마스크층을 마스크로 하여, 상기 주변 회로 영역에서의 상기 기판 내에 이온 주입하고,
    상기 메모리 셀 어레이 영역에서의 상기 기판 내에 상기 제1 절연막을 형성함으로써, 상기 메모리 셀 어레이 영역에는 상기 SOI 기판을 형성하고, 상기 주변 회로 영역에는 상기 벌크 기판을 형성하는 자기 기억 장치의 제조 방법.
  41. 제39항에 있어서,
    상기 메모리 셀 어레이 영역 및 상기 주변 회로 영역에 상기 SOI 기판을 형성하고,
    상기 주변 회로 영역에서의 상기 제1 절연막 및 상기 제2 반도체층을 제거함으로써, 상기 메모리 셀 어레이 영역에는 상기 SOI 기판을 형성하고 상기 주변 회로 영역에는 상기 벌크 기판을 형성하는 자기 기억 장치의 제조 방법.
  42. 제41항에 있어서,
    상기 SOI 기판 및 상기 벌크 기판상에 제2 절연막을 형성하는 단계와,
    상기 주변 회로 영역에서의 상기 제2 절연막을 일부 제거하여, 상기 벌크 기판의 표면을 노출하는 단계와,
    상기 벌크 기판 위에 에피택셜 성장층을 형성하는 단계와,
    상기 제2 반도체층 위의 상기 제2 절연막을 제거하여, 상기 에피택셜 성장층의 표면과 상기 제2 반도체층의 표면을 같게 하는 단계를 더 포함하는 자기 기억 장치의 제조 방법.
  43. 제1 반도체층과, 이 제1 반도체층 위에 배치된 제1 절연막과, 이 제1 절연막 위에 배치된 제2 반도체층을 구비한 SOI 기판을 형성하는 단계와,
    상기 제2 반도체층 내에 선택적으로, 상기 제2 반도체층의 표면으로부터 상기 제1 절연막에 달하는 깊이를 갖는 소자 분리 절연막을 형성하는 단계와,
    상기 SOI 기판에 일단과 타단을 각각 갖는 제1 및 제2 스위칭 소자를 형성하는 단계와,
    상기 SOI 기판의 위쪽에 자기 저항 효과 소자를 형성하는 단계와,
    상기 제1 스위칭 소자의 일단에 접속되는 제1 배선과, 상기 제2 스위칭 소자의 일단에 접속되는 제2 배선과, 상기 제1 스위칭 소자의 상기 타단과 상기 제2 스위칭 소자의 상기 타단과 상기 자기 저항 효과 소자에 접속되는 제3 배선을 형성하는 단계를 포함하는 자기 기억 장치의 제조 방법.
  44. 제43항에 있어서,
    상기 자기 저항 효과 소자의 자화 방향이 상기 제3 배선의 연장 방향에 대하여 45도 기울도록 상기 자기 저항 효과 소자 및 상기 제3 배선을 형성하는 자기 기억 장치의 제조 방법.
  45. 제43항에 있어서,
    상기 제1 및 제2 스위칭 소자는 트랜지스터 또는 다이오드인 자기 기억 장치의 제조 방법.
  46. 제43항에 있어서,
    상기 자기 저항 효과 소자에 접속되는 제3 스위칭 소자를 형성하는 단계를 더 포함하는 자기 기억 장치의 제조 방법.
  47. 제46항에 있어서,
    상기 제3 스위칭 소자는 트랜지스터 또는 다이오드인 자기 기억 장치의 제조 방법.
  48. 제43항에 있어서,
    상기 자기 저항 효과 소자는, 제1 자성층, 제2 자성층 및 비자성층 중 적어도 3층으로 구성되는 MTJ 소자인 자기 기억 장치의 제조 방법.
KR1020020068743A 2001-11-07 2002-11-07 Ｓｏｉ 기판을 이용한 자기 기억 장치 및 그 제조 방법 KR100615493B1 (ko)

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