KR20020053752A - 반도체 기억 장치 - Google Patents
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Abstract
일 실시 형태에 따른 반도체 기억 장치는, 제1 방향으로 연장하는 복수의 제1 배선과, 상기 제1 배선에 접속하는 복수의 기억 소자와, 상기 제1 방향과 다른 제2 방향으로 연장하고, 상기 기억 소자를 사이에 두고 상기 제1 배선과 반대측에, 상기 기억 소자와 이격하여 배치된 복수의 제2 배선과, 인접하는 상기 제2 배선에 각각 접속하는 제1 트랜지스터 또는 제1 다이오드를 포함한다.
Description
본 발명은 반도체 기억 장치에 관한 것으로, 특히 터널 자기 저항(TMR : Tunneling Magneto Resistive) 소자를 기억 소자로서 이용한 자기 기억 장치(MRAM : Magnetic Random Access Memory)의 기입 배선에 관한 것이다.
최근, 정보 기억 소자로서, 터널 자기 저항(Tunneling Magneto Resistive : 이하, TMR이라고 칭한다) 효과를 이용한 MRAM(Magnetic Random Access Memory) 메모리 셀이 제안되고 있다. 이 MRAM 메모리 셀은, 예를 들면 ISSCC2000 Technical Digest p.128 「A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell」에, Roy Scheuerlein et. al에 의해 개시되어 있다.
도 17은 종래 기술에 의한 반도체 기억 장치의 등가 회로도를 나타낸다. 도 18은 TMR 소자의 개략적인 단면도를 나타낸다.
도 18에 도시한 바와 같이, 비트선(21)과 워드선(19, 26)이 상호 직교하도록 배치되고, 이들 중 비트선(21)과 기입 워드선(19)과의 교점에 TMR 소자(20)가 배치되고 있다. 이 TMR 소자(20)의 일단은 비트선(21)에 접속되고, 타단은 트랜지스터(13)에 접속되어 있다. 그리고, 이 트랜지스터(13)의 게이트 전극이 판독 워드선(26)으로 되어 있다.
상기 TMR 소자(20)는 2개의 자성층과, 이들 자성층에 샌드위치된 비자성층으로 이루어진 3층 구조로 되어 있다. 즉, 도 18에 도시한 바와 같이, TMR 소자(20)는 하부 전극(17)에 접속하는 자화 고착층(41)과, 상부 전극(도시하지 않음)을 통해 비트선(21)에 접속하는 자기 기록층(43)과, 이들 자화 고착층(41)과 자기 기록층(43)에 샌드위치된 얇은 터널 접합층(42)으로 구성된다.
여기서, 자화 고착층(41)은 반강자성층과 강자성층으로 구성되고 있고, 자화가 한 방향으로 고정되어 있기 때문에 핀층이라고 불린다. 한편, 자기 기록층(43)은 강자성층으로 구성되고 있고, 자화 방향이 자유롭게 전환되어 정보를 축적하고 있기 때문에 메모리층이라고 불린다. 이 자기 기록층(43)의 자화 방향은 비트선(21)에 흐르는 전류와 기입 워드선(19)에 흐르는 전류로 형성되는 합성 자계에 의해 변화시킬 수 있다.
도 19는 종래 기술에 의한 반도체 기억 장치의 단면도를 나타낸다. 도 19에 도시한 바와 같이, 예를 들면 P형의 반도체 기판(또는 웰)(11) 내에 STI(Shallow Trench Isolation) 구조의 소자 분리 영역(12)이 선택적으로 형성되고, 반도체 기판(11) 상에 MOSFET(13)가 선택적으로 형성되고, 이 MOSFET(13)의 양단부 아래에,예를 들면 N형의 소스/드레인 영역(14)이 형성되고 있다. 여기서, MOSFET(13)의 게이트 전극은 판독 워드선(26)이 된다. 또한, 반도체 기판(11) 상에는 소스/드레인 영역(14)에 접속하는 제1 컨택트(16a)가 절연막(15) 내에 형성되며, 이 제1 컨택트(16a) 상에는 제1 배선(17a)이 설치된다. 마찬가지로, 절연막(15) 내에는 제2 내지 제4 컨택트(16b, 16c, 16d) 및 제2 내지 제4 배선(17b, 17c, 17d)이 설치된다. 여기서, 제1 배선(17a)의 일부는 Gnd(접지)선(18)이 된다. 또한, 제3 배선(17c)의 일부는 기입 워드선(19a, 19b, 19c)이 된다. 그리고, 제4 배선(17d)에는 TMR 소자(20)가 접속되고, 이 TMR 소자(20)에는 비트선(21)이 접속된다.
다음에, 종래 기술에 의한 반도체 기억 장치에서의 데이터의 기입·판독 동작에 대하여 간단히 설명한다.
우선, TMR 소자(20)에 "1", "0" 정보를 기입하는 경우에는 한쌍의 기입 워드선(19) 및 비트선(21)을 선택하고, 이 선택된 기입 워드선(19) 및 비트선(21)의 양방에 전류를 흘려서 전류 자계를 각각 발생시킨다. 이에 따라, 기입 워드선(19)과 비트선(21)과의 교점에 위치하고 있는 선택 셀에 자계가 걸리고, 이 자계에 의해 TMR 소자(20)의 자화의 반전 임계치를 초과하여 정보가 기입된다.
이 때, 예를 들면 자화 고착층(41)과 자기 기록층(43)의 자화 방향이 평행하게 된 경우, 터널 접합층(42)에 전류를 흘림으로써 검출된 터널 저항은 가장 낮아지고, 이 상태에서 "1"을 기억시킬 수 있다. 한편, 자화 고착층(41)과 자기 기록층(43)의 자화 방향이 반평행하게 된 경우, 터널 접합층(42)에 전류를 흘림으로써 검출된 터널 저항은 가장 높아지고, 이 상태에서 "0"을 기억시킬 수 있다. 즉,MRAM에서는 이 터널 저항의 차를 "1", "0" 정보로서 기억한다.
한편, TMR 소자(20)에 기입된 "1", "0" 정보를 판독하는 경우에는 판독 워드선(26)과 비트선(21)을 선택하면, 비트선(21)으로부터 TMR 소자(20)와 MOSFET(13)를 통해 Gnd선(18)에 전류가 흐른다. 그리고, 다른 TMR 소자(20) 사이의 터널 저항의 차이를 주변 회로가 정보로서 판독함으로써 "1", "0" 정보의 판정이 행해진다.
그러나, 종래 기술에 의한 반도체 기억 장치에서는 미세화가 진행함에 따라 셀 사이의 거리가 짧아져 왔다. 즉, 도 19에 도시한 바와 같이, 인접하는 기입 워드선 사이의 거리 X가 0.1㎛ 이하로 되어 있다. 따라서, 데이터의 기입 시에, 예를 들면 기입 워드선(19b)에 전류를 흘린 경우, 이 기입 워드선(19b)에 흐르는 전류에 의해 발생한 자계가 인접하는 기입 워드선(19a, 19c)에 도달하게 된다. 이 때문에, 인접하는 기입 워드선(19a, 19c)이 반전 전류의 영향을 받게 되어, 인접 셀에 오동작이 생긴다는 크로스토크의 문제가 있었다.
도 1은 본 발명의 제1 실시 형태에 따른 반도체 기억 장치를 나타내는 회로도.
도 2는 도 1에 도시한 A 영역에서의 반도체 기억 장치를 나타내는 단면도.
도 3은 도 1에 도시한 B 영역에서의 반도체 기억 장치를 나타내는 단면도.
도 4a, 도 4b는 본 발명의 각 실시 형태에 따른 1중 터널 접합 구조의 TMR 소자를 나타내는 단면도.
도 5a, 도 5b는 본 발명의 각 실시 형태에 따른 2중 터널 접합 구조의 TMR 소자를 나타내는 단면도.
도 6은 인접하는 기입 워드선 사이의 거리와 전류 자계와의 관계를 나타내는 도면.
도 7은 TMR 소자의 아스테로이드 곡선을 나타내는 도면.
도 8은 본 발명의 제1 실시 형태에 따른 다른 반도체 기억 장치를 나타내는 회로도.
도 9는 본 발명의 제2 실시 형태에 따른 반도체 기억 장치를 나타내는 회로도.
도 10은 도 9에 도시한 C 영역에서의 반도체 기억 장치를 나타내는 단면도.
도 11은 본 발명의 제2 실시 형태에 따른 다른 반도체 기억 장치를 나타내는 회로도.
도 12는 본 발명의 제3 실시 형태에 따른 반도체 기억 장치를 나타내는 회로도.
도 13은 도 12에 도시한 D 영역에서의 반도체 기억 장치를 나타내는 단면도.
도 14는 본 발명의 제3 실시 형태에 따른 다른 반도체 기억 장치를 나타내는 회로도.
도 15는 본 발명의 제4 실시 형태에 따른 반도체 기억 장치를 나타내는 회로도.
도 16은 본 발명의 제4 실시 형태에 따른 다른 반도체 기억 장치를 나타내는 회로도.
도 17은 종래 기술에 의한 반도체 기억 장치를 나타내는 회로도.
도 18은 종래 기술에 의한 반도체 기억 장치를 나타내는 단면도.
도 19는 종래 기술에 의한 반도체 기억 장치를 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : P형의 반도체 기판(또는 웰)
12 : 소자 분리 영역
13 : MOSFET
14 : N형의 소스/드레인 영역
15 : 절연막
16a, 16b, 16c, 16d : 컨택트
17a, 17b, 17c, 17d : 배선
18 : Gnd(접지)선
19a, 19b, 19c : 기입 워드선
20 : TMR 소자
21 : 비트선
본 발명의 제1 시점에 따른 반도체 기억 장치는, 제1 방향으로 연장하는 복수의 제1 배선과, 상기 제1 배선에 접속하는 복수의 기억 소자와, 상기 제1 방향과 다른 제2 방향으로 연장하고, 상기 기억 소자를 사이에 두고 상기 제1 배선과 반대측에, 상기 기억 소자와 이격하여 배치된 복수의 제2 배선과, 인접하는 상기 제2 배선에 각각 접속하는 제1 트랜지스터 또는 제1 다이오드를 포함한다.
본 발명의 제2 시점에 따른 반도체 기억 장치는, 제1 방향으로 연장하는 복수의 제1 배선과, 상기 제1 배선에 접속하는 복수의 기억 소자와, 상기 제1 방향과 다른 제2 방향으로 연장하고, 상기 기억 소자를 사이에 두고 상기 제1 배선과 반대측에, 상기 기억 소자와 이격하여 배치된 복수의 제2 배선과, 인접하는 상기 제1 배선에 각각 접속하는 제2 트랜지스터 또는 제2 다이오드를 포함한다.
본 발명의 실시 형태에 따른 반도체 기억 장치는, Tunneling Magneto Resistive(TMR) 소자를 기억 소자로서 이용한 Magnetic Random Access Memory (MRAM)이다. 이 MRAM에서는 TMR 소자를 포함한 메모리 셀이 매트릭스 형상으로 여러개 배치된 메모리 셀 어레이 구조로 되고 있고, 이들 메모리 셀 어레이의 주변부에 디코더 및 감지 회로를 설치하고, 임의의 메모리 셀에 액세스함으로써 리드/라이트를 가능하게 한 것이다.
이하에, 본 발명의 실시 형태를 도면을 참조하여 설명한다. 이 때, 전 도면에 걸쳐서 공통되는 부분에는 공통되는 참조 부호를 붙인다.
[제1 실시 형태]
제1 실시 형태는 인접하는 기입 워드선 사이에 트랜지스터를 도입함으로써, 데이터를 기입할 때, 기입 워드선에 인접하는 워드선에 역방향의 전류를 흘리는 것이다.
도 1은 본 발명의 제1 실시 형태에 따른 반도체 기억 장치의 회로도를 나타낸다. 도 2는 도 1에 도시한 A 영역에서의 반도체 기억 장치의 단면도를 나타낸다. 도 3은 도 1에 도시한 B 영역에서의 반도체 기억 장치의 단면도를 나타낸다.
우선, 도 1에 도시한 바와 같이, 복수의 비트선(21)과 복수의 워드선(19, 26)이 상호 직교하도록 배치되고, 이들 중 비트선(21)과 기입 워드선(19)과의 교점에 TMR 소자(20)가 각각 배치된 메모리 셀 어레이 구조로 되어 있다. 이 메모리 셀 어레이 영역의 외측에 있어서, 기입 워드선(19)의 일단에 전류 구동 회로(33)가 배치되고, 타단에 트랜지스터(예를 들면 MOSFET: 23)가 배치되고 있다.
다음에, 도 1에 도시한 A 영역에 대하여 설명한다. 이 A 영역은 MRAM의 일반적인 구조를 나타낸다. 즉, 도 2에 도시한 바와 같이, 예를 들면 P형의 반도체 기판(또는 웰)(11) 내에 STI(Shallow Trench Isolation) 구조의 소자 분리 영역(12)이 선택적으로 형성되고, 반도체 기판(11) 상에 MOSFET(13)가 선택적으로 형성되고, 이 MOSFET(13)의 양단부 아래에, 예를 들면 N형의 소스/드레인 영역(14)이 형성되고 있다. 여기서, MOSFET(13)는 판독용 스위칭 소자이고, 이 MOSFET(13)의 게이트 전극은 판독 워드선(26)이 된다. 또한, 반도체 기판(11) 상에는 소스/드레인 영역(14)에 접속하는 제1 컨택트(16a)가 절연막(15) 내에 형성되고, 이 제1 컨택트(16a) 상에는 제1 배선(17a)이 설치된다. 마찬가지로, 절연막(15) 내에는 제2 내지 제4 컨택트(16b, 16c, 16d) 및 제2 내지 제4 배선(17b, 17c, 17d)이 설치된다. 여기서, 제1 배선(17a)의 일부는 Gnd(접지)선(18)이 된다. 또한, 제3 배선(17c)의 일부는 기입 워드선(19a, 19b , 19c)이 된다. 그리고, 제4 배선(17d)에는 TMR 소자(20)가 접속되며, 이 TMR 소자(20)에는 비트선(21)이 접속된다.
다음에, 도 1에 도시한 B 영역에 대하여 설명한다. 이 B 영역은 본 발명의 제1 실시 형태에서의 특징적인 영역을 나타낸다. 즉, 도 3에 도시한 바와 같이,기입 워드선(19a, 19b, 19c)에는 제3 컨택트(16c), 제2 배선(17b), 제2 컨택트(16b), 제1 배선(17a), 제1 컨택트(16a)가 순서대로 접속되어 있다. 그리고, 제1 컨택트(16a)는 반도체 기판(11) 상에 형성된 트랜지스터(23a, 23b)의 소스/드레인 영역(24)에 접속되어 있다. 즉, 인접하는 기입 워드선(19a, 19b) 사이에 트랜지스터(23a)가 도입되고, 인접하는 기입 워드선(19b, 19c) 사이에 트랜지스터(23b)가 도입된 구조로 되어 있다.
다음에, TMR 소자(20)의 구조에 대하여 설명한다. 이 TMR 소자(20)는 도 2에 도시한 바와 같이, 자화 고착층(자성층)(41), 터널 접합층(비자성층)(42), 자기 기록층(자성층)(43)으로 구성된다. 그리고, TMR 소자(20)는 이하에 나타내는 1중 터널 접합 구조 또는 2중 터널 접합 구조로 되어 있고, 어떠한 구조라도 상관없다.
도 4a, 도 4b는 1중 터널 접합 구조의 TMR 소자의 단면도를 나타낸다. 이하, 1중 터널 접합 구조의 TMR 소자(20)의 구조에 대하여 설명한다.
도 4a에 도시한 TMR 소자(20)는 템플릿층(101), 초기 강자성층(102), 반강자성층(103), 기준 강자성층(104)이 순서대로 적층된 자화 고착층(41)과, 이 자화 고착층(41) 상에 형성된 터널 접합층(42)과, 이 터널 접합층(42) 상에 자유 강자성층(105), 접점층(106)이 순서대로 적층된 자기 기록층(43)으로 이루어진다.
마찬가지로, 도 4b에 도시한 TMR 소자(20)는 템플릿층(101), 초기 강자성층(102), 반강자성층(103), 강자성층(104'), 비자성층(107), 강자성층(104")이 순서대로 적층된 자화 고착층(41)과, 이 자화 고착층(41) 상에 형성된 터널 접합층(42)과, 이 터널 접합층(42) 상에 강자성층(105'), 비자성층(107),강자성층(105"), 접점층(106)이 순서대로 적층된 자기 기록층(43)으로 이루어진다.
또, 이 도 4b에 도시한 TMR 소자(20)에서는 자화 고착층(41) 내의 강자성층(104'), 비자성층(107), 강자성층(104")으로 이루어진 3층 구조와, 자기 기록층(43) 내의 강자성층(105'), 비자성층(107), 강자성층(105")으로 이루어진 3층 구조를 도입함으로써, 도 4a에 도시한 TMR 소자(20)보다도 강자성 내부의 자극의 발생을 억제하고, 보다 미세화에 적합한 셀 구조를 제공할 수 있다.
도 5a, 도 5b는 2중 터널 접합층을 갖는 TMR 소자의 단면도를 나타낸다. 이하, 2중 터널 접합층을 갖는 TMR 소자(20)의 구조에 대하여 설명한다.
도 5a에 도시한 TMR 소자(20)는 템플릿층(101), 초기 강자성층(102), 반강자성층(103), 기준 강자성층(104)이 순서대로 적층되고 제1 자화 고착층(51)과, 이 제1 자화 고착층(51) 상에 형성된 제1 터널 접합층(52)과, 이 제1 터널 접합층(52) 상에 형성된 자기 기록층(43)과, 이 자기 기록층(43) 상에 형성된 제2 터널 접합층(53)과, 이 제2 터널 접합층(53) 상에 기준 강자성층(104), 반강자성층(103), 초기 강자성층(102), 접점층(106)이 순서대로 적층된 제2 자화 고착층(54)으로 이루어진다.
도 5b에 도시한 TMR 소자(20)는 템플릿층(101), 초기 강자성층(102), 반강자성층(103), 기준 강자성층(104)이 순서대로 적층되고 제1 자화 고착층(51)과, 이 제1 자화 고착층(51) 상에 형성된 제1 터널 접합층(52)과, 이 제1 터널 접합층(52) 상에 강자성층(43'), 비자성층(107), 강자성층(43")의 3층 구조에 의해 순서대로 적층된 자기 기록층(43)과, 이 자기 기록층(43) 상에 형성된 제2 터널 접합층(53)과, 이 제2 터널 접합층(53) 상에 강자성층(104'), 비자성층(107), 강자성층(104"), 반강자성층(103), 초기 강자성층(102), 접점층(106)이 순서대로 적층된 제2 자화 고착층(54)으로 이루어진다.
또, 이 도 5b에 도시한 TMR 소자(20)에서는 자기 기록층(43)을 구성하는 강자성층(43'), 비자성층(107), 강자성층(43")의 3층 구조와, 제2 자화 고착층(54) 내의 강자성층(104'), 비자성층(107), 강자성층(104")으로 이루어진 3층 구조를 도입함으로써, 도 5a에 도시한 TMR 소자(20)보다도 강자성 내부의 자극의 발생을 억제하고, 보다 미세화에 적합한 셀 구조를 제공할 수 있다.
이러한 2중 터널 접합층을 갖는 TMR 소자(20)를 이용함으로써, 1중 터널 접합 구조의 TMR 소자(20)를 이용한 경우와 비교하여, 동일한 외부 바이어스를 인가했을 때의 MR(Magneto Resistive)비("1" 상태와 "0" 상태의 저항의 변화율)의 열화가 적고, 보다 높은 바이어스로 동작할 수 있다. 즉, 셀 내의 정보를 외부로 판독할 때에 유리하게 된다.
이러한 1중 터널 접합 구조 또는 2중 터널 접합 구조의 TMR 소자(20)는 이하의 재료를 이용하여 형성된다.
자화 고착층(41, 51, 54) 및 자기 기록층(43)의 재료로는, 예를 들면 Fe, Co, Ni 또는 이들의 합금, 스핀 분극율이 큰 마그네타이트, CrO2, RXMnO3-y(R; 희토류, X; Ca, Ba, Sr) 등의 산화물 외에, NiMnSb, PtMnSb 등의 호이슬러 합금 등을 이용하는 것이 바람직하다. 또한, 이들 자성체에는 강자성을 잃어버리지 않는 한,Ag, Cu, Au, Al, Mg, Si, Bi, Ta, B, C, O, N, Pd, Pt, Zr, Ir, W, Mo, Nb 등의 비자성 원소가 다소 포함되어 있어도 된다.
자화 고착층(41)의 일부를 구성하는 반강자성층(103)의 재료로는 Fe-Mn, Pt-Mn, Pt-Cr-Mn, Ni-Mn, Ir-Mn, NiO, Fe2O3등을 이용하는 것이 바람직하다.
터널 접합층(42, 52, 53)의 재료로는, Al2O3, SiO2, MgO, AlN, Bi2O3, MgF2, CaF2, SrTiO2, AlLaO3등의 여러가지 유전체를 사용할 수 있다. 이들의 유전체에는 산소, 질소, 불소 결손이 존재하고 있어도 상관없다.
다음에, 본 발명의 제1 실시 형태에 따른 반도체 기억 장치에서의 정보의 기입 동작에 대하여 설명한다.
도 6은 기입 워드선 사이의 거리 X와 전류 자계와의 관계를 나타낸다. 또, 도 6에 있어서, 기입 배선(기입 워드선(19), 기입 비트선(21))의 단면적은 0.1㎛×0.1㎛인 것으로 한다.
도 6에 도시한 바와 같이, 기입 워드선 사이의 거리 X와 기입 배선에 흐르는 전류 밀도와의 변화에 따라 발생하는 전류 자계는 변화한다. 즉, 기입 워드선 사이의 거리 X가 짧아짐에 따라 발생하는 전류 자계는 커지고, 또한 전류 밀도가 높아짐에 따라 발생하는 전류 자계는 커진다.
도 7은 TMR 소자의 아스테로이드 곡선을 나타낸다. 이 아스테로이드 곡선의 횡축은 고정축 방향의 자계를 나타내고, 종축은 용이축 방향의 자계를 나타낸다.
이하, 이 아스테로이드 곡선을 이용하여 "1", "0" 정보의 기입에 대하여 설명한다. 또, 이하의 설명에서는 기입 워드선 사이의 거리 X는 0.1㎛로 한다. 또한, 고정축 방향의 배선은 기입 워드선(19), 용이축 방향의 배선은 비트선(21)으로 한다.
우선, 예를 들면 "1" 정보를 기입하는 경우에는 P 영역 내의 합성 자계가 필요해진다. 즉, 기입 워드선(19)에, 예를 들면 10Oe의 자계를 발생시킨다면, 비트선(21)에는, 예를 들면 20 ∼ 25Oe 정도의 자계를 발생시킬 필요가 있다. 따라서, 기입 워드선(19)에는 5MA/㎠의 전류 밀도의 전류를 흘리면 되고, 비트선(21)에는 10MA/㎠의 전류 밀도의 전류를 흘리면 된다(도 6 참조). 이와 같이, P 영역 내의 합성 자계를 발생시킴으로써 자화의 방향을 변화시켜서 "1" 정보를 기입할 수 있다.
한편, 예를 들면 "0" 정보를 기입하는 경우에는 Q 영역 내의 합성 자계가 필요해진다. 즉, 기입 워드선(19)에, 예를 들면 10Oe의 자계를 발생시킨다면, 비트선(21)에는 예를 들면 20 ∼ 30Oe 정도의 자계를 발생시킬 필요가 있다. 따라서, 기입 워드선(19)에는 5MA/㎠의 전류 밀도의 전류를 흘리면 되고, 비트선(21)에는 10MA/㎠의 전류 밀도의 전류를 흘리면 된다(도 6 참조). 이와 같이, Q 영역 내의 합성 자계를 발생시킴으로써 자화의 방향을 변화시키고, "0" 정보를 기입할 수 있다.
다음에, 기입 워드선 사이에 트랜지스터를 도입하여 정보를 기입하는 경우의 동작에 대하여 설명한다.
우선, 도 1에 도시한 바와 같이, 임의의 셀(30)의 TMR 소자(20)에 정보를 기입하는 경우, 비트선(21b)과 기입 워드선(19b)을 선택하고, 이 비트선(21b)과 기입 워드선(19b)에 도 7의 P 영역 또는 Q 영역 내의 합성 자계를 발생시키는 전류(25)를 흘린다. 여기서, 기입 워드선(19b)에 전류(25)를 흘리기 위해서 전류 구동 회로(33)의 트랜지스터(31)를 온하면, 이 트랜지스터(31)와 동 전위인 트랜지스터(23a, 23b)도 온한다. 그 결과, 기입 워드선(19b)에 흐른 전류(25)는 트랜지스터(23a, 23b)를 통과하고, 기입 워드선(19a, 19c)에는 전류(25)와 반대 방향의 전류(25a, 25b)가 각각 흐른다.
따라서, 기입 워드선(19b)에 흐른 전류(25)에 의해 생기는 자계(32)와, 기입 워드선(19a, 19c)에 흐른 전류(25a, 25b)에 의해 생기는 자계(32a, 32b)는 반대 방향의 자계가 된다. 이 때문에, 기입 워드선(19b)에 발생한 자계(32)가 양 옆의 기입 워드선(19a, 19b)에 도달하여도, 이 자계(32)는 양 옆의 기입 워드선(19a, 19b)에 발생한 자계(32a, 32b)에 의해 상쇄된다.
또, 상술된 바와 같이 TMR 소자(20)에 기입된 정보는 일반적인 방법으로 판독된다. 즉, 도 2에 도시한 바와 같이, 정보가 기입된 TMR 소자(20)에 접속하는 MOSFET(13)의 게이트를 온함으로써, 비트선(21)으로부터 TMR 소자(20), 컨택트(16a, 16b, 16c, 16d), 배선(17a, 17b, 17c, 17d) 및 소스/드레인 영역(14)에 전류가 흐르는 경로를 형성할 수 있고, 정보가 기입된 TMR 소자(20)의 저항치를 판독할 수 있다. 그리고,이 TMR 소자(20)의 저항치에 의해서 "1", "0" 정보가 판별된다.
상기 제1 실시 형태에 따르면, 인접하는 기입 워드선 사이에 트랜지스터(23)를 도입함으로써, 데이터를 기입할 때, 기입 워드선(19b)에 인접하는 기입 워드선(19a, 19c)에 역방향의 전류를 흘릴 수 있다. 따라서, 기입 전류(25)에 의한 자계(32)는 인접하는 기입 워드선(19a, 19c)의 역방향 전류(25a, 25b)에 의한 자계(32a, 32b)에 의해 상쇄된다. 그 결과, 인접 셀로의 잘못된 기입이 생기는 것을 억제할 수 있기 때문에 크로스토크의 문제를 회피할 수 있다.
또, 도 8에 도시한 바와 같이, 인접하는 비트선(21) 사이에 트랜지스터(23)를 도입해도 된다. 또한, 도 1, 도 8에 도시한 구조를 조합함으로써, 인접하는 기입 워드선(19) 사이, 인접하는 비트선(21) 사이에 트랜지스터(23)를 각각 도입해도 된다. 이들의 경우도 상기 제1 실시 형태에서의 효과를 얻을 수 있다.
[제2 실시 형태]
제2 실시 형태는 인접하는 기입 워드선 사이에 다이오드를 도입함으로써, 데이터를 기입할 때, 기입 워드선에 인접하는 기입 워드선에 역 방향의 전류를 흘리는 것이다.
도 9는 본 발명의 제2 실시 형태에 따른 반도체 기억 장치의 회로도를 나타낸다. 도 10은 도 9에 도시한 C 영역에서의 반도체 기억 장치의 단면도를 나타낸다. 또, 도 9에 도시한 A 영역에서의 반도체 기억 장치의 단면도는 제1 실시 형태의 도 2와 동일하기 때문에 설명은 생략한다.
우선, 도 9에 도시한 바와 같이, 복수의 비트선(21)과 복수의 워드선(19, 26)이 상호 직교하도록 배치되고, 이들 중 비트선(21)과 기입 워드선(19)과의 교점에 TMR 소자(20)가 각각 배치된 메모리 셀 어레이 구조로 되어 있다. 이 메모리셀 어레이 영역의 외측에서, 기입 워드선(19)의 일단에 전류 구동 회로(33)가 배치되고, 타단에 다이오드(61)가 배치되고 있다.
다음에, 도 9에 도시한 C 영역에 대하여 설명한다. 이 C 영역은 본 발명의 제2 실시 형태에서의 특징적인 영역을 나타낸다. 즉, 도 10에 도시한 바와 같이, 기입 워드선(19a, 19b)에는 제3 컨택트(16c), 제2 배선(17b), 제2 컨택트(16b), 제1 배선(17a), 제1 컨택트(16a)가 순서대로 접속되어 있다. 그리고, 제1 컨택트(16a)는 반도체 기판(11) 내에 형성된 PN 접합 다이오드(61)에 접속되어 있다. 즉, 인접하는 기입 워드선(19a, 19b) 사이에 다이오드(61)가 도입된 구조로 되어 있다.
다음에, 기입 워드선 사이에 다이오드를 도입했을 때의 기입 동작에 대하여 설명한다.
우선, 도 9에 도시한 바와 같이, 임의의 셀(30)의 TMR 소자(20)에 정보를 기입하는 경우, 비트선(21b)과 기입 워드선(19b)을 선택하고, 이 비트선(21b)과 기입 워드선(19b)에 도 7의 P 영역 또는 Q 영역 내의 합성 자계를 발생시키는 전류(25)를 흘린다. 여기서, 기입 워드선(19b)에 전류(25)를 흘리기 위해서 전류 구동 회로(33)의 트랜지스터(31)에 순방향의 바이어스 전압을 인가하면, 다이오드(61a, 61b)에도 전류(25)가 흐른다. 그 결과, 기입 워드선(19a, 19c)에는 전류(25)와 반대 방향의 전류(25a, 25b)가 각각 흐른다.
따라서, 기입 워드선(19b)에 흐른 전류(25)에 의해 생기는 자계(32)와, 기입 워드선(19a, 19c)에 흐른 전류(25a, 25b)에 의해 생기는 자계(32a, 32b)는 반대 방향의 자계가 된다. 이 때문에, 기입 워드선(19b)에 발생한 자계(32)가 양 옆의 기입 워드선(19a, 19b)에 도달하여도, 이 자계(32)는 양 옆의 기입 워드선(19a, 19b)에 발생한 자계(32a, 32b)에 의해 상쇄된다.
또, 상술된 바와 같이 TMR 소자(20)에 기입된 정보는 제1 실시 형태와 마찬가지의 방법으로 판독하기 때문에, 판독 동작의 설명은 생략한다.
상기 제2 실시 형태에 따르면 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다.
또, 도 11에 도시한 바와 같이, 인접하는 비트선(21) 사이에 다이오드(61)를 도입해도 된다. 또한, 도 9, 도 11에 도시한 구조를 조합함으로써, 인접하는 기입 워드선(19) 사이, 인접하는 비트선(21) 사이에 다이오드(61)를 각각 도입해도 된다. 이들의 경우도, 상기 제2 실시 형태에서의 효과를 얻을 수 있다.
[제3 실시 형태]
제3 실시 형태는 제1 실시 형태의 변형예로서, 판독용 스위칭 소자로서 트랜지스터를 대신하여 다이오드를 이용한 것이다.
도 12는 본 발명의 제3 실시 형태에 따른 반도체 기억 장치의 회로도를 나타낸다. 도 13은 도 12에 도시한 D 영역에서의 반도체 기억 장치의 단면도를 나타낸다.
도 12에 도시한 바와 같이, B 영역은 제1 실시 형태와 마찬가지로, 인접하는 기입 워드선(19a, 19b) 사이에 트랜지스터(23a)가 도입되고, 인접하는 기입 워드선(19b, 19c) 사이에 트랜지스터(23b)가 도입된 구조로 되어 있다.
도 13에 도시한 바와 같이, D 영역은 비트선(21)과 기입 워드선(19a, 19b, 19c)과의 각 교점에 TMR 소자(20)가 배치되며, 이 TMR 소자(20)에 PN 접합 다이오드(71)가 직렬로 접속된 구조로 되어 있다.
이러한 제3 실시 형태에서의 정보의 기입은 상기 제1 실시 형태와 마찬가지이기 때문에 설명은 생략한다. 한편, 제3 실시 형태에서의 정보의 판독은, 다음과 같이 행해진다. 즉, 정보가 기입된 TMR 소자(20)에 접속하는 다이오드(71)에 전류가 흐르도록 바이어스 전압을 조정하고, 이 다이오드(71)에 접속하는 TMR 소자(20)의 저항치를 판독한다. 그리고, 이 TMR 소자(20)의 저항치에 의해 "1", "0" 정보가 판별된다.
상기 제3 실시 형태에 따르면, 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다.
또한, 스위칭 소자로서 다이오드(71)를 이용함으로써, 제1 및 제2 실시 형태보다도 메모리 셀 어레이 영역의 점유 면적을 축소할 수 있다.
또, 도 14에 도시한 바와 같이, 인접하는 비트선(21) 사이에 트랜지스터(23)를 도입해도 된다. 또한, 도 12, 도 14에 도시한 구조를 조합함으로써, 인접하는 기입 워드선(19) 사이, 인접하는 비트선(21) 사이에 트랜지스터(23)를 각각 도입해도 된다. 이들 경우에도, 상기 제3 실시 형태에서의 효과를 얻을 수 있다.
[제4 실시 형태]
제4 실시 형태는 제2 실시 형태의 변형예로서, 판독용 스위칭 소자로서 트랜지스터를 대신하여 다이오드를 이용한 것이다.
도 15는 본 발명의 제4 실시 형태에 따른 반도체 기억 장치의 회로도를 나타낸다. 도 15에 도시한 바와 같이, C 영역은 제2 실시 형태와 마찬가지로, 인접하는 기입 워드선(19a, 19b) 사이에 다이오드(61a)가 도입되며, 인접하는 기입 워드선(19b, 19c) 사이에 다이오드(61b)가 도입된 구조로 되어 있다. 한편, D 영역은 제3 실시 형태와 마찬가지로, 비트선(21)과 기입 워드선(19)과의 교점에 TMR 소자(20)가 배치되며, 이 TMR 소자(20)에 PN 접합 다이오드(71)가 직렬로 접속된 구조로 되어 있다.
이러한 제4 실시 형태에서의 정보의 기입은, 상기 제2 실시 형태와 마찬가지이기 때문에, 설명은 생략한다. 한편, 제4 실시 형태에서의 정보의 판독은 상기 제3 실시 형태와 마찬가지이기 때문에, 설명은 생략한다.
상기 제4 실시 형태에 따르면, 제2 실시 형태와 마찬가지의 효과를 얻을 수 있다.
또한, 스위칭 소자로서 다이오드(71)를 이용함으로써, 제1 및 제2 실시 형태보다도 메모리 셀 어레이 영역의 점유 면적을 축소할 수 있다.
또, 도 16에 도시한 바와 같이, 인접하는 비트선(21) 사이에 다이오드(61)를 도입해도 된다. 또한, 도 15, 도 16에 도시한 구조를 조합함으로써 인접하는 기입 워드선(19) 사이, 인접하는 비트선(21) 사이에 다이오드(61)를 각각 도입해도 된다. 이들의 경우도, 상기 제4 실시 형태에서의 효과를 얻을 수 있다.
이상과 같은 상기 각 실시 형태에 있어서, TMR 소자를 대신하여 2개의 자성층과 이들 자성층에 샌드위치된 도체층으로 이루어진 GMR(Giant MagnetoResistive) 소자를 이용하는 것도 가능하다. 또한, 상기 각 실시 형태에 있어서 메모리 셀 어레이 영역의 구조는 적절하게 변경하는 것은 가능하다.
이상, 본 발명에 대하여 대표적인 실시예를 통하여 설명하였지만, 본 기술 분야에 숙련된 자는 추가의 장점 및 변경을 용이하게 실시할 수 있음은 자명하다. 따라서, 본 발명은 개시된 특정한 상세 및 대표적인 실시예만으로 제한되는 것이 아니며, 첨부된 특허 청구의 범위에 의해 한정된 일군의 발명 개념 및 그 등가물의 정신 또는 영역을 벗어나지 않고 각종 변형이 이루어질 수 있다.
본 발명의 제1 실시 형태에 따르면, 인접하는 기입 워드선 사이에 트랜지스터를 도입함으로써, 데이터를 기입할 때, 기입 워드선(19b)에 인접하는 기입 워드선(19a, 19c)에 역 방향의 전류를 흘릴 수 있으므로 기입 전류(25)에 의한 자계(32)가 인접하는 기입 워드선(19a, 19c)의 역 방향 전류(25a, 25b)에 있으므로 크로스토크의 문제를 회피할 수 있는 효과가 있다.
Claims (18)
- 반도체 기억 장치에 있어서,제1 방향으로 연장하는 복수의 제1 배선과,상기 제1 배선에 접속하는 복수의 기억 소자와,상기 제1 방향과 다른 제2 방향으로 연장하고, 상기 기억 소자를 사이에 두고 상기 제1 배선과 반대측에, 상기 기억 소자와 이격하여 배치된 복수의 제2 배선과,인접하는 상기 제2 배선에 각각 접속하는 제1 트랜지스터 또는 제1 다이오드를 포함하는 반도체 기억 장치.
- 반도체 기억 장치에 있어서,제1 방향으로 연장하는 복수의 제1 배선과,상기 제1 배선에 접속하는 복수의 기억 소자와,상기 제1 방향과 다른 제2 방향으로 연장하고, 상기 기억 소자를 사이에 두고 상기 제1 배선과 반대측에, 상기 기억 소자와 이격하여 배치된 복수의 제2 배선과,인접하는 상기 제1 배선에 각각 접속하는 제2 트랜지스터 또는 제2 다이오드를 포함하는 반도체 기억 장치.
- 제1항에 있어서,인접하는 상기 제1 배선에 각각 접속하는 제2 트랜지스터 또는 제2 다이오드를 더 포함하는 반도체 기억 장치.
- 제2항에 있어서,인접하는 상기 제2 배선에 각각 접속하는 제1 트랜지스터 또는 제1 다이오드를 더 포함하는 반도체 기억 장치.
- 제1항에 있어서,상기 기억 소자에 접속된 제3 트랜지스터 또는 제3 다이오드를 더 포함하는 반도체 기억 장치.
- 제2항에 있어서,상기 기억 소자에 접속된 제3 트랜지스터 또는 제3 다이오드를 더 포함하는 반도체 기억 장치.
- 제1항에 있어서,상기 기억 소자는 제1 자성층, 제2 자성층 및 비자성층의 적어도 3층으로 구성되는 TMR 소자인 반도체 기억 장치.
- 제2항에 있어서,상기 기억 소자는 제1 자성층, 제2 자성층 및 비자성층의 적어도 3층으로 구성되는 TMR 소자인 반도체 기억 장치.
- 제7항에 있어서,상기 TMR 소자는 1층의 상기 비자성층을 갖는 1중 접합 구조 또는 2층의 상기 비자성층을 갖는 2중 접합 구조인 반도체 기억 장치.
- 제8항에 있어서,상기 TMR 소자는 1층의 상기 비자성층을 갖는 1중 접합 구조 또는 2층의 상기 비자성층을 갖는 2중 접합 구조인 반도체 기억 장치.
- 제1항에 있어서,상기 기억 소자는 제1 자성층, 제2 자성층 및 도체층의 적어도 3층으로 구성되는 GMR 소자인 반도체 기억 장치.
- 제2항에 있어서,상기 기억 소자는 제1 자성층, 제2 자성층 및 도체층의 적어도 3층으로 구성되는 GMR 소자인 반도체 기억 장치.
- 제1항에 있어서,상기 제1 트랜지스터 또는 상기 제1 다이오드는 상기 기억 소자가 배치된 메모리 셀 어레이 영역의 외측에 배치되는 반도체 기억 장치.
- 제2항에 있어서,상기 제2 트랜지스터 또는 상기 제2 다이오드는, 상기 기억 소자가 배치된 메모리 셀 어레이 영역의 외측에 배치되는 반도체 기억 장치
- 제1항에 있어서,상기 제1 방향과 상기 제2 방향과는 직교하는 반도체 기억 장치.
- 제2항에 있어서,상기 제1 방향과 상기 제2 방향과는 직교하는 반도체 기억 장치.
- 제1항에 있어서,임의의 상기 기억 소자에 정보를 기입하는 경우, 선택된 상기 제2 배선에 제3 방향으로 전류를 흘리고, 이 전류를 상기 제1 트랜지스터 또는 상기 제1 다이오드를 통과시켜서, 상기 선택된 제2 배선에 인접하는 상기 제2 배선에 상기 제3 방향과 반대인 제4 방향으로 상기 전류를 흘리는 반도체 기억 장치.
- 제2항에 있어서,임의의 상기 기억 소자에 정보를 기입하는 경우, 선택된 상기 제1 배선에 제5 방향으로 전류를 흘리고, 이 전류를 상기 제2 트랜지스터 또는 상기 제2 다이오드를 통과시켜서, 상기 선택된 제1 배선에 인접하는 상기 제1 배선에 상기 제5 방향과 반대인 제6 방향으로 상기 전류를 흘리는 반도체 기억 장치.
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