JP4322481B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は半導体集積回路装置に係わり、特に磁気抵抗効果素子を含むメモリセルを具備した半導体集積回路装置に関する。
【０００２】
【従来の技術】
近時、新たな原理により情報を記憶するメモリが数多く提案されている。そのうちの一つに磁気抵抗効果、特にRoy Scheuerlein et. Al. によって提案されたトンネル型磁気抵抗（Tunneling Magneto-Resistive：以下、ＴＭＲという）効果を利用した磁気ランダムメモリが知られている。
【０００３】
（参考文献）
ISSCC2000 Technical Digest p.128 「A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell」
磁気ランダムアクセスメモリは、ＴＭＲ素子により“１”、“０”−情報を記憶する。図１１に示すように、ＴＭＲ素子は、絶縁層（トンネル障壁層）を２つの磁性層（強磁性層）により挟んだ構造を有する。ＴＭＲ素子に記憶される情報は、２つの磁性層のスピンの向きが平行か又は反平行かによって判断される。
【０００４】
ここで、図１２Ａ、図１２Ｂに示すように、平行とは、２つの磁性層のスピンの向きが同じであることを意味し、半平行とは、２つの磁性層のスピンの向きが逆平行であることを意味する（矢印の向きがスピンの向きを示している。）。
【０００５】
なお、通常、２つの磁性層の一方側には反強磁性層が配置される。反強磁性層は、一方側の磁性層のスピンの向きを固定し、他方側のスピンの向きのみを変えることにより情報を容易に書きかえるための部材である。
【０００６】
図１２Ａに示すように、２つの磁性層のスピンの向きが平行となった場合、これら２つの磁性層に挟まれた絶縁層（トンネル障壁層）のトンネル抵抗は、最も低くなる。この状態が、例えば“１”状態である。
【０００７】
また、図１２Ｂに示すように、２つの磁性層のスピンの向きが反平行になった場合、これら２つの磁性層に挟まれた絶縁層（トンネル障壁層）のトンネル抵抗は、最も高くなる。この状態が、例えば“０”状態である。
【０００８】
次に、図１３を参照しつつ、ＴＭＲ素子に対する書き込み動作原理について簡単に説明する。
【０００９】
ＴＭＲ素子は、互いに交差する書き込みワード線ＷＷＬとデータ選択線（ビット線）ＢＬとの交点に配置される。そして、書き込みは、書き込みワード線ＷＷＬ及びデータ選択線ＢＬそれぞれに電流を流し、両配線に流れる電流により作られる磁界を用いて、ＴＭＲ素子のスピンの向きを平行又は反平行にすることにより達成される。
【００１０】
書き込み時、例えばデータ選択線ＢＬには、一方向に向かう電流のみを流し、書き込みワード線ＷＷＬには、書き込みデータに応じて、一方向又は他方向に向かう電流を流す。書き込みワード線ＷＷＬに一方向に向かう電流を流すとき、ＴＭＲ素子のスピンの向きは、平行（“１”状態）となる。一方、書き込みワード線ＷＷＬに他方向に向かう電流を流すとき、ＴＭＲ素子のスピンの向きは、反平行（“０”状態）となる。
【００１１】
ＴＭＲ素子のスピンの向きが変わるしくみは、次の通りである。
【００１２】
図１４ＡのＴＭＲ曲線に示すように、ＴＭＲ素子の長辺（Easy-Axis）方向に磁界Hxをかけると、ＴＭＲ素子の抵抗値は、例えば１７％程度変化する。この変化率、即ち、変化の前後の抵抗の比は、ＭＲ比と呼ばれる。
【００１３】
なお、ＭＲ比は、磁性層の性質により変化する。現在では、ＭＲ比が５０％程度のＴＭＲ素子も得られている。
【００１４】
ＴＭＲ素子には、Easy-Axis方向の磁界HxとHard-Axis方向の磁界Hyとの合成磁界がかかる。図１４Ａの実線及び点線に示すように、Hard-Axis方向の磁界Hyの大きさによって、ＴＭＲ素子の抵抗値をかえるために必要なEasy-Axis方向の磁界Hxの大きさも変化する。この現象を利用することにより、アレイ状に配置されるメモリセルのうち、選択された書き込みワード線ＷＷＬ及び選択されたデータ選択線ＢＬとの交点に存在するＴＭＲ素子のみにデータを書き込むことができる。
【００１５】
この様子をさらに図１４Ｂのアステロイド曲線を用いて説明する。
【００１６】
ＴＭＲ素子のアステロイド曲線は、例えば図１４Ｂの実線で示すようになる。即ち、Easy-Axis方向の磁界HxとHard-Axis方向の磁界Hyとの合成磁界の大きさがアステロイド曲線（実線）の外側（例えば黒丸の位置）にあれば、磁性層のスピンの向きを反転させることができる。
【００１７】
逆に、Easy-Axis方向の磁界HxとHard-Axis方向の磁界Hyとの合成磁界の大きさがアステロイド曲線（実線）の内側（例えば白丸の位置）にある場合には、磁性層のスピンの向きを反転させることはできない。
【００１８】
従って、Easy-Axis方向の磁界HxとHard-Axis方向の磁界Hyとの合成磁界の大きさを変え、合成磁界の大きさのHx−Hy平面内における位置を変えることにより、ＴＭＲ素子に対するデータの書き込みを制御できる。
【００１９】
なお、読み出しは、選択されたＴＭＲ素子に電流を流し、そのＴＭＲ素子の抵抗値を検出することにより行うことができる。
【００２０】
例えばＴＭＲ素子に直列にスイッチ素子を接続し、選択された読み出しワード線に接続されるスイッチ素子のみをオン状態として電流経路を作る。その結果、選択されたＴＭＲ素子のみに電流が流れるため、そのＴＭＲ素子のデータを読み出すことができる。図１５はスイッチ素子としてＭＯＳＦＥＴを適用した場合の断面図で、図１６はスイッチ素子としてダイオードを適用した場合の断面図である。
【００２１】
しかし、図１５、図１６に示すメモリセルでは、各セルに一つスイッチ素子が存在するため、セル面積が大きくなる。
【００２２】
そこで、セル面積を縮小するために、スイッチ素子のないセルがインフィニオン社（Infineon Technologies AG.）から提案されている。そのアイデアから実際的なデザインルールでメモリセルアレイを構成すると、例えば図１７に示すような断面構造が考えられる。
【００２３】
【発明が解決しようとする課題】
しかし、図１７に示す構造では、ＴＭＲ素子に、データ選択線ＢＬ及び読み出し・書き込みワード線ＲＷＷＬがそれぞれ直接に接続されており、書き込み時に選択されたＴＭＲ素子には高電圧が印加される。このため、ＴＭＲ素子の耐圧劣化が加速され易い。
【００２４】
この発明は、上記の事情に鑑み為されたもので、その目的は、磁気抵抗素子とスイッチ素子とを含むメモリセルに比較してセル面積の縮小が可能であり、かつ磁気抵抗素子の耐圧劣化の加速を抑制することが可能な、磁気抵抗素子を含むメモリセルを具備した半導体集積回路装置を提供することにある。
【００２５】
【課題を解決するための手段】
この発明の第１の態様に係る半導体集積回路装置は、隣接し、並行して配置された第１、第２ビット線と、前記第１、第２ビット線と直交方向に配置され、隣接し、並行した第１、第２ワード線と、前記第１ワード線と前記第２ビット線の交差部に配置され、前記第２ビット線に一端が電気的に接続された第１磁気抵抗素子と、前記第２ワード線と前記第１ビット線の交差部に配置され、前記第１ビット線に一端が電気的に接続された第２磁気抵抗素子と、前記第１磁気抵抗素子の他端と前記第２ワード線とを電気的に接続する第１配線と、前記第２磁気抵抗素子の他端と前記第１ワード線とを電気的に接続する第２配線とを具備し、前記第１ワード線は、前記第２磁気抵抗素子からデータを読み出す時、読み出しワード線として機能し、前記第１磁気抵抗素子にデータを書き込む時、書き込みワード線として機能し、前記第２ワード線は、前記第１磁気抵抗素子からデータを読み出す時、読み出しワード線として機能し、前記第２磁気抵抗素子にデータを書き込む時、書き込みワード線として機能することを特徴とする。
この発明の第２の態様に係る半導体集積回路装置は、隣接し、並行して配置された第１、第２ビット線と、前記第１、第２ビット線と直交方向に配置され、隣接し、並行した第１、第２、第３ワード線と、前記第２ワード線と前記第１ビット線の交差部に配置され、前記第１ビット線に一端が電気的に接続された第１磁気抵抗素子と、前記第３ワード線と前記第２ビット線の交差部に配置され、前記第２ビット線に一端が電気的に接続された第２磁気抵抗素子と、前記第１磁気抵抗素子の他端と前記第１ワード線とを電気的に接続する第１配線と、前記第２磁気抵抗素子の他端と前記第２ワード線とを電気的に接続する第２配線とを具備し、前記第１ワード線は、前記第１磁気抵抗素子からデータを読み出す時、読み出しワード線として機能し、前記第２ワード線は、前記第２磁気抵抗素子からデータを読み出すとき、読み出しワード線として機能し、前記第１磁気抵抗素子にデータを書き込むとき、書き込みワード線として機能し、前記第３ワード線は、前記第２磁気抵抗素子にデータを書き込むとき、書き込みワード線として機能することを特徴とする。
【００２８】
【発明の実施の形態】
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２９】
（第１の実施形態）
図１Ａはこの発明の第１の実施形態に係る磁気ランダムアクセスメモリを示す平面図、図１Ｂは図１Ａ中の１Ｂ−１Ｂ線に沿う断面図である。
【００３０】
図１に示すように、第１の実施形態は、磁気抵抗素子１、磁気抵抗素子１の一端に電気的に接続されるビット線２と、磁気抵抗素子１の他端に電気的に接続される読み出しワード線３と、磁気抵抗素子１から絶縁され、この磁気抵抗素子１にデータを書き込む時、この磁気抵抗素子１に磁界を与える書き込みワード線４とを具備する。
【００３１】
次に、第１の実施形態の一断面構造例を説明する。
【００３２】
半導体基板、例えばシリコン基板１０上には、素子分離領域１１が形成されている。素子分離領域１１上には層間絶縁膜１２が形成されている。読み出しワード線３及び書き込みワード線４は、層間絶縁膜１２中に、互いに並行に配置され、例えば互いに同じ層にある。読み出しワード線３の上方及び書き込みワード線４の上方には、引き出し電極１３が配置されている。引き出し電極１３は、読み出しワード線３を、磁気抵抗素子１の他端に電気的に接続する配線である。本例では、引き出し電極１３は、読み出しワード線３にヴィア１４を介して接続されておる。また、磁気抵抗素子１は、引き出し電極１３上に形成されている。書き込みワード線４は、磁気抵抗素子１の下方に形成される。磁気抵抗素子１の一例は、ＴＭＲ素子である。
【００３３】
次に、第１の実施形態の一レイアウト例を説明する。
【００３４】
図２はこの発明の第１の実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイの一レイアウト例を示す平面図である。
【００３５】
図２に示すように、一セルレイアウト例では、読み出しワード線３と書き込みワード線４とが交互に配置される。そして、磁気抵抗素子１は、書き込みワード線４の上方に一列に並ぶ。また、ヴィア１４は、読み出しワード線３の上方に一列に並ぶ。
【００３６】
次に、第１の実施形態の代表的な効果を説明する。
【００３７】
図３はこの発明の第１の実施形態に係る磁気ランダムアクセスメモリによる効果を示す図である。
【００３８】
図３に示すように、第１の実施形態では、スイッチ素子としてＭＯＳＦＥＴを備えたメモリセルに比較して、スイッチ素子がないために、セル面積を縮小することが可能である。
【００３９】
また、第１の実施形態では、データ読み出し時に使用する読み出しワード線３と、データ書き込み時に使用する書き込みワード線４とを分けている。このため、従来のクロスポイント型のメモリセルに比較して、データ書き込み時に、選択された磁気抵抗素子１に高電圧が印加され難くなる。このため、ＴＭＲ素子の耐圧劣化の進行を抑制することが可能である。
【００４０】
従って、第１の実施形態によれば、磁気抵抗素子とスイッチ素子とを含むメモリセルに比較してセル面積の縮小が可能であり、かつ磁気抵抗素子の耐圧劣化の加速を抑制することが可能な、磁気抵抗素子を含むメモリセルを具備した半導体集積回路装置を得ることができる。
【００４１】
（第２の実施形態）
図４はこの発明の第２の実施形態に係る磁気ランダムアクセスメモリを示す平面図である。
【００４２】
図４に示すように、第２の実施形態が第１の実施形態と特に異なるところは、ヴィア１４と磁気抵抗素子１との位置が、ビット線２（２odd、２even）一つおきにフリップしていることである。これに伴い、ワード線は、読み出し／書き込み兼用ワード線５（５odd、５even）に変更される。
【００４３】
読み出し／書き込み兼用ワード線５oddは、ビット線２oddが読み出し選択されたとき、読み出しワード線として機能する。また、ビット線２evenが書き込み選択されたとき、書き込みワード線として機能する。
【００４４】
また、読み出し／書き込み兼用ワード線５evenは、ビット線２evenが読み出し選択されたとき、読み出しワード線として機能する。また、ビット線２oddが書き込み選択されたとき、書き込みワード線として機能する。
【００４５】
第２の実施形態の一断面構造例としては、上記第１の実施形態の一断面構造例と同様な構造を用いることができる。
【００４６】
次に、第２の実施形態の一レイアウト例を説明する。
【００４７】
図５はこの発明の第２の実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイの一レイアウト例を示す平面図である。
【００４８】
図５に示すように、一セルレイアウト例では、読み出し／書き込み兼用ワード線５oddと５evenとが交互に配置される。ビット線２odd、２evenは、読み出し／書き込み兼用ワード線５odd、５evenに交差、例えば直行する方向に交互に配置される。磁気抵抗素子１は、読み出し／書き込み兼用ワード線５odd、５even上に市松状に並ぶ。また、ヴィア１４は、読み出し／書き込み兼用ワード線５odd、５evenの上方に市松状に並ぶ。
【００４９】
なお、図５中に、読み出しＲ／書き込みＷの組み合わせを示しておく。
【００５０】
次に、第２の実施形態の代表的な効果を説明する。
【００５１】
図６はこの発明の第１の実施形態に係る磁気ランダムアクセスメモリにおけるクロストーク可能性の例を示す図、図７はこの発明の第２の実施形態に係る磁気ランダムアクセスメモリにおけるクロストーク可能性の例を示す図である。
【００５２】
図６に示すように、第１の実施形態では、磁気抵抗素子１のＹ方向に沿った配置ピッチＰが、隣接したビット線に対してずれない。この場合、Ｘ方向に隣接した磁気抵抗素子１間の距離はＤ１である。
【００５３】
これに対し、図７に示すように、第２の実施形態では、磁気抵抗素子１のＹ方向に沿った配置ピッチＰが、互いにＰ／ｎ（ただしｎは整数）ずれる。本例では、ｎは２であり、例えば互いにＰ／２ずれる。この場合、Ｘ方向に隣接した磁気抵抗素子１間の距離はＤ２であり、距離Ｄ１よりも大きくなる。
【００５４】
これによる代表的な効果としては、距離Ｄ２を大きくできることにより、データ書き込み時に、クロストークの影響を受け難くなることである。
【００５５】
従って、第２の実施形態によれば、第１の実施形態から得られる効果に加え、データ書き込み時に、クロストークの影響を受け難くなる、という効果を得ることができる。
【００５６】
なお、第２の実施形態では、Ｐ／ｎ（ただしｎは整数）ずれるの例として、ｎ＝２を示したが、２以外でも良いことはもちろんである。
【００５７】
（第３の実施形態）
図８はこの発明の第３の実施形態に係る磁気ランダムアクセスメモリを示す平面図である。
【００５８】
図８に示すように、第３の実施形態が第２の実施形態と特に異なるところは、引き出し電極１３が、Ｙ方向に沿って互いにずれて配置されていることである。
【００５９】
第３の実施形態の一断面構造例としては、上記第２の実施形態の一断面構造例と同様な構造を用いることができる。
【００６０】
次に、第３の実施形態の一レイアウト例を説明する。
【００６１】
図９はこの発明の第３の実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイの一レイアウト例を示す平面図である。
【００６２】
図９に示すように、第３の実施形態の一レイアウト例は、第２の実施形態の一レイアウト例と、引き出し電極１３の配置がずれていることが相違し、他はほぼ同様である。
【００６３】
なお、図９中に、読み出しＲ／書き込みＷの組み合わせを示しておく。この組み合わせは、第２の実施形態に比較して、例えばビット線２evenが選択されたとき、組み合わせが１つシフトされるようになる。このずれに対処するためには、アドレス、例えばカラムアドレスの、例えば最下位ビットが“０”であるか“１”であるかを判別すれば良い。そして、例えば“１”のとき、組み合わせが１つシフトするように、アドレッシングを変更すれば、上記ずれに対処することが可能である。
【００６４】
次に、第３の実施形態の代表的な効果を説明する。
【００６５】
第３の実施形態では、第２の実施形態に比較して、引き出し電極１３の配置がずれる。このため、例えばＸ方向に隣接する引き出し電極１３間に、離隔距離が広くなる領域を設けることが可能となる。離隔距離が広くなる領域においては、製造工程中に、例えば導電性の異物が入り込んだとしても、Ｘ方向に隣接する引き出し電極１３どうしがショートする可能性が低くなる。
【００６６】
従って、第３の実施形態によれば、第２の実施形態から得られる効果に加え、Ｘ方向に隣接する引き出し電極１３どうしがショートする可能性を低くでき、例えば製造歩留まりを向上させることが可能となる、という効果を得ることができる。
【００６７】
〔磁気抵抗効果素子の例〕
〔第１の例〕
第１〜第３の実施形態にて説明した磁気抵抗効果素子１には、ＴＭＲ素子を使うことができる。以下ＴＭＲ素子の幾つかの例について説明する。
【００６８】
図１０Ａは、ＴＭＲ素子の第１の例を示す断面図である。
【００６９】
図１０Ａに示すように、下地層１５０上には、反強磁性層１５１、強磁性層１５２、トンネル障壁層１５３、強磁性層１５４及び保護層１５５が順次形成されている。
【００７０】
本例では、強磁性層１５２がスピンの向きが固定される磁化固着層として機能し、強磁性層１５４がスピンの向きが変化される磁気記録層として機能する。反強磁性層１５１は、強磁性層１５２のスピンの向きを固定する層である。磁化固着層として機能する強磁性層１５２のスピンの向きは、例えば反強磁性層１５１を用いて固定しても良い。
【００７１】
なお、下地層１５１は、例えば強磁性層や反強磁性層を形成し易くしたり、保護したりするための層であり、必要に応じて設けられる。保護層１５５は、例えば強磁性層や反強磁性層を保護するための層であり、下地層１５１と同様、必要に応じて設けられる。保護層１５５は、例えば反強磁性層１５１、強磁性層１５２、トンネル障壁層１５３、強磁性層１５４及び保護層１５５をパターニングする際のハードマスク層を利用して形成されても良い。
【００７２】
これら下地層１５１及び保護層１５５に関する事項は、以下に説明する第２〜第４の例においても同様である。
【００７３】
強磁性層１５２、１５４の材料例としては、下記の材料を挙げることができる。
【００７４】
Ｆｅ、Ｃｏ、Ｎｉ、またはそれらの合金
スピン分極率の大きいマグネタイト
ＣｒＯ2、ＲＸＭｎＯ3-y等の酸化物（Ｒ：希土類、Ｘ：Ｃａ、Ｂａ、Ｓｒ）
ＮｉＭｎＳｂ、ＰｔＭｎＳｂ等のホイスラー合金（Heusler alloy）
なお、上記強磁性体１５２、１５４の材料例において、例えば強磁性を失わない範囲内で、非磁性元素が含まれていても良い。
【００７５】
非磁性元素の例としては、下記の元素を挙げることができる。
【００７６】
Ａｇ、Ｃｕ、Ａｕ、Ａｌ、Ｍｇ、Ｓｉ、Ｂｉ、Ｔａ、Ｂ、Ｃ、Ｏ、Ｎ、Ｐｄ、Ｐｔ、Ｚｒ、Ｉｒ、Ｗ、Ｍｏ、Ｎｂ
強磁性層１５２、１５４の厚さの例は、強磁性層１５２、１５４が超常磁性（super-paramagnetic）にならない程度の厚さ以上にすることである。具体的な一例は、強磁性層１５２、１５４の厚さを０．４ｎｍ以上とする。また、強磁性層１５２、１５４の厚さの上限は特に無いが、例えばＴＭＲ素子の作製上１００ｎｍ以下が良い。
【００７７】
反強磁性層１５１の材料例としては、下記の材料を挙げることができる。
【００７８】
Ｆｅ-Ｍｎ、Ｐｔ-Ｍｎ、Ｐｔ-Ｃｒ-Ｍｎ、Ｎｉ-Ｍｎ、Ｉｒ-Ｍｎ、ＮｉＯ、Ｆｅ2Ｏ3
トンネル障壁層１５３の材料例としては、下記の材料を挙げることができる。
【００７９】
Ａｌ2Ｏ3、ＳｉＯ2、ＭｇＯ、ＡｌＮ、Ｂｉ2Ｏ3、ＭｇＦ2、ＣａＦ2、ＳｒＴｉＯ2、ＡｌＬａＯ3
なお、上記トンネル障壁層１５３の材料例において、例えば絶縁性を失わない範囲内で、酸素、窒素及びフッ素の少なくともいずれか一つをさらに含んでいても良く、例えば絶縁性を失わない範囲内で、酸素、窒素及びフッ素の少なくともいずれか一つが欠損していても良い。
【００８０】
トンネル障壁層１５３の厚さは、薄い方が良いが、特に制限はない。敢えて一例を示すならば、トンネル障壁層１５３の厚さを１０ｎｍ以下とする。これは、ＴＭＲ素子の作製上の観点からである。
【００８１】
〔第２の例〕
図１０Ｂは、ＴＭＲ素子の第２の例を示す断面図である。
【００８２】
第２の例に係るＴＭＲ素子は、ダブルジャンクション型と呼ばれているＴＭＲ素子である。
【００８３】
図４０Ｂに示すように、下地層１５０上には、反強磁性層１５１-1、強磁性層１５２-1、トンネル障壁層１５３-1、強磁性層１５４、トンネル障壁層１５３-2、強磁性層１５２-2、反強磁性層１５１-2、及び保護層１５５が順次形成されている。
【００８４】
本例では、強磁性層１５２-1、１５２-2が磁化固着層として機能し、強磁性層１５４が磁気記録層として機能する。反強磁性層１５１-1は、強磁性層１５２-1のスピンの向きを固定する層であり、反強磁性層１５１-2は、強磁性層１５２-2のスピンの向きを固定する層である。
【００８５】
本例のようなダブルジャンクション型のＴＭＲ素子は、例えば図４０Ａに示すＴＭＲ素子（シングルジャンクション型）に比較して、低抵抗時における抵抗値と高抵抗時における抵抗値との比、いわゆるＭＲ比（magneto-resistance ratio）をさらに大きくできる、という利点がある。
【００８６】
反強磁性層１５１-1、１５１-2、強磁性層１５２-1、１５２-2、１５４、及びトンネル障壁層１５３-1、１５３-2それぞれの材料例は、上記第１の例で説明した通りである。
【００８７】
また、強磁性層１５１-1、１５１-2、１５４それぞれの厚さの例は、上記第１の例で説明した通りである。
【００８８】
また、トンネル障壁層１５３-1、１５３-2の材料例、及び厚さの例は、上記第１の例で説明した通りである。
【００８９】
〔第３の例〕
図１０Ｃは、ＴＭＲ素子の第３の例を示す断面図である。
【００９０】
図１０Ｃに示すように、第３の例に係るＴＭＲ素子は、第１の例に係るＴＭＲ素子の強磁性層１５２、１５４を、強磁性層と非磁性層とのスタック構造としたものである。スタック構造の例としては、本例のように、強磁性層／非磁性層／強磁性層の三層膜を挙げることができる。本例では、強磁性層１５２が強磁性層１６１／非磁性層１６２／強磁性層１６３の三層膜とされ、強磁性層１５４が強磁性層１６４／非磁性層１６５／強磁性層１６６の三層膜とされている。
【００９１】
強磁性層１６１、１６３、１６４、１６６の材料例は、上記第１の例で説明した通りである。
【００９２】
非磁性層１６２、１６５の材料例は、下記の材料を挙げることができる。
【００９３】
Ｒｕ、Ｉｒ
強磁性層／非磁性層／強磁性層の三層膜の具体的な例を挙げるとするならば、下記の例を挙げることができる。
【００９４】
Ｃｏ／Ｒｕ／Ｃｏ、Ｃｏ／Ｉｒ／Ｃｏ
Ｃｏ-Ｆｅ／Ｒｕ／Ｃｏ-Ｆｅ、Ｃｏ-Ｆｅ／Ｉｒ／Ｃｏ-Ｆｅ
磁化固着層として機能する強磁性層１５２をスタック構造とした場合、例えば強磁性層１６１／非磁性層１６２／強磁性層１６３の三層膜とした場合、強磁性層１６１と強磁性層１６３との間に、非磁性層１６２を介して反強磁性結合を生じさせるのが良い。さらに上記三層膜に接して反強磁性層１５１を設ける。このような構造とすることで、磁化固着層として機能する強磁性層１５２、特に強磁性層１６３のスピンの向きをより固く固定できる、という利点を得ることができる。この利点により、強磁性層１５２、特に強磁性層１６３は、電流磁界の影響を受け難くなり、磁化固着層として機能する強磁性層１５２のスピンの向きが、不慮に反転することを抑制することができる。
【００９５】
また、磁気記録層として機能する強磁性層１５４をスタック構造とした場合、例えば強磁性層１６４／非磁性層１６５／強磁性層１６６の三層膜とした場合にも、強磁性層１６４と強磁性層１６６との間に、非磁性層１６５を介して反強磁性結合を生じさせておくのが良い。この場合、磁束が上記三層膜内で閉じるので、例えば磁極に起因したスイッチング磁界の増大を抑制することができる。この結果、例えばメモリセルの大きさ、あるいはＴＭＲ素子の大きさがサブミクロン以下になっても、例えば反磁界による電流磁界に起因した消費電力の増大を抑えることができる、という利点を得ることができる。
【００９６】
また、磁気記録層として機能する強磁性層１５４は、ソフト強磁性層と強磁性層とのスタック構造とすることも可能である。ここで述べるソフト強磁性層とは、例えば強磁性層に比較して、スピンの向きがより反転し易い層のことである。
【００９７】
強磁性層１５４を、ソフト強磁性層と強磁性層とのスタック構造とした場合、電流磁場配線、例えばビット線に近い方に、ソフト強磁性層が配置される。
【００９８】
このスタック構造には、非磁性層をさらに含ませることも可能である。例えば本例のように、強磁性層１６４／非磁性層１６５／強磁性層１６６の三層膜である場合、例えば強磁性層１６６を、ソフト強磁性層とすることもできる。
【００９９】
本例では、強磁性層１５２、１５４それぞれをスタック構造としているが、強磁性層１５２のみ、あるいは強磁性層１５４のみをスタック構造としても良い。
【０１００】
〔第４の例〕
図１０Ｄは、ＴＭＲ素子の第４の例を示す断面図である。
【０１０１】
図１０Ｄに示すように、第４の例に係るＴＭＲ素子は、第２の例に係るＴＭＲ素子の強磁性層１５２-1、１５４、１５２-2を、第３の例で述べたスタック構造とした例である。
【０１０２】
本例では、強磁性層１５２-1が強磁性層１６１-1／非磁性層１６２-1／強磁性層１６３-1の三層膜とされ、強磁性層１５４が強磁性層１６４／非磁性層１６５／強磁性層１６６の三層膜とされ、強磁性層１５２-2が強磁性層１６１-2／非磁性層１６２-2／強磁性層１６３-2の三層膜とされている。
【０１０３】
強磁性層１６１-1、１６１-2、１６３-1、１６３-2、１６４、１６６の材料例は、上記第１の例で説明した通りである。
【０１０４】
非磁性層１６２-1、１６２-2、１６５の材料例は、上記第３の例で説明した通りである。
【０１０５】
本例では、強磁性層１５２-1、１５４、１５２-2それぞれをスタック構造としているが、少なくともいずれか一層のみをスタック構造としても良い。
【０１０６】
以上、この発明を第１〜第３の実施形態により説明したが、この発明は、これら実施形態それぞれに限定されるものではなく、その実施にあたっては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【０１０７】
また、上記第１〜第３の実施形態はそれぞれ、単独で実施することが可能であるが、適宜組み合わせて実施することも、もちろん可能である。
【０１０８】
また、上記第１〜第３の実施形態には、種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【０１０９】
また、上記第１〜第３の実施形態では、この発明を磁気ランダムアクセスメモリに適用した例に基づき説明したが、上記磁気ランダムアクセスメモリを内蔵した半導体集積回路装置、例えばプロセッサ、システムＬＳＩ等もまた、この発明の範疇である。
【０１１０】
【発明の効果】
以上説明したように、この発明によれば、磁気抵抗素子とスイッチ素子とを含むメモリセルに比較してセル面積の縮小が可能であり、かつ磁気抵抗素子の耐圧劣化の加速を抑制することが可能な、磁気抵抗素子を含むメモリセルを具備した半導体集積回路装置を提供できる。
【図面の簡単な説明】
【図１】図１Ａはこの発明の第１の実施形態に係る磁気ランダムアクセスメモリを示す平面図、図１Ｂは図１Ａ中の１Ｂ−１Ｂ線に沿う断面図
【図２】図２はこの発明の第１の実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイの一レイアウト例を示す平面図
【図３】図３はこの発明の第１の実施形態に係る磁気ランダムアクセスメモリによる効果を示す図
【図４】図４はこの発明の第２の実施形態に係る磁気ランダムアクセスメモリを示す平面図
【図５】図５はこの発明の第２の実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイの一レイアウト例を示す平面図
【図６】図６はこの発明の第１の実施形態に係る磁気ランダムアクセスメモリにおけるクロストーク可能性の例を示す図
【図７】図７はこの発明の第２の実施形態に係る磁気ランダムアクセスメモリにおけるクロストーク可能性の例を示す図
【図８】図８はこの発明の第３の実施形態に係る磁気ランダムアクセスメモリを示す平面図
【図９】図９はこの発明の第３の実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイの一レイアウト例を示す平面図
【図１０】図１０Ａは磁気抵抗効果素子の第１例を示す断面図、図１０Ｂは磁気抵抗効果素子の第２例を示す断面図、図１０Ｃは磁気抵抗効果素子の第３例を示す断面図、図１０Ｃは磁気抵抗効果素子の第４例を示す断面図
【図１１】図１１はＴＭＲ素子を示す断面図
【図１２】図１２Ａ及び図１２ＢはＴＭＲ効果を示す図
【図１３】図１３はデータ書き込み動作原理を示す図
【図１４】図１４ＡはＴＭＲ曲線を示す図、図１４Ｂはアステロイド曲線を示す図
【図１５】図１５は磁気ランダムアクセスメモリの典型例を示す断面図
【図１６】図１６は磁気ランダムアクセスメモリの典型例を示す断面図
【図１７】図１７は磁気ランダムアクセスメモリの典型例を示す断面図
【符号の説明】
１…磁気抵抗素子
２…ビット線
３…読み出しワード線
４…書き込みワード線
５…読み出し／書き込み兼用ワード線
１３…引き出し電極
１４…ヴィア
【発明の属する技術分野】
この発明は半導体集積回路装置に係わり、特に磁気抵抗効果素子を含むメモリセルを具備した半導体集積回路装置に関する。
【０００２】
【従来の技術】
近時、新たな原理により情報を記憶するメモリが数多く提案されている。そのうちの一つに磁気抵抗効果、特にRoy Scheuerlein et. Al. によって提案されたトンネル型磁気抵抗（Tunneling Magneto-Resistive：以下、ＴＭＲという）効果を利用した磁気ランダムメモリが知られている。
【０００３】
（参考文献）
ISSCC2000 Technical Digest p.128 「A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell」
磁気ランダムアクセスメモリは、ＴＭＲ素子により“１”、“０”−情報を記憶する。図１１に示すように、ＴＭＲ素子は、絶縁層（トンネル障壁層）を２つの磁性層（強磁性層）により挟んだ構造を有する。ＴＭＲ素子に記憶される情報は、２つの磁性層のスピンの向きが平行か又は反平行かによって判断される。
【０００４】
ここで、図１２Ａ、図１２Ｂに示すように、平行とは、２つの磁性層のスピンの向きが同じであることを意味し、半平行とは、２つの磁性層のスピンの向きが逆平行であることを意味する（矢印の向きがスピンの向きを示している。）。
【０００５】
なお、通常、２つの磁性層の一方側には反強磁性層が配置される。反強磁性層は、一方側の磁性層のスピンの向きを固定し、他方側のスピンの向きのみを変えることにより情報を容易に書きかえるための部材である。
【０００６】
図１２Ａに示すように、２つの磁性層のスピンの向きが平行となった場合、これら２つの磁性層に挟まれた絶縁層（トンネル障壁層）のトンネル抵抗は、最も低くなる。この状態が、例えば“１”状態である。
【０００７】
また、図１２Ｂに示すように、２つの磁性層のスピンの向きが反平行になった場合、これら２つの磁性層に挟まれた絶縁層（トンネル障壁層）のトンネル抵抗は、最も高くなる。この状態が、例えば“０”状態である。
【０００８】
次に、図１３を参照しつつ、ＴＭＲ素子に対する書き込み動作原理について簡単に説明する。
【０００９】
ＴＭＲ素子は、互いに交差する書き込みワード線ＷＷＬとデータ選択線（ビット線）ＢＬとの交点に配置される。そして、書き込みは、書き込みワード線ＷＷＬ及びデータ選択線ＢＬそれぞれに電流を流し、両配線に流れる電流により作られる磁界を用いて、ＴＭＲ素子のスピンの向きを平行又は反平行にすることにより達成される。
【００１０】
書き込み時、例えばデータ選択線ＢＬには、一方向に向かう電流のみを流し、書き込みワード線ＷＷＬには、書き込みデータに応じて、一方向又は他方向に向かう電流を流す。書き込みワード線ＷＷＬに一方向に向かう電流を流すとき、ＴＭＲ素子のスピンの向きは、平行（“１”状態）となる。一方、書き込みワード線ＷＷＬに他方向に向かう電流を流すとき、ＴＭＲ素子のスピンの向きは、反平行（“０”状態）となる。
【００１１】
ＴＭＲ素子のスピンの向きが変わるしくみは、次の通りである。
【００１２】
図１４ＡのＴＭＲ曲線に示すように、ＴＭＲ素子の長辺（Easy-Axis）方向に磁界Hxをかけると、ＴＭＲ素子の抵抗値は、例えば１７％程度変化する。この変化率、即ち、変化の前後の抵抗の比は、ＭＲ比と呼ばれる。
【００１３】
なお、ＭＲ比は、磁性層の性質により変化する。現在では、ＭＲ比が５０％程度のＴＭＲ素子も得られている。
【００１４】
ＴＭＲ素子には、Easy-Axis方向の磁界HxとHard-Axis方向の磁界Hyとの合成磁界がかかる。図１４Ａの実線及び点線に示すように、Hard-Axis方向の磁界Hyの大きさによって、ＴＭＲ素子の抵抗値をかえるために必要なEasy-Axis方向の磁界Hxの大きさも変化する。この現象を利用することにより、アレイ状に配置されるメモリセルのうち、選択された書き込みワード線ＷＷＬ及び選択されたデータ選択線ＢＬとの交点に存在するＴＭＲ素子のみにデータを書き込むことができる。
【００１５】
この様子をさらに図１４Ｂのアステロイド曲線を用いて説明する。
【００１６】
ＴＭＲ素子のアステロイド曲線は、例えば図１４Ｂの実線で示すようになる。即ち、Easy-Axis方向の磁界HxとHard-Axis方向の磁界Hyとの合成磁界の大きさがアステロイド曲線（実線）の外側（例えば黒丸の位置）にあれば、磁性層のスピンの向きを反転させることができる。
【００１７】
逆に、Easy-Axis方向の磁界HxとHard-Axis方向の磁界Hyとの合成磁界の大きさがアステロイド曲線（実線）の内側（例えば白丸の位置）にある場合には、磁性層のスピンの向きを反転させることはできない。
【００１８】
従って、Easy-Axis方向の磁界HxとHard-Axis方向の磁界Hyとの合成磁界の大きさを変え、合成磁界の大きさのHx−Hy平面内における位置を変えることにより、ＴＭＲ素子に対するデータの書き込みを制御できる。
【００１９】
なお、読み出しは、選択されたＴＭＲ素子に電流を流し、そのＴＭＲ素子の抵抗値を検出することにより行うことができる。
【００２０】
例えばＴＭＲ素子に直列にスイッチ素子を接続し、選択された読み出しワード線に接続されるスイッチ素子のみをオン状態として電流経路を作る。その結果、選択されたＴＭＲ素子のみに電流が流れるため、そのＴＭＲ素子のデータを読み出すことができる。図１５はスイッチ素子としてＭＯＳＦＥＴを適用した場合の断面図で、図１６はスイッチ素子としてダイオードを適用した場合の断面図である。
【００２１】
しかし、図１５、図１６に示すメモリセルでは、各セルに一つスイッチ素子が存在するため、セル面積が大きくなる。
【００２２】
そこで、セル面積を縮小するために、スイッチ素子のないセルがインフィニオン社（Infineon Technologies AG.）から提案されている。そのアイデアから実際的なデザインルールでメモリセルアレイを構成すると、例えば図１７に示すような断面構造が考えられる。
【００２３】
【発明が解決しようとする課題】
しかし、図１７に示す構造では、ＴＭＲ素子に、データ選択線ＢＬ及び読み出し・書き込みワード線ＲＷＷＬがそれぞれ直接に接続されており、書き込み時に選択されたＴＭＲ素子には高電圧が印加される。このため、ＴＭＲ素子の耐圧劣化が加速され易い。
【００２４】
この発明は、上記の事情に鑑み為されたもので、その目的は、磁気抵抗素子とスイッチ素子とを含むメモリセルに比較してセル面積の縮小が可能であり、かつ磁気抵抗素子の耐圧劣化の加速を抑制することが可能な、磁気抵抗素子を含むメモリセルを具備した半導体集積回路装置を提供することにある。
【００２５】
【課題を解決するための手段】
この発明の第１の態様に係る半導体集積回路装置は、隣接し、並行して配置された第１、第２ビット線と、前記第１、第２ビット線と直交方向に配置され、隣接し、並行した第１、第２ワード線と、前記第１ワード線と前記第２ビット線の交差部に配置され、前記第２ビット線に一端が電気的に接続された第１磁気抵抗素子と、前記第２ワード線と前記第１ビット線の交差部に配置され、前記第１ビット線に一端が電気的に接続された第２磁気抵抗素子と、前記第１磁気抵抗素子の他端と前記第２ワード線とを電気的に接続する第１配線と、前記第２磁気抵抗素子の他端と前記第１ワード線とを電気的に接続する第２配線とを具備し、前記第１ワード線は、前記第２磁気抵抗素子からデータを読み出す時、読み出しワード線として機能し、前記第１磁気抵抗素子にデータを書き込む時、書き込みワード線として機能し、前記第２ワード線は、前記第１磁気抵抗素子からデータを読み出す時、読み出しワード線として機能し、前記第２磁気抵抗素子にデータを書き込む時、書き込みワード線として機能することを特徴とする。
この発明の第２の態様に係る半導体集積回路装置は、隣接し、並行して配置された第１、第２ビット線と、前記第１、第２ビット線と直交方向に配置され、隣接し、並行した第１、第２、第３ワード線と、前記第２ワード線と前記第１ビット線の交差部に配置され、前記第１ビット線に一端が電気的に接続された第１磁気抵抗素子と、前記第３ワード線と前記第２ビット線の交差部に配置され、前記第２ビット線に一端が電気的に接続された第２磁気抵抗素子と、前記第１磁気抵抗素子の他端と前記第１ワード線とを電気的に接続する第１配線と、前記第２磁気抵抗素子の他端と前記第２ワード線とを電気的に接続する第２配線とを具備し、前記第１ワード線は、前記第１磁気抵抗素子からデータを読み出す時、読み出しワード線として機能し、前記第２ワード線は、前記第２磁気抵抗素子からデータを読み出すとき、読み出しワード線として機能し、前記第１磁気抵抗素子にデータを書き込むとき、書き込みワード線として機能し、前記第３ワード線は、前記第２磁気抵抗素子にデータを書き込むとき、書き込みワード線として機能することを特徴とする。
【００２８】
【発明の実施の形態】
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２９】
（第１の実施形態）
図１Ａはこの発明の第１の実施形態に係る磁気ランダムアクセスメモリを示す平面図、図１Ｂは図１Ａ中の１Ｂ−１Ｂ線に沿う断面図である。
【００３０】
図１に示すように、第１の実施形態は、磁気抵抗素子１、磁気抵抗素子１の一端に電気的に接続されるビット線２と、磁気抵抗素子１の他端に電気的に接続される読み出しワード線３と、磁気抵抗素子１から絶縁され、この磁気抵抗素子１にデータを書き込む時、この磁気抵抗素子１に磁界を与える書き込みワード線４とを具備する。
【００３１】
次に、第１の実施形態の一断面構造例を説明する。
【００３２】
半導体基板、例えばシリコン基板１０上には、素子分離領域１１が形成されている。素子分離領域１１上には層間絶縁膜１２が形成されている。読み出しワード線３及び書き込みワード線４は、層間絶縁膜１２中に、互いに並行に配置され、例えば互いに同じ層にある。読み出しワード線３の上方及び書き込みワード線４の上方には、引き出し電極１３が配置されている。引き出し電極１３は、読み出しワード線３を、磁気抵抗素子１の他端に電気的に接続する配線である。本例では、引き出し電極１３は、読み出しワード線３にヴィア１４を介して接続されておる。また、磁気抵抗素子１は、引き出し電極１３上に形成されている。書き込みワード線４は、磁気抵抗素子１の下方に形成される。磁気抵抗素子１の一例は、ＴＭＲ素子である。
【００３３】
次に、第１の実施形態の一レイアウト例を説明する。
【００３４】
図２はこの発明の第１の実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイの一レイアウト例を示す平面図である。
【００３５】
図２に示すように、一セルレイアウト例では、読み出しワード線３と書き込みワード線４とが交互に配置される。そして、磁気抵抗素子１は、書き込みワード線４の上方に一列に並ぶ。また、ヴィア１４は、読み出しワード線３の上方に一列に並ぶ。
【００３６】
次に、第１の実施形態の代表的な効果を説明する。
【００３７】
図３はこの発明の第１の実施形態に係る磁気ランダムアクセスメモリによる効果を示す図である。
【００３８】
図３に示すように、第１の実施形態では、スイッチ素子としてＭＯＳＦＥＴを備えたメモリセルに比較して、スイッチ素子がないために、セル面積を縮小することが可能である。
【００３９】
また、第１の実施形態では、データ読み出し時に使用する読み出しワード線３と、データ書き込み時に使用する書き込みワード線４とを分けている。このため、従来のクロスポイント型のメモリセルに比較して、データ書き込み時に、選択された磁気抵抗素子１に高電圧が印加され難くなる。このため、ＴＭＲ素子の耐圧劣化の進行を抑制することが可能である。
【００４０】
従って、第１の実施形態によれば、磁気抵抗素子とスイッチ素子とを含むメモリセルに比較してセル面積の縮小が可能であり、かつ磁気抵抗素子の耐圧劣化の加速を抑制することが可能な、磁気抵抗素子を含むメモリセルを具備した半導体集積回路装置を得ることができる。
【００４１】
（第２の実施形態）
図４はこの発明の第２の実施形態に係る磁気ランダムアクセスメモリを示す平面図である。
【００４２】
図４に示すように、第２の実施形態が第１の実施形態と特に異なるところは、ヴィア１４と磁気抵抗素子１との位置が、ビット線２（２odd、２even）一つおきにフリップしていることである。これに伴い、ワード線は、読み出し／書き込み兼用ワード線５（５odd、５even）に変更される。
【００４３】
読み出し／書き込み兼用ワード線５oddは、ビット線２oddが読み出し選択されたとき、読み出しワード線として機能する。また、ビット線２evenが書き込み選択されたとき、書き込みワード線として機能する。
【００４４】
また、読み出し／書き込み兼用ワード線５evenは、ビット線２evenが読み出し選択されたとき、読み出しワード線として機能する。また、ビット線２oddが書き込み選択されたとき、書き込みワード線として機能する。
【００４５】
第２の実施形態の一断面構造例としては、上記第１の実施形態の一断面構造例と同様な構造を用いることができる。
【００４６】
次に、第２の実施形態の一レイアウト例を説明する。
【００４７】
図５はこの発明の第２の実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイの一レイアウト例を示す平面図である。
【００４８】
図５に示すように、一セルレイアウト例では、読み出し／書き込み兼用ワード線５oddと５evenとが交互に配置される。ビット線２odd、２evenは、読み出し／書き込み兼用ワード線５odd、５evenに交差、例えば直行する方向に交互に配置される。磁気抵抗素子１は、読み出し／書き込み兼用ワード線５odd、５even上に市松状に並ぶ。また、ヴィア１４は、読み出し／書き込み兼用ワード線５odd、５evenの上方に市松状に並ぶ。
【００４９】
なお、図５中に、読み出しＲ／書き込みＷの組み合わせを示しておく。
【００５０】
次に、第２の実施形態の代表的な効果を説明する。
【００５１】
図６はこの発明の第１の実施形態に係る磁気ランダムアクセスメモリにおけるクロストーク可能性の例を示す図、図７はこの発明の第２の実施形態に係る磁気ランダムアクセスメモリにおけるクロストーク可能性の例を示す図である。
【００５２】
図６に示すように、第１の実施形態では、磁気抵抗素子１のＹ方向に沿った配置ピッチＰが、隣接したビット線に対してずれない。この場合、Ｘ方向に隣接した磁気抵抗素子１間の距離はＤ１である。
【００５３】
これに対し、図７に示すように、第２の実施形態では、磁気抵抗素子１のＹ方向に沿った配置ピッチＰが、互いにＰ／ｎ（ただしｎは整数）ずれる。本例では、ｎは２であり、例えば互いにＰ／２ずれる。この場合、Ｘ方向に隣接した磁気抵抗素子１間の距離はＤ２であり、距離Ｄ１よりも大きくなる。
【００５４】
これによる代表的な効果としては、距離Ｄ２を大きくできることにより、データ書き込み時に、クロストークの影響を受け難くなることである。
【００５５】
従って、第２の実施形態によれば、第１の実施形態から得られる効果に加え、データ書き込み時に、クロストークの影響を受け難くなる、という効果を得ることができる。
【００５６】
なお、第２の実施形態では、Ｐ／ｎ（ただしｎは整数）ずれるの例として、ｎ＝２を示したが、２以外でも良いことはもちろんである。
【００５７】
（第３の実施形態）
図８はこの発明の第３の実施形態に係る磁気ランダムアクセスメモリを示す平面図である。
【００５８】
図８に示すように、第３の実施形態が第２の実施形態と特に異なるところは、引き出し電極１３が、Ｙ方向に沿って互いにずれて配置されていることである。
【００５９】
第３の実施形態の一断面構造例としては、上記第２の実施形態の一断面構造例と同様な構造を用いることができる。
【００６０】
次に、第３の実施形態の一レイアウト例を説明する。
【００６１】
図９はこの発明の第３の実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイの一レイアウト例を示す平面図である。
【００６２】
図９に示すように、第３の実施形態の一レイアウト例は、第２の実施形態の一レイアウト例と、引き出し電極１３の配置がずれていることが相違し、他はほぼ同様である。
【００６３】
なお、図９中に、読み出しＲ／書き込みＷの組み合わせを示しておく。この組み合わせは、第２の実施形態に比較して、例えばビット線２evenが選択されたとき、組み合わせが１つシフトされるようになる。このずれに対処するためには、アドレス、例えばカラムアドレスの、例えば最下位ビットが“０”であるか“１”であるかを判別すれば良い。そして、例えば“１”のとき、組み合わせが１つシフトするように、アドレッシングを変更すれば、上記ずれに対処することが可能である。
【００６４】
次に、第３の実施形態の代表的な効果を説明する。
【００６５】
第３の実施形態では、第２の実施形態に比較して、引き出し電極１３の配置がずれる。このため、例えばＸ方向に隣接する引き出し電極１３間に、離隔距離が広くなる領域を設けることが可能となる。離隔距離が広くなる領域においては、製造工程中に、例えば導電性の異物が入り込んだとしても、Ｘ方向に隣接する引き出し電極１３どうしがショートする可能性が低くなる。
【００６６】
従って、第３の実施形態によれば、第２の実施形態から得られる効果に加え、Ｘ方向に隣接する引き出し電極１３どうしがショートする可能性を低くでき、例えば製造歩留まりを向上させることが可能となる、という効果を得ることができる。
【００６７】
〔磁気抵抗効果素子の例〕
〔第１の例〕
第１〜第３の実施形態にて説明した磁気抵抗効果素子１には、ＴＭＲ素子を使うことができる。以下ＴＭＲ素子の幾つかの例について説明する。
【００６８】
図１０Ａは、ＴＭＲ素子の第１の例を示す断面図である。
【００６９】
図１０Ａに示すように、下地層１５０上には、反強磁性層１５１、強磁性層１５２、トンネル障壁層１５３、強磁性層１５４及び保護層１５５が順次形成されている。
【００７０】
本例では、強磁性層１５２がスピンの向きが固定される磁化固着層として機能し、強磁性層１５４がスピンの向きが変化される磁気記録層として機能する。反強磁性層１５１は、強磁性層１５２のスピンの向きを固定する層である。磁化固着層として機能する強磁性層１５２のスピンの向きは、例えば反強磁性層１５１を用いて固定しても良い。
【００７１】
なお、下地層１５１は、例えば強磁性層や反強磁性層を形成し易くしたり、保護したりするための層であり、必要に応じて設けられる。保護層１５５は、例えば強磁性層や反強磁性層を保護するための層であり、下地層１５１と同様、必要に応じて設けられる。保護層１５５は、例えば反強磁性層１５１、強磁性層１５２、トンネル障壁層１５３、強磁性層１５４及び保護層１５５をパターニングする際のハードマスク層を利用して形成されても良い。
【００７２】
これら下地層１５１及び保護層１５５に関する事項は、以下に説明する第２〜第４の例においても同様である。
【００７３】
強磁性層１５２、１５４の材料例としては、下記の材料を挙げることができる。
【００７４】
Ｆｅ、Ｃｏ、Ｎｉ、またはそれらの合金
スピン分極率の大きいマグネタイト
ＣｒＯ2、ＲＸＭｎＯ3-y等の酸化物（Ｒ：希土類、Ｘ：Ｃａ、Ｂａ、Ｓｒ）
ＮｉＭｎＳｂ、ＰｔＭｎＳｂ等のホイスラー合金（Heusler alloy）
なお、上記強磁性体１５２、１５４の材料例において、例えば強磁性を失わない範囲内で、非磁性元素が含まれていても良い。
【００７５】
非磁性元素の例としては、下記の元素を挙げることができる。
【００７６】
Ａｇ、Ｃｕ、Ａｕ、Ａｌ、Ｍｇ、Ｓｉ、Ｂｉ、Ｔａ、Ｂ、Ｃ、Ｏ、Ｎ、Ｐｄ、Ｐｔ、Ｚｒ、Ｉｒ、Ｗ、Ｍｏ、Ｎｂ
強磁性層１５２、１５４の厚さの例は、強磁性層１５２、１５４が超常磁性（super-paramagnetic）にならない程度の厚さ以上にすることである。具体的な一例は、強磁性層１５２、１５４の厚さを０．４ｎｍ以上とする。また、強磁性層１５２、１５４の厚さの上限は特に無いが、例えばＴＭＲ素子の作製上１００ｎｍ以下が良い。
【００７７】
反強磁性層１５１の材料例としては、下記の材料を挙げることができる。
【００７８】
Ｆｅ-Ｍｎ、Ｐｔ-Ｍｎ、Ｐｔ-Ｃｒ-Ｍｎ、Ｎｉ-Ｍｎ、Ｉｒ-Ｍｎ、ＮｉＯ、Ｆｅ2Ｏ3
トンネル障壁層１５３の材料例としては、下記の材料を挙げることができる。
【００７９】
Ａｌ2Ｏ3、ＳｉＯ2、ＭｇＯ、ＡｌＮ、Ｂｉ2Ｏ3、ＭｇＦ2、ＣａＦ2、ＳｒＴｉＯ2、ＡｌＬａＯ3
なお、上記トンネル障壁層１５３の材料例において、例えば絶縁性を失わない範囲内で、酸素、窒素及びフッ素の少なくともいずれか一つをさらに含んでいても良く、例えば絶縁性を失わない範囲内で、酸素、窒素及びフッ素の少なくともいずれか一つが欠損していても良い。
【００８０】
トンネル障壁層１５３の厚さは、薄い方が良いが、特に制限はない。敢えて一例を示すならば、トンネル障壁層１５３の厚さを１０ｎｍ以下とする。これは、ＴＭＲ素子の作製上の観点からである。
【００８１】
〔第２の例〕
図１０Ｂは、ＴＭＲ素子の第２の例を示す断面図である。
【００８２】
第２の例に係るＴＭＲ素子は、ダブルジャンクション型と呼ばれているＴＭＲ素子である。
【００８３】
図４０Ｂに示すように、下地層１５０上には、反強磁性層１５１-1、強磁性層１５２-1、トンネル障壁層１５３-1、強磁性層１５４、トンネル障壁層１５３-2、強磁性層１５２-2、反強磁性層１５１-2、及び保護層１５５が順次形成されている。
【００８４】
本例では、強磁性層１５２-1、１５２-2が磁化固着層として機能し、強磁性層１５４が磁気記録層として機能する。反強磁性層１５１-1は、強磁性層１５２-1のスピンの向きを固定する層であり、反強磁性層１５１-2は、強磁性層１５２-2のスピンの向きを固定する層である。
【００８５】
本例のようなダブルジャンクション型のＴＭＲ素子は、例えば図４０Ａに示すＴＭＲ素子（シングルジャンクション型）に比較して、低抵抗時における抵抗値と高抵抗時における抵抗値との比、いわゆるＭＲ比（magneto-resistance ratio）をさらに大きくできる、という利点がある。
【００８６】
反強磁性層１５１-1、１５１-2、強磁性層１５２-1、１５２-2、１５４、及びトンネル障壁層１５３-1、１５３-2それぞれの材料例は、上記第１の例で説明した通りである。
【００８７】
また、強磁性層１５１-1、１５１-2、１５４それぞれの厚さの例は、上記第１の例で説明した通りである。
【００８８】
また、トンネル障壁層１５３-1、１５３-2の材料例、及び厚さの例は、上記第１の例で説明した通りである。
【００８９】
〔第３の例〕
図１０Ｃは、ＴＭＲ素子の第３の例を示す断面図である。
【００９０】
図１０Ｃに示すように、第３の例に係るＴＭＲ素子は、第１の例に係るＴＭＲ素子の強磁性層１５２、１５４を、強磁性層と非磁性層とのスタック構造としたものである。スタック構造の例としては、本例のように、強磁性層／非磁性層／強磁性層の三層膜を挙げることができる。本例では、強磁性層１５２が強磁性層１６１／非磁性層１６２／強磁性層１６３の三層膜とされ、強磁性層１５４が強磁性層１６４／非磁性層１６５／強磁性層１６６の三層膜とされている。
【００９１】
強磁性層１６１、１６３、１６４、１６６の材料例は、上記第１の例で説明した通りである。
【００９２】
非磁性層１６２、１６５の材料例は、下記の材料を挙げることができる。
【００９３】
Ｒｕ、Ｉｒ
強磁性層／非磁性層／強磁性層の三層膜の具体的な例を挙げるとするならば、下記の例を挙げることができる。
【００９４】
Ｃｏ／Ｒｕ／Ｃｏ、Ｃｏ／Ｉｒ／Ｃｏ
Ｃｏ-Ｆｅ／Ｒｕ／Ｃｏ-Ｆｅ、Ｃｏ-Ｆｅ／Ｉｒ／Ｃｏ-Ｆｅ
磁化固着層として機能する強磁性層１５２をスタック構造とした場合、例えば強磁性層１６１／非磁性層１６２／強磁性層１６３の三層膜とした場合、強磁性層１６１と強磁性層１６３との間に、非磁性層１６２を介して反強磁性結合を生じさせるのが良い。さらに上記三層膜に接して反強磁性層１５１を設ける。このような構造とすることで、磁化固着層として機能する強磁性層１５２、特に強磁性層１６３のスピンの向きをより固く固定できる、という利点を得ることができる。この利点により、強磁性層１５２、特に強磁性層１６３は、電流磁界の影響を受け難くなり、磁化固着層として機能する強磁性層１５２のスピンの向きが、不慮に反転することを抑制することができる。
【００９５】
また、磁気記録層として機能する強磁性層１５４をスタック構造とした場合、例えば強磁性層１６４／非磁性層１６５／強磁性層１６６の三層膜とした場合にも、強磁性層１６４と強磁性層１６６との間に、非磁性層１６５を介して反強磁性結合を生じさせておくのが良い。この場合、磁束が上記三層膜内で閉じるので、例えば磁極に起因したスイッチング磁界の増大を抑制することができる。この結果、例えばメモリセルの大きさ、あるいはＴＭＲ素子の大きさがサブミクロン以下になっても、例えば反磁界による電流磁界に起因した消費電力の増大を抑えることができる、という利点を得ることができる。
【００９６】
また、磁気記録層として機能する強磁性層１５４は、ソフト強磁性層と強磁性層とのスタック構造とすることも可能である。ここで述べるソフト強磁性層とは、例えば強磁性層に比較して、スピンの向きがより反転し易い層のことである。
【００９７】
強磁性層１５４を、ソフト強磁性層と強磁性層とのスタック構造とした場合、電流磁場配線、例えばビット線に近い方に、ソフト強磁性層が配置される。
【００９８】
このスタック構造には、非磁性層をさらに含ませることも可能である。例えば本例のように、強磁性層１６４／非磁性層１６５／強磁性層１６６の三層膜である場合、例えば強磁性層１６６を、ソフト強磁性層とすることもできる。
【００９９】
本例では、強磁性層１５２、１５４それぞれをスタック構造としているが、強磁性層１５２のみ、あるいは強磁性層１５４のみをスタック構造としても良い。
【０１００】
〔第４の例〕
図１０Ｄは、ＴＭＲ素子の第４の例を示す断面図である。
【０１０１】
図１０Ｄに示すように、第４の例に係るＴＭＲ素子は、第２の例に係るＴＭＲ素子の強磁性層１５２-1、１５４、１５２-2を、第３の例で述べたスタック構造とした例である。
【０１０２】
本例では、強磁性層１５２-1が強磁性層１６１-1／非磁性層１６２-1／強磁性層１６３-1の三層膜とされ、強磁性層１５４が強磁性層１６４／非磁性層１６５／強磁性層１６６の三層膜とされ、強磁性層１５２-2が強磁性層１６１-2／非磁性層１６２-2／強磁性層１６３-2の三層膜とされている。
【０１０３】
強磁性層１６１-1、１６１-2、１６３-1、１６３-2、１６４、１６６の材料例は、上記第１の例で説明した通りである。
【０１０４】
非磁性層１６２-1、１６２-2、１６５の材料例は、上記第３の例で説明した通りである。
【０１０５】
本例では、強磁性層１５２-1、１５４、１５２-2それぞれをスタック構造としているが、少なくともいずれか一層のみをスタック構造としても良い。
【０１０６】
以上、この発明を第１〜第３の実施形態により説明したが、この発明は、これら実施形態それぞれに限定されるものではなく、その実施にあたっては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【０１０７】
また、上記第１〜第３の実施形態はそれぞれ、単独で実施することが可能であるが、適宜組み合わせて実施することも、もちろん可能である。
【０１０８】
また、上記第１〜第３の実施形態には、種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【０１０９】
また、上記第１〜第３の実施形態では、この発明を磁気ランダムアクセスメモリに適用した例に基づき説明したが、上記磁気ランダムアクセスメモリを内蔵した半導体集積回路装置、例えばプロセッサ、システムＬＳＩ等もまた、この発明の範疇である。
【０１１０】
【発明の効果】
以上説明したように、この発明によれば、磁気抵抗素子とスイッチ素子とを含むメモリセルに比較してセル面積の縮小が可能であり、かつ磁気抵抗素子の耐圧劣化の加速を抑制することが可能な、磁気抵抗素子を含むメモリセルを具備した半導体集積回路装置を提供できる。
【図面の簡単な説明】
【図１】図１Ａはこの発明の第１の実施形態に係る磁気ランダムアクセスメモリを示す平面図、図１Ｂは図１Ａ中の１Ｂ−１Ｂ線に沿う断面図
【図２】図２はこの発明の第１の実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイの一レイアウト例を示す平面図
【図３】図３はこの発明の第１の実施形態に係る磁気ランダムアクセスメモリによる効果を示す図
【図４】図４はこの発明の第２の実施形態に係る磁気ランダムアクセスメモリを示す平面図
【図５】図５はこの発明の第２の実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイの一レイアウト例を示す平面図
【図６】図６はこの発明の第１の実施形態に係る磁気ランダムアクセスメモリにおけるクロストーク可能性の例を示す図
【図７】図７はこの発明の第２の実施形態に係る磁気ランダムアクセスメモリにおけるクロストーク可能性の例を示す図
【図８】図８はこの発明の第３の実施形態に係る磁気ランダムアクセスメモリを示す平面図
【図９】図９はこの発明の第３の実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイの一レイアウト例を示す平面図
【図１０】図１０Ａは磁気抵抗効果素子の第１例を示す断面図、図１０Ｂは磁気抵抗効果素子の第２例を示す断面図、図１０Ｃは磁気抵抗効果素子の第３例を示す断面図、図１０Ｃは磁気抵抗効果素子の第４例を示す断面図
【図１１】図１１はＴＭＲ素子を示す断面図
【図１２】図１２Ａ及び図１２ＢはＴＭＲ効果を示す図
【図１３】図１３はデータ書き込み動作原理を示す図
【図１４】図１４ＡはＴＭＲ曲線を示す図、図１４Ｂはアステロイド曲線を示す図
【図１５】図１５は磁気ランダムアクセスメモリの典型例を示す断面図
【図１６】図１６は磁気ランダムアクセスメモリの典型例を示す断面図
【図１７】図１７は磁気ランダムアクセスメモリの典型例を示す断面図
【符号の説明】
１…磁気抵抗素子
２…ビット線
３…読み出しワード線
４…書き込みワード線
５…読み出し／書き込み兼用ワード線
１３…引き出し電極
１４…ヴィア
Claims (6)
- 隣接し、並行して配置された第１、第２ビット線と、
前記第１、第２ビット線と直交方向に配置され、隣接し、並行した第１、第２ワード線と、
前記第１ワード線と前記第２ビット線の交差部に配置され、前記第２ビット線に一端が電気的に接続された第１磁気抵抗素子と、
前記第２ワード線と前記第１ビット線の交差部に配置され、前記第１ビット線に一端が電気的に接続された第２磁気抵抗素子と、
前記第１磁気抵抗素子の他端と前記第２ワード線とを電気的に接続する第１配線と、
前記第２磁気抵抗素子の他端と前記第１ワード線とを電気的に接続する第２配線とを具備し、
前記第１ワード線は、前記第２磁気抵抗素子からデータを読み出す時、読み出しワード線として機能し、前記第１磁気抵抗素子にデータを書き込む時、書き込みワード線として機能し、
前記第２ワード線は、前記第１磁気抵抗素子からデータを読み出す時、読み出しワード線として機能し、前記第２磁気抵抗素子にデータを書き込む時、書き込みワード線として機能することを特徴とする半導体集積回路装置。 - 前記第１、第２ワード線はそれぞれ同じ層にあり、前記第１、第２配線はそれぞれ同じ層にあることを特徴とする請求項１に記載の半導体集積回路装置。
- 隣接し、並行して配置された第１、第２ビット線と、
前記第１、第２ビット線と直交方向に配置され、隣接し、並行した第１、第２、第３ワード線と、
前記第２ワード線と前記第１ビット線の交差部に配置され、前記第１ビット線に一端が電気的に接続された第１磁気抵抗素子と、
前記第３ワード線と前記第２ビット線の交差部に配置され、前記第２ビット線に一端が電気的に接続された第２磁気抵抗素子と、
前記第１磁気抵抗素子の他端と前記第１ワード線とを電気的に接続する第１配線と、
前記第２磁気抵抗素子の他端と前記第２ワード線とを電気的に接続する第２配線とを具備し、
前記第１ワード線は、前記第１磁気抵抗素子からデータを読み出す時、読み出しワード線として機能し、
前記第２ワード線は、前記第２磁気抵抗素子からデータを読み出すとき、読み出しワード線として機能し、前記第１磁気抵抗素子にデータを書き込むとき、書き込みワード線として機能し、
前記第３ワード線は、前記第２磁気抵抗素子にデータを書き込むとき、書き込みワード線として機能することを特徴とする半導体集積回路装置。 - 前記第１、第２、第３ワード線はそれぞれ同じ層にあり、前記第１、第２配線はそれぞれ同じ層にあることを特徴とする請求項３に記載の半導体集積回路装置。
- 前記第１及び第２磁気抵抗素子はトンネル型磁気抵抗素子であることを特徴とする請求項１又は３に記載の半導体集積回路装置。
- 前記トンネル型磁気抵抗素子はダブルジャンクション素子であることを特徴とする請求項５に記載の半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002235071A JP4322481B2 (ja) | 2002-08-12 | 2002-08-12 | 半導体集積回路装置 |
| US10/638,353 US7092282B2 (en) | 2002-08-12 | 2003-08-12 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002235071A JP4322481B2 (ja) | 2002-08-12 | 2002-08-12 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004079633A JP2004079633A (ja) | 2004-03-11 |
| JP4322481B2 true JP4322481B2 (ja) | 2009-09-02 |
Family
ID=32019690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002235071A Expired - Fee Related JP4322481B2 (ja) | 2002-08-12 | 2002-08-12 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7092282B2 (ja) |
| JP (1) | JP4322481B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10410720B2 (en) | 2017-03-23 | 2019-09-10 | Toshiba Memory Corporation | Multi-layer resistive memory device with variable resistance elements |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4747507B2 (ja) * | 2004-04-16 | 2011-08-17 | ソニー株式会社 | 磁気メモリ及びその記録方法 |
| JP4415745B2 (ja) * | 2004-04-22 | 2010-02-17 | ソニー株式会社 | 固体メモリ装置 |
| WO2006112119A1 (ja) * | 2005-04-01 | 2006-10-26 | Japan Science And Technology Agency | 強磁性二重トンネル接合素子及び磁気デバイス |
| JP2007201081A (ja) * | 2006-01-25 | 2007-08-09 | Elpida Memory Inc | 半導体記憶装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5946228A (en) * | 1998-02-10 | 1999-08-31 | International Business Machines Corporation | Limiting magnetic writing fields to a preferred portion of a changeable magnetic region in magnetic devices |
| JP2002270790A (ja) * | 2000-12-27 | 2002-09-20 | Toshiba Corp | 半導体記憶装置 |
| JP4053825B2 (ja) * | 2002-01-22 | 2008-02-27 | 株式会社東芝 | 半導体集積回路装置 |
| JP2004128015A (ja) * | 2002-09-30 | 2004-04-22 | Sony Corp | 磁気抵抗効果素子および磁気メモリ装置 |
-
2002
- 2002-08-12 JP JP2002235071A patent/JP4322481B2/ja not_active Expired - Fee Related
-
2003
- 2003-08-12 US US10/638,353 patent/US7092282B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10410720B2 (en) | 2017-03-23 | 2019-09-10 | Toshiba Memory Corporation | Multi-layer resistive memory device with variable resistance elements |
Also Published As
| Publication number | Publication date |
|---|---|
| US20040141366A1 (en) | 2004-07-22 |
| JP2004079633A (ja) | 2004-03-11 |
| US7092282B2 (en) | 2006-08-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060807 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061031 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061208 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080324 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090224 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090409 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090603 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120612 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120612 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130612 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |