KR20020038919A - 자기 랜덤 액세스 메모리 장치 - Google Patents

자기 랜덤 액세스 메모리 장치 Download PDF

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니켈제니스에이치
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파트릭 제이. 바렛트
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Abstract

자기 터널 접합(30)은 부분적으로 처리된(예컨대, 부분적으로 산화된) 베이스 물질을 가지는 터널 장벽(40)을 포함한다. 그러한 자기 터널 접합(30)은 자기 랜덤 액세스 메모리("MRAM") 장치에서 이용될 수 있다.

Description

자기 랜덤 액세스 메모리 장치{METHOD FOR IMPROVING BREAKDOWN VOLTAGE IN MAGNETIC TUNNEL JUNCTIONS}
본 발명은 스핀 종속 터널링(spin dependent tunneling : "SDT") 접합(junction) 등과 같은 자기 터널 접합에 관한 것이다. 본 발명은 또한 자기 랜덤 액세스 메모리(Magnetic Random Access Memory : "MRAM")와 같은 정보 저장 장치에 관한 것이다.
전형적 MRAM 장치는 메모리 셀 어레이(memory cell array)와, 메모리 셀의 행(row)을 따라 전개되는 워드 라인(word line)과, 메모리 셀의 열(column)을 따라 전개되는 비트 라인(bit line)을 포함한다. 하나의 워드 라인과 하나의 비트 라인의 교차점에 각각의 메모리 셀이 배치된다.
MRAM 장치의 일유형에 있어서, 각각의 메모리 셀은 SDT 접합을 포함한다. SDT 접합의 자화 방향(magnetization)은 임의의 주어진 시간에 두 개의 안정한 방향 중 하나를 취한다. 이들 두 개의 안정한 방향, 즉 평행 또는 역평행(anti-parallel) 방향은 논리값 '0'과 '1'을 나타낸다. 자화 방향은, 이어서, SDT 접합의 저항에 영향을 미친다. SDT 접합의 저항은, 자화 방향이 평행한 경우 제 1 값(R)을 가지며, 자화 방향이 역평행한 경우 제 2 값(R+ΔR)을 갖는다. SDT 접합의 자화 방향 및 그에 따른 논리 상태는 그 저항 상태를 감지함으로써 판독될 것이다.
SDT 접합은 정전기 방전(electrostatic discharge)에 의하여 단락(short)되어, (제조 동안의) 에러 및 전압 스파이크(voltage spike)와 같은 회로 이상(anomalies)을 처리할 수 있다.
메모리 셀을 서로 절연시키기 위하여 스위치 또는 다이오드를 이용하지 않는 저항성 교차점 어레이(resistive cross point array)에 있어서, 단락된 SDT 접합은 동일한 열 및 행에서의 다른 메모리 셀들도 역시 이용 불가능하게(unusable) 만든다. 그러므로, 하나의 단락된 SDT 접합은 열 에러뿐만 아니라 행 에러도 야기할 수 있다.
데이터가 MRAM 장치로부터 다시 판독될 때, 이용 불가능한 SDT 접합의 전체 행 및 열로부터 데이터를 복원하기 위하여 에러 코드 수정(error code correction) 기법이 이용될 수 있다. 그러나, 하나의 열 및 행에서 천 개 이상의 비트를 수정하는 것은 시간의 관점에서나 계산적 관점에서 모두 비용이 많이 든다. 또한, MRAM 장치는 하나 이상의 단락된 SDT 접합을 가지는 경향이 있다.
MRAM 장치가 이용 불가능한 SDT 접합을 지나치게 많이 포함하고 있다면, 그 장치는 제조 단계에서 거부된다. 그러므로, 에러 및 회로 이상을 처리하는 정전기 방전이 제조 수율을 줄일 수 있다.
에러 및 회로 이상으로부터 야기되는 손상(damage)을 방지하는 것이 바람직하다. 또한, 정전기 방전으로 야기되는 손상을 방지하는 것이 바람직하다. 그러나, 정전기 방전 방지는 값이 비싸고 구현이 어려운 문제이다.
본 발명의 한 가지 측면에 따르면, 자기 터널 접합은 부분적으로(partially) 처리된 (예컨대, 부분적으로 산화되거나, 부분적으로 질화된) 베이스 물질(base material)을 가지는 터널 장벽(tunnel barrier)을 포함한다. 부분적으로 처리된 베이스 물질은 실제적으로 그 접합의 항복 전압(breakdown voltage)을 증가시킨다. 본 발명의 다른 관점 및 이점은, 첨부 도면을 참조하여, 본 발명의 원리를 예로써 설명하고 있는 다음의 상세한 설명으로 더욱 명백해질 것이다.
도 1은 부분적으로 처리된 베이스 물질을 가지는 터널 장벽을 포함하는 SDT 접합을 도시하는 도면,
도 2는 산화 알루미늄 터널 장벽을 가지는 SDT 접합에 대한 항복 전압 대 산화 시간의 도표를 도시하는 도면,
도 3은 터널 접합에서 부분적으로 처리된 베이스 물질을 가지는 SDT 접합을 포함하는 MRAM 장치를 도시하는 도면,
도 4는 MRAM 장치를 제조하는 방법을 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
12 : 메모리 셀14 : 워드 라인
16 : 비트 라인18 : 행 디코더
20 : 스티어링 회로22 : 판독/ 기록 회로
24 : 레지스터26 : 장치 I/O 패드
설명을 위하여 도면에서 도시되는 바와 같이, 본 발명은 부분적으로 처리된 베이스 물질을 가지는 터널 장벽을 포함하는 SDT 접합에서 구현된다. 부분적으로 처리된 베이스 물질은 실제적으로 항복 전압을 증가시키고 에러 및 회로 이상을 처리하는 정전기 방전에 기인한 손상의 기회를 줄인다. 항복 전압이 높을수록 SDT 접합의 강도(robustness)를 개선하고, 제조 수율을 개선하며, 비트 에러 수정의 비용을 줄인다. 이러한 SDT 접합이 MRAM 장치에서 이용될 수 있다.
도 1을 참조하면, SDT 접합(30)은 다수층의 스택을 이루는 물질(multi-layer stack of material)을 포함한다. 스택은 제 1 시드층(seed layer)(32) 및 제 2 시드층(34)을 포함한다. 제 1 시드층(32)은 제 2 시드층(34)이 결정 구조 방향(crystal structure orientation)으로 전개되는 것을 허용한다. 제 2 시드층(34)은 그 다음의 반강자성(antiferromagnetic : "AF") 핀 계층(pinninglayer)을 위한 결정 구조 방향을 설정한다. AF 핀 계층(36)은 대규모 교환 필드(large exchange field)를 제공하며, 교환 필드는 그 다음의 핀형(pinned) (최하부(bottom)) 강자성(ferromagnetic : "FM") 계층(38)의 자화 방향을 한 쪽 방향으로 유지시킨다. 핀형 FM 계층(38) 위에 부분적으로 처리된 베이스 물질을 가지는 절연 터널 장벽(40)이 있다. 절연 터널 장벽(40)은 선택적 인터페이스 계층(optional interfacial layer)(42,44) 사이에 끼워 넣어질 수 있다. 절연 터널 장벽(40) 위에, 인가된 자기장이 존재하는 경우 자화 방향이 자유롭게 회전하는 감지(최상부(top)) FM 계층(46)이 있다. 보호 캡핑 계층(protective capping layer)(48)은 감지 FM 계층(46)의 위에 있다.
핀형 계층(38)에서는 자화 방향이 일평면에서 방향 설정되지만, 관심 대상의 범위에서 인가된 자기장이 있을 경우 회전하지 않도록 고정된다. 감지 계층(46)에서는 핀형이 아닌 자화 방향을 가진다. 오히려, 자화 방향은 축("용이한(easy)" 축)을 따라 두 개의 방향 중 하나로 방향 설정될 수 있다. 핀형 계층(38) 및 감지 계층(46)의 자화가 동일한 방향이라면, 그 방향은 평행하다. 핀형 계층(38) 및 감지 계층(46)의 자화가 반대 방향이라면, 그 방향은 역평행하다.
절연 터널 장벽(40)은 핀형 계층(38) 및 감지 계층(46) 사이에서 양자 기계적 터널링(quantum mechanical tunneling)이 일어나는 것을 허용한다. 이러한 터널링 현상은 전자 스핀 종속적이며, SDT 접합(30)의 저항을 자유 계층(46) 및 핀형 계층(38) 자화의 상대적 방향의 함수로 만든다.
예컨대, 핀형 계층(38) 및 감지 계층(46)의 자화 방향이 평행하다면, SDT 접합(30)의 저항은 제 1 값(R)이다. 자화 방향이 평행에서 역평행으로 바뀐다면, 메모리 셀(12)의 저항은 제 2 값(R+ΔR)으로 증가된다. 전형적으로 제 1 값(R)은 1 메가옴(megaohm) 정도일 수 있다.
제 1 시드층(32) 및 보호 캡핑 계층(48)은 티타늄(Ti) 또는 탄탈룸(Ta)으로 구성되고, 제 2 시드층(34)은 니켈철(NiFe)로 구성될 수 있다. AF 핀 계층(36)은 망간철(MnFe), 니켈망간(NiMn), 산화니켈(NiO) 또는 이리듐망간(IrMn)으로 구성될 수 있다. FM 계층(38,46)은 NiFe, 산화철(Fe3O4), 산화크롬(CrO2), 코발트 합금(예컨대, CoFe) 또는 기타 강자성이나 준강자성(ferrimagnetic) 물질로 구성될 수 있다. 인터페이스 계층(42,44)은 철(Fe)로 구성될 수 있다. 크게 스핀 분극된 물질(spin polarized material)이 바람직할 지라도, 인터페이스 계층(42,44)을 위하여 다른 물질이 이용될 수도 있다.
절연 터널 장벽(40)의 베이스 물질은, 예컨대 알루미늄, 붕소(boron), 하프늄(hafnium), 마그네슘(magnesium), 실리콘(silicon), 탄탈룸(tantalum) 또는 텅스텐(tungsten) 등의 물질일 수 있다. 이들 베이스 물질이 처리될 때, 산화알루미늄(Al2O3), 질화알루미늄(AlN), 질화붕소(BN), 산화하프늄(HfO2), 산화마그네슘(MgO), 이산화실리콘(SiO2), 질화실리콘(SiN4), 산화탄탈룸(Ta2O5) 및 산화텅스텐(WO2, WO3) 등으로 산화 또는 질화된다.
절연 터널 장벽(40)은 베이스 물질을 불충분하게 처리(underprocessing)함으로써 형성될 수 있다. 예컨대, 베이스 물질은 증착된 후 질소나 산소에 노출시키거나, 리모트 플라즈마(remote plasma)(낮은 에너지의 산소나 질소 이온)에 의하여, 풀 플라즈마(full plasma)에 의하여, 또는 이온 빔(ion beam) 방법에 의하여 처리된다.
불충분한 처리로 형성되는 경우, 터널 장벽(40)은 최상부로부터 아래쪽으로 산화되거나 질화될 수 있다. 그러므로, 부분적으로 처리된 베이스 물질의 밀도는 실제적으로 최상부 표면에서보다 터널 장벽(40)의 최하부 표면에서 더 높다.
이와 달리, 절연 터널 장벽(40)은 처리되지 않은 베이스 물질을 증착시키고 그 처리되지 않은 베이스 물질층위에 완전히 처리된 베이스 물질층을 증착시킴으로써 형성될 수 있다. 예컨대, 처리되지 않은 베이스 물질의 얇은 계층(1-2 옹스트롬(angstrom))이 스퍼터되고(sputtered) 그런 다음 산소 또는 질소가 최상부 위에 r-f 증착된다.
절연 터널 장벽(40)은 트레이스에서 SDT 접합(30)의 항복 전압을 실제적으로 증가시키고 터널링 자기 저항(tunneling magnetoresistance : TMR)을 줄이기에 충분한 처리되지 않은 베이스 물질을 가지며, 여기서 TMR = ΔR/R이다. 터널 장벽(40)이 불충분한 처리에 의하여 형성된다면, SDT 접합(30)의 TMR에 의하여 바람직한 처리되지 않은 베이스 물질의 양이 표시될 수 있고 이는 산화 시간 또는 질화 시간을 줄임으로써 제어될 수 있다.
예컨대, 완전히 처리된 터널 장벽을 가지는 SDT 접합은 30% 내지 40% 정도의 TMR을 가지며 1.75 볼트 내지 2볼트 사이의 항복 전압을 가질 수 있다. 이와 달리, SDT 접합(30)이 13% 내지 20% 사이의 TMR을 가질 수도 있으나 이 경우 항복 전압은 4볼트 내지 4.5 볼트 사이의 값이 될 수 있다.
이러한 차이는 이미 제조된 다음의 세 가지 샘플에 의하여 설명된다. SDT 접합의 제 1 샘플은 클리닝된 웨이퍼 상에 5nm의 Ta 제 1 시드층을 증착시키고, 이어서 6nm의 NiFe 제 2 시드층, 10nm의 MnFe AF 계층, 4nm의 NiFe 최하부 FM 계층, Al2O3의 절연 터널 장벽, 4nm의 NiFe 최상부 FM 계층, 그리고 5nm의 Ta 보호 캡핑 계층을 증착시킴으로써 제조되었다. 절연 터널 장벽은 1.25nm의 알루미늄 계층을 증착시키고, 증착된 알루미늄을 150초 동안 플라스마 산화로써 산화시킴으로써 형성된다. 접합 사이즈는 5 마이크론(micron) × 10 마이크론이다. 제 1 샘플은 2볼트 정도의 항복 전압과 30% 정도의 TMR을 가진다.
제 2 샘플은 그 터널 장벽이 120초 동안 산화된 점을 제외하고는 제 1 샘플과 동일한 방식으로 마련되었다. 제 2 샘플은 4볼트 정도의 항복 전압과 20% 정도의 TMR을 가진다.
제 3 샘플은 그 터널 장벽이 90초 동안 산화된 점을 제외하고는 제 1 샘플과 동일한 방식으로 준비되었다. 제 3 샘플은 4.5볼트 정도의 항복 전압과 13% 정도의 TMR을 가진다.
도 2는 산화 알루미늄 터널 장벽을 포함하는 SDT 접합에 있어서의 항복 전압 대 산화 시간의 도표를 도시하고 있다. 원은 평균을 나타내고, 막대는 표준 편차를 나타낸다. 산화에 요구되는 정확한 시간은 샘플 생성에 이용된 실험 장비와, 플라즈마의 전압과, 가스의 압력과, 웨이퍼에 대한 플라즈마의 근접도(proximity)등에 의존한다.
이제 도 3을 참조하면, 이는 SDT 접합 메모리 셀(12)의 어레이를 포함하는 MRAM 장치(8)를 도시하고 있다. 메모리 셀(12)은 행 및 열로 정렬되며, 행은 x축을 따라서 이어지고 열은 y축을 따라서 이어진다. 비교적 적은 수의 메모리 셀(12)만이 도시되어 장치(8)의 설명을 단순화하고 있다. 사실, 어떠한 사이즈의 어레이라도 이용될 수 있다.
워드 라인(14)으로 기능하는 트레이스는 메모리 셀 어레이(10)의 한 쪽 사이드의 평면에서 x축을 따라 이어진다. 비트 라인(16)으로 기능하는 트레이스는 메모리 셀 어레이(10)의 반대쪽 사이드의 평면에서 y축을 따라 이어진다. 어레이(10)의 각각의 행에 대하여 하나의 워드 라인(14)이 있고 어레이(10)의 각각의 열에 대하여 하나의 비트 라인(16)이 있다. 각각의 메모리 셀(12)은 워드 라인(14)과 비트 라인(16)의 교차점에 배치된다.
MRAM 장치(8)는 또한 판독 및 기록 동작 동안 워드 라인(14)을 선택하는 행 디코더(row decoder)(18)를 포함하고 있다. 워드 라인(14)은 워드 라인(14)을 그라운드(ground)에 접합함으로써 판독 동작 동안 선택될 수 있다.
MRAM 장치(8)는 또한 각각의 열 그룹(예컨대, 16)마다 스티어링 회로(steering circuit)(20) 및 판독/기록 회로(22)를 포함하고 있다. 판독/기록 회로(22)는 판독 동작 동안 선택된 메모리 셀(12)의 저항을 감지하고 기록 동작 동안 선택된 메모리 셀(12)의 자화 방향을 설정한다. 각각의 판독/기록 회로(22)는 레지스터(24)를 통하여 장치 I/O 패드(26)로 커플링된다.
MRAM 장치(8)는 판독 동작 동안 스니크 경로 전류(sneak path current)를 차단하기 위한 다이오드 또는 스위치를 이용할 수 있다. 이와 달리, MRAM 장치(8)는 2000년 3월 3일에 출원된 본 출원인의 미국 특허 출원 제 09/564308호에 개시된 등전위 방법에 의하여 스니크 경로 전류를 차단할 수도 있다.
MRAM 장치(8)는 여러 레벨의 어레이를 포함할 수 있다. 각 레벨은 기판 상에 겹겹이 쌓일 수 있고 이산화 실리콘(silicon dioxide) 등의 절연 물질(도시되지 않음)에 의하여 분리될 수 있다. 판독/기록 회로가 기판 상에 제조될 수 있다. 판독/기록 회로는 판독되고 기록될 레벨을 선택하기 위하여 추가적 멀티플렉서를 포함할 수 있다.
도 4는 MRAM 장치(8)의 제조 방법을 도시하고 있다. 판독/기록 회로와, 행 디코더와, 기타 회로들이 기판 상에 제조된다(블록(102)). 그런 다음, 도전체 물질은 기판 상에 증착되고 비트 라인으로 패터닝된다(블록(104)). 비트 라인(16)(그리고, 이어서 워드 라인(14))이 구리, 알루미늄 또는 금이나 그 합금 등의 도전성 물질로 구성될 수 있다. 비트 라인 사이에 절연 물질(dielectric)이 증착될 수 있다. 제 1 시드층, 제 2 시드층 및 AF 계층이 순차적으로 증착된다(블록(106)). 최하부 FM 계층이 AF 계층 위에 증착된다(블록(108)).
선택적 최하부 인터페이스 계층이 증착되고, 그런 다음 부분적으로 처리된 베이스 물질을 가지는 절연 터널 장벽이 증착될 수 있다(블록(110)). 선택적 최상부 인터페이스 계층은 절연 터널 장벽 위에 증착될 수 있다(블록(110)).
그런 다음 최상부 FM 계층이 증착된다(블록(112)). 보호 캡핑 계층은 상부FM 계층 위에 증착된다(블록(114)).
그런 다음 지금까지의 스택이 셀로 패터닝된다(블록(116)). 패터닝은 보호 캡핑 계층상에 포토레지스트(photo-resist) 계층을 증착시키고, 포토리소그래피(photolithography)를 이용하여 포토레지스트를 패터닝하고, 포토레지스트에 의하여 보호되지 않는 물질을 제거함으로써 수행된다. 또한 하부 회로와의 접합을 형성하기 위하여 비아(via)가 밀링된다(milled).
그런 다음 얇은 절연층이 패터닝된 구조 위에 형성된다(블록(118)). 패터닝된 구조 사이의 공간을 채우는 절연층은 자기 필름의 에지 사이에서 회로의 단락을 방지한다. 또한 도전체가 단락되는 것도 방지한다. 그런 다음 워드 라인 접속을 위한 개구부가 절연층에서 형성된다. 그런 다음 도전체 물질이 절연층 위에 증착되고 워드 라인으로 패터닝된다(블록(120)).
그런 다음 결과 어레이가 평탄화된다(planarized). 평탄화된 어레이 위에 새로운 어레이가 형성될 수 있다.
이들 블록(102 내지 120)은 단일 MRAM 장치의 제조를 설명하는 것이다. 그러나, 실제로는 많은 MRAM 장치가 단일 웨이퍼 상에서 동시에 제조된다.
신호가 희생될지라도, SDT 접합은 보다 더 강해진다. SDT 접합이 강할수록 에러 및 회로 이상을 처리하는 정전기 방전을 더 잘 견디는 경향이 있다. 결과적으로, 제조 수율이 개선되고 단락된 비트를 수정하는 비용이 줄어든다.
SDT 접합은 고전압 애플리케이션에 특히 유용하다. 고전압 애플리케이션은 플랫 이미터 장치(flat emitter device)와, 고전류 장치와, 페르미 에너지를 능가하는 에너지에서 높은 분극화를 보이는 물질을 가지는 장치를 포함할 수 있다(이들 고전압 장치는 스핀 분극화의 피크에 대응하는 전압에서 동작될 수 있다).
도 1의 특정한 SDT 접합 구성이 설명되었으나, SDT 접합이 이에 제한되는 것은 아니다. 이와 다른 구성도 이용될 수 있다. 예컨대, 하드 마그네트(hard magnet) 또는 합성 반강자석(synthetic antiferromagnet)이 AF 핀 계층 대신에 이용될 수 있다. AF 핀 계층은 스택의 최하부 대신에 스택의 최상부 근처에 배치될 수 있고, 이에 따라 최상부 FM 계층이 핀형 계층이 되고 최하부 FM 계층이 감지 계층이 될 수 있다.
터널 장벽의 베이스 물질이 전술된 물질로 제한되는 것은 아니다. 다른 비유전 물질이나 소정의 반도체 물질이 절연 터널 장벽으로 이용될 수 있다.
SDT 접합로서 자기 터널 접합이 설명되었지만, 이로써 제한되는 것은 아니다. 예컨대, 자기 터널 접합은 조셉슨 접합(Josephson junction)일 수 있다.
본 발명은 전술된 특정 실시예로 제한되지 않는다. 대신에, 본 발명은 다음의 청구범위에 따라서 해석된다.
신호가 희생될지라도, SDT 접합은 보다 더 강해진다. SDT 접합이 강할수록 에러 및 회로 이상을 처리하는 정전기 방전을 더 잘 견디는 경향이 있다. 결과적으로, 제조 수율이 개선되고 단락된 비트를 수정하는 비용이 줄어든다.
SDT 접합은 고전압 애플리케이션에 특히 유용하다. 고전압 애플리케이션은플랫 이미터 장치(flat emitter device)와, 고전류 장치와, 페르미 에너지를 능가하는 에너지에서 높은 분극화를 보이는 물질을 가지는 장치를 포함할 수 있다(이들 고전압 장치는 스핀 분극화의 피크에 대응하는 전압에서 동작될 수 있다).

Claims (6)

  1. 자기 터널 접합(magnetic tunnel junction)(30)을 포함하는 메모리 셀(12) 어레이를 구비한 자기 랜덤 액세스 메모리(Magnetic Random Access Memory) 장치(8)로서, 상기 자기 터널 접합(30)은 부분적으로 처리된 베이스 물질(partially processed base material)을 가지는 터널 장벽(tunnel barrier)(40)을 포함하는
    자기 랜덤 액세스 메모리 장치(8).
  2. 제 1 항에 있어서,
    상기 부분적으로 처리된 베이스 물질은 부분적으로 산화된(underoxidized) 물질인
    자기 랜덤 액세스 메모리 장치(8).
  3. 제 1 항에 있어서,
    상기 부분적으로 처리된 베이스 물질은 부분적으로 질화된(undernitrided) 물질인
    자기 랜덤 액세스 메모리 장치(8).
  4. 제 1 항에 있어서,
    상기 터널 장벽(40)의 제 1 표면에서 상기 베이스 물질의 밀도가 실제적으로 상기 터널 장벽(40)의 제 2 표면에서 상기 베이스 물질의 밀도보다 더 낮은
    자기 랜덤 액세스 메모리 장치(8).
  5. 제 1 항에 있어서,
    상기 부분적으로 처리된 베이스 물질이 완전히 처리된(fully processed) 베이스 물질을 가지는 접합의 항복 전압(breakdown voltage)의 적어도 두 배만큼 상기 항복 전압을 증가시키는
    자기 랜덤 액세스 메모리 장치(8).
  6. 제 1 항에 있어서,
    상기 자기 터널 접합(30)이 스핀 종속 터널링 접합(spin dependent tunneling junction)인
    자기 랜덤 액세스 메모리 장치(8).
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