KR20010089201A - 메모리 셀 장치 및 그 제조방법 - Google Patents

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바타차야마노즈케이
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파트릭 제이. 바렛트
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Abstract

멀티 비트 자기 메모리 셀(400)은 제 1 데이터 층(410)과 제 2 데이터 층(470)을 포함한다. 비강자성 결합 층 쌍(430,450)은 제 1 및 제 2 데이터 층 사이에 위치한다. 한 실시예에 있어서, 제 1 및 제 2 데이터 층은 서로 다른 보자력을 갖는다. 메모리 셀 구조물은 제 1 및 제 2 데이터 층과 비강자성 결합 층 쌍을 분리하는 복수개의 분리 층(420,460)을 포함한다. 한 실시예에 있어서, 비강자성 결합 층 쌍 사이에 위치한 결합 층(440)은 루테늄(Ru)과 구리(Cu)를 포함하는 금속성 도전 재료이다. 한 실시예에 있어서, 제 1 및 제 2 데이터 층과 비강자성 결합 층 쌍 각각의 사이에 위치한 분리 층(420,460)은 셀이 스핀 의존형 터널링 자기저항(tunneling magnetoresistive : TMR) 셀이 되도록 비도전성이다. 이와는 달리 분리 층(420,460)은 자이언트 자기저항((giant magnetoresistive : GMR) 셀이 되도록 도전성일 수 있다.

Description

메모리 셀 장치 및 그 제조방법{MULTIBIT MAGNETIC MEMORY ELEMENT}
본 발명은 비휘발성 메모리 분야, 특히 멀티 비트 자기 메모리 셀에 관한 것이다.
비휘발성 메모리의 한 타입은 자기저항 원리에 근거를 두고 있다. 특히 유용한 자기저항 효과는 자이언트 자기저항(giant magnetoresistive : GMR) 효과이라 한다. 한 실시예에 있어서, GMR 계의 자기 메모리 셀은 도전성 자기 층과 도전성 비자기 금속 층을 포함하는 다층 구조이다. 셀의 자기 상태는 한 자기 층에서의 자기 벡터와 다른 자기 층에서의 자기 벡터의 상대적 정렬 방향(orientation)(예로서 병렬 또는 비병렬)에 의해 결정된다. 셀의 저항은 자기 벡터의 상대적 정렬 방향에 따라 달라진다. 따라서 셀의 상태는 셀에 전압을 인가하고 최종 감지 전류를 측정하여 결정할 수 있다.
GMR 메모리 셀의 한 타입은 층 중의 한 층의 자기 벡터를 "핀닝(pinning)"한다. 핀닝된 자기 벡터를 함유한 층은 기준 층이라 한다. 다음에 셀의 상태를 다른 자기 층에서 자기 벡터의 정렬 방향을 변경하여 제어한다. 또한 핀닝되지 않은 자기 층은 데이터 층이라 한다. 데이터 층내의 자기 벡터의 정렬 방향은 적어도 낮은 자기장 강도에서 핀닝된 층의 자기 벡터에 대해 효과가 거의 없는 자기장을 인가하여 제어한다. 이 타입의 셀은 스핀 밸브 셀 또는 GMR 셀이라 한다.
스핀 의존형 터널링 셀은 기준 층과 데이터 층 사이의 금속 층 대신에 유전 재료와 같은 비도전성 베리어 층을 사용한다. 기준 층과 데이터 층 사이의 이송 구조는 베리어 층을 통해 터널링된다. 따라서, 셀은 터널링 자기저항(tunneling magnetoresistive : TMR) 셀이라 한다. TMR 셀은 도전성 GMR 셀에 비해 다수의 장점을 제공한다. 특히 GMR 셀 구조물과 반대로 TMR 셀 구조물에서는 저항의 큰 변화가 관측된다.
GMR 셀 구조물과 TMR 셀 구조물 양자에 관련해서, 기준 층 즉, 핀닝된 층은 기준 층과 데이터 층이 근접함으로 인해 데이터 층에 정자기장 또는 감자기장을 발생시킬 수 있다. 기준 층으로부터의 정자기장은 주 자기장으로 될 수 있으며, 이에 따라서 데이터 층의 자화를 영구 변경시킨다. 즉 데이터 저장을 신뢰할 수 없게 된다. 금속 분리 층의 높이를 증가시켜서 GMR 셀 구조물에서의 정자기장을 보상할 수 있지만, TMR 구조물에서 베리어의 높이는 양자 터널링을 수용할 수 있을 정도로 베리어를 얇게 해야 하는 제한을 받게 된다.
한 종래 기술의 자기 메모리 셀 구조물은 멀티 비트를 저장하기 위해 두 개의 데이터 층을 사용한다. 이 구조물의 한 가지 단점은 정자기장의 영향을 감소시켜서 그와 같은 셀로 구성된 디바이스의 저장 밀도를 감소시키기 위해서, 각각의 층의 길이 대 폭의 종횡비가 5 이상이 되어야 한다는 것이다. 종래 기술의 구조물의 다른 단점은 단지 두 개의 저항 값만을 실현할 수 있다는 점이다. 디바이스의 상태를 결정하기 위해서는 재기록(rewrite) 작업 다음에 파괴 리드백(readback) 기법이 필요하다.
종래의 시스템과 방법의 제한점을 고려하여 자기 메모리 셀 구조물과 그 제조방법을 설명한다.
멀티 비트 자기 메모리 셀의 한 실시예는 제 1 및 제 2 데이터 층을 포함한다. 비강자성 결합 기준층 쌍은 제 1 및 제 2 데이터 층 사이에 위치한다. 한 실시예에 있어서, 제 1 및 제 2 데이터 층은 서로 다른 보자력을 갖는다. 메모리 셀 구조물은 제 1 및 제 2 데이터 층의 각각을 비강자성 결합 층 쌍으로부터 분리시키는 분리 층을 포함한다. 한 실시예에 있어서, 분리 층은 비도전성이고, 다른 실시예에 있어서는 분리 층이 도전성이다.
각종 실시예에 있어서, 데이터 층 사이의 정자기장을 개선하기 위해 층의 높이와 길이를 선택할 수 있다. 한 실시예에 있어서, 제 1 및 제 2 데이터 층의 높이는 같지 않다. 다른 실시예에 있어서, 제 2 데이터 층과 비강자성 결합 층 쌍 사이의 분리 층의 높이는 제 1 데이터 층과 비강자성 결합 기준층 쌍 사이의 분리 층의 높이와 같지 않다.
멀티 비트 자기 메모리 셀의 제조방법은 제 1 강자성 층을 반도체 기판 상에 형성하는 단계와, 제 1 강자성 층 상에 제 2 강자성 층을 형성하는 단계를 포함한다. 비강자성 결합 층 쌍은 비강자성 결합 층 쌍이 제 1 및 제 2 강자성 층 사이에 위치하도록 형성한다.
본 발명의 기타 특징과 장점은 첨부도면을 참조로 한 이하의 상세한 설명으로부터 분명해질 것이다.
도 1은 GMR 셀 구조를 갖는 자기 메모리 셀의 한 실시예의 개략도.
도 2는 TMR 셀 구조물의 한 실시예의 개략도.
도 3은 기준 층에 의해 발생한 정자기장의 결과로서 기준 층에서 자기 벡터에 비병렬인 데이터 층의 자기 벡터를 보여주는 개략도.
도 4는 멀티 비트 자기 메모리 셀 구조물의 한 실시예의 개략도.
도 5는 도 4의 데이터 층에서 자기 벡터의 상대적 정렬 방향에 대응하는 저항 값의 표.
도 6은 가변 길이의 데이터 층을 갖는 자기 메모리 셀 구조물의 한 실시예의 개략도.
도 7은 3 비트 자기 메모리 셀 구조물의 한 실시예의 개략도.
도 8은 두 개의 데이터 층 사이에 위치한 비강자성 결합 층 쌍을 갖는 멀티 비트 자기 메모리 셀을 형성하는 방법의 한 실시예의 공정도.
도면의 주요 부분에 대한 부호의 설명
100 : 자기 메모리 셀 110,130 : 자기 층
112,132 : 자기 벡터 120 : 비자기 분리 층
200 : 자기 메모리 셀 210,230 : 자기 층
212,232 : 자기 벡터 220 : 유전성 분리 층
300 : 자기 메모리 셀 310 : 데이터 층
312,332 : 자기 벡터 320 : 분리 층
330 : 기준 층 400 : 멀티 비트 자기 메모리 셀
410,470 : 데이터 층 412,432,452,472 : 자기 벡터
420,460 : 기준 층 430,450 : 비강자성 결합 층
440 : 분리 층 600 : 자기 메모리 셀
610 : 얇은 데이터 층 620 : 두꺼운 데이터 층
622 : 자기 벡터 700 : 멀티 비트 자기 메모리 셀
710 : 제 1 데이터 층 730 : 제 2 데이터 층
750 : 제 3 데이터 층 720 : 제 1 비강자성 결합 층
740 : 제 2 비강자성 결합 층
도면의 특징부는 예시하기 위한 것으로서 제한하는 것이 아니며, 유사 부분에는 동일한 도면부호를 붙였다.
자이언트 자기저항(Giant MagnetoResistive : GMR) 효과는 다른 자기 층내의자기 벡터의 상대적 정렬 방향이 인가 자기장의 함수로서 변할 때 다층 강자성/비자성 구조물에서 관측된 저항의 변화에 기인한다. 구조물의 저항은 인접한 자기 층내의 자기 벡터 간의 각도 함수이다. 동일 정렬 방향을 갖는 자기 벡터는 "병렬(parallel)"이라 하고, 반대 정렬 방향의 자기 벡터는 비병렬(antiparallel)이라 한다.
자기 금속의 전기 저항은 층의 자기 벡터에 대한 전자 스핀의 방향에 의존한다. 병렬 스핀을 갖는 전자는 재료에 대해 낮은 저항을 야기하는 낮은 산란을 받게 된다. 자기 층의 벡터가 낮은 자기장 강도에서 비병렬일 때, 자기 층 모두에서 낮은 산란율을 갖는 전자는 없다. 즉, 재료의 저항이 커진다. 따라서, 다층 강자성/비자성 구조물의 전기 저항은 다른 자기 층의 자기 벡터의 상대적 정렬 방향에 의존하게 된다.
도 1은 두 개의 자기 층(110,130) 사이에서 샌드위치된 비자기 분리 층(120)을 갖는 자기 메모리 셀(100)의 한 실시예를 도시한 것이다. 각각의 자기 층은 자기 벡터(112,132)를 갖는다. 도시된 자기 벡터(112,132)는 비병렬이다. 자기 층(110,130)은 도전성 금속 층이다. 한 타입의 자기 메모리 셀(즉 GMR)에서, 분리 층(120)은 도전성 금속 층이다.
도 2는 자기 메모리 셀(200)의 다른 실시예를 도시한 것이다. 셀(200)은 유전성 즉, 비도전성 분리 층(220)에 의해 분리된 두 개의 자기 층(210,230)을 포함한다. 자기 벡터(212,232)는 이 예에서 병렬이다. 전류 흐름은 분리 층(220)을 통해 자기 층(210,230) 사이를 터널링(tunneling)하는 양자에 의해 이루어진다. 이타입의 셀은 스핀 의존형 터널링 자기저항(TMR) 셀이다.
자기 메모리 셀은 하나의 층내의 자기 벡터가 "핀닝(pinning)"되어 변경이 방지되도록 구성될 수 있다. 이와 같은 셀은 스핀 밸브 셀이라 한다. 도 1과 2를 참조하면, 층(130,230)이 핀닝되는 경우에는 층(110,210)이 데이터 층이라 한다. 층(130,230)은 기준 층이라 한다. 셀의 상태는 데이터 층과 기준 층 간의 자기 벡터의 상대적 정렬 방향에 의해 결정된다. 기준 층이 고정된 자기 벡터(232)를 갖게 되면, 셀(200)은 단일 비트의 정보에 해당하는 2개의 상태를 표시할 수 있게 된다. 자기 메모리 셀은 또한 멀티 비트의 정보를 저장할 수 있도록 디자인될 수 있다.
자기 층 사이의 거리가 감소됨에 따라, 데이터 층에 대한 기준 층의 자기 벡터의 효과는 더욱 분명해진다. 도 3을 참조하면, 기준 층(330)은 정자기장을 데이터 층(310)에 부여한다. 정자기장은 벡터(312,332)로 표시된 바와 같이 기준 층(330)에 대한 데이터 층(310)내의 비병렬 자기 벡터를 일으킨다. 그 사이에 끼이는 분리 층(320)의 치수가 감소함에 따라, 기준 층(330)의 정자기장은 데이터 층(310)의 자화를 영구히 변경시켜서 메모리 셀이 데이터를 신뢰성있게 저장할 수 없게 할 수 있다. 비터널링 디바이스 즉, GMR 디바이스에 있어서, 그와 같이 바람직하지 않은 효과는 금속성 분리 층(120)의 높이를 증가시켜서 다소 개선할 수 있다. 그러나 터널링 구조에 있어서, 분리 층(220)의 높이는 양자 터널링을 지원할 필요성에 의해 제한된다.
도 4는 멀티 비트 자기 메모리 셀(400)의 한 실시예를 도시한 것이다. 셀(400)은 한 쌍의 기준 층(430,450)과 두 개의 데이터 층(410,470)을 포함한다.층(430,450)은 얇은 분리 층(440)에 의해 분리되어 있다. 층(440)의 높이와 조성은 층(430,450) 사이가 영구적으로 비자성 결합되도록 선택한다. 한 실시예에 있어서, 분리 층(450)의 두께는 0.5-1.0㎚이다. 각종 실시예에 있어서, 층(440)은 루테늄(Ru)이나 구리(Cu)를 포함한다.
제 1 데이터 층(410)은 제 1 분리 층(420)에 의해 기준 층(430)으로부터 분리된다. 유사하게, 제 2 데이터 층(470)은 제 2 분리 층(460)에 의해 기준 층(450)으로부터 분리되어 있다. 한 실시예에 있어서, 분리 층(420,460)은 셀(400)이 TMR 셀이 되도록 비도전성, 비금속성 층이다. 다른 실시예에 있어서, 층(420,460)은 셀(400)이 GMR 셀이 되도록 도전성, 금속성 층이다.
비강자성 결합 층 쌍(430,450)은 대향 정자기장을 이룬다. 그러나 상기 층이 각각의 데이터 층에 근접한 것에 비해 상기 층이 서로에 대해 상대적으로 근접함으로 인해, 대향 자기장은 실질적으로 서로를 소멸시킨다. 따라서, 층(430,450)내의 비병렬 자기 벡터에 의해 발생한 대향 정자기장은 데이터 층(410) 또는 데이터 층(470)에 대해 알맞은 순수 효과를 갖지 않는다. 더욱이 셀 내의 개별 층의 높이는 각각에 대한 데이터 층으로부터의 정자기장의 효과를 감소시키도록 선택할 수 있다.
두 개의 데이터 층을 사용하면, 셀(200)은 2 비트의 정보를 저장할 수 있다. 따라서, 셀(400)은 다중 비트 즉, 멀티비트 메모리 셀이다. 한 실시예에 있어서, 데이터 층(410,470)은 상이한 보자력을 갖는다. 이것은 예로서 층(410,470)을 다른 재료로 구성함으로써 얻을 수 있다. 데이터 층(410)의 높이 즉, 두께는 T1이고, 데이터 층(470)의 높이 즉, 두께는 T2이다. 한 실시예에 있어서, 데이터 층(410,470)은 T1과 T2가 서로 다른 두께를 갖는다.
자기 벡터(412,432)가 병렬일 때 층(410,430) 사이의 저항은 R1이다. 자기 벡터(412,432)가 비병렬일 때는 저항이 dR1 만큼 증가한다. 한 실시예에 있어서, R1은 약 1㏁이고, dR1은 약 200㏀이다.
자기 벡터(452,472)가 병렬일 때 층(450,470) 사이의 저항은 R2이다. 자기 벡터(452,472)가 비병렬일 때 저항은 dR2 만큼 증가한다. 한 실시예에 있어서, R2은 약 2㏁이고, dR2은 약 400㏀이다.
도 5의 표(500)는 자기 벡터(412,472)의 정렬 방향과 함수 R1, R2, dR1 및 dR2로서 표시된 셀(400)의 적층 저항 사이의 상관을 나타낸 것이다. 저항은 기준 층(430,450)에 관계없이 제 1 및 제 2 데이터 층(410,470) 사이에서 측정한 것이다. 그러나, 이 경우에, 비강자성 결합 기준 층 쌍은 자기 벡터(432,452)의 영구 정렬 방향으로 인하여 기준 층이라 한다.
메모리 셀(400)은 dR1과 dR2가 서로 다른 경우에 적층 저항의 4가지 뚜렷한 값을 여실히 보여준다. 이것은 재료를 변경시키거나 분리 층(420,460)의 높이를 변경시켜서 구할 수 있다. 이것은 한 실시예에서 예로서 G1이 G2와 실질적으로 상이하도록 층(420)의 치수(G1)와 층(460)의 치수(G2)를 선택함으로써 구할 수 있다. 저항/벡터 조합 대신에 고유 저항에 의해 각각의 상태를 나타내는 능력은 파괴 판독프로세스의 제거를 가능하게 해준다.
T2≒4㎚, G2≒2.5㎚, TP≒9㎚, G1≒1.5㎚ 및 T1≒2㎚의 치수에서 데이터층(410)의 중심은 데이터 층(470)의 중심으로부터 16㎚ 떨어진다. 이 거리에서 데이터 층(410)에 비해 데이터 층(470)의 정자기장의 효과는 상당히 감소된다. 이 효과는 도 6에 도시된 바와 같이 얇은 데이터 층의 길이에 비해 두꺼운 데이터 층의 길이를 증가시켜서 더 감소시킬 수 있다. 메모리 셀(600)의 얇은 데이터 층(610)에 대한 두꺼운 데이터 층(620)으로부터의 정자기장의 효과는 얇은 데이터 층(610)의 길이(L1)에 대한 두꺼운 데이터 층(620)의 길이(L2)를 증가시켜서 감소시킬 수 있다.
셀 구조물은 도 7의 셀(700)에 도시된 바와 같이 2 비트보다 많이 저장할 수 있도록 팽창될 수 있다. 셀(700)은 제 1 데이터 층(710), 제 2 데이터 층(730) 및 제 3 데이터 층(750)을 포함한다. 제 1 비강자성 결합 층 쌍(720)은 제 1 및 제 2 데이터 층(710,730) 사이에 위치한다. 제 2 비강자성 결합 층 쌍(740)은 제 2 및 제 3 데이터 층(730,750) 사이에 위치한다. 셀(700)에서, 최대 8 자기 벡터 조합이 가능하다. 층 재료를 적절히 선택함으로써, 각각의 상태에 대응하는 적층 저항이 분명해질 수 있다. 따라서, 셀(700)은 8개의 다른 저항 값을 통해 최대 3 비트의 정보를 나타낼 수 있다. 셀 구조물은 필요에 따라 높은 저장 밀도를 지원하기 위해 더 팽창될 수 있다.
복수개의 자기 메모리 셀을 배열하여 자기 랜덤 액세스 메모리(MRAM) 저장 디바이스를 형성할 수 있다. 개별적으로 이러한 셀은 MRAM 셀이라 한다. 한 실시예에 있어서, MRAM 디바이스는 전기 도전체의 그리드(grid) 또는 메쉬(mesh)에 배열된 감지 라인 및 워드 라인에 의해 개별적으로 액세스된 MRAM 셀 어레이를 포함한다. 한 실시예에 있어서, MRAM 셀의 어레이는 MRAM 셀이 집적회로 패키지의 형상 계수를 가질 수 있도록 반도체 기판 상에 형성된다.
도 8은 각각의 멀티 비트 자기 메모리 셀을 반도체 기판 상에 형성하는 방법을 나타낸 것이다. 단계(810)에서 도전체 층을 반도체 기판 상에 형성한다. 단계(820)에서 도전체 층 상에 시드(seed) 층을 형성한다. 단계(830)에서 제 1 데이터 층을 시드 층 상에 형성한다. 그 다음, 단계(832)에서 제 1 분리 층을 제 1 데이터 층 상에 형성한다.
단계(840)에서 제 1 비강자성 층 쌍을 외부 자기장의 존재하에서 제 1 분리 층 상에 침착한다. 단계(842)에서 비강자성 결합 층 쌍을 제 1 비강자성 층 쌍 상에 형성한다. 단계(844)에서 제 2 비강자성 층 쌍을 비강자성 결합 층 쌍 상에 침착한다.
한 실시예에 있어서, 비강자성 결합 층 용도로 선택한 재료는 높은 비등방성(Hk)을 갖는다. 한 실시예에 있어서, 비강자성 결합 층 쌍에 맞는 재료는 코발트(Co)를 포함한다. 각종 실시예에 있어서, 결합 층은 루테늄 또는 구리를 포함한다. 결합 층의 비강자성 결합 자기장은 제 2 층의 자기 벡터를 핀닝(pinning)한다. 한 실시예에 있어서, 결합 층의 두께는 1㎚ 이하이다.
단계(850)에서 제 2 분리 층을 비강자성 결합 층 쌍 중 제 2 층 상에 형성한다. 한 실시예에 있어서, 제 1 및 제 2 분리 층의 각각은 알루미늄(Al) 층을 침착하고 이것을 아르곤/산소(Ar/O2) 플라즈마에서 산화하여 산화알루미늄 터널 베리어를 형성하여 형성한다. 한 실시예에 있어서, 분리 층은 금속성 도전 재료를 포함한다.
단계(860)에서 제 2 데이터 층을 제 2 분리 층 상에 형성한다. 제 1 및 제 2 데이터 층은 강자성 재료를 스퍼터링 또는 증발하여 형성할 수 있다. 한 실시예에 있어서, 제 1 데이터 층과 제 2 데이터 층 각각은 니켈-철(NiFe) 또는 니켈-철-코발트(NiFeCo) 합금을 포함한다.
단계(870)에서 캡핑 층을 자기 메모리 셀 적층에 도포한다. 단계(880)에서는 상부 도전체를 적층 상에 형성하여 셀을 상부와 하부 도전체 사이에 샌드위치한다.
이상 상술한 본 발명은 특정 실시예를 기준으로 설명한 것이다. 첨부된 특허청구범위에 기술되어 있는 바와 같이 본 발명의 폭 넓은 정신과 영역 내에서는 각종 변경과 수정이 가능하다. 따라서 명세서와 도면은 제한하는 의미보다는 예시적인 것으로 해석해야 할 것이다.
본 발명에 따라서 서두에 언급한 종래 기술에서의 문제점이 극복된다.

Claims (10)

  1. 자기 재료를 포함하는 제 1 및 제 2 데이터 층과,
    상기 제 1 및 상기 제 2 데이터 층 사이에 위치한 비강자성 결합 층 쌍을 포함하는 메모리 셀 장치.
  2. 제 1 항에 있어서,
    상기 제 1 데이터 층은 높이(G1)의 제 1 분리 층에 의해 제 1 기준 층으로부터 분리되고, 상기 제 2 데이터 층은 높이(G1)과는 다른 높이(G2)의 제 2 분리 층에 의해 제 2 기준 층으로부터 분리되어 있는 메모리 셀 장치.
  3. 제 2 항에 있어서,
    각각의 분리 층은 비도전성 비자기 재료를 포함하는 베리어(barrier)인 메모리 셀 장치.
  4. 제 2 항에 있어서,
    각각의 분리 층은 도전성 비자기 재료를 포함하는 메모리 셀 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 및 상기 제 2 데이터 층은 다른 보자력을 갖는 메모리 셀 장치.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 데이터 층의 높이(T1)는 상기 제 2 데이터 층의 높이(T2)와 실질적으로 다른 메모리 셀 장치.
  7. 제 6 항에 있어서,
    T2는 T1보다 크고, 상기 제 2 데이터 층의 길이는 상기 제 1 데이터 층의 길이보다 큰 메모리 셀 장치.
  8. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 비강자성 결합 층 쌍은 도전성 결합 층에 의해 분리되어 있는 메모리 셀 장치.
  9. a) 제 1 강자성 층을 반도체 기판 상에 형성하는 단계(830)와,
    b) 제 2 강자성 층을 상기 제 1 강자성 층 상에 형성하는 단계(860)와,
    c) 상기 제 1 및 상기 제 2 강자성 층 사이에 위치한 한 쌍의 비강자성 결합 층을 형성하는 단계(840,844)를 포함하는 메모리 셀 제조방법.
  10. 제 9 항에 있어서
    d) 상기 강자성 층 각각과 상기 비강자성 결합 층 쌍 사이에 비도전성 분리 층을 형성하는 단계(832,850)를 더 포함하는 메모리 셀 제조방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100457158B1 (ko) * 2001-12-26 2004-11-16 주식회사 하이닉스반도체 대칭적인 스위칭 특성을 위한 마그네틱 메모리 셀
KR100893852B1 (ko) * 2001-08-09 2009-04-17 삼성전자주식회사 자기 메모리 셀

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6576480B2 (en) * 2001-07-26 2003-06-10 Micron Technology, Inc. Structure and method for transverse field enhancement
US6803616B2 (en) 2002-06-17 2004-10-12 Hewlett-Packard Development Company, L.P. Magnetic memory element having controlled nucleation site in data layer
DE10142594A1 (de) * 2001-08-31 2003-03-27 Infineon Technologies Ag Kompensation eines magnetischen Biasfeldes in einer Speicherschicht einer magnetoresistiven Speicherzelle
JP3866567B2 (ja) 2001-12-13 2007-01-10 株式会社東芝 半導体記憶装置及びその製造方法
US6593608B1 (en) * 2002-03-15 2003-07-15 Hewlett-Packard Development Company, L.P. Magneto resistive storage device having double tunnel junction
TWI222763B (en) * 2002-03-29 2004-10-21 Toshiba Corp Magnetic logic element and magnetic logic element array
US6728132B2 (en) * 2002-04-03 2004-04-27 Micron Technology, Inc. Synthetic-ferrimagnet sense-layer for high density MRAM applications
US6985384B2 (en) * 2002-10-01 2006-01-10 International Business Machines Corporation Spacer integration scheme in MRAM technology
US6956766B2 (en) * 2002-11-26 2005-10-18 Kabushiki Kaisha Toshiba Magnetic cell and magnetic memory
US6667901B1 (en) * 2003-04-29 2003-12-23 Hewlett-Packard Development Company, L.P. Dual-junction magnetic memory device and read method
JP4066361B2 (ja) 2003-07-30 2008-03-26 トヨタ自動車株式会社 燃料電池の冷却システム
US6985385B2 (en) * 2003-08-26 2006-01-10 Grandis, Inc. Magnetic memory element utilizing spin transfer switching and storing multiple bits
JP2005150482A (ja) * 2003-11-18 2005-06-09 Sony Corp 磁気抵抗効果素子及び磁気メモリ装置
US6925000B2 (en) 2003-12-12 2005-08-02 Maglabs, Inc. Method and apparatus for a high density magnetic random access memory (MRAM) with stackable architecture
JP2005310840A (ja) * 2004-04-16 2005-11-04 Toshiba Corp 磁気ランダムアクセスメモリ
US7502248B2 (en) * 2004-05-21 2009-03-10 Samsung Electronics Co., Ltd. Multi-bit magnetic random access memory device
EP1890296B1 (en) 2004-05-21 2010-11-17 Samsung Electronics Co., Ltd. Multi-bit magnetic random access memory device and methods of operating and sensing the same
US7436632B2 (en) * 2004-06-30 2008-10-14 Seagate Technology Llc Differential/dual CPP recording head
US7061037B2 (en) * 2004-07-06 2006-06-13 Maglabs, Inc. Magnetic random access memory with multiple memory layers and improved memory cell selectivity
US7075818B2 (en) * 2004-08-23 2006-07-11 Maglabs, Inc. Magnetic random access memory with stacked memory layers having access lines for writing and reading
JP2006093432A (ja) * 2004-09-24 2006-04-06 Sony Corp 記憶素子及びメモリ
RU2310928C2 (ru) 2004-10-27 2007-11-20 Самсунг Электроникс Ко., Лтд. Усовершенствованное многоразрядное магнитное запоминающее устройство с произвольной выборкой и способы его функционирования и производства
US20060171197A1 (en) * 2005-01-31 2006-08-03 Ulrich Klostermann Magnetoresistive memory element having a stacked structure
US7173848B2 (en) * 2005-02-01 2007-02-06 Meglabs, Inc. Magnetic random access memory with memory cell stacks having more than two magnetic states
US7379321B2 (en) * 2005-02-04 2008-05-27 Hitachi Global Storage Technologies Netherlands B.V. Memory cell and programmable logic having ferromagnetic structures exhibiting the extraordinary hall effect
KR100647319B1 (ko) 2005-02-05 2006-11-23 삼성전자주식회사 스핀 분극 전류를 이용한 멀티 비트 자기 메모리 소자와그 제조 및 구동 방법
US7285836B2 (en) * 2005-03-09 2007-10-23 Maglabs, Inc. Magnetic random access memory with stacked memory cells having oppositely-directed hard-axis biasing
US7453720B2 (en) * 2005-05-26 2008-11-18 Maglabs, Inc. Magnetic random access memory with stacked toggle memory cells having oppositely-directed easy-axis biasing
US8058696B2 (en) * 2006-02-25 2011-11-15 Avalanche Technology, Inc. High capacity low cost multi-state magnetic memory
US8183652B2 (en) * 2007-02-12 2012-05-22 Avalanche Technology, Inc. Non-volatile magnetic memory with low switching current and high thermal stability
US8063459B2 (en) * 2007-02-12 2011-11-22 Avalanche Technologies, Inc. Non-volatile magnetic memory element with graded layer
US20080246104A1 (en) * 2007-02-12 2008-10-09 Yadav Technology High Capacity Low Cost Multi-State Magnetic Memory
US8084835B2 (en) * 2006-10-20 2011-12-27 Avalanche Technology, Inc. Non-uniform switching based non-volatile magnetic based memory
US8508984B2 (en) * 2006-02-25 2013-08-13 Avalanche Technology, Inc. Low resistance high-TMR magnetic tunnel junction and process for fabrication thereof
US20070253245A1 (en) * 2006-04-27 2007-11-01 Yadav Technology High Capacity Low Cost Multi-Stacked Cross-Line Magnetic Memory
US7732881B2 (en) * 2006-11-01 2010-06-08 Avalanche Technology, Inc. Current-confined effect of magnetic nano-current-channel (NCC) for magnetic random access memory (MRAM)
US8018011B2 (en) * 2007-02-12 2011-09-13 Avalanche Technology, Inc. Low cost multi-state magnetic memory
US8535952B2 (en) * 2006-02-25 2013-09-17 Avalanche Technology, Inc. Method for manufacturing non-volatile magnetic memory
US7388776B1 (en) * 2006-12-22 2008-06-17 Hitachi Global Storage Technologies Netherlands, B.V. Three-dimensional magnetic memory
JP5455313B2 (ja) * 2008-02-21 2014-03-26 株式会社東芝 磁気記憶素子及び磁気記憶装置
US8802451B2 (en) 2008-02-29 2014-08-12 Avalanche Technology Inc. Method for manufacturing high density non-volatile magnetic memory
US9929211B2 (en) * 2008-09-24 2018-03-27 Qualcomm Incorporated Reducing spin pumping induced damping of a free layer of a memory device
US8331141B2 (en) 2009-08-05 2012-12-11 Alexander Mikhailovich Shukh Multibit cell of magnetic random access memory with perpendicular magnetization
US8988934B2 (en) 2010-07-27 2015-03-24 Alexander Mikhailovich Shukh Multibit cell of magnetic random access memory with perpendicular magnetization
US8279662B2 (en) 2010-11-11 2012-10-02 Seagate Technology Llc Multi-bit magnetic memory with independently programmable free layer domains
US8203870B2 (en) 2010-11-23 2012-06-19 Seagate Technology Llc Flux programmed multi-bit magnetic memory
US9047964B2 (en) 2012-08-20 2015-06-02 Qualcomm Incorporated Multi-level memory cell using multiple magnetic tunnel junctions with varying MGO thickness

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5936293A (en) * 1998-01-23 1999-08-10 International Business Machines Corporation Hard/soft magnetic tunnel junction device with stable hard ferromagnetic layer
US5930164A (en) * 1998-02-26 1999-07-27 Motorola, Inc. Magnetic memory unit having four states and operating method thereof
EP0971423A1 (en) * 1998-07-10 2000-01-12 Interuniversitair Micro-Elektronica Centrum Vzw Spin-valve structure and method for making same
US6278589B1 (en) * 1999-03-30 2001-08-21 International Business Machines Corporation Dual GMR sensor with a single AFM layer

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100893852B1 (ko) * 2001-08-09 2009-04-17 삼성전자주식회사 자기 메모리 셀
KR100457158B1 (ko) * 2001-12-26 2004-11-16 주식회사 하이닉스반도체 대칭적인 스위칭 특성을 위한 마그네틱 메모리 셀

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Publication number Publication date
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JP2001313377A (ja) 2001-11-09
CN1319070C (zh) 2007-05-30

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