JP4818523B2 - メモリセル装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリの分野に関連し、メモリセル装置及びその製造方法に関する。特に、本発明は、多ビット磁気メモリセル及びその製造方法に関する。
【０００２】
【従来の技術】
不揮発性メモリの或るタイプのものは、磁気抵抗原理に基づいている。特に、有用な磁気抵抗効果は、巨大磁気抵抗（ＧＭＲ）効果と呼ばれる。一実施形態では、ＧＭＲに基づく磁気メモリセルは多層構造を有しており、その多層構造は、複数の導電性磁性層と１つの導電性非磁性金属層とを備えている。セルの磁気的状態は、一方の磁性層の中の磁気ベクトルに対する他方の磁性層の中の磁気ベクトルの相対的な方向（例えば、平行又は反平行）によって決定される。セルの抵抗は、２つの磁気ベクトルの相対的な方向によって異なる。従って、セルの状態は、セルに対して電圧を印加し、その結果として生じるセンス電流を測定することによって、決定され得る。
【０００３】
１つのタイプのＧＭＲメモリセルは、２層のうちの一方の層の磁気ベクトルを「ピン留め」（pin）する。ピン留めされた磁気ベクトルを有する層は、基準層と呼ばれる。その場合には、セルの状態は、他方の層の中の磁気ベクトルの方向を変えることによって制御される。ピン留めされていない磁性層は、データ層とも呼ばれる。データ層の中の磁気ベクトルの方向は、少なくとも低磁場強度ではピン留め層の中の磁気ベクトルに殆ど影響を与えない磁場の印加により、制御される。このタイプのセルは、スピンバルブセル又はＧＭＲセルと呼ばれる。
【０００４】
スピン依存型トンネリングセルは、基準層とデータ層との間に、金属層の代わりに誘電材料のような非導電性バリア層を使用する。基準層とデータ層との間の輸送メカニズムは、バリア層を通したトンネリングである。そのため、このセルは、トンネリング磁気抵抗（ＴＭＲ）セルとも呼ばれる。ＴＭＲセルは、導電性ＧＭＲセルに対して多くの利点を有している。特に、ＴＭＲセル構造では、ＧＭＲセル構造に対して、より大きな抵抗変化が得られる。
【０００５】
【発明が解決しようとする課題】
ＧＭＲセル構造及びＴＭＲセル構造の両方に関して、基準（リファレンス）層又はピン留め層は、データ層の中に静磁界又は減磁化磁界を生成することができる。これは、基準層とデータ層とが近接していることによる。基準層からの静磁界は優勢磁界になることができて、これより、データ層の磁化を永久的に変化させることができる。これより、データ記憶の信頼性が損なわれる。金属分離層の高さを増してＧＭＲセル構造内の静磁界を補償することはできるが、ＴＭＲ構造内のバリアの高さは、量子トンネリングを発生できるほど十分に薄いバリアを設ける必要性によって、制約される。
【０００６】
従来技術の磁気メモリセル構造は、２つのデータ層を使用して多ビットを記憶する。この構造の問題点は、静磁界の影響を低減するために各層の長さ対幅のアスペクト比を５以上にする必要があり、これによって、そのようなセルから構成される装置の記憶密度が減少することである。他の問題点は、この従来技術の構造が２つの抵抗値しか実現することができない点である。装置の状態の決定には、破壊的なリードバック・スキームに続いて書き直し動作を行う必要がある。
【０００７】
【課題を解決するための手段】
既知のシステム及び方法の限界を考慮して、磁気メモリセル構造とその構造を製造する方法とが以下に説明される。
【０００８】
多ビット磁気メモリセルの一実施形態では、第１及び第２のデータ層が含まれる。反強磁性的に結合された第１及び第２の基準層が、これら第１及び第２のデータ層の間に配置され、導電性結合層が前記反強磁性的に結合された第１及び第２の基準層間に配置される。一実施形態では、前記第１及び第２のデータ層が異なる保磁力を有している。このメモリセル構造は、第１及び第２のデータ層の各々を反強磁性的に結合された前記第１及び第２の基準層からから分離する第１及び第２の分離層を備えている。一実施形態では、この分離層は非導電性である。他の実施形態では、この分離層は導電性である。
【０００９】
様々な実施形態では、層の高さ及び長さは、データ層の間の静磁界を改善するように選択される。一実施形態では、第１及び第２のデータ層の高さが同じではない。他の実施形態では、第２のデータ層と反強磁性的に結合された一対の層との間の分離層の高さが、第１のデータ層と基準層の反強磁性的に結合された一対の層との間の分離層の高さとは、同じではない。
【００１０】
多ビット磁気メモリセルの製造方法は、半導体基板の上に第１の強磁性層を形成するステップを含んでいる。この製造方法は、第１の強磁性層の上に、第１の分離層を形成するステップを含んでいる。さらに、前記第１の分離層上の反強磁性的に結合された一対の基準層と、当該一対の基準層間の導電性結合層とを形成し、前記一対の基準層の上に、第２の分離層を形成し、前記第２の分離層の上に、第２の強磁性層を形成するステップを含んでいる。
【００１１】
本発明の他の特徴及び効果は、添付の図面及び以下の詳細な説明から明らかになるであろう。
【００１２】
【発明の実施の形態】
本発明が、添付の図面において、限定としてではなく、一例として描かれている。これらの図面中では、同じ参照番号は同様の要素を示している。
【００１３】
巨大磁気抵抗（ＧＭＲ）効果は、交互に存在する磁性層の中における磁気ベクトルの相対的な方向が印加磁界の関数として変化するときに、多層の強磁性層／非磁性層構造において観測される抵抗の変化から生じる。この構造の抵抗は、隣接する磁性層における磁気ベクトル間の角度の関数である。互いに同じ方向を有する磁気ベクトルは、「平行である」と呼ばれる。また、互いに反対方向を向いた磁気ベクトルは、反平行であると呼ばれる。
【００１４】
磁性金属の電気抵抗率は、その層の磁気ベクトルに対する電子スピンの方向に依存する。平行スピンを有する電子は散乱が少なく、その結果として、その材料に対する抵抗率がより低くなる。磁性層のベクトルが低磁場強度にて反平行であると、低散乱率を有する電子は両方の磁性層の中に存在しない。これより、その材料の抵抗率が増加する。このように、多層になった強磁性層／非磁性層構造の電気抵抗率は、異なった磁性層の磁気ベクトルの相対的な方向に依存する。
【００１５】
図１は、磁気メモリセル１００の一つの実施形態を示しており、この磁気メモリセル１００は、２つの磁性層１１０及び１３０と、これらの磁性層１１０及び１３０の間に挟まれた非磁性分離層１２０をそれぞれ有している。磁性層１１０及び１３０の各々は、磁気ベクトル１１２及び１３２をそれぞれ有している。図示されている磁気ベクトル１１２及び１３２は、互いに反平行である。磁性層１１０及び１３０は、導電性の金属層である。１つのタイプの磁気メモリセル（すなわち、ＧＭＲ）では、分離層１２０は導電性金属層である。
【００１６】
図２は、磁気メモリセル２００の他の実施形態を示している。この磁気メモリセル２００は、誘電体又は非導電性分離層２２０と、この分離層２２０によって分離された２つの磁性層２１０及び２３０を含んでいる。磁気ベクトル２１２及び２３２は、この例では互いに平行である。電流は、分離層２２０を通した磁性層２１０及び２３０の間の量子トンネリングによって確立される。このタイプの磁気メモリセル２００は、スピン依存型トンネリング磁気抵抗（ＴＭＲ）セルである。
【００１７】
磁気メモリセルは、複数層のうちの一層における磁気ベクトルを「ピン留め」して、変化を妨げるように構成され得る。そのような磁気メモリセルは、スピンバルブセルと呼ばれる。図１及び図２において、一方の磁性層１３０及び２３０がピン留めされている状態の下では、他方の磁性層１１０及び２１０はデータ層（データ記憶層）と呼ばれ、一方の磁性層１３０及び２３０は基準層（リファレンス層）と呼ばれる。磁気メモリセルの状態は、データ層と基準層との間における磁気ベクトルの相対的な方向によって決定される。基準層が固定された磁気ベクトル２３２を有している場合、磁気メモリセル２００は、単一ビットの情報に対応する２つの状態を表すことができる。磁気メモリセル１００，２００は、多ビットの情報を記憶するように設計することも可能である。
【００１８】
磁性層の間の距離が減少するにつれて、データ層に対する基準層の磁気ベクトルの効果が、より顕著になってくる。図３において、基準層３３０は、静磁界をデータ層３１０に作用せしめる。静磁界は、図３においてベクトル３１２及び３３２によって示されるように、データ層３１０の中に基準層３３０に対して反平行の磁気ベクトルを誘起するように作用する。データ層３１０と基準層３３２との間に介在された分離層３２０の寸法が減少すると、基準層３３０の静磁界により、磁気メモリセル３００が信頼性のあるデータ記憶を行なうことが不可能となるようにデータ層３１０の磁化が永久的に変化される。非トンネリングセル装置又はＧＭＲセル装置に関しては、金属分離層１２０の高さを増すことによって、この望ましくない効果をいくらか改善することができる。しかし、トンネリング構造に対しては、分離層２２０の高さは、量子トンネリングをサポートする必要性のために制約される。
【００１９】
図４は、多ビット磁気メモリセル４００のある実施形態を示している。このセル４００は、一対の基準層４３０，４５０と２つのデータ層４１０，４７０とを有している。基準層４３０と４５０とは、薄い分離層４４０によって互いに分離されている。分離層４４０の高さ及び組成は、基準層４３０，４５０間に永久的な反強磁性的結合が得られるように選択される。一実施形態では、分離層４４０の厚さは、０．５〜１．０ｎｍの間の範囲である。様々な実施形態において、分離層４４０は、ルテニウム（Ｒｕ）又は銅（Ｃｕ）にて構成されている。
【００２０】
第１のデータ層４１０は、第１の分離層４２０によって基準層４３０から分離されている。同様に、第２のデータ層４７０は、第２の分離層４６０によって基準層４５０から分離されている。一実施形態では、分離層４２０及び４６０は、セル４００がＴＭＲセルであるように、非導電性の非金属層である。他の実施形態では、分離層４２０及び４６０は、セル４００がＧＭＲセルであるように、導電性金属層である。
【００２１】
反強磁性的に結合された一対の基準層４３０，４５０は、逆向きの静磁界をセットアップする。しかし、各データ層４１０，４７０同士の近接の程度に比べて基準層４３０，４５０同士のほうが近接しているため、これらの基準層４３０，４５０にセットアップされる逆向きの静磁界は、実質的にお互いにキャンセルし合う。これにより、基準層４３０及び４５０の中の反平行磁気ベクトルによって生成されるこれらの逆向きの静磁界は、データ層４１０又はデータ層４７０に対しては、実質的に有効な正味の効果を及ぼさない。さらに、セル内部における個々の層の高さは、データ層４１０，４７０からお互いへ及ぼす静磁界の効果を減らすように選択され得る。
【００２２】
２つのデータ層４１０，４７０を使用することにより、セル４００は、２ビットの情報を記憶することができる。かくして、セル４００は、複数ビット又は多ビットメモリセルである。一実施形態では、データ層４１０及び４７０は、異なった保磁力を有している。これは、例えば、データ層４１０及び４７０を異なる材料から形成することによって達成され得る。データ層４１０の高さ又は厚さは、Ｔ１である。データ層４７０の高さ又は厚さは、Ｔ２である。一実施形態では、データ層４１０及び４７０は、Ｔ１≠Ｔ２であるように異なる高さ又は厚さを有している。
【００２３】
データ層４１０と基準層４３０との間の抵抗値は、これらの層４１０，４３０における磁気ベクトル４１２及び４３２が平行であるときにはＲ１である。この抵抗値Ｒ１は、磁気ベクトル４１２及び４３２が反平行であると、大きさｄＲ１だけ増加する。一実施形態においては、Ｒ１は約１ＭΩであり、ｄＲ１は約２００ｋΩである。
【００２４】
基準層４５０とデータ層４７０との間の抵抗値は、これらの層４５０，４７０における磁気ベクトル４５２及び４７２が平行であるときにはＲ２である。この抵抗値Ｒ２は、磁気ベクトル４５２及び４７２が反平行であると、大きさｄＲ２だけ増加する。一実施形態では、Ｒ２は約２ＭΩであり、ｄＲ２は約４００ｋΩである。
【００２５】
図５の表５００は、磁気ベクトル４１２及び４７０の方向と、Ｒ１，Ｒ２，ｄＲ１，及びｄＲ２の関数として表示されたセル４００のスタック抵抗値との関係を示している。なお、抵抗は、基準層４３０及び４５０とは無関係に、第１のデータ層４１０と第２のデータ層４７０との間で測定されている。しかし、反強磁性的に結合された一対の基準層４３０，４５０は、それらの磁気ベクトル４３２及び４５２が永久的に不変の方向であるので、この場合には基準層とされている。
【００２６】
メモリセル４００は、ｄＲ１≠ｄＲ２であるときに、４つの異なるスタック抵抗値を実現することができる。これは、分離層４２０及び４６０の材料又は高さを変えることによって実現されてもよい。これは、一実施形態では、例えば層４２０（高さ又は厚さＧ１）及び４６０（高さ又は厚さＧ２）の寸法を、Ｇ１がＧ２とは実質的に異なる（すなわち、Ｇ１≠Ｇ２）ように選択することによって、達成される。抵抗／ベクトルの組み合わせの代わりに独特の抵抗値によって各状態を表示することができると、破壊読出しプロセスの排除が可能になる。
【００２７】
Ｔ２≒４ｎｍ、Ｇ２≒２．５ｎｍ、ＴＰ（基準層４３０と分離層４４０と基準層４５０の積層部分の高さ又は厚さ）≒９ｎｍ、Ｇ１≒１．５ｎｍ、及びＴ１≒２ｎｍという寸法では、データ層４１０の厚み方向の中央部は、データ層４７０の厚み方向の中央部から１６ｎｍ離れる。この距離では、データ層４１０に対するデータ層４７０の静磁界の効果は、顕著に低減される。この効果は、図６に示されているように、厚い方のデータ層６２０の長さ（Ｌ２）を薄い方のデータ層６１０の長さ（Ｌ１）に対して増やすことによって、さらに低減させることができる。すなわち、メモリセル６００の厚い方のデータ層６２０からの静磁界の薄い方のデータ層６１０に対する効果は、厚い方のデータ層６２０の長さ（Ｌ２）を薄い方のデータ層６１０の長さ（Ｌ１）に対して増やすことによって、低減させることができる。なお、この場合、第２のデータ層６２０の長さＬ２は、第１のデータ層の長さＬ１よりも長く、Ｌ２＞Ｌ１である。
【００２８】
図７のセル７００に示されているように、セル構造を拡大して２ビットより多くのビットを記憶することができる。セル７００は、第１のデータ層７１０，第２のデータ層７３０，及び第３のデータ層７５０を含んでいる。第１の反強磁性的に結合された層の対７２０が、第１のデータ層７１０と第２のデータ層７３０との間に配置されている。第２の反強磁性的に結合された層の対７４０が、第２のデータ層７３０と第３のデータ層７５０との間に配置されている。セル７００では、８つまでの磁気ベクトルの組み合わせが可能である。層材料の適切な選択を通じて、各状態に対応するスタック抵抗を異なったものにすることができる。これより、セル７００は、８つの異なった抵抗値を通じて、３ビットの情報を表すことができる。必要であれば、セル構造をさらに拡大して、より高い記憶密度をサポートすることができる。
【００２９】
複数のメモリセルを配列して、磁気ランダムアクセスメモリ（ＭＲＡＭ）記憶装置を形成することができる。セルは、個々にＭＲＡＭセルと呼ばれる。一実施形態では、ＭＲＡＭ記憶装置はＭＲＡＭセルのアレイを備えており、これらは、電気導体のメッシュ又はグリッドに配置されたセンス線及びワード線によって個々にアクセスされる。一実施形態では、ＭＲＡＭセルのアレイは半導体基板の上に形成され、ＭＲＡＭ記憶装置は集積回路パッケージの形状ファクタを有することができる。
【００３０】
図８は、半導体基板の上に個々の多ビット磁気メモリセルを形成する方法を示している。ステップ８１０において、導体層が半導体基板の上に形成される。ステップ８２０において、シード層が導体層の上に形成される。第１のデータ層が、ステップ８３０において、シード層の上に形成される。その後に、第１の分離層が、ステップ８３２において、第１のデータ層の上に形成される。
【００３１】
ステップ８４０において、反強磁性の一対の層のうちの第１の層が、外部磁界の存在下で第１の分離層の上に堆積される。反強磁性の一対の層を結合する結合層が、ステップ８４２において、反強磁性の一対の層のうちの前記第１の層の上に形成される。反強磁性的に結合される一対の層うちの第２の層は、ステップ８４４において、反強磁性の一対の層を結合する前記結合層の上に形成される。
【００３２】
一実施形態では、反強磁性の一対の層を結合する結合層のために選択された材料は、高い異方性（Ｈｋ）を有している。一実施形態では、反強磁性的に結合された一対の層のために選択された材料は、コバルト（Ｃｏ）である。様々な実施形態において、結合層はルテニウム又は銅から構成されている。結合層の反強磁性結合磁界は、第２の層の磁気ベクトルをピン留めする。一実施形態では、結合層の厚さは、１ｎｍより薄い。
【００３３】
ステップ８５０において、第２の分離層が、反強磁性的に結合された一対の層のうちの第２の層の上に形成される。一実施形態においては、第１及び第２の分離層の各々は、アルミニウム（Ａｌ）層を堆積し、これをアルゴン／酸素（Ａｒ／Ｏ2）プラズマ中で酸化して酸化アルミニウムトンネルバリアを形成することによって、形成される。一実施形態では、分離層は、導電性金属材料から構成される。
【００３４】
ステップ８６０において、第２のデータ層が、第２の分離層の上に形成される。第１及び第２のデータ層は、強磁性材料をスパッタリング又は蒸着することによって形成することができる。一実施形態では、第１及び第２のデータ層の各々は、ニッケル・鉄（ＮｉＦｅ）合金又はニッケル・鉄・コバルト（ＮｉＦｅＣｏ）合金から構成される。
【００３５】
ステップ８７０に示されているように、キャップ層を磁気メモリセル・スタックに対して形成してもよい。ステップ８８０において、頂部導体がスタックの上に形成され、セルがこの頂部導体と上述の底部導体との間に挟まれた状態となされる。
【００３６】
以上述べた説明を要約すると、次の通りである。多ビット磁気メモリセル４００は、第１のデータ層４１０及び第２のデータ層４７０を含んでいる。反強磁性的に結合された一対の層４３０，４５０が、第１及び第２のデータ層４１０，４７０間に配置される。一実施形態においては、第１及び第２のデータ層４１０，４７０は、異なった保持力を有している。メモリセル構造は、第１及び第２のデータ層４１０，４７０と、反強磁性的に結合された一対の層４３０，４５０との間を分離する複数の分離層４２０，４６０を含んでいる。一実施形態では、反強磁性的に結合された一対の層４３０，４５０の間に配置された結合層（分離層）４４０は、ルテニウム（Ｒｕ）又は銅（Ｃｕ）にて構成されている。一実施形態では、第１及び第２のデータ層４１０，４７０の各々と、反強磁性的に結合された層４３０，４５０の対との間にそれぞれ配置される分離層４２０，４６０が非導電性となされ、この場合は、このセルがスピン依存型トンネリング（ＴＭＲ）セルとなる。これに代えて、分離層４２０，４６０は導電性となされ、この場合は、このセルが巨大磁気抵抗（ＧＭＲ）セルとなる。本発明によれば、記憶密度が高く、２を越える数の異なる抵抗値を得ることができるようなメモリセル装置及びその製造方法を提供することができる。
【００３７】
以上の詳細な説明では、本発明が、その特定の例示的な実施形態を参照しつつ説明されている。これに対して、様々な改変及び変更を、請求の範囲に述べられている本発明のより広範な考え及び範囲から逸脱することなく施すことが可能である。従って、明細書及び図面は、制限的な意味ではなく例示的な意味で解釈されるべきものである。
【図面の簡単な説明】
【図１】ＧＭＲ（巨大磁気抵抗）セル構造を有する磁気メモリセルの一実施形態を示す図である。
【図２】ＴＭＲ（トンネリング磁気抵抗）セル構造の一実施形態を示す図である。
【図３】基準層によって生成された静磁界に基づいて生ぜしめられる、基準層内の磁気ベクトルに対して反平行であるデータ層の磁気ベクトルを示す図である。
【図４】多ビット磁気メモリセル構造の一実施形態を示す図である。
【図５】図４のデータ層における磁気ベクトルの相対的な方向に対応する抵抗値の表を示す図である。
【図６】異なる長さのデータ層を有する磁気メモリセル構造のある実施形態を描いた図である。
【図７】３ビット磁気メモリセル構造の一実施形態を示す図である。
【図８】２つのデータ層の間に配置された、反強磁性的に結合された一対の層を有する多ビット磁気メモリセルを形成する一実施形態を示す図である。
【符号の説明】
４１０ 第１のデータ層
４２０ 第１の分離層
４３０ 基準層
４４０ 分離層（結合層）
４５０ 基準層
４６０ 第２の分離層
４７０ 第２のデータ層
Ｇ１ 第１の分離層の高さ
Ｇ２ 第２の分離層の高さ
Ｔ１ 第１のデータ層の高さ
Ｔ２ 第２のデータ層の高さ
ＴＰ 一対の基準層及びこれらに挟まれた分離層の積層部分の高さ
【発明の属する技術分野】
本発明は、不揮発性メモリの分野に関連し、メモリセル装置及びその製造方法に関する。特に、本発明は、多ビット磁気メモリセル及びその製造方法に関する。
【０００２】
【従来の技術】
不揮発性メモリの或るタイプのものは、磁気抵抗原理に基づいている。特に、有用な磁気抵抗効果は、巨大磁気抵抗（ＧＭＲ）効果と呼ばれる。一実施形態では、ＧＭＲに基づく磁気メモリセルは多層構造を有しており、その多層構造は、複数の導電性磁性層と１つの導電性非磁性金属層とを備えている。セルの磁気的状態は、一方の磁性層の中の磁気ベクトルに対する他方の磁性層の中の磁気ベクトルの相対的な方向（例えば、平行又は反平行）によって決定される。セルの抵抗は、２つの磁気ベクトルの相対的な方向によって異なる。従って、セルの状態は、セルに対して電圧を印加し、その結果として生じるセンス電流を測定することによって、決定され得る。
【０００３】
１つのタイプのＧＭＲメモリセルは、２層のうちの一方の層の磁気ベクトルを「ピン留め」（pin）する。ピン留めされた磁気ベクトルを有する層は、基準層と呼ばれる。その場合には、セルの状態は、他方の層の中の磁気ベクトルの方向を変えることによって制御される。ピン留めされていない磁性層は、データ層とも呼ばれる。データ層の中の磁気ベクトルの方向は、少なくとも低磁場強度ではピン留め層の中の磁気ベクトルに殆ど影響を与えない磁場の印加により、制御される。このタイプのセルは、スピンバルブセル又はＧＭＲセルと呼ばれる。
【０００４】
スピン依存型トンネリングセルは、基準層とデータ層との間に、金属層の代わりに誘電材料のような非導電性バリア層を使用する。基準層とデータ層との間の輸送メカニズムは、バリア層を通したトンネリングである。そのため、このセルは、トンネリング磁気抵抗（ＴＭＲ）セルとも呼ばれる。ＴＭＲセルは、導電性ＧＭＲセルに対して多くの利点を有している。特に、ＴＭＲセル構造では、ＧＭＲセル構造に対して、より大きな抵抗変化が得られる。
【０００５】
【発明が解決しようとする課題】
ＧＭＲセル構造及びＴＭＲセル構造の両方に関して、基準（リファレンス）層又はピン留め層は、データ層の中に静磁界又は減磁化磁界を生成することができる。これは、基準層とデータ層とが近接していることによる。基準層からの静磁界は優勢磁界になることができて、これより、データ層の磁化を永久的に変化させることができる。これより、データ記憶の信頼性が損なわれる。金属分離層の高さを増してＧＭＲセル構造内の静磁界を補償することはできるが、ＴＭＲ構造内のバリアの高さは、量子トンネリングを発生できるほど十分に薄いバリアを設ける必要性によって、制約される。
【０００６】
従来技術の磁気メモリセル構造は、２つのデータ層を使用して多ビットを記憶する。この構造の問題点は、静磁界の影響を低減するために各層の長さ対幅のアスペクト比を５以上にする必要があり、これによって、そのようなセルから構成される装置の記憶密度が減少することである。他の問題点は、この従来技術の構造が２つの抵抗値しか実現することができない点である。装置の状態の決定には、破壊的なリードバック・スキームに続いて書き直し動作を行う必要がある。
【０００７】
【課題を解決するための手段】
既知のシステム及び方法の限界を考慮して、磁気メモリセル構造とその構造を製造する方法とが以下に説明される。
【０００８】
多ビット磁気メモリセルの一実施形態では、第１及び第２のデータ層が含まれる。反強磁性的に結合された第１及び第２の基準層が、これら第１及び第２のデータ層の間に配置され、導電性結合層が前記反強磁性的に結合された第１及び第２の基準層間に配置される。一実施形態では、前記第１及び第２のデータ層が異なる保磁力を有している。このメモリセル構造は、第１及び第２のデータ層の各々を反強磁性的に結合された前記第１及び第２の基準層からから分離する第１及び第２の分離層を備えている。一実施形態では、この分離層は非導電性である。他の実施形態では、この分離層は導電性である。
【０００９】
様々な実施形態では、層の高さ及び長さは、データ層の間の静磁界を改善するように選択される。一実施形態では、第１及び第２のデータ層の高さが同じではない。他の実施形態では、第２のデータ層と反強磁性的に結合された一対の層との間の分離層の高さが、第１のデータ層と基準層の反強磁性的に結合された一対の層との間の分離層の高さとは、同じではない。
【００１０】
多ビット磁気メモリセルの製造方法は、半導体基板の上に第１の強磁性層を形成するステップを含んでいる。この製造方法は、第１の強磁性層の上に、第１の分離層を形成するステップを含んでいる。さらに、前記第１の分離層上の反強磁性的に結合された一対の基準層と、当該一対の基準層間の導電性結合層とを形成し、前記一対の基準層の上に、第２の分離層を形成し、前記第２の分離層の上に、第２の強磁性層を形成するステップを含んでいる。
【００１１】
本発明の他の特徴及び効果は、添付の図面及び以下の詳細な説明から明らかになるであろう。
【００１２】
【発明の実施の形態】
本発明が、添付の図面において、限定としてではなく、一例として描かれている。これらの図面中では、同じ参照番号は同様の要素を示している。
【００１３】
巨大磁気抵抗（ＧＭＲ）効果は、交互に存在する磁性層の中における磁気ベクトルの相対的な方向が印加磁界の関数として変化するときに、多層の強磁性層／非磁性層構造において観測される抵抗の変化から生じる。この構造の抵抗は、隣接する磁性層における磁気ベクトル間の角度の関数である。互いに同じ方向を有する磁気ベクトルは、「平行である」と呼ばれる。また、互いに反対方向を向いた磁気ベクトルは、反平行であると呼ばれる。
【００１４】
磁性金属の電気抵抗率は、その層の磁気ベクトルに対する電子スピンの方向に依存する。平行スピンを有する電子は散乱が少なく、その結果として、その材料に対する抵抗率がより低くなる。磁性層のベクトルが低磁場強度にて反平行であると、低散乱率を有する電子は両方の磁性層の中に存在しない。これより、その材料の抵抗率が増加する。このように、多層になった強磁性層／非磁性層構造の電気抵抗率は、異なった磁性層の磁気ベクトルの相対的な方向に依存する。
【００１５】
図１は、磁気メモリセル１００の一つの実施形態を示しており、この磁気メモリセル１００は、２つの磁性層１１０及び１３０と、これらの磁性層１１０及び１３０の間に挟まれた非磁性分離層１２０をそれぞれ有している。磁性層１１０及び１３０の各々は、磁気ベクトル１１２及び１３２をそれぞれ有している。図示されている磁気ベクトル１１２及び１３２は、互いに反平行である。磁性層１１０及び１３０は、導電性の金属層である。１つのタイプの磁気メモリセル（すなわち、ＧＭＲ）では、分離層１２０は導電性金属層である。
【００１６】
図２は、磁気メモリセル２００の他の実施形態を示している。この磁気メモリセル２００は、誘電体又は非導電性分離層２２０と、この分離層２２０によって分離された２つの磁性層２１０及び２３０を含んでいる。磁気ベクトル２１２及び２３２は、この例では互いに平行である。電流は、分離層２２０を通した磁性層２１０及び２３０の間の量子トンネリングによって確立される。このタイプの磁気メモリセル２００は、スピン依存型トンネリング磁気抵抗（ＴＭＲ）セルである。
【００１７】
磁気メモリセルは、複数層のうちの一層における磁気ベクトルを「ピン留め」して、変化を妨げるように構成され得る。そのような磁気メモリセルは、スピンバルブセルと呼ばれる。図１及び図２において、一方の磁性層１３０及び２３０がピン留めされている状態の下では、他方の磁性層１１０及び２１０はデータ層（データ記憶層）と呼ばれ、一方の磁性層１３０及び２３０は基準層（リファレンス層）と呼ばれる。磁気メモリセルの状態は、データ層と基準層との間における磁気ベクトルの相対的な方向によって決定される。基準層が固定された磁気ベクトル２３２を有している場合、磁気メモリセル２００は、単一ビットの情報に対応する２つの状態を表すことができる。磁気メモリセル１００，２００は、多ビットの情報を記憶するように設計することも可能である。
【００１８】
磁性層の間の距離が減少するにつれて、データ層に対する基準層の磁気ベクトルの効果が、より顕著になってくる。図３において、基準層３３０は、静磁界をデータ層３１０に作用せしめる。静磁界は、図３においてベクトル３１２及び３３２によって示されるように、データ層３１０の中に基準層３３０に対して反平行の磁気ベクトルを誘起するように作用する。データ層３１０と基準層３３２との間に介在された分離層３２０の寸法が減少すると、基準層３３０の静磁界により、磁気メモリセル３００が信頼性のあるデータ記憶を行なうことが不可能となるようにデータ層３１０の磁化が永久的に変化される。非トンネリングセル装置又はＧＭＲセル装置に関しては、金属分離層１２０の高さを増すことによって、この望ましくない効果をいくらか改善することができる。しかし、トンネリング構造に対しては、分離層２２０の高さは、量子トンネリングをサポートする必要性のために制約される。
【００１９】
図４は、多ビット磁気メモリセル４００のある実施形態を示している。このセル４００は、一対の基準層４３０，４５０と２つのデータ層４１０，４７０とを有している。基準層４３０と４５０とは、薄い分離層４４０によって互いに分離されている。分離層４４０の高さ及び組成は、基準層４３０，４５０間に永久的な反強磁性的結合が得られるように選択される。一実施形態では、分離層４４０の厚さは、０．５〜１．０ｎｍの間の範囲である。様々な実施形態において、分離層４４０は、ルテニウム（Ｒｕ）又は銅（Ｃｕ）にて構成されている。
【００２０】
第１のデータ層４１０は、第１の分離層４２０によって基準層４３０から分離されている。同様に、第２のデータ層４７０は、第２の分離層４６０によって基準層４５０から分離されている。一実施形態では、分離層４２０及び４６０は、セル４００がＴＭＲセルであるように、非導電性の非金属層である。他の実施形態では、分離層４２０及び４６０は、セル４００がＧＭＲセルであるように、導電性金属層である。
【００２１】
反強磁性的に結合された一対の基準層４３０，４５０は、逆向きの静磁界をセットアップする。しかし、各データ層４１０，４７０同士の近接の程度に比べて基準層４３０，４５０同士のほうが近接しているため、これらの基準層４３０，４５０にセットアップされる逆向きの静磁界は、実質的にお互いにキャンセルし合う。これにより、基準層４３０及び４５０の中の反平行磁気ベクトルによって生成されるこれらの逆向きの静磁界は、データ層４１０又はデータ層４７０に対しては、実質的に有効な正味の効果を及ぼさない。さらに、セル内部における個々の層の高さは、データ層４１０，４７０からお互いへ及ぼす静磁界の効果を減らすように選択され得る。
【００２２】
２つのデータ層４１０，４７０を使用することにより、セル４００は、２ビットの情報を記憶することができる。かくして、セル４００は、複数ビット又は多ビットメモリセルである。一実施形態では、データ層４１０及び４７０は、異なった保磁力を有している。これは、例えば、データ層４１０及び４７０を異なる材料から形成することによって達成され得る。データ層４１０の高さ又は厚さは、Ｔ１である。データ層４７０の高さ又は厚さは、Ｔ２である。一実施形態では、データ層４１０及び４７０は、Ｔ１≠Ｔ２であるように異なる高さ又は厚さを有している。
【００２３】
データ層４１０と基準層４３０との間の抵抗値は、これらの層４１０，４３０における磁気ベクトル４１２及び４３２が平行であるときにはＲ１である。この抵抗値Ｒ１は、磁気ベクトル４１２及び４３２が反平行であると、大きさｄＲ１だけ増加する。一実施形態においては、Ｒ１は約１ＭΩであり、ｄＲ１は約２００ｋΩである。
【００２４】
基準層４５０とデータ層４７０との間の抵抗値は、これらの層４５０，４７０における磁気ベクトル４５２及び４７２が平行であるときにはＲ２である。この抵抗値Ｒ２は、磁気ベクトル４５２及び４７２が反平行であると、大きさｄＲ２だけ増加する。一実施形態では、Ｒ２は約２ＭΩであり、ｄＲ２は約４００ｋΩである。
【００２５】
図５の表５００は、磁気ベクトル４１２及び４７０の方向と、Ｒ１，Ｒ２，ｄＲ１，及びｄＲ２の関数として表示されたセル４００のスタック抵抗値との関係を示している。なお、抵抗は、基準層４３０及び４５０とは無関係に、第１のデータ層４１０と第２のデータ層４７０との間で測定されている。しかし、反強磁性的に結合された一対の基準層４３０，４５０は、それらの磁気ベクトル４３２及び４５２が永久的に不変の方向であるので、この場合には基準層とされている。
【００２６】
メモリセル４００は、ｄＲ１≠ｄＲ２であるときに、４つの異なるスタック抵抗値を実現することができる。これは、分離層４２０及び４６０の材料又は高さを変えることによって実現されてもよい。これは、一実施形態では、例えば層４２０（高さ又は厚さＧ１）及び４６０（高さ又は厚さＧ２）の寸法を、Ｇ１がＧ２とは実質的に異なる（すなわち、Ｇ１≠Ｇ２）ように選択することによって、達成される。抵抗／ベクトルの組み合わせの代わりに独特の抵抗値によって各状態を表示することができると、破壊読出しプロセスの排除が可能になる。
【００２７】
Ｔ２≒４ｎｍ、Ｇ２≒２．５ｎｍ、ＴＰ（基準層４３０と分離層４４０と基準層４５０の積層部分の高さ又は厚さ）≒９ｎｍ、Ｇ１≒１．５ｎｍ、及びＴ１≒２ｎｍという寸法では、データ層４１０の厚み方向の中央部は、データ層４７０の厚み方向の中央部から１６ｎｍ離れる。この距離では、データ層４１０に対するデータ層４７０の静磁界の効果は、顕著に低減される。この効果は、図６に示されているように、厚い方のデータ層６２０の長さ（Ｌ２）を薄い方のデータ層６１０の長さ（Ｌ１）に対して増やすことによって、さらに低減させることができる。すなわち、メモリセル６００の厚い方のデータ層６２０からの静磁界の薄い方のデータ層６１０に対する効果は、厚い方のデータ層６２０の長さ（Ｌ２）を薄い方のデータ層６１０の長さ（Ｌ１）に対して増やすことによって、低減させることができる。なお、この場合、第２のデータ層６２０の長さＬ２は、第１のデータ層の長さＬ１よりも長く、Ｌ２＞Ｌ１である。
【００２８】
図７のセル７００に示されているように、セル構造を拡大して２ビットより多くのビットを記憶することができる。セル７００は、第１のデータ層７１０，第２のデータ層７３０，及び第３のデータ層７５０を含んでいる。第１の反強磁性的に結合された層の対７２０が、第１のデータ層７１０と第２のデータ層７３０との間に配置されている。第２の反強磁性的に結合された層の対７４０が、第２のデータ層７３０と第３のデータ層７５０との間に配置されている。セル７００では、８つまでの磁気ベクトルの組み合わせが可能である。層材料の適切な選択を通じて、各状態に対応するスタック抵抗を異なったものにすることができる。これより、セル７００は、８つの異なった抵抗値を通じて、３ビットの情報を表すことができる。必要であれば、セル構造をさらに拡大して、より高い記憶密度をサポートすることができる。
【００２９】
複数のメモリセルを配列して、磁気ランダムアクセスメモリ（ＭＲＡＭ）記憶装置を形成することができる。セルは、個々にＭＲＡＭセルと呼ばれる。一実施形態では、ＭＲＡＭ記憶装置はＭＲＡＭセルのアレイを備えており、これらは、電気導体のメッシュ又はグリッドに配置されたセンス線及びワード線によって個々にアクセスされる。一実施形態では、ＭＲＡＭセルのアレイは半導体基板の上に形成され、ＭＲＡＭ記憶装置は集積回路パッケージの形状ファクタを有することができる。
【００３０】
図８は、半導体基板の上に個々の多ビット磁気メモリセルを形成する方法を示している。ステップ８１０において、導体層が半導体基板の上に形成される。ステップ８２０において、シード層が導体層の上に形成される。第１のデータ層が、ステップ８３０において、シード層の上に形成される。その後に、第１の分離層が、ステップ８３２において、第１のデータ層の上に形成される。
【００３１】
ステップ８４０において、反強磁性の一対の層のうちの第１の層が、外部磁界の存在下で第１の分離層の上に堆積される。反強磁性の一対の層を結合する結合層が、ステップ８４２において、反強磁性の一対の層のうちの前記第１の層の上に形成される。反強磁性的に結合される一対の層うちの第２の層は、ステップ８４４において、反強磁性の一対の層を結合する前記結合層の上に形成される。
【００３２】
一実施形態では、反強磁性の一対の層を結合する結合層のために選択された材料は、高い異方性（Ｈｋ）を有している。一実施形態では、反強磁性的に結合された一対の層のために選択された材料は、コバルト（Ｃｏ）である。様々な実施形態において、結合層はルテニウム又は銅から構成されている。結合層の反強磁性結合磁界は、第２の層の磁気ベクトルをピン留めする。一実施形態では、結合層の厚さは、１ｎｍより薄い。
【００３３】
ステップ８５０において、第２の分離層が、反強磁性的に結合された一対の層のうちの第２の層の上に形成される。一実施形態においては、第１及び第２の分離層の各々は、アルミニウム（Ａｌ）層を堆積し、これをアルゴン／酸素（Ａｒ／Ｏ2）プラズマ中で酸化して酸化アルミニウムトンネルバリアを形成することによって、形成される。一実施形態では、分離層は、導電性金属材料から構成される。
【００３４】
ステップ８６０において、第２のデータ層が、第２の分離層の上に形成される。第１及び第２のデータ層は、強磁性材料をスパッタリング又は蒸着することによって形成することができる。一実施形態では、第１及び第２のデータ層の各々は、ニッケル・鉄（ＮｉＦｅ）合金又はニッケル・鉄・コバルト（ＮｉＦｅＣｏ）合金から構成される。
【００３５】
ステップ８７０に示されているように、キャップ層を磁気メモリセル・スタックに対して形成してもよい。ステップ８８０において、頂部導体がスタックの上に形成され、セルがこの頂部導体と上述の底部導体との間に挟まれた状態となされる。
【００３６】
以上述べた説明を要約すると、次の通りである。多ビット磁気メモリセル４００は、第１のデータ層４１０及び第２のデータ層４７０を含んでいる。反強磁性的に結合された一対の層４３０，４５０が、第１及び第２のデータ層４１０，４７０間に配置される。一実施形態においては、第１及び第２のデータ層４１０，４７０は、異なった保持力を有している。メモリセル構造は、第１及び第２のデータ層４１０，４７０と、反強磁性的に結合された一対の層４３０，４５０との間を分離する複数の分離層４２０，４６０を含んでいる。一実施形態では、反強磁性的に結合された一対の層４３０，４５０の間に配置された結合層（分離層）４４０は、ルテニウム（Ｒｕ）又は銅（Ｃｕ）にて構成されている。一実施形態では、第１及び第２のデータ層４１０，４７０の各々と、反強磁性的に結合された層４３０，４５０の対との間にそれぞれ配置される分離層４２０，４６０が非導電性となされ、この場合は、このセルがスピン依存型トンネリング（ＴＭＲ）セルとなる。これに代えて、分離層４２０，４６０は導電性となされ、この場合は、このセルが巨大磁気抵抗（ＧＭＲ）セルとなる。本発明によれば、記憶密度が高く、２を越える数の異なる抵抗値を得ることができるようなメモリセル装置及びその製造方法を提供することができる。
【００３７】
以上の詳細な説明では、本発明が、その特定の例示的な実施形態を参照しつつ説明されている。これに対して、様々な改変及び変更を、請求の範囲に述べられている本発明のより広範な考え及び範囲から逸脱することなく施すことが可能である。従って、明細書及び図面は、制限的な意味ではなく例示的な意味で解釈されるべきものである。
【図面の簡単な説明】
【図１】ＧＭＲ（巨大磁気抵抗）セル構造を有する磁気メモリセルの一実施形態を示す図である。
【図２】ＴＭＲ（トンネリング磁気抵抗）セル構造の一実施形態を示す図である。
【図３】基準層によって生成された静磁界に基づいて生ぜしめられる、基準層内の磁気ベクトルに対して反平行であるデータ層の磁気ベクトルを示す図である。
【図４】多ビット磁気メモリセル構造の一実施形態を示す図である。
【図５】図４のデータ層における磁気ベクトルの相対的な方向に対応する抵抗値の表を示す図である。
【図６】異なる長さのデータ層を有する磁気メモリセル構造のある実施形態を描いた図である。
【図７】３ビット磁気メモリセル構造の一実施形態を示す図である。
【図８】２つのデータ層の間に配置された、反強磁性的に結合された一対の層を有する多ビット磁気メモリセルを形成する一実施形態を示す図である。
【符号の説明】
４１０ 第１のデータ層
４２０ 第１の分離層
４３０ 基準層
４４０ 分離層（結合層）
４５０ 基準層
４６０ 第２の分離層
４７０ 第２のデータ層
Ｇ１ 第１の分離層の高さ
Ｇ２ 第２の分離層の高さ
Ｔ１ 第１のデータ層の高さ
Ｔ２ 第２のデータ層の高さ
ＴＰ 一対の基準層及びこれらに挟まれた分離層の積層部分の高さ
Claims (10)
- 磁性材料から成る第１及び第２のデータ層と、
前記第１及び第２のデータ層の間に配置され、反強磁性的に結合された第１及び第２の基準層と、
前記反強磁性的に結合された第１及び第２の基準層間の導電性結合層と、
前記第１及び第２のデータ層を、前記第１及び第２の基準層から各々分離させる第１及び第２の分離層と、
をそれぞれ備えることを特徴とするメモリセル装置。 - 前記第１のデータ層は、高さＧ１の前記第１の分離層によって前記第１の基準層から分離され、前記第２のデータ層は、高さＧ２の前記第２の分離層によって前記第２の基準層から分離され、Ｇ１≠Ｇ２であることを特徴とする請求項１に記載のメモリセル装置。
- 前記各分離層が、非導電性の非磁性材料から成るバリアであることを特徴とする請求項１または２に記載のメモリセル装置。
- 前記各分離層が、導電性の非磁性材料から構成されていることを特徴とする請求項１または２に記載のメモリセル装置。
- 前記第１及び第２のデータ層が、異なる保磁力を有していることを特徴とする請求項１乃至４の何れか１項に記載のメモリセル装置。
- 前記第１のデータ層の高さＴ１が、前記第２のデータ層の高さＴ２とは実質的に異なっており、Ｔ１≠Ｔ２であることを特徴とする請求項１乃至５の何れか１項に記載のメモリセル装置。
- 前記第２のデータ層の長さＬ２が、前記第１のデータ層の長さＬ１よりも長く、Ｌ２＞Ｌ１であることを特徴とする請求項１乃至６の何れか１項に記載のメモリセル装置。
- 前記第２のデータ層上の磁性材料から成る第３のデータ層と、
前記第２のデータ層及び第３のデータ層の間に配置され、反強磁性的に結合された第３及び第４の基準層と、
前記反強磁性的に結合された第３及び第４の基準層間の第２導電性結合層と、
前記第２及び第３のデータ層を、前記第３及び第４の基準層から分離させる第３及び第４の分離層をさらに備えることを特徴とする請求項１乃至７の何れか１項に記載のメモリセル装置。 - （ａ）半導体基板の上に第１の強磁性層を形成するステップと、
（ｂ）前記第１の強磁性層の上に、第１の分離層を形成するステップと、
（ｃ）前記第１の分離層上の反強磁性的に結合された一対の基準層と、当該一対の基準層間の導電性結合層とを形成するステップと、
（ｄ）前記一対の基準層の上に、第２の分離層を形成するステップと、
（ｅ）前記第２の分離層の上に、第２の強磁性層を形成するステップと、
を含むことを特徴とするメモリセル装置の製造方法。 - 前記第１及び第２の分離層は、非導電性の非磁材料から形成されることを特徴とする請求項９に記載のメモリセル装置の製造方法。
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