JP5553917B2 - Ｍｔｊ素子及びその製法、並びにｍｒａｍデバイス - Google Patents

Description

本発明は、ＭＴＪ素子に係り、より詳しくは、ヨーク型ＭＴＪ素子及びその製法、並びに、それを用いたＭＲＡＭデバイスに関する。

ＭＴＪ（磁気トンネル接合）を用いたＭＲＡＭ（磁気記憶）デバイスは、記憶に磁化状態を利用しているので不揮発性になり、ＤＲＡＭ等とは異なり電源を切っても記憶状態が保存されるという特徴がある上に、ＳＲＡＭと同様の高速ランダムアクセス性能（数ナノ秒）の可能性と、ＤＲＡＭに匹敵する大容量化の可能性があるので、盛んに研究開発がなされている。

周知のように、ＭＴＪは強磁性固定層、非磁性障壁層、強磁性記憶層（以下、各々、単に固定層、障壁層、記憶層ともいう）の３層を積層してなり、固定層の固定された磁化方向に対して、記憶層の磁化方向が平行か逆平行により、ＭＴＪの積層方向の電気的抵抗が各々小抵抗か大抵抗か大きく変動し、ＭＲＡＭデバイスはこの抵抗値の大小を１ビット分の記憶状態として利用する。

従ってＭＴＪの書込みは、ＭＴＪの近傍に、ＭＴＪの記憶層に接して設けた配線に所定の書込み電流を一又は逆方向に印加し、該書込み電流が発生する誘導磁場により記憶層の磁化方向を変更することにより行ない、読出しは、例えば上記配線とＭＴＪの固定層との間に流れる電流によりＭＴＪの抵抗値の大小を検出することにより行なう。

しかしＭＴＪの場合、ＤＲＡＭなどと異なり、そのサイズを縮小してもある程度以下になると、書込み電流が現状、数ｍＡ程度以下には低減できないという第１の問題がある。
これは、強磁性体のサイズが小さくなると、その保磁力は逆に大きくなり、従って、その磁化反転に要する磁場強度の増大、即ち、この磁場を誘導発生する書込み電流の増大を招くからである。

ＤＲＡＭ回路などで通常扱う電流値が高々数１００μＡ程度であることを考慮すると、ＭＴＪの書込み電流がこのように大きいことは、これを用いるＭＲＡＭデバイスの周辺回路、特に書込み回路にとって深刻な負担となり、例えば高精細ＣＭＯＳ技術を用いた周辺回路とＭＴＪとの一体集積化が困難になる。

さらにＭＴＪには、外部からの強磁界に弱いという第２の問題がある。
即ち、ＭＴＪでは記憶層と固定層の磁化方向の違いにより情報を記憶しているので、外部からの強磁界により、記憶層、又は記憶層・固定層の磁化方向が変動すると正常な記憶、書込み、読出しができなくなる。

また、複数個のＭＴＪを高密度集積してＭＲＡＭデバイスを形成した場合、特定のＭＴＪに対する書込み電流による誘導磁場が漏れて周辺のＭＴＪに及び、その誤書込みを招く恐れがあるという第３の問題がある。

これらの問題に対して、最近、ＭＴＪの記憶層に接する、書込み電流を印加する配線にヨークと呼ばれる強磁性層又は高透磁率磁性層を被せ、記憶層とヨークで配線を囲む、ヨーク型ＭＴＪが提案されている。その具体例は例えば、下記の特許文献１〜３に示されている。

ヨーク型ＭＴＪを採用すると、ＭＴＪの記憶層とヨークが配線を囲む閉磁路を形成する結果、ヨークが無い場合に比べて、配線に書込み電流を流した時に記憶層中に発生する磁場強度が概略２倍になる、即ち、磁化反転に要する同等の磁場強度を発生するための書込み電流を半減できることになる。

しかしながら、この方法でも、書込み電流値を充分低減して、ｍＡ以下のオーダーとするには至らず、第１の問題を根本的に解決することは困難である。
なお、ヨーク型ＭＴＪのヨークには磁気遮蔽効果があるので、第２、第３の問題についての対策となる。

特開２００８−２３５６５９号公報 特開２００５−０４４８４７号公報 特開２００５−２０３５３５号公報

そこで本発明は、このような問題点、特に上記第１の問題点を解決するためになされたものであって、その目的とするところは、書込み電流を飛躍的に低減できるＭＴＪ素子、及びその製法を提供することにある。
また他の目的は、このようなＭＴＪ素子を用いて、高速書込み・高速読出しが可能な、且つ集積回路化に適したＭＲＡＭデバイスを提供することにある。

上記目的を達成するための、本発明の第１の実施形態に係るＭＴＪ素子は、 基板のＸＹ平面上に設けられた、Ｘ方向に延伸する第１金属層（一方の延伸部の端子名をＲとする）と、前記第１金属層のＺ方向（以下、上方という）に離隔してＸ方向に直交するＹ方向に延伸する第２金属層（両方の延伸部の端子名を各々Ｗｐ、Ｗｎとする）と、前記第１、第２金属層の重畳部に介在する磁気トンネル接合（以下、ＭＴＪ接合という）と、前記第２金属層を跨いでその一部を被覆するヨークと、を含み、
前記ＭＴＪ接合は、強磁性固定層、非磁性障壁層、及び強磁性記憶層（以下、各々、単に固定層、障壁層、記憶層ともいう）の３層をこの順に積層してなり、且つ、前記第２金属層に被覆されない延伸部を含み、前記ＭＴＪ接合は前記強磁性固定層及び前記強磁性記憶層の磁化状態が平行か反平行かにより各々、Ｚ方向に小抵抗か大抵抗かを呈し、これを各々、「０」状態、「１」状態とし、前記ヨークは、強磁性体又は高透磁率磁性体からなり、そのＸ方向の両端部は、前記強磁性記憶層の前記第２金属層に被覆されない延伸部のうちの前記記憶層に直接、又は非磁性絶縁層を介して接するＭＴＪ素子であって、
前記ヨークが個々のＭＴＪ素子を覆い、且つ隣接するＭＴＪ素子のヨークから互いに離隔され、
前記ヨークの平面形状、及び前記強磁性記憶層の平面形状は各々、そのサイズが１μｍ以下の長軸を有し、該長軸は形状磁気異方性により磁化容易軸をなし（以下、これを量子性容易軸という）、
前記ＭＴＪ接合の強磁性記憶層のＸＹ平面形状はＸ方向に量子性容易軸を有し、前記ヨークのＸＹ平面形状はＹ方向に量子性容易軸を有し、
前記強磁性記憶層は前記第２金属層に被覆されない延伸部において、前記ヨークと、前記第２金属層のＹ方向に印加された書込み電流により誘導された磁束の変化に際して、前記互いに直交する量子性容易軸を保ちながら、直接、又は非磁性絶縁層を介して前記磁束の還流連続性を実質的に満足する緩和的結合を有し、
前記ヨークのＹＺ断面積は、前記強磁性記憶層のＹＺ断面積より大きい、ことを特徴とする。

好ましくは、前記記憶層と前記ヨークの各々の量子性容易軸形成を薄膜磁性の形状異方性により形成するために、前記ＭＴＪ接合のＸＹ平面形状はＸ方向に長辺を有する長方形であり、前記ヨークのＸＹ平面形状はＹ方向に長辺を有する長方形であり、前記ＭＴＪ接合の前記第２金属層に被覆されない延伸部の上面は、非磁性絶縁層を介して、緩和的結合を有する。
また好ましくは、前記記憶層と前記ヨークの各々の量子性容易軸形成を互いに独立に反強磁性薄膜を堆積することにより形成する。

上記目的を達成するための、本発明の第２の実施形態に係るＭＴＪ素子は、 基板のＸＹ平面上に設けられた、Ｘ方向に延伸する第１金属層（一方の延伸部の端子名をＲとする）と、前記第１金属層のＺ方向（以下、上方という）に離隔してＸ方向に直交するＹ方向に延伸する第２金属層（両方の延伸部の端子名を各々Ｗｐ、Ｗｎとする）と、前記第１、第２金属層の重畳部に介在する磁気トンネル接合（以下、ＭＴＪ接合という）と、前記第２金属層を跨いでその一部を被覆するヨークと、 Ｘ方向に設けられた第３金属層と、を含み、
前記ＭＴＪ接合は、強磁性固定層、非磁性障壁層、及び強磁性記憶層（以下、各々、単に固定層、障壁層、記憶層ともいう）の３層をこの順に積層してなり、且つ、前記第２金属層に被覆されない延伸部を含み、前記ＭＴＪ接合は前記強磁性固定層及び前記強磁性記憶層の磁化状態が平行か反平行かにより各々、Ｚ方向に小抵抗か大抵抗かを呈し、これを各々、「０」状態、「１」状態とし、前記ヨークは、強磁性体又は高透磁率磁性体からなり、そのＸ方向の両端部は、前記強磁性記憶層の前記第２金属層に被覆されない延伸部のうちの前記記憶層に直接、又は非磁性絶縁層を介して接するＭＴＪ素子であって、
前記ＭＴＪ接合の強磁性記憶層のＸＹ平面形状はＸ方向に量子性容易軸を有し、前記ヨークのＸＹ平面形状はＸ方向に量子性容易軸を有し、前記強磁性記憶層は前記第２金属層に被覆されない延伸部において、前記ヨークと、互いに直交する量子性容易軸を保ちながら、直接、又は非磁性絶縁層を介して磁束の還流連続性を実質的に満足する緩和的結合を有し、前記ヨークのＹＺ断面積は、前記強磁性記憶層のＹＺ断面積より大きく、 前記第３金属層書込みバイアス線に印加した書込みバイアス電流による誘起磁界により前記ヨークのＹ方向量子異方性を得ることを特徴とする

また好ましくは、前記非磁性絶縁層は、バーズビークの先端が前記強磁性記憶層の傾斜面に到達する第１絶縁層と、その上に積層された、バーズビークの先端が前記強磁性記憶層の傾斜面の上方に到達しない第２絶縁層と、を含む。
また好ましくは、前記第２金属層及び前記非磁性絶縁層と、前記ヨークとの間に介在する非磁性体からなる第３絶縁層をさらに備える。

上記目的を達成するための、本発明によるＭＴＪ素子の製法は、請求項１又は４に記載のＭＴＪ素子の製法であって、成膜時の入射角制御により、第１の入射角を用いて前記第１絶縁層を形成し、前記第１の入射角と相異なる第２の入射角を用いて前記第２絶縁層を形成する、ことを特徴とする。

上記目的を達成するための、本発明による第１のＭＲＡＭデバイスは、
請求項１に記載のＭＴＪ素子と、前記ＭＴＪ素子のＷｐ端子にソースが接続されたトランジスタＱｗと、前記ＭＴＪ素子のＲ端子にドレーンが接続されたトランジスタＱｒと、を含むＭＲＡＭセルを複数個備えて前記ＸＹ平面上に配列し、トランジスタＱｗ、Ｑｒのゲートは第ｉ番目のワード線Ｗｉ（ｉ＝１、２、・・・）に接続され、トランジスタＱｗのドレーンは第ｊ番目の第１書込みビット線Ｂｐｊ（ｊ＝１、２、・・・）に接続され、トランジスタＱｒのソースは前記第ｊ番目の読出しビット線Ｂｊに接続され、前記ＭＴＪ素子のＷｎ端子は前記第ｊ番目の第２書込みビット線Ｂｎｊに接続されてなり、
前記第ｉ番目のワード線Ｗｉを１本のみ高レベルに駆動することにより、前記第ｉ番目のワード線に接続されたＭＲＡＭセルのトランジスタＱｗ、Ｑｒを導通させて前記第ｉ番目のワード線に接続されたＭＲＡＭセルを選択し、
書込みは、各列（第ｊ列）について、前記第１書込みビット線Ｂｐｊから前記トランジスタＱｗを介して前記第２書込みビット線Ｂｎｊに向かう書込み電流Ｉｗを印加して、その誘導磁場により交点（ｉ、ｊ）のＭＲＡＭセルのＭＴＪ接合の前記強磁性記憶層の磁化容易軸の方向を前記強磁性固定層の磁化容易軸の方向に変更して「０」を書込み、又は、逆向きに書込み電流Ｉｗを印加して、その誘導磁場により交点（ｉ、ｊ）のＭＴＪ接合の前記強磁性記憶層の磁化容易軸の方向を前記強磁性固定層の磁化容易軸の逆方向に変更して「１」を書込み、
一方、読出しは、各列（第ｊ列）について、少なくとも前記第２書込みビット線Ｂｎｊに読出し電圧Ｖｒを印加して、選択した交点（ｉ、ｊ）のＭＲＡＭセルのトランジスタＱｗ、Ｗｐ端子を介して、前記ＭＴＪ接合を流れるトンネル電流を、前記Ｒ端子を介して前記読出しビット線Ｂｊに導き、前記読出しビット線Ｂｊの一端に備えたセンスアンプにより上記トンネル電流の大、小を、即ち、「０」、「１」を検出する、ことを特徴とする。

上記目的を達成するための、本発明による第２のＭＲＡＭデバイスは、 請求項１に記載のＭＴＪ素子と、前記ＭＴＪ素子のＷｐ端子にソースが接続されたトランジスタＱｗと、前記ＭＴＪ素子のＲ端子にドレーンが接続されたトランジスタＱｒと、を含むＭＲＡＭセルを複数個備えて前記ＸＹ平面上に配列し、トランジスタＱｗ、Ｑｒのゲートは第ｉ番目のワード線Ｗｉ（ｉ＝１、２、・・・）に接続され、トランジスタＱｗのドレーンは第ｊ番目の第１書込みビット線Ｂｐｊ（ｊ＝１、２、・・・）に接続され、トランジスタＱｒのソースは接地線ＧＮＤに接続され、前記ＭＴＪ素子のＷｎ端子は前記第ｊ番目の第２書込みビット線Ｂｎｊに接続されてなり、
前記第ｉ番目のワード線Ｗｉを１本のみ高レベルに駆動することにより、前記第ｉ番目のワード線に接続されたＭＲＡＭセルのトランジスタＱｗ、Ｑｒを導通させて前記第ｉ番目のワード線に接続されたＭＲＡＭセルを選択し、
書込みは、各列（第ｊ列）について、前記第１書込みビット線Ｂｐｊから前記トランジスタＱｗを介して前記第２書込みビット線Ｂｎｊに向かう書込み電流Ｉｗを印加して、その誘導磁場により交点（ｉ、ｊ）のＭＲＡＭセルのＭＴＪ接合の前記強磁性記憶層の磁化容易軸の方向を前記強磁性固定層の磁化容易軸の方向に変更して「０」を書込み、又は、逆向きに書込み電流Ｉｗを印加して、その誘導磁場により交点（ｉ、ｊ）のＭＴＪ接合の前記強磁性記憶層の磁化容易軸の方向を前記強磁性固定層の磁化容易軸の逆方向に変更して「１」を書込み、
一方、読出しは、各列（第ｊ列）について、前記第１書込みビット線Ｂｐｊ及び前記第２書込みビット線Ｂｎｊのいずれかの一端にセンスアンプを備え、少なくとも前記第２書込みビット線Ｂｎｊに読出し電圧Ｖｒを印加して、選択した交点（ｉ、ｊ）のＭＲＡＭセルのトランジスタＱｗ、Ｗｐ端子を介して、又は直接、前記ＭＴＪ接合を流れるトンネル電流を、トランジスタＱｒを介して接地線ＧＮＤに導き、前記センスアンプにより前記トンネル電流の大、小を、即ち、「０」、「１」を検出する、ことを特徴とする。

上記目的を達成するための、本発明による第３のＭＲＡＭデバイスは、 請求項４に記載のＭＴＪ素子と、前記ＭＴＪ素子のＲ端子にドレーンが接続されたトランジスタＱｒと、を含むＭＲＡＭセルを複数個備えて前記ＸＹ平面上に配列し、トランジスタＱｒのゲートは第ｉ番目のワード線Ｗｉ（ｉ＝１、２、・・・）に接続され、トランジスタＱｒのソースは第ｊ番目の読出しビット線Ｂｊ（ｊ＝１、２、・・・）に接続され、前記ＭＴＪ素子のＷｐ、Ｗｎ端子は順次隣接するＭＲＡＭセルのＭＴＪ素子のＷｎ、Ｗｐ端子と接続されて書込みビット線Ｂｐｊ〜Ｂｎｊを形成し（その両端をＢｐｊ、Ｂｎｊとする）、前記ＭＴＪ素子の第３金属層の両端Ｐｐ、Ｐｎは、順次隣接するＭＲＡＭセルのＭＴＪ素子の第３金属層の両端Ｐｐ、Ｐｎと接続されて、前記第ｉ番目のワード線Ｗｉに平行する第ｉ番目の書込みバイアス線Ｗｐｉ〜Ｗｎｉを形成してなり、
書込みは、選択したｉ番目の書込みバイアス線Ｗｐｉ〜Ｗｎｉのみに所定の書込みバイアス電流を印加すると共に、各列（第ｊ列）について書込みビット線Ｂｐｊ〜Ｂｎｊに、前記Ｂｐｊ端子側から前記Ｂｎｊ端子側に向けて書込み電流Ｉｗを印加して、その誘導磁場により交点（ｉ、ｊ）のＭＲＡＭセルのＭＴＪ接合の前記強磁性記憶層の磁化容易軸の方向を前記強磁性固定層の磁化容易軸の方向に変更して「０」を書込み、又は、逆向きに書込み電流Ｉｗを印加して、その誘導磁場により交点のＭＴＪ接合の前記強磁性記憶層の磁化容易軸の方向を前記強磁性固定層の磁化容易軸の逆方向に変更して「１」を書込み、
一方、読出しは、選択したｉ番目のワード線Ｗｉのみを高レベルに駆動することにより、その行のＭＲＡＭセルのトランジスタＱｒを全て導通させ、各列（第ｊ列）について、書込みビット線Ｂｐｊ〜Ｂｎｊに読出し電圧Ｖｒを印加して、交点（ｉ、ｊ）のＭＲＡＭセルのＭＴＪ接合を流れるトンネル電流を、トランジスタＱｒを介して読出しビット線Ｂｊに導き、読出しビット線Ｂｊの一端に備えたセンスアンプにより前記トンネル電流の大、小を、即ち、「０」、「１」を検出する、ことを特徴とする。

上記目的を達成するための、本発明による第４のＭＲＡＭデバイスは、 請求項４に記載のＭＴＪ素子と、前記ＭＴＪ素子のＲ端子にドレーンが接続されたトランジスタＱｒと、を含むＭＲＡＭセルを複数個備えて前記ＸＹ平面上に配列し、トランジスタＱｒのゲートは第ｉ番目のワード線Ｗｉ（ｉ＝１、２、・・・）に接続され、トランジスタＱｒのソースは接地線ＧＮＤに接続され、前記ＭＴＪ素子のＷｐ、Ｗｎ端子は順次隣接するＭＲＡＭセルのＭＴＪ素子のＷｎ、Ｗｐ端子と接続されて書込みビット線Ｂｐｊ〜Ｂｎｊを形成し（その両端をＢｐｊ、Ｂｎｊとする）、前記ＭＴＪ素子の第３金属層の両端Ｐｐ、Ｐｎは、順次隣接するＭＲＡＭセルのＭＴＪ素子の第３金属層の両端Ｐｐ、Ｐｎと接続されて、前記第ｉ番目のワード線Ｗｉに平行する第ｉ番目の書込みバイアス線Ｗｐｉ〜Ｗｎｉを形成してなり、
書込みは、選択したｉ番目の書込みバイアス線Ｗｐｉ〜Ｗｎｉのみに所定の書込みバイアス電流を印加すると共に、各列（第ｊ列）について書込みビット線Ｂｐｊ〜Ｂｎｊに、前記Ｂｐｊ端子側から前記Ｂｎｊ端子側に向けて書込み電流Ｉｗを印加して、その誘導磁場により交点（ｉ、ｊ）のＭＲＡＭセルのＭＴＪ接合の前記強磁性記憶層の磁化容易軸の方向を前記強磁性固定層の磁化容易軸の方向に変更して「０」を書込み、又は、逆向きに書込み電流Ｉｗを印加して、その誘導磁場により交点のＭＴＪ接合の前記強磁性記憶層の磁化容易軸の方向を前記強磁性固定層の磁化容易軸の逆方向に変更して「１」を書込み、
一方、読出しは、各列（第ｊ列）について、前記書込みビット線Ｂｐｊ〜Ｂｎｊの一端にセンスアンプを備え、選択したｉ番目のワード線Ｗｉのみを高レベルに駆動することにより、その行のＭＲＡＭセルのトランジスタＱｒを全て導通させ、各列（第ｊ列）について、書込みビット線Ｂｐｊ〜Ｂｎｊに読出し電圧Ｖｒを印加して、交点（ｉ、ｊ）のＭＲＡＭセルのＭＴＪ接合を流れ、トランジスタＱｒを介して前記接地線に導かれる前記ＭＴＪ接合のトンネル電流の大、小を、即ち、「０」、「１」を、前記センスアンプにより検出する、ことを特徴とする。

上記目的を達成するための、本発明による第５のＭＲＡＭデバイスは、 請求項４に記載のＭＴＪ素子と、前記ＭＴＪ素子のＲ端子にドレーンが接続されたトランジスタＱｒと、を含むＭＲＡＭセルを複数個備えて前記ＸＹ平面上に配列した複数個のブロックを有し、前記複数個のブロックはＹ方向に配列され、トランジスタＱｒのゲートは第ｉ番目のワード線Ｗｉ（ｉ＝１、２、・・・）に接続され、トランジスタＱｒのソースは接地線ＧＮＤに接続され、前記ＭＴＪ素子のＷｐ、Ｗｎ端子は順次隣接するＭＲＡＭセルのＭＴＪ素子のＷｎ、Ｗｐ端子と接続されて書込みビット線を形成し、前記書込みビット線の一端にドレーンが接続され、ブロック選択／書込みイネーブル（ＢＳ／ＷＥ）にゲートが接続されたトランジスタＱｅをさらに含み、前記書込みビット線の他端は、前記複数個のブロックを跨いでＹ方向に延びる第ｊ番目の第１書込みビット線Ｂｐｊ（ｊ＝１、２、・・・）に接続され、トランジスタＱｅのソースは、前記複数個のブロックを跨いでＹ方向に延びる第ｊ番目の第２書込みビット線Ｂｎｊに接続されてなり、 前記ＭＴＪ素子の第３金属層の両端Ｐｐ、Ｐｎは、順次隣接するＭＲＡＭセルのＭＴＪ素子の第３金属層の両端Ｐｐ、Ｐｎと接続されて、前記第ｉ番目のワード線Ｗｉに平行する第ｉ番目の書込みバイアス線Ｗｐｉ〜Ｗｎｉを形成してなり、
書込みは、前記ブロック選択／書込みイネーブル（ＢＳ／ＷＥ）高レベルに駆動することにより選択したブロックの、選択した第ｉ番目の書込みバイアス線Ｗｐｉ〜Ｗｎｉのみに所定の書込みバイアス電流を印加すると共に、各列（第ｊ列）について書込みビット線に、前記第ｊ番目の第１書込みビット線Ｂｐｊから前記ブロック選択／書込みイネーブル（ＢＳ／ＷＥ）により選択したトランジスタＱｅを介して前記第ｊ番目の第２書込みビット線Ｂｎｊに向けて書込み電流Ｉｗを印加して、その誘導磁場により交点（ｉ、ｊ）のＭＲＡＭセルのＭＴＪ接合の前記強磁性記憶層の磁化容易軸の方向を前記強磁性固定層の磁化容易軸の方向に変更して「０」を書込み、又は、逆向きに書込み電流Ｉｗを印加して、その誘導磁場により交点のＭＴＪ接合の前記強磁性記憶層の磁化容易軸の方向を前記強磁性固定層の磁化容易軸の逆方向に変更して「１」を書込み、
一方、読出しは、各列（第ｊ列）について、前記第１、第２書込みビット線Ｂｐｊ、Ｂｎｊのいずれかの一端にセンスアンプを備え、選択したブロックの選択した第ｉ番目のワード線Ｗｉのみを高レベルに駆動することにより、その行のＭＲＡＭセルのトランジスタＱｒを全て導通させ、各列（第ｊ列）について、前記第１、第２書込みビット線Ｂｐｊ、Ｂｎｊに読出し電圧Ｖｒを印加して、交点（ｉ、ｊ）のＭＲＡＭセルのＭＴＪ接合を流れ、トランジスタＱｒを介して前記接地線に導かれる前記ＭＴＪ接合のトンネル電流の大、小を、即ち、「０」、「１」を、前記センスアンプにより検出する、ことを特徴とする。

好ましくは、 前記センスアンプが前記「０」（大）の場合と前記「１」（小）の場合のトンネル電流の中間値に対応する参照電圧を発生する回路を備え、前記参照電圧の値を決定する抵抗器を提供する抵抗性素子が、（１）半導体抵抗器、（２）固定層と記憶層の磁化方向が製膜工程により、各々、Ｙ方向、Ｘ方向であるＭＴＪ接合、（３）固定層と記憶層の磁化方向が平面形状により、各々、Ｙ方向、Ｘ方向であるＭＴＪ接合、（４）前記ＭＲＡＭデバイスに対する電源投入の直後に「０」を書込んだＭＴＪ素子と「１」を書込んだＭＴＪ素子とを含む複合素子、（５）前記ＭＲＡＭデバイスに対する電源投入の直後に「０」又は「１」のいずれか一方を書込んだＭＴＪ素子、のいずれか一つである、ことを特徴とする。

また好ましくは、 前記センスアンプが前記「０」（大）の場合と前記「１」（小）の場合のトンネル電流の中間値に対応する参照電圧を発生する回路を備え、前記参照電圧の値を決定する抵抗器を提供する抵抗性素子が、前記ＭＲＡＭデバイスの製造工程中に、前記Ｘ方向に量子性容易軸を有するヨークに磁場印加又は着磁することにより形成した、「０」を書込んだＭＴＪ素子と「１」を書込んだＭＴＪ素子とを含む複合素子、であることを特徴とする。

また好ましくは、 前記抵抗性素子が複数個、前記Ｙ方向に沿って少なくとも１列分配置されている、ことを特徴とする。

好ましくは、 前記第１書込みビット線Ｂｐｊと前記第２書込みビット線Ｂｎｊに各々接続された、第１ドライバＤＲｐｊと第２ドライバＤＲｎｊを備え、書込みは、前記第１ドライバＤＲｐｊと前記第２ドライバＤＲｎｊが各々、高電圧ＶＨと低電圧ＶＬを供給して前記トランジスタＱｗにより設定される書込み電流Ｉｗを生成し、又は、前記第１ドライバＤＲｐｊと前記第２ドライバＤＲｎｊが各々、前記低電圧ＶＬと前記高電圧ＶＨを供給して前記トランジスタＱｗにより設定される逆向きの書込み電流Ｉｗを生成し、前記読出し電圧Ｖｒは、前記低電圧ＶＬより大きく、前記高電圧ＶＨより小さい、ことを特徴とする。

また好ましくは、 前記第１書込みビット線Ｂｐｊと前記第２書込みビット線Ｂｎｊに各々接続された、第１ドライバＤＲｐｊと第２ドライバＤＲｎｊを備え、書込みは、前記第２ドライバＤＲｎｊが常に前記読出し電圧Ｖｒを供給し、前記第１ドライバＤＲｐｊが高電圧ＶＨを供給して前記トランジスタＱｗにより設定される書込み電流Ｉｗを生成し、又は、前記第１ドライバＤＲｐｊが低電圧ＶＬを供給して前記トランジスタＱｗにより設定される逆向きの書込み電流Ｉｗを生成し、前記読出し電圧Ｖｒは、前記低電圧ＶＬより大きく、前記高電圧ＶＨより小さい、ことを特徴とする。

また好ましくは、 前記書込みビット線Ｂｐｊ〜Ｂｎｊの両端に各々接続された、第１ドライバＤＲｐｊと第２ドライバＤＲｎｊを備え、書込みは、前記第２ドライバＤＲｎｊが常に前記読出し電圧Ｖｒを供給し、前記第１ドライバＤＲｐｊが、書込み電流Ｉｗを供給し、又は、逆向きの書込み電流Ｉｗを供給し、前記読出し電圧Ｖｒは、前記低電圧ＶＬより大きく、前記高電圧ＶＨより小さい、ことを特徴とする。

また好ましくは、 前記トランジスタＱｅのソースに接続された第１ドライバＤＲｐｊと、前記書込みビット線Ｂｐｊ〜Ｂｎｊの他端Ｂｎｊに接続された第２ドライバＤＲｎｊを備え、書込みは、前記第１ドライバＤＲｐｊと前記第２ドライバＤＲｎｊが各々、高電圧ＶＨと低電圧ＶＬを供給して前記トランジスタＱｅにより設定される書込み電流Ｉｗを生成し、又は、前記第１ドライバＤＲｐｊと前記第２ドライバＤＲｎｊが各々、前記低電圧ＶＬと前記高電圧ＶＨを供給して前記トランジスタＱｅにより設定される逆向きの書込み電流Ｉｗを生成し、前記読出し電圧Ｖｒは、前記低電圧ＶＬより大きく、前記高電圧ＶＨより小さい、ことを特徴とする。

請求項１に係る発明によれば、ＭＴＪ素子の書き込み電流値を従来の例えば約５ｍＡから例えば１００μＡ台に低減できる。
また、請求項５に係る発明によれば、ヨークアスペクト比の広い範囲に亘って安定且つ低い書込み電流が得られる。
また請求項８に係る発明によれば、書込みバイアス電流値の広い範囲に亘って安定且つ低い書込み電流が得られる。
また請求項７〜９に係る発明によれば、同一シリコンリソグラフィルールでＤＲＡＭと同等以上の集積密度を有するＭＲＡＭデバイスが得られる。

第１の実施形態に係るヨーク型磁気トンネル接合（以下、単にＭＴＪ接合という）を用いた第１のヨーク型ＭＴＪ素子の一般的概念図であって、（ａ）はＸＺ面によるＹ方向断面図、（ｂ）はＺ方向から見た透視ＸＹ平面図、（ｃ）は、第１のヨーク型ＭＴＪ素子であるＭＴＪ１の略記回路図である。 各種のＭＴＪ素子の、ＸＺ面によるＹ方向断面図であって、（ａ）は従来のヨークが無いＭＴＪ素子、（ｂ）は従来技術によるヨーク型ＭＴＪ素子、（ｃ）は本発明の第１の実施形態に係るヨーク型ＭＴＪ素子、である。 図２の各種のＭＴＪ素子の磁化特性を表わす模式図である。 第１の実施形態に係る記憶層の製造工程を説明する図であり、（ａ）（ｂ）は、ＭＴＪ接合の３層膜とその上に第２金属層６を形成した時点における図であり、（ｃ）（ｄ）は、第２金属層６をマスクとしてＭＴＪ接合２の３層構造を形成し、ヨーク７を形成する以前の時点における図であり、（ａ）、（ｃ）はＸＺ面によるＹ方向断面図、（ｂ）、（ｄ）はＺ方向から見た透視ＸＹ平面図である。 図２（ｃ）、即ち、第１の実施形態に係るＭＴＪ素子のＸＺ面によるＹ方向断面図の、より具体的な図である。 図５に示した第１の実施形態に係るＭＴＪ素子のＸＺ面によるＹ方向断面図の変形例である。 第１の実施形態に係る書込み電流Ｉｗの実測結果で、（ａ）は第２絶縁層が無い場合、（ｂ）は第２絶縁層が有る場合、である。 第１の実施形態に係るＭＴＪ素子を複数個用いた、集積回路化に適した第１のＭＲＡＭデバイスの等価ブロック回路図である。 第１の実施形態に係るＭＴＪ素子を複数個用いた、集積回路化に適した第２のＭＲＡＭデバイスの等価ブロック回路図である。 第２の実施形態に係るヨーク型磁気トンネル接合を用いた第２のヨーク型ＭＴＪ素子の一般的概念図であって、（ａ）はＸＺ面によるＹ方向断面図、（ｂ）はＺ方向から見た透視ＸＹ平面図、（ｃ）は、第２のヨーク型ＭＴＪ素子であるＭＴＪ２の略記回路図である。 第２の実施形態に係る書込み電流Ｉｗの実測結果で、（ａ）は第２絶縁層が無い場合、（ｂ）は第２絶縁層が有る場合、である。 第２の実施形態に係るＭＴＪ素子を複数個用いた、集積回路化に適した第３のＭＲＡＭデバイスの等価ブロック回路図である。 第２の実施形態に係るＭＴＪ素子を複数個用いた、集積回路化に適した第４のＭＲＡＭデバイスの等価ブロック回路図である。 第２の実施形態に係るＭＴＪ素子を複数個用いた、集積回路化に適した第５のＭＲＡＭデバイスの等価ブロック回路図である。 （ａ）は電源側センスアンプの模式図であり、（ｂ）は参照抵抗器の抵抗値表である。 第２の実施形態に係るＭＴＪ素子を複数個用いた、集積回路化に適した第５のＭＲＡＭデバイスのより詳細な等価ブロック回路図である。 第２の実施形態に係る第４のＭＲＡＭデバイスをシリコン基板上で具現する第１のＭＲＡＭセル構造図である。 第２の実施形態に係る第４のＭＲＡＭデバイスをシリコン基板上で具現する第２のＭＲＡＭセル構造図である。

以下に添付図面を参照しながら、本発明の各種の実施形態について詳細に説明する。
以下の図面では、互いに直交するＸ、Ｙ軸を基板９の平面上に設定し、このＸＹ面に垂直にＺ軸を設定し、Ｚ軸に沿って基板９から離隔する方向を「上方」とする。
なお、「ＭＴＪ」は、狭義には、磁気トンネル接合を構成する部分のみを意味し、広義には、狭義のＭＴＪとその周辺を含む素子を意味するので、以下の説明では、前者を「ＭＴＪ接合」、後者を「ＭＴＪ素子」として区別する。

［第１の実施形態、ＭＴＪ素子］
図１は、本実施形態に係るヨーク型磁気トンネル接合（以下、単にＭＴＪ接合という）を用いた第１のヨーク型ＭＴＪ素子の例示的概念図であって、（ａ）はＸＺ面によるＹ方向断面図、（ｂ）はＺ方向から見た透視ＸＹ平面図、（ｃ）は、第１のヨーク型ＭＴＪ素子であるＭＴＪ１の略記回路図である。

図１（ａ）、（ｂ）を参照すると、ＭＴＪ素子ＭＴＪ１は、基板９のＸＹ平面上に設けられた、Ｘ方向に延伸する第１金属層１と、これから上方に離隔してＹ方向に延伸する第２金属層６と、第１、第２金属層１、６の重畳部に介在するＭＴＪ接合２と、第２金属層６を跨いで被覆するヨーク７と、からなる。
ここでＭＴＪ接合２は、強磁性固定層３、非磁性障壁層４、及び強磁性記憶層５の３層を積層してなり、第２金属層６に被覆されない延伸部を含む。
また、ヨーク７は、強磁性体又は高透磁率磁性体からなり、そのＸ方向の両端部は、強磁性記憶層５の第２金属層６に被覆されない延伸部の上面に直接、又は非磁性層を介して接する。
本図において、第１金属層１、ＭＴＪ接合２、第２金属層６、及びヨーク７の輪郭は、各々の外形とその重畳関係を明確にするために意図的に重ならないようにずらしてあるが、必ずしも実際の正確な輪郭を表わすものではない。

後述する回路的機能の説明に使うため、第１金属層１の一方の延伸部分には端子名Ｒを、及び第２金属層６の両方の延伸部分には各々、端子名Ｗｐ、Ｗｎを付ける。
図１（ｃ）は、この端子名Ｒ、Ｗｐ、Ｗｎを用いて表わした（ヨーク型）ＭＴＪ素子であるＭＴＪ１の略記回路図である。
本ＭＴＪ素子の書込みは、端子ＷｐからＷｎへ、又は端子ＷｎからＷｐへ所定の大きさの書込み電流を印加し、その誘導磁場により、ＭＴＪ接合２の強磁性記憶層５の磁化方向を各々、＋Ｘ方向又は−Ｘ方向に変更することにより行なう。

強磁性固定層３の磁化方向が仮に＋Ｘ方向に固定されているとすると、強磁性記憶層５の磁化方向が＋Ｘか−Ｘかにより、ＭＴＪ接合２のＺ方向のトンネル抵抗は各々、小抵抗Ｒｓ、大抵抗Ｒｂを呈するので、各々の状態に「０」、「１」を割り当てる。
一方、本ＭＴＪ素子の読出しは、端子Ｗｐ又はＷｎと端子Ｒとの間に所定の電圧を印加して、ＭＴＪ接合のトンネル抵抗の小（Ｒｓ）、大（Ｒｂ）で決まる電流の大、小により、各々を「０」、「１」として検出する。

図２は、各種のＭＴＪ素子の、ＸＺ面によるＹ方向断面図であって、（ａ）は従来のヨークが無いＭＴＪ素子、（ｂ）は従来技術によるヨーク型ＭＴＪ素子、（ｃ）は本発明に係るヨーク型ＭＴＪ素子、であって、そのうち図２（ｂ）、（ｃ）は、上述の図１の（ａ）の具体例に相当する。

図３は、図２の各種のＭＴＪ素子の磁化特性を表わす模式図である。
図３を参照すると、従来のヨークが無いＭＴＪ素子の場合、強磁性記憶層５は、（ａ）に示すように、±Φａを飽和磁束量とする角型履歴特性を示し、磁化反転に要する電流値、即ち、書込み電流値Ｉａは数ｍＡである。

次に、従来技術によるヨーク型ＭＴＪ素子の場合も、強磁性記憶層５は、（ｂ）に示すように、（ａ）と同様に±Φａを飽和磁束量とする角型履歴特性を示し、磁化反転に要する電流値、即ち、書込み電流値ＩｂはＩａに比べて半減できるが依然として数ｍＡである。
書込み電流を半減できる理由は、上述の通り、ヨーク７が無い場合、強磁性記憶層５は第２金属層６を高々１８０度囲む開磁路を形成するのに対して、ヨーク７がある場合、ヨーク７が強磁性記憶層５と合わせて第２金属層６を実質的に３６０度囲む閉磁路を形成するからである。

さらに、本発明に係るヨーク型ＭＴＪ素子の場合は以下に述べるように３つの構造的特徴を備える。
第１の構造的特徴として、ＭＴＪ接合のＸＹ平面形状、従って、強磁性固定層及び強磁性記憶層のＸＹ平面形状は、Ｘ方向に磁化容易軸（以下、容易軸、又は、異方性、又は、異方性軸、ともいう）を有し、一方、ヨークのＸＹ平面形状は、Ｙ方向に容易軸を有する。

磁性薄膜の物性によれば、薄膜が長軸を持つ形状（長方形、擬楕円形等）である場合は、長軸方向に磁化し、長軸方向に形状磁気異方性を持つ。更に平面の最長寸法が１μｍ以下になると一軸異方性しかとり得なくなり、この状態は不連続特定状態を取ることから磁化量子性の発現と見られる。本発明では、このように平面の最長寸法が１μｍ以下の形状の磁化容易軸を、特に量子性容易軸と定義する。
本発明に係るＭＴＪ素子の強磁性固定層、強磁性記憶層、及びヨークの最長寸法は、１μｍ以下であり、
本発明に係るＭＴＪ素子の書込み電流の著しい低電流化は、以下に詳しく述べるように、この磁化量子性と、上記の実質的に３６０度の閉磁路による磁束の還流に由来する。

本実施例のＭＴＪ素子は上記形状異方性による量子性容易軸を備えるように、図１（ｂ）に示したように、ＭＴＪ接合２のＸＹ平面形状は、即ち、強磁性固定層３及び強磁性記憶層５のＸＹ平面形状は、Ｘ方向に長辺を有する長方形であり、ヨーク７のＸＹ平面形状は、Ｙ方向に長辺を有する長方形である。
ここでいう長方形とは優位的長軸を有する形状であり、厳密な９０度内角と厳密な平行対辺を有する４角形に限定されるものではなく、例えば、擬楕円、又は角の丸い長方形であってもよい。
上述の磁化量子性の発現により記憶層５にはＸ方向の容易軸のみが、ヨークにはＹ方向の容易軸のみが形成される。

寸法の微細化によりこの傾向は一層強まる。
即ちＸ方向の磁界Ｈに対して、記憶層は単独では図３（ａ）に示すヒステリシス性の磁化特性を、ヨークは図３（ｃ）の原点を通る斜線と飽和磁界強度±Ｈｋで飽和する破線で示すような非ヒステリシス性磁化特性を一層強固に持つことになる。
即ち、強磁性層の形状効果によれば、強磁性固定層３及び強磁性記憶層５の磁化容易軸はＸ方向になり、ヨーク７の磁化容易軸は、単独ではＹ方向になる。

しかし、従来技術によるヨーク型ＭＴＪ素子の場合は、図２（ｂ）に示すように、ヨーク７が接触する強磁性記憶層５の接触面５７ａは、強磁性記憶層５の磁化容易軸（Ｘ方向）に平行である。接触面５７ａは、閉磁路の完成度と第２金属層との目合わせ余裕を考慮すると、ある一定の幅を要し、その結果、ヨーク７の磁化容易軸は、形状効果で決まる単独での磁化容易軸方向の如何に拘わらず強磁性記憶層５の磁化容易軸と同じＸ方向に転換される。

これに対して、第２の構造的特徴として、本発明に係るヨーク型ＭＴＪ素子の場合は、記憶層とヨークの結合部に緩和的結合を有する。
具体的には、図２（ｃ）及び後述する図５に示すように、ＭＴＪ接合２の第２金属層６に被覆されない延伸部の上面は、記憶層５の傾斜面５７ｃとそれに続く固定層３の傾斜面３７ｃをなしており、且つ、その上に、ヨーク７と少なくとも固定層の傾斜面３７ｃとが直接接触しないように、非磁性体のバーズビーク型絶縁層８及び非磁性体の第３絶縁層８５が介在している。その結果、ヨーク７の磁化容易軸は記憶層５、固定層３の磁化容易軸と同じＸ方向に転換されることなく、形状異方性によるＹ方向を維持する。

即ち、本実施例ではバーズビーク型絶縁層８と第３絶縁層８５が記憶層の傾斜面３７ｃ上に介在して、記憶層５とヨーク７の緩和的結合部を形成している。
バーズビーク型絶縁層８は非磁性体の第１絶縁層８２とその上の非磁性体の第２絶縁層８４からなり、第１絶縁層８２の第１バーズビーク８２２の先端は記憶層５の傾斜面５７ｃに到達し、一方、第２絶縁層８４の第２バーズビーク８４２の先端は記憶層５の傾斜面５７ｃの上方に到達しないように形成され、第３絶縁層８５と第１絶縁層８２は、記憶層５の傾斜面５７ｃのうち第２絶縁層で被覆されていない部分５７ｂにおいて、記憶層５とヨーク７の結合を緩和しながら実現し、第２絶縁層８４は固定層３によるヨーク７の容易軸転換を防止する。

ＭＴＪ接合２の傾斜構造は、後述するように、第２金属層６をマスクとする例えば傾斜スパッタリングによれば、自己整合により微細且つ均等な、最適の傾斜長と傾斜角をもって形成できる。
この緩和結合により、記憶層、ヨーク双方の量子性を損なうことなく、実質的に３６０度の閉磁路による磁束の還流連続性を実現する。
結合が過度に弱いと、記憶層とヨーク内の閉磁路形成が不完全で磁束が還流連続せず、書込み電流が十分低減できない。一方、結合が過度に強いとヨークの量子性容易軸が直交する記憶層の容易軸に引っ張られて傾きを生じ、著しいヨーク効果が消失する場合がある。

さて、この状態で、書込み電流Ｉｗが第２金属層６に印加されると、ヨーク７には、書込み電流Ｉｗによる誘導磁場がヨーク７の磁化容易軸であるＹ軸と直交するＸ方向に印加される。
その場合、ヨーク７の磁化特性は、図３（ｃ）において、±Φｃを飽和磁束量とする線形特性を示す。
強磁性記憶層５とヨーク７との飽和磁束量の比、Φａ／Φｃは、強磁性記憶層５とヨーク７とのＹＺ断面積の比に等しく、従って強磁性記憶層５とヨーク７との厚さ（Ｚ方向の寸法）の比に概略等しい。（強磁性記憶層５とヨーク７との幅（Ｙ方向の寸法）は、図１（ｂ）に示すように概略等しい、から）

強磁性記憶層５とヨーク７とは閉磁路をなしているので、ヨーク７の磁束Φが書込み電流Ｉｗの増加と共に線形に成長して、Ｉｗ＝Ｉｃ（磁気反転電流）においてΦ＝Φａに到達すると、強磁性記憶層５は磁化反転し、磁束はΦａにロックされる。
結局、Ｉｃ／Ｉａは、強磁性記憶層５の断面積／ヨークの断面積、に等しい。
従って、ここで第３の構造的特徴として、ヨーク７の断面積（厚さ）を強磁性記憶層５の断面積（厚さ）より飛躍的に大きくするならば、その比率分だけ、書込み電流を飛躍的に低減できる。

このように本発明によるヨークが、従来の磁場解析では得られない書込み電流の低減をもたらすことが、磁性薄膜の量子性容易軸の発現という量子性効果から理解できる。

以下、上記第２の特徴について更に詳しく説明する。
第２の特徴の具現化において、最もクリティカルなのは、ヨーク７の下面を、強磁性固定層３に接触させることなく、強磁性記憶層５の傾斜面５７ｃのみに、しかもある限定されたＸ方向の長さの範囲で、適切な非磁性体の絶縁層を介して接触させ、緩和結合を実現することである。

ヨーク７の下面を強磁性固定層３に確実に接触させないように、強磁性記憶層５の傾斜面５７ｃの斜面角を０°、即ち、水平に近づけた場合、ヨーク７の下面と強磁性記憶層５との接触面積（接触部のＸ方向の幅）が大きいとヨーク７の磁化容易軸が強磁性記憶層５と同じＸ方向に転換されてしまう。逆にヨーク７の下面と強磁性記憶層５との接触面積が小さいとヨーク７と強磁性記憶層５との磁束の還流連続性を保つことができなくなる。
従来技術では、接触部のＸ方向の幅は、第２金属層６に対するヨーク７のマスク目合わせ精度と関連する最小値、最大値を有するので、接触部のＸ方向の幅を図で左右共に上述の上・下限内におさめることは製造上困難であった。

また、ヨークに過大なＹ方向異方性を持たせると、即ち、ヨークのアスペクト比Ａｒを上げると、図３（ｃ）に示す飽和磁界強度Ｈｋが増大して線形部の勾配が緩くなり、その結果、後述の図７（ａ）上部のＩｗの広がりに見られるように、書込み電流ＩｗがＨｋに比例して増大し、ヨークの効果を妨げる。
製膜時のヨークが異方性を持たず等方性の場合、１を僅かに越えるアスペクト比ＡｒでＨｋの小さいＹ方向異方性が得られる。
このようなＹ方向異方性は、上述の形状効果による外、磁場中成膜又は反強磁性膜の付与でも行なえる。

さて、記憶層の形状はヨーク結合面の均一特性を得るためには、厳密な長方形が望ましい。
図４を用いて、そのような正確な長方形を得るための記憶層を含む製造工程を詳しく説明する。
図４（ａ）（ｂ）は、ＭＴＪ接合の３層膜とその上に第２金属層６を形成した時点における図であり、図４（ｃ）（ｄ）は、第２金属層６をマスクとしてＭＴＪ接合２の３層構造を形成し、ヨーク７を形成する以前の時点における図であり、（ａ）、（ｃ）はＸＺ面によるＹ方向断面図、（ｂ）、（ｄ）はＺ方向から見た透視ＸＹ平面図である。

本実施例によれば、前記３層よりなるＭＴＪ接合２を最初、図４（ａ）（ｂ）に示すように、第２金属層のＸ方向両側に十分マージンを持ったストライプ状に形成し、その後、第２金属層６をマスクとして前記傾斜面を形成、更に傾斜面の延長上にある平坦面上の強磁性固定層を含むＭＴＪ接合の３層を除去するミリング工程を経て、ほぼ完全な長方形を形成するが、平坦面上のＭＴＪ接合２の端部は平坦化レフィル酸化膜の庇の下にあるので、この庇の下、又はこの庇の近傍の固定層の除去が困難であり、平坦面上には庇に沿った反強磁性層と強磁性層から成る残存固定層３９が、図４（ｂ）に示したように、特に縁辺に沿って「コ」の字型に残り、Ｘ方向に強い磁場を発生する。

その上にヨーク７を成膜すると強いＸ方向異方性を発生し、これを補償するにはヨーク７のＹ異方性を大きくしなければならず、それは、飽和磁界強度Ｈｋを増大し、従って、書込み電流Ｉｗを増大させてしまう。
一方、このような正確な長方形形成は、寸法微細化により一層必須となっている。
この、残存固定層がヨークの異方性に及ぼす影響はヨーク７と残存固定層の距離を隔てることにより激減する。
かくして、ヨーク７の下面を強磁性固定層３から離隔するためには、図２（ｃ）に示したように、両者の間に非磁性体のバーズビーク型の第２絶縁層８４を介在する必要がある。

図５は、図２（ｃ）、即ち、本実施形態に係るＭＴＪ素子であるＭＴＪ１のＸＺ面によるＹ方向断面図の、より具体的な図である。
図５を参照すると、バーズビーク型絶縁層８は第１絶縁層８２と第２絶縁層８４と第３絶縁層８５とが積層されてなる。第１絶縁層８２のバーズビーク８２２に強磁性固定層３の傾斜面３７ｃを確実に被覆させるため、実際の製造上、バーズビーク８２２の先端が強磁性記憶部５の傾斜面５７ｃに到達することがある。

このように、ヨーク７と強磁性記憶層５の傾斜面５７ｃの間に介在する非磁性絶縁物であるバーズビーク８２２と第３絶縁層８５は前記磁気結合に緩和現象を引き起こし、磁化反転電流（書込み電流）を増大するけれども、反面、量子性容易軸の維持に有効であることが判明した。
本実施例の記憶層の諸元では約１０ｎｍ厚の第３絶縁層の付加が許容できる。

図６は、図５に示した本実施形態に係るＭＴＪ素子のＸＺ面によるＹ方向断面図の変形例である。
本変形例では、上記図５の場合と比較して第３絶縁層８５が削除されている。
その目的は、ＭＴＪ素子の更なる微細化による量子性の増大に対して結合緩和も減少させることにあり、この結合強化により書込み電流の更なる低下が見られる。
即ち、縮小則に従った今後のＭＴＪ素子を最大限活用できる。

さらに、第２絶縁層８４の第２バーズビーク８４２の形成位置の目合わせ精度を向上して、第２バーズビーク８４２が正確に固定層３の傾斜面３７ｃのみを覆い、記憶層５の傾斜面５７ｃを覆わないようにした場合には、第１バーズビーク８２２を有する第１絶縁層８２の形成は不要になり記憶層５とヨーク７は直接結合となり、これが還流最大結合と言える。

［第１の実施例、ＭＴＪ素子］
本実施例は、上記第１の実施形態の具体例であり、再び図５（断面図）及び図１（平面図）を参照して説明する。
基板９は、シリコンウェファを用い、その上面はシリコン酸化膜で覆われている。

第１金属層１は、Ｔａ・Ｒｕ等の非磁性金属膜からなり、スパッタして形成する。
第１金属層１のパターニングは、図１（ｂ）において、Ｘ方向にマージンをもって延びる長方形状に形成し、一端を端子Ｒの引出し配線とする。

ＭＴＪ接合２は、強磁性固定層３、非磁性障壁層４、強磁性記憶層５からなるが、いずれも第１金属層１の上にのみパターニングする。
強磁性固定層３はＰＩＮ層とも呼ばれ、反強磁性層３２と、Ｃｏ・Ｆｅ膜、Ｒｕ膜、Ｃｏ・Ｆｅ膜の３層からなる強磁性層３４とを含み、シンセティックＰＩＮを構成する。
非磁性障壁層４はバリア層又はトンネル層とも呼ばれ、ＭｇＯ膜をスパッタして形成する。
強磁性記憶層５はフリー層とも呼ばれ、例えば５ｎｍ厚のパ−マロイ（Ｐｅｒｍａｌｌｏｙ）膜で構成され、記憶層キャップ５２を含む。

第２金属層６は、金属層下部キャップ６４と、例えばＡｕ・Ｃｕからなる３０ｎｍ厚の主金属層６６と、金属層上部キャップ６８とから構成される。
第２金属層６はパターニングして図１（ｂ）において、Ｙ方向にマージンをもって延びる長方形状に形成し、両端を端子Ｗｐ、Ｗｎの引出し配線とする。
なお、記憶層キャップ５２、金属層下部キャップ６４、金属層上部キャップ６８の目的は各々、主材料の原子の他層への拡散を防止するためである。

ＭＴＪ接合２は、上記の諸層を積層形成後、上記のパターニングした第２金属層６をマスクとして、第２金属層６のＸ方向の両側に露出している部分を除去するパターニングを行なう。
この結果、ＭＴＪ接合２のＸ方向の辺長とＹ方向の辺長は図１（ｂ）に示すように、各々、第２金属層６の幅（Ｘ方向の長さ）と第１金属層１の幅（Ｙ方向の長さ）で決定される。
従って、第２金属層６の幅を第１金属層１の幅より大きく設定することにより、ＭＴＪ接合２の平面形状は、上述のようにＸ方向に長辺を有する長方形になる。

このＭＴＪ接合２のパターニングはドライエッチによるが、その際、イオンミリングを行ない、図５、図６に示したように、ＭＴＪ接合２及び第１金属層１の積層のＸ方向の側面は、強磁性記憶層の傾斜面５７ｃ、強磁性固定層の傾斜面３７ｃを含む傾斜面をなし、その傾斜角は２０°乃至５０°とする。傾斜角の調節は、イオンミリングの際の入射角による。

次に、ＭＴＪ接合２及び第１金属層１の上記傾斜面を酸化膜で被覆し第１絶縁層８２を形成する。第１絶縁層８２は、入射角各３０度以下（Ｚ軸に対し）の傾斜スパッタにより形成する。
本実施例ではスパッタ法により形成したが、ＣＶＤ法等他の成膜方法によって成膜してもよい。

さらに、上記第１絶縁層８２を酸化膜で被覆し第２絶縁層８４を形成する。第２絶縁層８４は、スパッタ入射角制御により、第１絶縁層８２のうちの、強磁性記憶層の傾斜面５７ｃ上の部分５７ｂを露出するように第２バーズビーク８４２を堆積形成し、その上に第３絶縁層８５を等方性スパッタにて形成する。

次にヨーク７は、例えば７０ｎｍ厚のパ−マロイ（Ｐｅｒｍａｌｌｏｙ）膜をスパッタして形成する。
ヨーク７は、第２金属層６を跨いでＭＴＪ接合を被覆するようにパターニングする。
その際本実施形態では、ヨーク７の平面形状が、Ｙ方向の辺長がＸ方向の変長より大きい長方形になるように設定する。
更にヨークのＹ方向を量子性容易軸とする代わりに、反強磁性膜をヨーク上に設け、ヨークのＹ方向に磁化容易軸を向けることもできる。また、ハードマグネット等の硬磁性膜をＸ−Ｙ平面上において、ヨークの両側に設けることでも、ヨークのＹ方向に磁化容易軸を向けることができる。

［第１の実験例、ＭＴＪ素子］
以上に述べた第１の実施形態の具体的実験結果を以下に述べる。
本実験例では、ヨーク７のアスペクト比、即ち、Ｙ方向辺長／Ｘ方向辺長を変数として、書込み電流の変化を実測する。
その際、特に、第２絶縁層８４の有無を比較して、その有効性を検証する。

本実験例では、ＭＴＪ接合２の平面寸法を１５０ｎｍ（Ｘ）×１００ｎｍ（Ｙ）に固定し（アスペクト比１．５）、ヨーク７の平面寸法中Ｘ方向辺長を２００ｎｍ（Ｘ）に固定し、ヨーク７のＹ方向辺長を１００ｎｍ〜１０００ｎｍ、従って、アスペクト比Ａｒを０．５〜５に変化させた。
各々の場合の書込み電流Ｉｗの実測結果を図７に示す。ここで図７（ａ）は第２絶縁層８４が無い場合、図７（ｂ）は第２絶縁層８４が有る場合、である。

両者共に、ヨーク７のアスペクト比Ａｒが小さい場合も大きい場合も書込み電流が大きくなり、中間領域では書込み電流が小さくなるけれども、（ａ）の場合は、書込み電流が極小の領域がアスペクト比Ａｒ＝３付近に限られるのに対して、（ｂ）の場合は、書込み電流が極小の領域がアスペクト比Ａｒ＝１〜３に亘って安定に得られ、第２絶縁層８４の効果が実証された。

特に（ｂ）の場合は、アスペクト比が小さい（Ａｒ＝０．５）場合に必要な書込み電流Ｉｗの最大値３．６ｍＡに比べて、アスペクト比が中間の（Ａｒ＝１〜３）場合に必要な書込み電流Ｉｗが、強磁性記憶層５とヨーク７とのＹＺ断面積の逆比に相当する０．１５ｍＡ〜０．１ｍＡに低減されることが実証できた。
さらに、上記図６に示す変形例では、シミュレーション結果から、５０μＡが得られている。

［第１の実施形態、第１のＭＲＡＭデバイス］
図８は、上述の第１の実施形態に係るＭＴＪ素子ＭＴＪ１を複数個用いた、集積回路化に適した第１のＭＲＡＭデバイスの等価ブロック回路図である。
図８を参照すると、各々のＭＲＡＭセルは、ＭＴＪ１と、そのＷｐ端子及びＲ端子に各々そのソース及びドレーンが接続されたトランジスタＱｗ、Ｑｒからなり、トランジスタＱｗ、Ｑｒのゲートはワード線Ｗｉ（ｉ＝１、２、・・・）に、Ｑｗのドレーン及びＱｒのソースは各々、第１書込みビット線Ｂｐｊ及び読出しビット線Ｂｊ（ｊ＝１、２、・・・）に、ＭＴＪ１のＷｎ端子は第２書込みビット線Ｂｎｊ（ｊ＝１、２、・・・）に接続されて、行（以下、ワードともいう）・列（以下、ビットともいう）をなしてアレイ状に配置されている。

上述のようにシリコン基板９上にＭＴＪ１を形成した場合、端子Ｗｐ、Ｒ、Ｗｎは各々シリコン基板に設けたコンタクトビアを介して、基板本体内に設けたトランジスタＱｗのソース、Ｑｒのドレーン、第２書込みビット線Ｂｎｊに接続され、ワード線Ｗｉ、読出しビット線Ｂｊ、第１、第２書込みビット線Ｂｐｊ、Ｂｎｊ、及び、これらのワード線Ｗｉ、読出しビット線Ｂｊ、第１、第２書込みビット線Ｂｐｊ、Ｂｎｊに接続される周辺回路を含む残りの回路は全てシリコン基板本体内に例えば標準ＣＭＯＳプロセスを用いて作りこむことができる。
なお選択的には、第１、第２書込みビット線Ｂｐｊ、Ｂｎｊ、読出しビット線Ｂｊ、ワード線Ｗｉの全部、又は一部は、シリコン基板本体内にではなく、ＭＴＪ１のアレイの上方に適宜絶縁膜を介して形成する。

図８において、選択したｉ番目のワード線Ｗｉを１本のみ高レベルに駆動することにより、その行のＭＲＡＭセルのトランジスタＱｗ、Ｑｒを導通して、選択する。
書込みは、選択した列（第ｊ列）について、第１書込みビット線Ｂｐｊから第２書込みビット線Ｂｎｊに向かう書込み電流Ｉｗを印加して、その誘導磁場により交点（ｉ、ｊ）のＭＲＡＭセルのＭＴＪ接合に「０」を書込み、又は、逆向きにＩｗを印加して、その誘導磁場により交点（ｉ、ｊ）のＭＴＪ接合に「１」を書込む。

一方、読出しは、各列（第ｊ列）について、第１、第２書込みビット線Ｂｐｊ、Ｂｎｊのいずれかに読出し電圧Ｖｒを印加して、選択した交点（ｉ、ｊ）のＭＲＡＭセルのトランジスタＱｗ、Ｗｐ端子を介して、ＭＴＪ接合を流れるトンネル電流を、Ｒ端子を介して読出しビット線Ｂｊに導き、読出しビット線Ｂｊの一端に備えたセンスアンプＳＡＬｊで上記トンネル電流の大、小を、即ち、「０」、「１」を検出する。

図８のＭＲＡＭデバイスは、図２に示したいずれのＭＴＪ素子にも原理的には適用できるかもしれないが、本願発明に係る図２（ｃ）に示す場合にのみ、上述のように書込み電流Ｉｗを０．１ｍＡ程度にできるので、実用的に適用可能である。

［第１の実施形態、第２のＭＲＡＭデバイス］
図９は、上述の第１の実施形態に係るＭＴＪ素子であるＭＴＪ１を複数個用いた、集積回路化に適した第２のＭＲＡＭデバイスの等価ブロック回路図である。
図９を参照すると、各々のＭＲＡＭセルは、ＭＴＪ１と、そのＷｐ端子及びＲ端子に各々そのソース及びドレーンが接続されたトランジスタＱｗ、Ｑｒからなり、トランジスタＱｗ、Ｑｒのゲートはワード線Ｗｉ（ｉ＝１、２、・・・）に、Ｑｗのドレーン及びＱｒのソースは各々、第１書込みビット線Ｂｐｊ（ｊ＝１、２、・・・）及び接地線ＧＮＤに、ＭＴＪ１のＷｎ端子は第２書込みビット線Ｂｎｊ（ｊ＝１、２、・・・）に接続されている。
なお接地線ＧＮＤは、全ＭＲＡＭセルに共通であり行方向及び／又は列方向に選択できるようにする必要はないが、配線配置の都合上、本実施形態では２行ごとに１本配置した。

上述のようにシリコン基板９上にＭＴＪ接合２を形成した場合、端子Ｗｐ、Ｒ、Ｗｎは各々シリコン基板に設けたコンタクトビアを介して各々、基板本体内に設けたトランジスタＱｗのソ−ス、Ｑｒのドレーン、第２書込みビット線Ｂｎｊに接続され、ワード線Ｗｉ、接地線ＧＮＤ、第１、第２書込みビット線Ｂｐｊ、Ｂｎｊ、及び、これらのワード線Ｗｉ、第１、第２書込みビット線Ｂｐｊ、Ｂｎｊに接続される周辺回路を含む残りの回路は全てシリコン基板本体内に例えば標準ＣＭＯＳプロセスを用いて作りこむことができる。
なお選択的には、第１、第２書込みビット線Ｂｐｊ、Ｂｎｊ、接地線ＧＮＤ、ワード線Ｗｉの全部、又は一部は、シリコン基板本体内にではなく、ＭＴＪ１のアレイの上方に適宜絶縁膜を介して形成する。

図９において、選択したｉ番目のワード線Ｗｉを１本のみ高レベルに駆動することにより、その行のＭＲＡＭセルのトランジスタＱｗ、Ｑｒを導通して、選択する。
書込みは、選択した列（第ｊ列）について、第１書込みビット線Ｂｐｊから第２書込みビット線Ｂｎｊに向かう書込み電流Ｉｗを印加して、その誘導磁場により交点（ｉ、ｊ）のＭＲＡＭセルのＭＴＪ接合に「０」を書込み、又は、逆向きにＩｗを印加して、その誘導磁場により交点（ｉ、ｊ）のＭＴＪ接合に「１」を書込む。

一方、読出しは、各列（第ｊ列）について、選択した交点（ｉ、ｊ）のＭＲＡＭセルのＭＴＪ接合のトンネル電流を、トランジスタＱｒ、Ｒ端子を介して接地線ＧＮＤに導き、第２書込みビット線Ｂｎｊに備えたセンスアンプＳＡＨｊで上記トンネル電流の大、小を、即ち、「０」、「１」を検出する。
本図では、センスアンプＳＡＨｊは第２書込みビット線Ｂｎｊに備えたが、これに限定されず、第１書込みビット線Ｂｐｊに備えてもよく、第１、第２書込みビット線Ｂｐｊ、Ｂｎｊに交互に備えてもよい。

図９のＭＲＡＭデバイスも、図２に示したいずれのＭＴＪ素子にも原理的には適用できるかもしれないが、本願発明に係る図２（ｃ）に示す場合にのみ、上述のように書込み電流Ｉｗを０．１ｍＡ程度にできるので、実用的に適用可能である。

上述の第１のＭＲＡＭデバイスが１つのセルにつき、第１、第２書込みビット線、読出しビット線、及びワード線の、計４本の配線を要するのに対して、本ＭＲＡＭデバイスは１つのセルにつき、第１、第２書込みビット線、ワード線、及び隣接セルと共有される接地線の、計３．５本の配線に配線本数を削減できる。
さらに、接地線は選択の必要が無いので、周辺回路も削減できる。

以上第１の実施形態に係る第１、第２のＭＲＡＭデバイスにおいて、書込み電流Ｉｗの印加方法は共通するが、その具体回路方式として種々の方式がある。
「定電流書込み方式」では、第１書込みビット線Ｂｐｊの一端に備えたドライバＤＲｐｊを定電流源として定電流＋Ｉｗ、又は−Ｉｗを供給し、第２書込みビット線Ｂｎｊの一端に備えたドライバＤＲｎｊを定電圧源として中間電圧を供給する。該中間電圧は、読出し電圧Ｖｒと同一であることが好ましい。

この「定電流書込み方式」の変形例としては、第１書込みビット線Ｂｐｊから第２書込みビット線Ｂｎｊに向かう書込み電流＋Ｉｗは、第１書込みビット線Ｂｐｊの一端に備えたドライバＤＲｐｊを定電流源として定電流＋Ｉｗをソース供給し、第２書込みビット線Ｂｎｊの一端に備えたドライバＤＲｎｊを定電圧源として読出し電圧Ｖｒにシンクすることにより発生し、逆に、第２書込みビット線Ｂｎｊから第１書込みビット線Ｂｐｊに向かう書込み電流−Ｉｗは、第２書込みビット線Ｂｎｊの一端に備えたドライバＤＲｎｊを定電流源として定電流＋Ｉｗをソース供給し、第１書込みビット線Ｂｐｊの一端に備えたドライバＤＲｐｊを定電圧源として読出し電圧Ｖｒにシンクすることにより発生する。

これらの「定電流書込み方式」の場合、書込みの場合でも第１、第２書込みビット線の電位を実質的に読出し電圧Ｖｒに維持できるので、いわゆるライトリカバリの問題が無く、書込み直後の読出しを高速にできる。

一方、「定電圧書込み方式」では、第１書込みビット線Ｂｐｊの一端に備えたドライバＤＲｐｊと、第２書込みビット線Ｂｎｊの一端に備えたドライバＤＲｎｊを各々スイッチング定電圧源とし、ＤＲｐｊ、ＤＲｎｊが各々、高レベル電圧ＶＨ、低レベル電圧ＶＬを供給して書込み電流＋Ｉｗを印加し、ＤＲｐｊ、ＤＲｎｊが各々、低レベル電圧ＶＬ、高レベル電圧ＶＨを供給して書込み電流−Ｉｗを印加する。
書込み完了後は、ＤＲｐｊ、ＤＲｎｊの出力をともに読出し電圧Ｖｒに戻す。
電圧ＶＨ、Ｖｒ、ＶＬは、ＶＬ ≦ Ｖｒ ≦ ＶＨ、を満たす。

書込み電流の絶対値は、トランジスタＱｗのドレーン電流で決まるが、トランジスタＱｗのゲート電圧（選択したワード線Ｗｉの高レベル電圧）とドレーン電圧（上記第１又は第２書込みビット線に与える高レベル電圧ＶＨ）を、トランジスタＱｗが飽和動作するように設計すれば、ドレーン電流は、トランジスタＱｗのサイズとゲート電圧だけで実質的に決まり、所望の定電流Ｉｗになるよう設計できる、即ち、トランジスタＱｗを定電流源として動作させるので、上記「定電流書込み方式」のような、一般に定電圧源回路よりも複雑な（スイッチング）定電流源回路を要しない。

この「定電圧書込み方式」の変形例としては、例えば第２書込みビット線Ｂｎｊの一端に備えたドライバＤＲｎｊを、読出し電圧Ｖｒを供給する定電圧源とし、第１書込みビット線Ｂｐｊの一端に備えたドライバＤＲｐｊを、ＶＨ、ＶＬを供給するスイッチング定電圧源とする。
対称性のため、Ｖｒ＝（ＶＨ＋ＶＬ）／２ とすると、第１書込みビット線の振幅を上記の「定電圧書込み方式」の半分に抑えることができる。

なお、センスアンプの飽和乃至誤動作を避けるために、第１のＭＲＡＭデバイスの書込み時には、センスアンプＳＡＬｊの入力を読出しビット線Ｂｊからオフした後、読出しビット線Ｂｊには接地電位又は読出し時のセンスアンプＳＡＬｊの入力電位に当たる低電圧を与える。
また、第１のＭＲＡＭデバイスの読出し時には、第１、第２の書込みビット線に各々備えたドライバＤＲｐｊ、ＤＲｎｊの出力のうち一方が読出し電位Ｖｒを与え、他方はオフしなければならない。

同様に、第２のＭＲＡＭデバイスの書込み時には、センスアンプＳＡＨｊの入力を第１（又は第２）書込みビット線Ｂｐｊ（又はＢｎｊ）からオフした後、第１及び第２書込みビット線Ｂｐｊ、Ｂｎｊを各々、上記のように駆動する。
また、第２のＭＲＡＭデバイスの読出し時には、第１、第２の書込みビット線Ｂｐｊ、Ｂｎｊに各々備えたドライバＤＲｐｊ、ＤＲｎｊの双方の出力をオフし、センスアンプＳＡＨｊが読出し電位Ｖｒを与えなければならない。

［第２の実施形態、ＭＴＪ素子］
図１０は、本実施形態に係るヨーク型磁気トンネル接合を用いた第２のヨーク型ＭＴＪ素子であるＭＴＪ２の一般的概念図であって、（ａ）はＸＺ面によるＹ方向断面図、（ｂ）はＺ方向から見た透視ＸＹ平面図、（ｃ）は、第２のヨーク型ＭＴＪ素子であるＭＴＪ２の略記回路図である。
以下、第１の実施形態と同一部分には同一の符番を付け、重複する説明を省く。

図１０（ａ）、（ｂ）を参照して第１の実施形態（図１）と比較すると、第１の相違点として、ヨーク７の容易軸がＸ方向にあること、即ち、形状効果による本実施形態ではヨーク７のＸＹ平面形状がＸ方向に長辺を有する長方形であること、及び、第２の相違点として、シリコン基板９の内部にＸ方向に第３金属層１０が設けられていること、の２点がある。
なお、第３金属層１０の幅（Ｙ方向の長さ）を第１金属層１の幅及びＭＴＪ接合の幅より少し大きく表示したが、これに限定するものでは無い。
また後述するように、第３金属層１０は選択的に、シリコン基板９の内部にではなく、ヨーク７の上方に設けられる。
ここで、第３金属層１０の両端には端子名Ｐｐ、Ｐｎを付ける。

図１０（ｃ）は、端子名Ｒ、Ｗｐ、Ｗｎ、Ｐｐ、Ｐｎを用いて表わした（ヨーク型）ＭＴＪ素子であるＭＴＪ２の略記回路図である。
ヨーク７のＸＹ平面形状が第１の実施形態と異なりＸ方向に長辺を有する長方形であるという形状効果により、ヨーク７の磁化容易軸は強磁性記憶層５の磁化容易軸と同じＸ方向である。
この容易軸は反強磁性膜をヨーク上に設けることにより形成することもできる。

従って、非選択状態又は読出し状態では、第３金属層１０にバイアス電流が印加されていないので、ヨーク７の磁化方向は第１の実施形態と異なり強磁性記憶層５の磁化方向と一致し、それ故、ヨーク効果が現れず、低電流書込みはできない。

ＭＴＪ２の書込みは、第３金属層１０の端子ＰｐからＰｎにある所定の書込みバイアス電流を流すことにより、ヨーク７の磁化方向を初期のＸ方向異方性と直交するもう一つの量子性磁化方向Ｙに転換する事により、ヨーク効果が現われ、低電流書込みができる。具体的には、端子ＷｐからＷｎへ、又は端子ＷｎからＷｐへ所定の大きさの書込み電流を印加し、その誘導磁場により、ＭＴＪ接合２の強磁性記憶層５の磁化方向を各々、＋Ｘ方向又は−Ｘ方向に変更することにより行なう。
ヨーク７の磁化方向がＹ方向に変更されているので、その書込み電流は上述の第１の実施形態の場合と同じように飛躍的に低減できる。

強磁性固定層３の磁化方向が仮に＋Ｘ方向に固定されているとすると、強磁性記憶層５の磁化方向が＋Ｘか−Ｘかにより、ＭＴＪ接合２のＺ方向のトンネル抵抗は各々、小抵抗Ｒｓ、大抵抗Ｒｂを呈するので、各々の状態に「０」、「１」を割り当てる。
一方、ＭＴＪ２の読出しは上述の第１の実施形態の場合と同じく、端子Ｗｐ又はＷｎと端子Ｒとの間に所定の電圧を印加して、ＭＴＪ接合２のトンネル抵抗の小（Ｒｓ）、大（Ｒｂ）で決まる流れる電流の大、小により、各々を「０」、「１」として検出する。

本実施形態に係るＭＴＪ素子であるＭＴＪ２のＸＺ面によるＹ方向断面の、より具体的な構成は、第３金属層１０の追加を除いて上記第１の実施形態に係るＭＴＪ素子であるＭＴＪ１と同じく図５、図６を用いて説明できるので省略する。
特に、ヨーク７と強磁性記憶層５の接触面に係るＭＴＪ接合２の側部の傾斜面構造は、上記第１の実施形態のＭＴＪ１の側部の傾斜面構造と同様である。
第３金属層１０は、通常の半導体技術により、シリコン基板９の上面に近接し絶縁された位置に、又は、ヨーク７の上方に近接し絶縁された位置に、金属配線、例えば、幅２００ｎｍ、厚さ３００ｎｍのＡｌ配線を設けることにより形成できる。
第３金属層１０はクラッドされることが好ましい。即ち、ヨーク７に対向する面を除いて該金属配線を覆う強磁性膜、例えばパーマロイ膜、を設けることにより、第３金属層１０に流す書込みバイアス電流により強磁性膜内に誘導された強い磁場がヨーク７をＹ方向に通過する。従って、ヨーク７に所定の磁場を印加するのに必要な書込みバイアス電流を低減できることは言うまでもない。

［第２の実験例、ＭＴＪ素子］
以上に述べた第２の実施形態の具体的実験結果を以下に述べる。
本実験例では、第３金属層１０に流す書込みバイアス電流値、従ってその電流がヨーク７に及ぼす誘導磁場強度（Ｏｅ、エルステッド単位）を変数として、書込み電流の変化を実測する。
その際、特に、第２絶縁層８４の有無を比較して、その有効性を検証する。

本実験例では、ＭＴＪ接合２の平面寸法を１５０ｎｍ（Ｘ）×１００ｎｍ（Ｙ）に固定し（アスペクト比１．５）、ヨーク７の平面寸法を４００ｎｍ（Ｘ）×２００ｎｍ（Ｙ）に固定し、書込みバイアス電流による誘導磁場強度Ｈｙを０〜６０「Ｏｅ」の範囲で変化させた。これは、書込みバイアス電流の変化範囲０〜３ｍＡに相当する。
誘導磁場が透磁率の極めて高いヨークに集中するので、書込みバイアス電流Ｉｗによる誘導磁場強度Ｈｙの値は、書込みバイアス線の断面積、書込みバイアス線とヨークとの距離、ヨークの平面・断面形状などの寸法に敏感には依存しないと考えられる。
各々の場合の書込み電流Ｉｗの実測結果を図１１に示す。ここで図１１（ａ）は第２絶縁層８４が無い場合、図１１（ｂ）は第２絶縁層８４が有る場合、である。

両者共に、ヨーク７の誘導磁場強度Ｈｙが小さい場合も大きい場合も書込み電流が大きくなり、中間領域では書込み電流が小さくなるけれども、（ａ）の場合は、書込み電流が極小の領域がＨｙ＝４０〜５０「Ｏｅ」より狭い範囲に限られるのに対して、（ｂ）の場合は、書込み電流が極小の領域がＨｙ＝２５〜５０「Ｏｅ」に亘って安定に得られ、ここでも第２絶縁層８４の効果が実証された。

また、図１１（ａ）、（ｂ）を通じて、Ｈｙ＝０の場合に必要な書込み電流Ｉｗの最大値３．６ｍＡに比べて、Ｈｙが最適値の場合に必要な書込み電流Ｉｗの極小値が、強磁性記憶層５とヨーク７とのＹＺ断面積の逆比に相当する０．１０ｍＡに低減されることが実証できた。
半選択電流比、即ち、バイアス電流の通電時／非通電時の書込み電流比としてこの場合、３６という大きい値が得られる特長を持つ。

［第２の実施形態、第３のＭＲＡＭデバイス］
図１２は、上述の第２の実施形態に係るＭＴＪ素子であるＭＴＪ２を複数個用いた、集積回路化に適した第３のＭＲＡＭデバイスの等価ブロック回路図である。
図１２を参照すると、各々のＭＲＡＭセルは、ＭＴＪ２と、そのＲ端子にそのドレーンが接続されたトランジスタＱｒからなり、トランジスタＱｒのゲートはワード線Ｗｉ（ｉ＝１、２、・・・）に、Ｑｒのソースは読出しビット線Ｂｊ（ｊ＝１、２、・・・）に、ＭＴＪ２のＷｐ、Ｗｎ端子は隣接するＭＲＡＭセルのＭＴＪ２のＷｎ、Ｗｐ端子と順次接続されて書込みビット線Ｂｐｊ〜Ｂｎｊを形成している。
また、第３金属層１０は、実際にはＭＲＡＭセルごとに物理的に端子Ｐｐ、Ｐｎを必ずしも形成することなく、ワード線Ｗｉに平行してセルのアレイをＸ方向に貫通する書込みバイアス線Ｗｐｉ〜Ｗｎｉを形成する。

上述のようにシリコン基板９上にＭＴＪ接合２を形成した場合、端子Ｒ、Ｗｐ、Ｗｎは各々シリコン基板に設けたコンタクトビアを介して、基板内に設けたトランジスタＱｒ、書込みビット線Ｂｐｊ〜Ｂｎｊに接続され、読出しビット線Ｂｊ、書込みバイアス線Ｗｐｉ〜Ｗｎｉ、及びこれらに接続される周辺回路を含む残りの回路は全てシリコン基板内に例えば標準ＣＭＯＳプロセスを用いて作りこむことができる。
なお選択的には、書込みビット線Ｂｐｊ〜Ｂｎｊ、読出しビット線Ｂｊ、書込みバイアス線Ｗｐｉ〜Ｗｎｉの全部、又は一部は、シリコン基板内にではなく、ＭＴＪ２のアレイの上方に適宜絶縁膜を介して形成する。

図１２において、書込みは、選択したｉ番目の書込みバイアス線Ｗｐｉ〜Ｗｎｉのみに所定の書込みバイアス電流を印加すると共に、選択した列（第ｊ列）について、書込みビット線Ｂｐｊ〜Ｂｎｊに所定の読出し電圧Ｖｒを印加しながら、Ｂｐｊ端子側からＢｎｊ端子側に向けて書込み電流Ｉｗを印加して、その誘導磁場により交点（ｉ、ｊ）のＭＲＡＭセルのＭＴＪ接合に「０」を書込み、又は、逆向きにＩｗを印加して、その誘導磁場により交点のＭＴＪ接合に「１」を書込む。
上記のように、選択したｉ番目の書込みバイアス線上のＭＴＪ素子のヨークの磁化容易軸は書込みバイアス電流による誘導磁界によりＹ方向に転換されているので、書込み電流Ｉｗは、上記第１の実施形態の場合と同様、１００μＡ程度に削減できる。
一方、非選択の書込みバイアス線、即ち、ｉ番目以外の書込みバイアス線には書込みバイアス電流を印加しないので、非選択のＭＴＪ素子のヨーク量子異方性はＸ方向のままであり、ヨークによる書込み電流Ｉｗの削減効果は発現しない。
即ち、非選択のＭＴＪ素子に強制的に書込むには、数ｍＡの書込み電流Ｉｗを要することになり、Ｘ方向の書込みバイアス電流とＹ方向の書込み電流Ｉｗの交叉点に位置するＭＴＪ素子に対する選択的書込みが、極めて高い選択比（数ｍＡ対１００μＡ）をもって可能になる。
なお、当該ｉ番目の行が選択されたか非選択かを問わず全てのワード線Ｗｉの電位はトランジスタＱｒをオフする低レベルにする。この場合、ＭＴＪ接合に電流が流れないので消費電力を抑制できる。
また、非選択の書込みビット線Ｂｐｊ〜Ｂｎｊは全て、読出し電圧Ｖｒに維持しておき、ライトリカバリ時間（書込みサイクル直後の読出しサイクルにおける読出しアクセス時間の増大）を最小化する。

一方、読出しは、選択したｉ番目のワード線Ｗｉのみを高レベルに駆動することにより、その行のＭＲＡＭセルのトランジスタＱｒを全て導通させ、各列（第ｊ列）について、書込みビット線Ｂｐｊ〜Ｂｎｊに一斉に読出し電圧Ｖｒを印加して、交点（ｉ、ｊ）のＭＲＡＭセルのＭＴＪ接合を流れるトンネル電流を、トランジスタＱｒを介して読出しビット線Ｂｊに導き、読出しビット線Ｂｊの一端に備えたセンスアンプＳＡＬｊで上記トンネル電流の大、小を、即ち、「０」、「１」を検出する。

図１２のＭＲＡＭデバイスは、図２に示したいずれのＭＴＪ素子にも原理的には適用できるかもしれないが、本願発明に係る図２（ｃ）に示す場合にのみ、上述のように書込み電流Ｉｗを０．１ｍＡ程度にできるので、実用的に適用可能である。

上述の第１のＭＲＡＭデバイスが１つのセルにつき、第１、第２書込みビット線、読出しビット線、及びワード線の、計４本の配線と、２個のトランジスタＱｗ、Ｑｒを要するのに対して、本ＭＲＡＭデバイスも、１つのセルにつき、書込みビット線、読出しビット線、ワード線、及び書込みバイアス線の、計４本の配線を要するが、本ＭＲＡＭデバイスの場合は、Ｘ・Ｙ（ワ−ド・ビット）方向に２本づつあるので、配置上バランスが良く、且つ、書込みバイアス線はコンタクトビアを要しない上に、１個のトランジスタＱｒしか要しないので、セル面積を低減できる。
さらに、接地線は選択の必要が無いので、周辺回路も削減できる。

［第２の実施形態、第４のＭＲＡＭデバイス］
図１３は、上述の第２の実施形態に係るＭＴＪ素子であるＭＴＪ２を複数個用いた、集積回路化に適した第４のＭＲＡＭデバイスの等価ブロック回路図である。
図１３を参照すると、各々のＭＲＡＭセルは、ＭＴＪ２と、そのＲ端子にそのドレーンが接続されたトランジスタＱｒからなり、トランジスタＱｒのゲートはワード線Ｗｉ（ｉ＝１、２、・・・）に、Ｑｒのソースは接地線ＧＮＤに、ＭＴＪ２のＷｐ、Ｗｎ端子は隣接するＭＲＡＭセルのＭＴＪ２のＷｎ、Ｗｐ端子と順次接続されて書込みビット線Ｂｐｊ〜Ｂｎｊを形成している。
また、第３金属層１０は、実際にはＭＲＡＭセルごとに物理的に端子Ｐｐ、Ｐｎを必ずしも形成することなく、ワード線Ｗｉに平行してセルのアレイをＸ方向に貫通する書込みバイアス線Ｗｐｉ〜Ｗｎｉを形成する。
なお接地線ＧＮＤは、全ＭＲＡＭセルに共通であり行方向及び／又は列方向に選択できるようにする必要はないが、配線配置の都合上、本実施形態では２行ごとに１本配置した。

上述のようにシリコン基板９上にＭＴＪ接合２を形成した場合、端子Ｒ、Ｗｐ、Ｗｎは各々シリコン基板に設けたコンタクトビアを介して各々、基板内に設けたトランジスタＱｒ、書込みビット線Ｂｐｊ〜Ｂｎｊに接続され、接地線ＧＮＤ、書込みバイアス線Ｗｐｉ〜Ｗｎｉ、及びこれらに接続される周辺回路を含む残りの回路は全てシリコン基板内に例えば標準ＣＭＯＳプロセスを用いて作りこむことができる。
なお選択的には、書込みビット線Ｂｐｊ〜Ｂｎｊ、接地線ＧＮＤ、書込みバイアス線Ｗｐｉ〜Ｗｎｉの全部、又は一部は、シリコン基板内にではなく、ＭＴＪ２のアレイの上方に適宜絶縁膜を介して形成する。

図１３において、書込みは、選択したｉ番目の書込みバイアス線Ｗｐｉ〜Ｗｎｉのみに所定の書込みバイアス電流を印加すると共に、選択した列（第ｊ列）について、書込みビット線Ｂｐｊ〜Ｂｎｊに所定の読出し電圧Ｖｒを印加しながら、Ｂｐｊ端子側からＢｎｊ端子側に向けて書込み電流Ｉｗを印加して、その誘導磁場により交点（ｉ、ｊ）のＭＲＡＭセルのＭＴＪ接合に「０」を書込み、又は、逆向きにＩｗを印加して、その誘導磁場により交点のＭＴＪ接合に「１」を書込む。
上記のように、選択したｉ番目の書込みバイアス線上のＭＴＪ素子のヨークの磁化容易軸は、書込みバイアス電流による誘導磁界によりＹ方向に転換されているので、書込み電流Ｉｗは、上記第１の実施形態の場合と同様、１００μＡ程度に削減できる。
一方、非選択の書込みバイアス線、即ち、ｉ番目以外の書込みバイアス線には書込みバイアス電流を印加しないので、非選択のＭＴＪ素子のヨーク量子異方性はＸ方向のままであり、ヨークによる書込み電流Ｉｗの削減効果は発現しない。
即ち、非選択のＭＴＪ素子に強制的に書込むには、数ｍＡの書込み電流Ｉｗを要することになり、Ｘ方向の書込みバイアス電流とＹ方向の書込み電流Ｉｗの交叉点に位置するＭＴＪ素子に対する選択的書込みが、極めて高い選択比（数ｍＡ対１００μＡ）をもって可能になる。
なお、当該ｉ番目の行が選択されたか非選択かを問わず全てのワード線Ｗｉの電位はトランジスタＱｒをオフする低レベルにする。この場合、ＭＴＪ接合に電流が流れないので消費電力を抑制できる。
また、非選択の書込みビット線Ｂｐｊ〜Ｂｎｊは全て、読出し電圧Ｖｒに維持しておき、書込みリカバリ時間（書き込みサイクル直後の読出しサイクルにおける読出しアクセス時間の増大）を最小化する。

一方、読出しは、選択した第ｉ番目のワード線Ｗｉのみを高レベルに駆動することにより、その行のＭＲＡＭセルのトランジスタＱｒを全て導通させ、各列（第ｊ列）について、書込みビット線Ｂｐｊ〜Ｂｎｊに一斉に読出し電圧Ｖｒを印加して、選択した交点（ｉ、ｊ）のＭＲＡＭセルのＭＴＪ接合のトンネル電流を、トランジスタＱｒ、Ｒ端子を介して接地線ＧＮＤに導き、書込みビット線Ｂｐｊ〜Ｂｎｊに備えたセンスアンプＳＡＨｊで上記トンネル電流の大、小を、即ち、「０」、「１」を検出する。
本図では、センスアンプＳＡＨｊは書込みビット線Ｂｐｊ〜ＢｎｊのＢｎｊ端に備えたが、これに限定されず、Ｂｐｊ端に備えてもよく、Ｂｐｊ、Ｂｎｊ端に交互に備えてもよい。

図１３のＭＲＡＭデバイスは、図２に示したいずれのＭＴＪ素子にも原理的には適用できるかもしれないが、本願発明に係る図２（ｃ）に示す場合にのみ、上述のように書込み電流Ｉｗを０．１ｍＡ程度にできるので、実用的に適用可能である。

上述の第２のＭＲＡＭデバイスが１つのセルにつき、第１、第２書込みビット線、隣接セルと共有される接地線、及びワード線の、計３．５本の配線と、２個のトランジスタＱｗ、Ｑｒを要するのに対して、本ＭＲＡＭデバイスも１つのセルにつき、書込みビット線、ワード線、隣接セルと共有される接地線、及び書込みバイアス線の、計３．５本の配線を要するが、書込みバイアス線はコンタクトビアを要しない上に、１個のトランジスタＱｒしか要しないので、セル面積を低減できる。
さらに、接地線は選択の必要が無いので、周辺回路も削減できる。

以上、第２の実施形態に係る第３、第４のＭＲＡＭデバイスにおいては、書込み電流Ｉｗの印加方法は共通し、その具体的回路方式は専ら「定電流書込み方式」に限られる。
即ち、第３、第４のＭＲＡＭデバイスでは、書込みビット線Ｂｐｊ〜Ｂｎｊの一端、例えばＢｐｊ端に備えたドライバＤＲｐｊをスイッチング定電流源として定電流＋Ｉｗ、又は−Ｉｗを供給し、書込みビット線Ｂｐｊ〜Ｂｎｊの他端、Ｂｎｊ端に備えたドライバＤＲｎｊを定電圧源として中間電圧を供給する。該中間電圧は、読出し電圧Ｖｒと同一であることが好ましい。
ただし、第４のＭＲＡＭデバイスの書込みの場合、センスアンプＳＡＨｊの飽和を避けるため、その入力はオフすることが好ましい。
この方式によれば、列（ｊ＝１、２、・・・）デコーダをセルアレイの両側に設ける必要が無いので、列デコーダを節約できる。ここで、書込みデータの「１」「０」に応じて、定電流ドライバＤＲｐｊの電流を、＋Ｉｗ、又は、−Ｉｗに切り替えると同時に、定電圧ドライバＤＲｎｊのドライブ形態を、シンク、又は、ソースに切り替える。

この「定電流書込み方式」の変形例としては、書込みビット線Ｂｐｊ〜ＢｎｊのＢｐｊ端からＢｎｊ端に向かう書込み電流＋Ｉｗは、Ｂｐｊ端に備えたドライバＤＲｐｊを定電流源として定電流＋Ｉｗをソース供給し、Ｂｎｊ端に備えたドライバＤＲｎｊを定電圧源として読出し電圧Ｖｒにシンクすることにより発生し、逆に、書込みビット線Ｂｐｊ〜ＢｎｊのＢｎｊ端からＢｐｊ端に向かう書込み電流−Ｉｗは、Ｂｎｊ端に備えたドライバＤＲｎｊを定電流源として定電流＋Ｉｗをソース供給し、Ｂｐｊ端に備えたドライバＤＲｐｊを定電圧源として読出し電圧Ｖｒにシンクすることにより発生する。

これらの「定電流書込み方式」の場合、書込みの場合でも書込みビット線Ｂｐｊ〜Ｂｎｊの電位を実質的に読出し電圧Ｖｒに維持できるので、いわゆるライトリカバリの問題が無く、書込み直後の読出しを高速にできる。

［第２の実施形態、第５のＭＲＡＭデバイス］
図１４は、上述の第２の実施形態に係るＭＴＪ素子であるＭＴＪ２を複数個用いた、集積回路化に適した第５のＭＲＡＭデバイスの等価ブロック回路図である。
図１４を参照すると、上記第４のＭＲＡＭデバイス（図１３）と同様に、各々のＭＲＡＭセルは、ＭＴＪ２と、そのＲ端子にそのドレーンが接続されたトランジスタＱｒからなり、トランジスタＱｒのゲートはワード線Ｗｉ（ｉ＝１、２、・・・）に、Ｑｒのソースは接地線ＧＮＤに接続され、ＭＴＪ２のＷｐ、Ｗｎ端子は隣接するＭＲＡＭセルのＭＴＪ２のＷｎ、Ｗｐ端子と、セル間書込みビット線を介して順次接続されて書込みビット線ＷｐＷｎ〜ＷｐＷｎを形成している。

また、第３金属層１０は、実際にはＭＲＡＭセルごとに物理的に端子Ｐｐ、Ｐｎを必ずしも形成することなく、ワード線Ｗｉに平行してセルのアレイをＸ方向に貫通する書込みバイアス線Ｗｐｉ〜Ｗｎｉを形成する。
なお接地線ＧＮＤは、全ＭＲＡＭセルに共通であり行方向及び／又は列方向に選択できるようにする必要はないが、配線配置の都合上、本実施形態では２行ごとに１本配置した。
また、上述のようにシリコン基板９上にＭＴＪ接合２を形成した場合、端子Ｒ、Ｗｐ、Ｗｎは各々シリコン基板に設けたコンタクトビアを介して各々、基板内に設けたトランジスタＱｒ、セル間書込みビット線に接続され、接地線ＧＮＤ、書込みバイアス線Ｗｐｉ〜Ｗｎｉ、及びこれらに接続される周辺回路を含む残りの回路は全てシリコン基板本体内に例えば標準ＣＭＯＳプロセスを用いて作りこむことができる。
なお選択的には、セル間書込みビット線、接地線ＧＮＤ、書込みバイアス線Ｗｐｉ〜Ｗｎｉの全部、又は一部は、シリコン基板本体内にではなく、ＭＴＪ２のアレイの上方に適宜絶縁膜を介して形成する。

本ＭＲＡＭデバイスでは、上記第１〜第４のＭＲＡＭデバイスと異なり、ブロック選択機能を備える。
特に第２の実施形態（第３、第４のＭＲＡＭデバイス）の場合、書込みビット線は、ＭＴＪ素子ＭＴＪ２の第２金属層Ｗｐ−Ｗｎを順次直列接続して形成するので、その配線抵抗が大容量化に伴い増大し、動作速度と動作マージンの劣化を招くという問題がある。
ブロック選択機能は、セルアレイを、図１４で一点鎖線で示したように、列（Ｙ）方向にブロックＢｌｋ１、Ｂｌｋ２、…、に分割し、書込みビット線ＷｐＷｎ〜ＷｐＷｎをブロック単位で切断し、別途用意した、配線抵抗の低い第１、第２書込みビット線Ｂｐｊ、Ｂｎｊにブロックごとに接続することによりこの問題を解決する。
具体的には、書込みビット線ＷｐＷｎ〜ＷｐＷｎの例えばＷｐ端を第１書込みビット線Ｂｐｊに接続し、書込みビット線ＷｐＷｎ〜ＷｐＷｎのＷｎ端を、トランジスタＱｅのソース、ドレーンを介して第２書込みビット線Ｂｎｊに接続する。トランジスタＱｅのゲートはブロックごとにブロック選択／書込みイネーブル（ＢＳ／ＷＥ）に接続する。

図１４において、書込みは、選択したｉ番目の書込みバイアス線Ｗｐｉ〜Ｗｎｉのみに所定の書込みバイアス電流を印加すると共に、選択したブロックのブロック選択／書込みイネーブル（ＢＳ／ＷＥ）に高レベル電圧ＶＨを印加し、選択した列（第ｊ列）について、第１書込みビット線Ｂｐｊから第２書込みビット線Ｂｎｊに向けて、選択したブロックのトランジスタＱｅを介して、書込みビット線ＷｐＷｎ〜ＷｐＷｎに所定の読出し電圧Ｖｒを印加しながら、Ｂｐｊ端子側からＢｎｊ端子側に向けて書込み電流Ｉｗを印加して、その誘導磁場により交点（ｉ、ｊ）のＭＲＡＭセルのＭＴＪ接合に「０」を書込み、又は、逆向きにＩｗを印加して、その誘導磁場により交点のＭＴＪ接合に「１」を書込む。
上記のように、選択したｉ番目の書込みバイアス線上のＭＴＪ素子のヨークの磁化容易軸は書込みバイアス電流による誘導磁界によりＹ方向に転換されているので、書込み電流Ｉｗは、上記第３、第４のＭＲＡＭデバイスの場合と同様、１００μＡ程度に削減できる。
一方、非選択の書込みバイアス線、即ち、ｉ番目以外の書込みバイアス線には書込みバイアス電流を印加しないので、非選択のＭＴＪ素子のヨーク量子異方性はＸ方向のままであり、ヨークによる書込み電流Ｉｗの削減効果は発現しない。
即ち、非選択のＭＴＪ素子に強制的に書込むには、数ｍＡの書込み電流Ｉｗを要することになり、Ｘ方向の書込みバイアス電流とＹ方向の書込み電流Ｉｗの交叉点に位置するＭＴＪ素子に対する選択的書込みが、極めて高い選択比（数ｍＡ対１００μＡ）をもって可能になる。
なお、当該ｉ番目の行が選択されたか非選択かを問わず全てのワード線Ｗｉの電位はトランジスタＱｒをオフする低レベルにする。この場合、ＭＴＪ接合に電流が流れないので消費電力を抑制できる。
また、非選択の第１、第２書込みビット線Ｂｐｊ、Ｂｎｊは全て、読出し電圧Ｖｒに維持しておき、書込みリカバリ時間（書き込みサイクル直後の読出しサイクルにおける読出しアクセス時間の増大）を最小化する。

一方、読出しは、選択したブロックの、選択した第ｉ番目のワード線Ｗｉのみを高レベルに駆動することにより、その行のＭＲＡＭセルのトランジスタＱｒを全て導通させ、各列（第ｊ列）について、第１及び第２書込みビット線Ｂｐｊ、Ｂｎｊを介して書込みビット線ＷｐＷｎ〜ＷｐＷｎに一斉に読出し電圧Ｖｒを印加して、選択した交点（ｉ、ｊ）のＭＲＡＭセルのＭＴＪ接合のトンネル電流を、トランジスタＱｒ、Ｒ端子を介して接地線ＧＮＤに導き、第１又は第２書込みビット線Ｂｐｊ（Ｂｎｊ）に備えたセンスアンプＳＡＨｊで上記トンネル電流の大、小を、即ち、「０」、「１」を検出する。
本図では、センスアンプＳＡＨｊは第２書込みビット線Ｂｎｊに備えたが、これに限定されず、第１書込みビット線Ｂｐｊに備えてもよく、Ｂｐｊ、Ｂｎｊに交互に備えてもよい。

図１４のＭＲＡＭデバイスは、図２に示したいずれのＭＴＪ素子にも原理的には適用できるかもしれないが、本願発明に係る図２（ｃ）に示す場合にのみ、上述のように書込み電流Ｉｗを０．１ｍＡ程度にできるので、実用的に適用可能である。

本ＭＲＡＭデバイスの書込みには、上述の第４のＭＲＡＭデバイスと同様に、「定電流書込み方式」を適用できるが、これと異なり、トランジスタＱｅを活用することにより、上述の第１、第２のＭＲＡＭデバイスについて説明した「定電圧書込み方式」も適用できる。
例えば、第１書込みビット線Ｂｐｊの一端に備えたドライバＤＲｐｊと、第２書込みビット線Ｂｎｊの一端に備えたドライバＤＲｎｊを各々スイッチング定電圧源とし、ＤＲｐｊ、ＤＲｎｊが各々、高レベル電圧ＶＨ、低レベル電圧ＶＬを供給して書込み電流＋Ｉｗを印加し、ＤＲｐｊ、ＤＲｎｊが各々、低レベル電圧ＶＬ、高レベル電圧ＶＨを供給して書込み電流−Ｉｗを印加する。
書込み完了後は、ＤＲｐｊ、ＤＲｎｊの出力をともに読出し電圧Ｖｒに戻す。
電圧ＶＨ、Ｖｒ、ＶＬは、ＶＬ ≦ Ｖｒ ≦ ＶＨ、を満たす。
ここで、トランジスタＱｅのサイズとゲート電圧（ブロック選択／書込みイネーブル（ＢＳ／ＷＥ）の高レベル電圧）を適切に設計し、トランジスタＱｅの飽和電流を所望の書込み定電流値Ｉｗに設定する。即ち、トランジスタＱｅを定電流源として動作させるので、上記「定電流書込み方式」のような、一般に定電圧源回路よりも複雑な（スイッチング）定電流源回路を要しない。

上述の第４のＭＲＡＭデバイスが１つのセルにつき、書込みビット線、ワード線、隣接セルと共有される接地線、及び書込みバイアス線の、計３．５本の配線を要するのに対して、本ＭＲＡＭデバイスは、これらに加えて、第１、第２書込みビット線Ｂｐｊ、Ｂｎｊを要することになるが、これは上述の第４のＭＲＡＭデバイスの場合でも書込みビット線の配線抵抗を低減するために必要である。

なお、センスアンプの飽和乃至誤動作を避けるために、第３のＭＲＡＭデバイスの書込み時には、センスアンプＳＡＬｊの入力を読出しビット線Ｂｊからオフした後、読出しビット線Ｂｊには接地電位又は読出し時のセンスアンプＳＡＬｊの入力電位に当たる低電圧を与える。
また、第３のＭＲＡＭデバイスの読出し時には、書込みビット線Ｂｐｊ〜Ｂｎｊの両端に各々備えたドライバＤＲｐｊ、ＤＲｎｊの出力のうち一方に読出し電位Ｖｒを与え、他方はオフしなければならない。

同様に、第４のＭＲＡＭデバイスの書込み時には、センスアンプＳＡＨｊの入力を書込みビット線Ｂｐｊ〜Ｂｎｊからオフした後、第１及び第２書込みビット線Ｂｐｊ、Ｂｎｊを各々、上記のように駆動する。
また、第４のＭＲＡＭデバイスの読出し時には、書込みビット線Ｂｐｊ〜Ｂｎｊの両端に各々備えたドライバＤＲｐｊ、ＤＲｎｊの双方の出力をオフし、センスアンプＳＡＨｊが読出し電位Ｖｒを与えなければならない。

同様に、第５のＭＲＡＭデバイスの書込み時には、センスアンプＳＡＨｊの入力を第１（又は第２）書込みビット線Ｂｐｊ（又はＢｎｊ）からオフした後、第１及び第２書込みビット線Ｂｐｊ、Ｂｎｊを各々、上記のように駆動する。
また、第５のＭＲＡＭデバイスの読出し時には、第１、第２書込みビット線Ｂｐｊ、Ｂｎｊの一端に各々備えたドライバＤＲｐｊ、ＤＲｎｊの双方の出力をオフし、センスアンプＳＡＨｊが読出し電位Ｖｒを与えなければならない。

［センスアンプ］
上述の第１、第２の実施形態を通じて、ＧＮＤ側センスアンプＳＡＬｊ（第１、第３のＭＲＡＭデバイスの場合）、電源（ＶＤＤ）側センスアンプＳＡＨｊ（第２、第４、第５のＭＲＡＭデバイスの場合）を設けてあるが、ここでは特に、これらのセンスアンプに用いる、本願発明に係る抵抗器の構成について述べる。
以下、「ｊ」は第ｊ番目（ｊ＝１、２、…）の列を意味する。
図１５の（ａ）は電源側センスアンプＳＡＨｊの模式図であり、（ｂ）は参照抵抗器Ｒｆ、Ｒｆｏの抵抗値表である。
ＧＮＤ側センスアンプＳＡＬｊの場合も、図１５の（ａ）において例えば、ＶＤＤとＧＮＤを逆転し、トランジスタＱｏ、Ｑｆｏの極性をＮチャネルからＰチャネルに変更することにより同様に実現できる。

本図では、書込みに関連する回路要素、例えば、トランジスタＱｗ、書込み用ドライバＤＲｐｊ、ＤＲｎｊ、端子Ｐｐ、Ｐｎを有する書込みバイアス線などは省略し、センスアンプＳＡＨｊが接続された書込みビット線はＢｎｊの場合で代表してある。
上述のように読出し時には、書込み用ドライバＤＲｐｊ、ＤＲｎｊは第１書込みビット線Ｂｐｊを読出し電圧Ｖｒに設定した後オフされ、センスアンプの動作を妨げないからである。

センスアンプＳＡＨｊは、ゲートに定電圧が印加されたトランジスタＱｏとＱｆｏを介して、各々、選択したＭＲＡＭセルのＭＴＪトンネル抵抗器Ｒｍを流れるＭＴＪトンネル電流と参照抵抗器Ｒｆを流れる参照電流を、電源側の抵抗器Ｒｏ、Ｒｆｏに流し、生じた差動電圧をコンパレータＣＭＰで比較してＤｊ−ｏｕｔとして出力する。
トランジスタＱｏ、Ｑｆｏのゲートには、定電圧Ｖｒ＋Ｖｔｈ（ＶｔｈはＱｏ、Ｑｆｏの共通の閾値電圧）が印加されているので、書き込みビット線Ｂｎｊの電位は読出し電位Ｖｒに維持され、高速読出しを可能にする。

上述したように、ＭＴＪ接合の記憶内容が「０」か「１」かによりＭＴＪトンネル抵抗器Ｒｍは各々、小抵抗値Ｒｓ、大抵抗値Ｒｂを呈し、対応する「大」又は「小」トンネル電流を流すことができるので、抵抗器Ｒｆｏに立つ電圧は、抵抗器Ｒｏに立つ「０」電圧と「１」電圧の中間になるようにすればよい。
それは、参照側の抵抗器Ｒｆ、Ｒｆｏの抵抗値を、例えば図１５（ｂ）に示すような例１〜例３のいずれかに設定することにより実現できる。
なお、ＭＴＪトンネル抵抗器Ｒｍの小抵抗値Ｒｓ、大抵抗値Ｒｂは典型的には各々、１０ＫΩ、２０ＫΩであり、これらに比べて配線抵抗値及びトランジスタＱｒの導通抵抗値は無視できるくらい小さい。

さらに、これらの抵抗器Ｒｏ、Ｒｆ、Ｒｆｏの具現化方法としては、半導体抵抗器及びＭＴＪトンネル抵抗器の双方又は一方を利用する。
例えば、全ての抵抗器を半導体で具現する場合は、例えば上記「例１」において、ＲｆｏとしてＲｏと同一の半導体抵抗器を用い、Ｒｆとして、その抵抗値の設計中心値を、ＭＴＪトンネル抵抗器Ｒｍの小抵抗値Ｒｓ、大抵抗値Ｒｂの設計中心値を用いて決定する。
この方法は簡明であるが、半導体・ＭＴＪ接合双方の特性が独立にばらつくので、差動動作マージンが狭くなる場合がある。

一方、これらの抵抗器Ｒｏ、Ｒｆ、Ｒｆｏは、半導体抵抗器及びＭＴＪトンネル抵抗器の双方を用いても具現できる。例えば上記「例１」において、ＲｆｏとしてＲｏと同一の半導体抵抗器を用い、Ｒｆとして、小抵抗値Ｒｓ、大抵抗値Ｒｂを有するＭＴＪトンネル抵抗器Ｒｍを各々２個づつ用いて直並列接続することにより具現できる。この場合、半導体・ＭＴＪ接合双方の特性のばらつきは各々完全にキャンセルできる。

中間的な方法として、上記「例２」又は「例３」において、Ｒｆとして小抵抗値Ｒｓ又は大抵抗値Ｒｂを有するＭＴＪトンネル抵抗器Ｒｍを用い、Ｒｆｏとして半導体抵抗器を用いる。この場合、半導体・ＭＴＪ接合双方の特性のばらつきは不完全であるがキャンセルできる。

さらに、上記の小抵抗値Ｒｓ又は大抵抗値Ｒｂを有するＭＴＪトンネル抵抗器Ｒｍは、多様な方法で具現できる。
例えば、固定層と記憶層の磁化方向が製膜工程により、各々、Ｙ方向、Ｘ方向であるＭＴＪ接合、
及び、固定層と記憶層の磁化方向が平面形状により、各々、Ｙ方向、Ｘ方向であるＭＴＪ接合、は共に一般に記憶層の磁化状態に関わらず小抵抗値Ｒｓと大抵抗値Ｒｂの中間の値Ｒｍｉｄを有するＭＴＪトンネル抵抗器Ｒｍを与える。
また、ＭＲＡＭデバイスに対する電源投入の直後に「０」を書込んだＭＴＪ素子、又は「１」を書込んだＭＴＪ素子は当然、小抵抗値Ｒｓ又は大抵抗値Ｒｂを有するＭＴＪトンネル抵抗器Ｒｍを与える。
さらに、書込みバイアス線を備える場合（即ち、第２の実施形態、第３、第４、第５のＭＲＡＭデバイス）、ＭＲＡＭデバイスの製造工程中に、Ｘ方向に量子性容易軸を有するヨークに磁場印加又は着磁することにより、「０」を書込んだＭＴＪ素子及び／又は「１」を書込んだＭＴＪ素子を形成できる。

図１６は、第５のＭＲＡＭデバイス（図１４）のより詳細な等価ブロック回路図の一例である。
本図の回路手法は、他の第１〜第４のＭＲＡＭデバイスに対しても容易に適用できる。
本図では簡略化のため、メモリセルは２行（ｉ＝１、２）１列（ｊ＝１）の２個のみを明示する。
本図において第１書込みビット線Ｂｐｊの一端に備えたドライバＤＲｐｊと、第２書込みビット線Ｂｎｊの一端に備えたドライバＤＲｎｊは各々、トランジスタＱ１・Ｑ２及びＱ３・Ｑ４からなるトーテムポール型のスイッチング定電圧源であり、書込みデータＤｊ−ｉｎ（図示せず）により制御される入力信号ＤＧ１〜ＤＧ４により相補的にスイッチングされる。両ドライバＤＲＰｊ、ＤＲｎｊは列選択信号Ｙｊにより制御されるトランジスタＱ５を介して選択的に活性化される。

本図においてセンスアンプＳＡＨは、複数のセルアレイ列に対して単独の参照回路を備え、該参照回路は、１列分の参照セルアレイ（上述の方法のいずれかにより、一斉に「０」又は「１」が書込まれている。）を含む。
選択された（第ｉ行第ｊ列の）セルのＭＴＪ抵抗器Ｒｍを流れるＭＴＪトンネル電流は読出し電流として、本図の場合、第１書込みビット線Ｂｐｊ、チップ選択入力ＣＳ／ＰＳをゲート入力とするトランジスタＱ７、及び列選択入力Ｙｊをゲート入力とする列選択トランジスタＱ６を介して、電源側抵抗器Ｒｏにセル記憶内容の「０」「１」に応じて異なる電圧降下を生じる。

一方、参照回路では同様にして、参照セルアレイ列の選択された参照セルのＭＴＪ抵抗器Ｒｆを流れるＭＴＪトンネル電流は、本図の場合、第１参照書込みビット線Ｂｐｆ１、チップ選択入力ＣＳ／ＰＳをゲート入力とするトランジスタＱｆ７、及び電源電圧ＶＤＤをゲート入力とするダミートランジスタＱｆ６を介して、電源側抵抗器Ｒｆｏに中間の電圧降下を生じ、Ｑ８・Ｑｆ８を含む差動アンプ（コンパレータ）を介して読出しデータをＤｏｕｔに出力する。

ここでチップ選択入力ＣＳ／ＰＳの選択時のレベルは、読出しレベルＶｒ＋トランジスタ閾値Ｖｔｈ、に設定し、第１書込みビット線Ｂｐｊの電位を読出し電流の大小に関わらず一定にする。
また、電源側抵抗器Ｒｆｏの抵抗値は、参照セルに書込んだ「０」又は「１」に応じて上記のように変更し、常に一定の、「０」「１」の中間の電圧降下を生じるようにする。
本図では、各列の差動アンプの出力はワイアドＯＲを取って全列共通の抵抗器Ｒ１に電圧降下を生じるようにしたが、高速化のためには、各列にバッファ出力回路を設け、その出力の論理ＯＲ（又は、ＮＯＲ）を取ることが望ましい。

本図において、書込みバイアス電流用のドライバＰＤｉは書込みバイアス線Ｗｐｉ〜Ｗｎｉの一端Ｗｐｉに接続され、他端Ｗｎｉ側は単に電源ＶＤＤに接続されている。書込みバイアス電流用のドライバＰＤｉは、ダイオード接続トランジスタＱ１２、行選択されるトランジスタＱ１３、書込みイネーブルＷＥにより書込み時のみ活性化されるトランジスタＱ１４及び抵抗器Ｒｃｓからなる参照回路と、Ｑ１２とゲート電位を共有する定電流出力トランジスタＱ１１からなる。
Ｑ１１は飽和領域で動作するので定電流シンク出力を与え、その定電流量はトランジスタＱ１１とＱ１２のサイズ比により自由に設計できる。
例えば、この比を２０に設定すると、抵抗Ｒｃｓで規定できる参照電流を１００μＡとしても、２ｍＡの書込みバイアス電流が得られ、しかもこれらの電流は選択した第ｉ行にのみ流れるので、低電力で具現できる。

［第２の実施形態、第４のＭＲＡＭデバイスの具現例１］
図１７は、上述の第４のＭＲＡＭデバイスをシリコン基板上で具現する第２のＭＲＡＭセル構造図である。
図１７の（ｄ）は、図１３に例示した第４のＭＲＡＭデバイスのＭＲＡＭセル１個の回路図であり、（ａ）（ｂ）（ｃ）は、該ＭＲＡＭセルの構造を示す図である。そのうち、（ｃ）はＺ方向から見た透視ＸＹ平面図、（ａ）（ｂ）は各々、（ｃ）におけるＡ−Ａ断面図、Ｂ−Ｂ断面図である。
図１７（ｃ）は透視図であるが、理解を容易にするため、シリコン基板内の部材は一部を除いて破線で表示してある。
また、各部材のサイズは、その輪郭線が透視ＸＹ平面図（ｃ）において重ならないようにするため、意図的に互いに相違させてあるが、これに限定されないことはいうまでもない。

本図において、ＭＲＡＭセルは基板９内に形成されたトランジスタＱｒ及びヴィア１３と、基板９の上方に形成されたＭＴＪ素子ＭＴＪ２からなり、ＭＴＪ素子の書込みバイアス線（第３金属層）１０は本実施例では基板９の内部に形成されている。ここでは、該ＭＴＪ素子について［第２の実施形態、ＭＴＪ素子］で図１０を参照して説明しなかった箇所を詳述する。

図１７に示すように、トランジスタＱｒは、ゲート１５、ドレ−ン１８、ソース１９に加えてゲート絶縁膜１４及びチャネル領域１６を含む。
第１に、書込みバイアス線１０は、クラッド１１を備える。クラッド１１は強磁性体、例えばパーマロイ膜からなり、書込みバイアス線１０の下面及び両側面はクラッド１１により被覆されるが、ヨーク７に対向する書込みバイアス線の上面はクラッド１１により被覆されない。クラッド１１の効用は上述したとおり、第３金属層１０に流す書込みバイアス電流により強磁性膜内に誘導された強い磁場がヨーク７をＹ方向に通過し、ヨーク７に所定の磁場を印加するのに必要な書込みバイアス電流を低減できることである。

第２に、ＭＴＪ接合２の記憶層５の内の第２金属層（書込みビット線）６に被覆されない部分とヨーク７の緩和的結合６２について説明する。
緩和的結合６２は、ヨーク７と記憶層５が、磁束の還流連続性を実質的に満足できる程度の結合であって、且つ、ヨーク７の磁化方向が記憶層５の磁化方向に対して平行及び直交状態の何れも維持できる程度の結合を呈するものである。
本願は、緩和的結合６２について本願は下記の２種の構造を提供する。図面では第２種の構造を代表的に示してあるが、これに限られない。

第１種目は、［第１の実施例、ＭＴＪ素子］において、図４乃至図６などを参照して説明したように、ＭＴＪ接合の内の第２金属層６に被覆されない部分を少なくともＸ方向において傾斜エッチングし、その上にバーズビーク型絶縁層及び／又は第３絶縁層で被覆し、これらの絶縁層を介してヨーク７を記憶層５に接触させるものである。ヨーク７が固定層３と結合することなく、記憶層５と緩和的結合を具現するためには、傾斜エッチング角度及び絶縁層のバーズビーク形状・厚さの制御を要するが、第２金属層６をエッチングマスクとする自己整合エッチング（ミリング）により傾斜エッチングが形成できるという利点がある。

第２種目は、ＭＴＪ接合を、第２金属層６より延伸部分だけ幅広に垂直にエッチングし、その上に直接、又は適切な絶縁層を介してヨーク７を記憶層５に接触させるものであり、最近の精密異方性エッチングにより可能になったものである。

次に、基板９の内部に収容された残りの部材について説明すると、基板９は基板本体９１とその上の配線体９２からなり、ヴィア１３は配線体９２を貫通してＭＴＪ素子２の第１金属層１の延伸部ＲをトランジスタＱｒのドレーン１８に接続する。トランジスタＱｒのゲート１５は、Ｘ方向に延伸して隣接するＭＲＡＭセルのゲートになり、ワ−ド線Ｗｉ（ｉ＝１、２、・・・）を形成する。トランジスタＱｒのソース１９はＹ方向に隣接するＭＲＡＭセルのトランジスタＱｒのソースと共用され、適宜ＧＮＤコンタクト１７が設けられる。
クラッド１１を含む第３金属層１０は、トランジスタＱｒのゲート１５の上方のスペースに設けられるので、コンパクトな構造が具現でき、このＭＲＡＭセルのサイズは、最小特徴寸法（ｍｉｎｉｍａｌ＿ｆｅａｔｕｒｅ＿ｓｉｚｅ）をＦとして概略、２Ｆ×３Ｆ＝６Ｆ２ が可能になる。

［第２の実施形態、第４のＭＲＡＭデバイスの具現例２］
図１８は、上述の第４のＭＲＡＭデバイスをシリコン基板上で具現する第２のＭＲＡＭセル構造図である。
本例は、図１７を参照して説明した上述の具現例１と殆どの点で共通するので、これを繰り返さない。相違点は、第１にトランジスタＱｒとして「縦型」を用いたことであり、第２に、これに伴い、クラッド１１を含む第３金属層（書込みバイアス線）１０を、ヨーク７の上方に配置したことである。

本例のトランジスタＱｒは、基板本体９１の内に設けた、例えばｎ＋拡散層領域（これはそのまま、共通の接地層（ＧＮＤ）として用いられる）をソース１９とし、配線体９２の最下層に適切な絶縁膜を介して設けた、例えばｎ＋型ポリシリコン配線層（これはそのまま、ワード線Ｗｉとして用いられる）をゲート１５とし、ｎ＋型ポリシリコン配線層１５に設けた貫通孔の内側壁に成長させた円筒状の絶縁薄膜をゲート絶縁膜１４とし、ゲート絶縁膜１４に囲まれた空間を充填する例えばｐ−型シリコン領域をチャネル領域１６とし、該貫通孔の上方にチャネル領域１６に接するように設けた例えばｎ＋型シリコン領域をドレーン１８として形成される。

第３金属層１０は、ＭＴＪ素子の記憶層５の上方に位置するヨーク７のさらに上方に配置され、クラッド１１は、ヨーク７に対向する第３金属層１０の下面のみを露出するように第３金属層１０の残る３面を被覆する。
この結果、本例のＭＲＡＭセルを構成する部材は全て縦（Ｚ）方向に集積されるので、さらにコンパクトな構造が具現でき、このＭＲＡＭセルのサイズは、最小寸法をＦとして概略、２Ｆ×２Ｆ＝４Ｆ２ が可能になる。

上述の具現例１と具現例２の中間例として、通常の（水平型）トランジスタＱｒに、ヨーク７の上方に配置した書込みバイアス線を組み合わせた場合は、最小寸法をＦとして概略、２Ｆ×２．５Ｆ＝５Ｆ^２ 程度のＭＲＡＭセルサイズが可能になる。

［選択された行（ワード）に属するＭＲＡＭセルの消費電流］
以上、第１の実施形態（ＭＲＡＭセルＳＴＪ１）における第１、第２のＭＲＡＭデバイス、及び第２の実施形態（ＭＲＡＭセルＳＴＪ２）における第３、第４、第５のＭＲＡＭデバイスを通じて、書込みビット線Ｂｐｊ及びＢｎｊ、又はＢｐｊ〜Ｂｎｊには、選択されていない場合も常に、所定の読出し電圧Ｖｒが印加されている。その結果、選択された行（ワード線Ｗｉ、ｉ＝１、２、・・・）に属する全てのＭＲＡＭセルには各々、読出し電流Ｉｒが流れる。例えばＩｒ＝５μＡとしても１ワード当たり１Ｋビットの場合、その総量は５ｍＡにのぼり、無視できない静止（スタンバイ）電力増加を引き起こす。

これに対する第１の対策としては、列（ビット線Ｂｊ、ｊ＝１、２、・・・）方向にブロック選択を施す。即ち、セルアレイを例えば１６列単位でブロック化し、選択した列アドレスを含まないブロックについては選択したワード線を含めて全てのワード線を低レベルにする。このようにすれば、静止電力の増加は８０μＡ程度ですむ。
ただし、そのためには、少なくとも、１行当たりのワード線が２本（全体ワード線とブロック別ワード線）必要になるが、ワード方向の配線余地は上部メタルレイヤー（配線体９２）にもあるので、ＭＲＡＭセルピッチ２Ｆを維持する配線が可能である。

第２の対策としては、非選択時（静止時を含む）には、書込みビット線Ｂｐｊ及びＢｎｊ、又はＢｐｊ〜Ｂｎｊを遮断（オフ）又は低レベル（ＧＮＤ）電圧を印加する。このようにすれば、静止電力の増加は無い。
ただし、その結果として読出し時には、選択した書込みビット線の電位を読出し電圧Ｖｒ（ＧＮＤとは異なる電位）に回復しなければならず、その際、定電圧（Ｖｒ）ドライバを活性化するとしても、読出しアクセスの悪化を招く。

１ 第１金属層
２ ＭＴＪ接合
３ 強磁性固定層、固定層
４ 非磁性障壁層、障壁層
５ 強磁性記憶層、記憶層
６ 第２金属層（書込みビット線）
７ ヨーク
８ バーズビーク型絶縁層
９ 基板、シリコン基板
１０ 第３金属層（書込みバイアス線）
１１ クラッド
１３ ヴィア
１４ ゲート絶縁膜
１５ ゲート（ワード線）
１６ チャネル領域
１７ （ＧＮＤ）コンタクト
１８ ドレーン
１９ ソース
３２ 反強磁性層
３４ 強磁性層
３７ｃ 強磁性固定層の傾斜面
３９ 残存固定層
５２ 記憶層キャップ
５７ａ 強磁性記憶層の接触面
５７ｂ 第１絶縁層のうちの、強磁性記憶層の傾斜面上の部分
５７ｃ 強磁性記憶層の傾斜面
６２ 緩和的結合
６４ 金属層下部キャップ
６６ 主金属層
６８ 金属層上部キャップ
８２ 第１絶縁層
８４ 第２絶縁層
８５ 第３絶縁層
９１ 基板本体
９２ 配線体
８２２ 第１バーズビーク
８４２ 第２バーズビーク

Claims (24)

1. 基板のＸＹ平面上に設けられた、Ｘ方向に延伸する第１金属層（一方の延伸部の端子名をＲとする）と、前記第１金属層のＺ方向（以下、上方という）に離隔してＸ方向に直交するＹ方向に延伸する第２金属層（両方の延伸部の端子名を各々Ｗｐ、Ｗｎとする）と、前記第１、第２金属層の重畳部に介在する磁気トンネル接合（以下、ＭＴＪ接合という）と、前記第２金属層を跨いでその一部を被覆するヨークと、を含み、
   前記ＭＴＪ接合は、強磁性固定層、非磁性障壁層、及び強磁性記憶層（以下、各々、単に固定層、障壁層、記憶層ともいう）の３層をこの順に積層してなり、且つ、前記第２金属層に被覆されない延伸部を含み、
   前記ＭＴＪ接合は前記強磁性固定層及び前記強磁性記憶層の磁化状態が平行か反平行かにより各々、Ｚ方向に小抵抗か大抵抗かを呈し、これを各々、「０」状態、「１」状態とし、
   前記ヨークは、強磁性体又は高透磁率磁性体からなり、そのＸ方向の両端部は、前記強磁性記憶層の前記第２金属層に被覆されない延伸部のうちの前記記憶層に直接、又は非磁性絶縁層を介して接するＭＴＪ素子であって、
   前記ヨークが個々のＭＴＪ素子を覆い、且つ隣接するＭＴＪ素子のヨークから互いに離隔され、
   前記ヨークの平面形状、及び前記強磁性記憶層の平面形状は各々、そのサイズが１μｍ以下の長軸を有し、該長軸は形状磁気異方性により磁化容易軸をなし（以下、これを量子性容易軸という）、
   前記ＭＴＪ接合の強磁性記憶層のＸＹ平面形状はＸ方向に量子性容易軸を有し、前記ヨークのＸＹ平面形状はＹ方向に量子性容易軸を有し、
   前記強磁性記憶層は前記第２金属層に被覆されない延伸部において、前記ヨークと、前記第２金属層のＹ方向に印加された書込み電流により誘導された磁束の変化に際して、前記互いに直交する量子性容易軸を保ちながら、直接、又は非磁性絶縁層を介して前記磁束の還流連続性を実質的に満足する緩和的結合を有し、
   前記ヨークのＹＺ断面積は、前記強磁性記憶層のＹＺ断面積より大きい、
   ことを特徴とするＭＴＪ素子。
2. 前記記憶層と前記ヨークの各々の量子性容易軸形成を薄膜磁性の形状異方性により形成するために、
   前記ＭＴＪ接合のＸＹ平面形状はＸ方向に長辺を有する長方形であり、前記ヨークのＸＹ平面形状はＹ方向に長辺を有する長方形である、
   ことを特徴とする請求項１に記載のＭＴＪ素子。
3. 前記記憶層と前記ヨークの各々の量子性容易軸形成を互いに独立に反強磁性薄膜を堆積することにより形成する、
   ことを特徴とする請求項１に記載のＭＴＪ素子。
4. 基板のＸＹ平面上に設けられた、Ｘ方向に延伸する第１金属層（一方の延伸部の端子名をＲとする）と、前記第１金属層のＺ方向（以下、上方という）に離隔してＸ方向に直交するＹ方向に延伸する第２金属層（両方の延伸部の端子名を各々Ｗｐ、Ｗｎとする）と、前記第１、第２金属層の重畳部に介在する磁気トンネル接合（以下、ＭＴＪ接合という）と、前記第２金属層を跨いでその一部を被覆するヨークと、Ｘ方向に設けられた第３金属層と、を含み、
   前記ＭＴＪ接合は、強磁性固定層、非磁性障壁層、及び強磁性記憶層（以下、各々、単に固定層、障壁層、記憶層ともいう）の３層をこの順に積層してなり、且つ、前記第２金属層に被覆されない延伸部を含み、
   前記ＭＴＪ接合は前記強磁性固定層及び前記強磁性記憶層の磁化状態が平行か反平行かにより各々、Ｚ方向に小抵抗か大抵抗かを呈し、これを各々、「０」状態、「１」状態とし、
   前記ヨークは、強磁性体又は高透磁率磁性体からなり、そのＸ方向の両端部は、前記強磁性記憶層の前記第２金属層に被覆されない延伸部のうちの前記記憶層に直接、又は非磁性絶縁層を介して接するＭＴＪ素子であって、
   前記ＭＴＪ接合の強磁性記憶層のＸＹ平面形状はＸ方向に量子性容易軸を有し、前記ヨークのＸＹ平面形状はＸ方向に量子性容易軸を有し、
   前記強磁性記憶層は前記第２金属層に被覆されない延伸部において、前記ヨークと、互いに直交する量子性容易軸を保ちながら、直接、又は非磁性絶縁層を介して磁束の還流連続性を実質的に満足する緩和的結合を有し、
   前記ヨークのＹＺ断面積は、前記強磁性記憶層のＹＺ断面積より大きく、
   前記第３金属層に印加した書込みバイアス電流による誘起磁界により前記ヨークのＹ方向量子異方性を得ることを特徴とするＭＴＪ素子。
5. 前記ヨークのＸ方向の両端部が前記強磁性記憶層の前記第２金属層に被覆されない延伸部のうちの前記記憶層に非磁性絶縁層を介して接する場合、前記非磁性絶縁層は、バーズビークの先端が前記強磁性記憶層の傾斜面に到達する第１絶縁層と、その上に積層された、バーズビークの先端が前記強磁性記憶層の傾斜面の上方に到達しない第２絶縁層と、を含む、ことを特徴とする請求項２又は４に記載のＭＴＪ素子。
6. 前記第２金属層及び前記非磁性絶縁層と、前記ヨークとの間に介在する非磁性体からなる第３絶縁層をさらに備える、ことを特徴とする請求項５に記載のＭＴＪ素子。
7. 請求項５に記載のＭＴＪ素子の製法であって、
   成膜時の入射角制御により、第１の入射角を用いて前記第１絶縁層を形成し、前記第１の入射角と相異なる第２の入射角を用いて前記第２絶縁層を形成する、
   ことを特徴とするＭＴＪ素子の製法。
   
8. 請求項１に記載のＭＴＪ素子と、前記ＭＴＪ素子のＷｐ端子にソースが接続されたトランジスタＱｗと、前記ＭＴＪ素子のＲ端子にドレーンが接続されたトランジスタＱｒと、を含むＭＲＡＭセルを複数個備えて前記ＸＹ平面上に配列し、トランジスタＱｗ、Ｑｒのゲートは第ｉ番目のワード線Ｗｉ（ｉ＝１、２、・・・）に接続され、トランジスタＱｗのドレーンは第ｊ番目の第１書込みビット線Ｂｐｊ（ｊ＝１、２、・・・）に接続され、トランジスタＱｒのソースは前記第ｊ番目の読出しビット線Ｂｊに接続され、前記ＭＴＪ素子のＷｎ端子は前記第ｊ番目の第２書込みビット線Ｂｎｊに接続されてなり、
   前記第ｉ番目のワード線Ｗｉを１本のみ高レベルに駆動することにより、前記第ｉ番目のワード線に接続されたＭＲＡＭセルのトランジスタＱｗ、Ｑｒを導通させて前記第ｉ番目のワード線に接続されたＭＲＡＭセルを選択し、
   書込みは、選択した列（第ｊ列）について、前記第１書込みビット線Ｂｐｊから前記トランジスタＱｗを介して前記第２書込みビット線Ｂｎｊに向かう書込み電流Ｉｗを印加して、その誘導磁場により交点（ｉ、ｊ）のＭＲＡＭセルのＭＴＪ接合の前記強磁性記憶層の磁化容易軸の方向を前記強磁性固定層の磁化容易軸の方向に変更して「０」を書込み、又は、逆向きに書込み電流Ｉｗを印加して、その誘導磁場により交点（ｉ、ｊ）のＭＴＪ接合の前記強磁性記憶層の磁化容易軸の方向を前記強磁性固定層の磁化容易軸の逆方向に変更して「１」を書込み、
   一方、読出しは、各列（第ｊ列）について、少なくとも前記第２書込みビット線Ｂｎｊに読出し電圧Ｖｒを印加して、選択した交点（ｉ、ｊ）のＭＲＡＭセルのトランジスタＱｗ、Ｗｐ端子を介して、前記ＭＴＪ接合を流れるトンネル電流を、前記Ｒ端子を介して前記読出しビット線Ｂｊに導き、前記読出しビット線Ｂｊの一端に備えたセンスアンプにより上記トンネル電流の大、小を、即ち、「０」、「１」を検出する、
   ことを特徴とするＭＲＡＭデバイス。
9. 請求項１に記載のＭＴＪ素子と、前記ＭＴＪ素子のＷｐ端子にソースが接続されたトランジスタＱｗと、前記ＭＴＪ素子のＲ端子にドレーンが接続されたトランジスタＱｒと、を含むＭＲＡＭセルを複数個備えて前記ＸＹ平面上に配列し、トランジスタＱｗ、Ｑｒのゲートは第ｉ番目のワード線Ｗｉ（ｉ＝１、２、・・・）に接続され、トランジスタＱｗのドレーンは第ｊ番目の第１書込みビット線Ｂｐｊ（ｊ＝１、２、・・・）に接続され、トランジスタＱｒのソースは接地線ＧＮＤに接続され、前記ＭＴＪ素子のＷｎ端子は前記第ｊ番目の第２書込みビット線Ｂｎｊに接続されてなり、
   前記第ｉ番目のワード線Ｗｉを１本のみ高レベルに駆動することにより、前記第ｉ番目のワード線に接続されたＭＲＡＭセルのトランジスタＱｗ、Ｑｒを導通させて前記第ｉ番目のワード線に接続されたＭＲＡＭセルを選択し、
   書込みは、選択した列（第ｊ列）について、前記第１書込みビット線Ｂｐｊから前記トランジスタＱｗを介して前記第２書込みビット線Ｂｎｊに向かう書込み電流Ｉｗを印加して、その誘導磁場により交点（ｉ、ｊ）のＭＲＡＭセルのＭＴＪ接合の前記強磁性記憶層の磁化容易軸の方向を前記強磁性固定層の磁化容易軸の方向に変更して「０」を書込み、又は、逆向きに書込み電流Ｉｗを印加して、その誘導磁場により交点（ｉ、ｊ）のＭＴＪ接合の前記強磁性記憶層の磁化容易軸の方向を前記強磁性固定層の磁化容易軸の逆方向に変更して「１」を書込み、
   一方、読出しは、各列（第ｊ列）について、前記第１書込みビット線Ｂｐｊ及び前記第２書込みビット線Ｂｎｊのいずれかの一端にセンスアンプを備え、少なくとも前記第２書込みビット線Ｂｎｊに読出し電圧Ｖｒを印加して、選択した交点（ｉ、ｊ）のＭＲＡＭセルのトランジスタＱｗ、Ｗｐ端子を介して、又は直接、前記ＭＴＪ接合を流れるトンネル電流を、トランジスタＱｒを介して接地線ＧＮＤに導き、前記センスアンプにより前記トンネル電流の大、小を、即ち、「０」、「１」を検出する、
   ことを特徴とするＭＲＡＭデバイス。
10. 請求項４に記載のＭＴＪ素子と、前記ＭＴＪ素子のＲ端子にドレーンが接続されたトランジスタＱｒと、を含むＭＲＡＭセルを複数個備えて前記ＸＹ平面上に配列し、
    トランジスタＱｒのゲートは第ｉ番目のワード線Ｗｉ（ｉ＝１、２、・・・）に接続され、
    トランジスタＱｒのソースは第ｊ番目の読出しビット線Ｂｊ（ｊ＝１、２、・・・）に接続され、
    前記ＭＴＪ素子のＷｐ、Ｗｎ端子は順次隣接するＭＲＡＭセルのＭＴＪ素子のＷｎ、Ｗｐ端子と接続されて書込みビット線Ｂｐｊ〜Ｂｎｊを形成し（その両端をＢｐｊ、Ｂｎｊとする）、
    前記ＭＴＪ素子の第３金属層の両端Ｐｐ、Ｐｎは、順次隣接するＭＲＡＭセルのＭＴＪ素子の第３金属層の両端Ｐｐ、Ｐｎと接続されて、前記第ｉ番目のワード線Ｗｉに平行する第ｉ番目の書込みバイアス線Ｗｐｉ〜Ｗｎｉを形成してなり、
    書込みは、選択したｉ番目の書込みバイアス線Ｗｐｉ〜Ｗｎｉのみに所定の書込みバイアス電流を印加すると共に、選択した列（第ｊ列）について書込みビット線Ｂｐｊ〜Ｂｎｊに、前記Ｂｐｊ端子側から前記Ｂｎｊ端子側に向けて書込み電流Ｉｗを印加して、その誘導磁場により交点（ｉ、ｊ）のＭＲＡＭセルのＭＴＪ接合の前記強磁性記憶層の磁化容易軸の方向を前記強磁性固定層の磁化容易軸の方向に変更して「０」を書込み、
    又は、逆向きに書込み電流Ｉｗを印加して、その誘導磁場により交点のＭＴＪ接合の前記強磁性記憶層の磁化容易軸の方向を前記強磁性固定層の磁化容易軸の逆方向に変更して「１」を書込み、
    一方、読出しは、選択したｉ番目のワード線Ｗｉのみを高レベルに駆動することにより、その行のＭＲＡＭセルのトランジスタＱｒを全て導通させ、各列（第ｊ列）について、書込みビット線Ｂｐｊ〜Ｂｎｊに読出し電圧Ｖｒを印加して、交点（ｉ、ｊ）のＭＲＡＭセルのＭＴＪ接合を流れるトンネル電流を、トランジスタＱｒを介して読出しビット線Ｂｊに導き、読出しビット線Ｂｊの一端に備えたセンスアンプにより前記トンネル電流の大、小を、即ち、「０」、「１」を検出する、
    ことを特徴とするＭＲＡＭデバイス。
11. 請求項４に記載のＭＴＪ素子と、前記ＭＴＪ素子のＲ端子にドレーンが接続されたトランジスタＱｒと、を含むＭＲＡＭセルを複数個備えて前記ＸＹ平面上に配列し、
    トランジスタＱｒのゲートは第ｉ番目のワード線Ｗｉ（ｉ＝１、２、・・・）に接続され、
    トランジスタＱｒのソースは接地線ＧＮＤに接続され、
    前記ＭＴＪ素子のＷｐ、Ｗｎ端子は順次隣接するＭＲＡＭセルのＭＴＪ素子のＷｎ、Ｗｐ端子と接続されて書込みビット線Ｂｐｊ〜Ｂｎｊを形成し（その両端をＢｐｊ、Ｂｎｊとする）、
    前記ＭＴＪ素子の第３金属層の両端Ｐｐ、Ｐｎは、順次隣接するＭＲＡＭセルのＭＴＪ素子の第３金属層の両端Ｐｐ、Ｐｎと接続されて、前記第ｉ番目のワード線Ｗｉに平行する第ｉ番目の書込みバイアス線Ｗｐｉ〜Ｗｎｉを形成してなり、
    書込みは、選択したｉ番目の書込みバイアス線Ｗｐｉ〜Ｗｎｉのみに所定の書込みバイアス電流を印加すると共に、選択した列（第ｊ列）について書込みビット線Ｂｐｊ〜Ｂｎｊに、前記Ｂｐｊ端子側から前記Ｂｎｊ端子側に向けて書込み電流Ｉｗを印加して、その誘導磁場により交点（ｉ、ｊ）のＭＲＡＭセルのＭＴＪ接合の前記強磁性記憶層の磁化容易軸の方向を前記強磁性固定層の磁化容易軸の方向に変更して「０」を書込み、
    又は、逆向きに書込み電流Ｉｗを印加して、その誘導磁場により交点のＭＴＪ接合の前記強磁性記憶層の磁化容易軸の方向を前記強磁性固定層の磁化容易軸の逆方向に変更して「１」を書込み、
    一方、読出しは、各列（第ｊ列）について、前記書込みビット線Ｂｐｊ〜Ｂｎｊの一端にセンスアンプを備え、選択したｉ番目のワード線Ｗｉのみを高レベルに駆動することにより、その行のＭＲＡＭセルのトランジスタＱｒを全て導通させ、各列（第ｊ列）について、書込みビット線Ｂｐｊ〜Ｂｎｊに読出し電圧Ｖｒを印加して、交点（ｉ、ｊ）のＭＲＡＭセルのＭＴＪ接合を流れ、トランジスタＱｒを介して前記接地線に導かれる前記ＭＴＪ接合のトンネル電流の大、小を、即ち、「０」、「１」を、前記センスアンプにより検出する、
    ことを特徴とするＭＲＡＭデバイス。
12. 請求項４に記載のＭＴＪ素子と、前記ＭＴＪ素子のＲ端子にドレーンが接続されたトランジスタＱｒと、を含むＭＲＡＭセルを複数個備えて前記ＸＹ平面上に配列した複数個のブロックを有し、前記複数個のブロックはＹ方向に配列され、
    トランジスタＱｒのゲートは第ｉ番目のワード線Ｗｉ（ｉ＝１、２、・・・）に接続され、
    トランジスタＱｒのソースは接地線ＧＮＤに接続され、
    前記ＭＴＪ素子のＷｐ、Ｗｎ端子は順次隣接するＭＲＡＭセルのＭＴＪ素子のＷｎ、Ｗｐ端子と接続されて書込みビット線を形成し、
    前記書込みビット線の一端にドレーンが接続され、ブロック選択／書込みイネーブル（ＢＳ／ＷＥ）にゲートが接続されたトランジスタＱｅをさらに含み、
    前記書込みビット線の他端は、前記複数個のブロックを跨いでＹ方向に延びる第ｊ番目の第１書込みビット線Ｂｐｊ（ｊ＝１、２、・・・）に接続され、
    トランジスタＱｅのソースは、前記複数個のブロックを跨いでＹ方向に延びる第ｊ番目の第２書込みビット線Ｂｎｊに接続されてなり、
    前記ＭＴＪ素子の第３金属層の両端Ｐｐ、Ｐｎは、順次隣接するＭＲＡＭセルのＭＴＪ素子の第３金属層の両端Ｐｐ、Ｐｎと接続されて、前記第ｉ番目のワード線Ｗｉに平行する第ｉ番目の書込みバイアス線Ｗｐｉ〜Ｗｎｉを形成してなり、
    書込みは、前記ブロック選択／書込みイネーブル（ＢＳ／ＷＥ）高レベルに駆動することにより選択したブロックの、選択した第ｉ番目の書込みバイアス線Ｗｐｉ〜Ｗｎｉのみに所定の書込みバイアス電流を印加すると共に、選択した列（第ｊ列）について書込みビット線に、前記第ｊ番目の第１書込みビット線Ｂｐｊから前記ブロック選択／書込みイネーブル（ＢＳ／ＷＥ）により選択したトランジスタＱｅを介して前記第ｊ番目の第２書込みビット線Ｂｎｊに向けて書込み電流Ｉｗを印加して、その誘導磁場により交点（ｉ、ｊ）のＭＲＡＭセルのＭＴＪ接合の前記強磁性記憶層の磁化容易軸の方向を前記強磁性固定層の磁化容易軸の方向に変更して「０」を書込み、
    又は、逆向きに書込み電流Ｉｗを印加して、その誘導磁場により交点のＭＴＪ接合の前記強磁性記憶層の磁化容易軸の方向を前記強磁性固定層の磁化容易軸の逆方向に変更して「１」を書込み、
    一方、読出しは、各列（第ｊ列）について、前記第１、第２書込みビット線Ｂｐｊ、Ｂｎｊのいずれかの一端にセンスアンプを備え、選択したブロックの選択した第ｉ番目のワード線Ｗｉのみを高レベルに駆動することにより、その行のＭＲＡＭセルのトランジスタＱｒを全て導通させ、各列（第ｊ列）について、前記第１、第２書込みビット線Ｂｐｊ、Ｂｎｊに読出し電圧Ｖｒを印加して、交点（ｉ、ｊ）のＭＲＡＭセルのＭＴＪ接合を流れ、トランジスタＱｒを介して前記接地線に導かれる前記ＭＴＪ接合のトンネル電流の大、小を、即ち、「０」、「１」を、前記センスアンプにより検出する、
    ことを特徴とするＭＲＡＭデバイス。
13. 前記センスアンプが前記「０」（大）の場合と前記「１」（小）の場合のトンネル電流の中間値に対応する参照電圧を発生する回路を備え、前記参照電圧の値を決定する抵抗器を提供する抵抗性素子が、
    （１）半導体抵抗器、
    （２）固定層と記憶層の磁化方向が製膜工程により、各々、Ｙ方向、Ｘ方向であるＭＴＪ接合、
    （３）固定層と記憶層の磁化方向が平面形状により、各々、Ｙ方向、Ｘ方向であるＭＴＪ接合、
    （４）前記ＭＲＡＭデバイスに対する電源投入の直後に「０」を書込んだＭＴＪ素子と「１」を書込んだＭＴＪ素子とを含む複合素子、
    （５）前記ＭＲＡＭデバイスに対する電源投入の直後に「０」又は「１」のいずれか一方を書込んだＭＴＪ素子、
    のいずれか一つである、ことを特徴とする請求項８乃至請求項１２の何れか１項に記載のＭＲＡＭデバイス。
14. 前記センスアンプが前記「０」（大）の場合と前記「１」（小）の場合のトンネル電流の中間値に対応する参照電圧を発生する回路を備え、前記参照電圧の値を決定する抵抗器を提供する抵抗性素子が、
    前記ＭＲＡＭデバイスの製造工程中に、前記Ｘ方向に量子性容易軸を有するヨークに磁場印加又は着磁することにより形成した、「０」を書込んだＭＴＪ素子と「１」を書込んだＭＴＪ素子とを含む複合素子、
    であることを特徴とする請求項１０乃至請求項１２の何れか１項に記載のＭＲＡＭデバイス。
15. 前記抵抗性素子が複数個、前記Ｙ方向に沿って少なくとも１列分配置されている、ことを特徴とする請求項１３又は１４に記載のＭＲＡＭデバイス。
16. 前記第１書込みビット線Ｂｐｊと前記第２書込みビット線Ｂｎｊに各々接続された、第１ドライバＤＲｐｊと第２ドライバＤＲｎｊを備え、
    書込みは、前記第１ドライバＤＲｐｊと前記第２ドライバＤＲｎｊが各々、高電圧ＶＨと低電圧ＶＬを供給して前記トランジスタＱｗにより設定される書込み電流Ｉｗを生成し、又は、前記第１ドライバＤＲｐｊと前記第２ドライバＤＲｎｊが各々、前記低電圧ＶＬと前記高電圧ＶＨを供給して前記トランジスタＱｗにより設定される逆向きの書込み電流Ｉｗを生成し、
    前記読出し電圧Ｖｒは、前記低電圧ＶＬより大きく、前記高電圧ＶＨより小さい、
    ことを特徴とする請求項８又は９に記載のＭＲＡＭデバイス。
17. 前記第１書込みビット線Ｂｐｊと前記第２書込みビット線Ｂｎｊに各々接続された、第１ドライバＤＲｐｊと第２ドライバＤＲｎｊを備え、
    書込みは、前記第２ドライバＤＲｎｊが常に前記読出し電圧Ｖｒを供給し、前記第１ドライバＤＲｐｊが高電圧ＶＨを供給して前記トランジスタＱｗにより設定される書込み電流Ｉｗを生成し、又は、前記第１ドライバＤＲｐｊが低電圧ＶＬを供給して前記トランジスタＱｗにより設定される逆向きの書込み電流Ｉｗを生成し、
    前記読出し電圧Ｖｒは、前記低電圧ＶＬより大きく、前記高電圧ＶＨより小さい、
    ことを特徴とする請求項８又は９に記載のＭＲＡＭデバイス。
18. 前記書込みビット線Ｂｐｊ〜Ｂｎｊの両端に各々接続された、第１ドライバＤＲｐｊと第２ドライバＤＲｎｊを備え、
    書込みは、前記第２ドライバＤＲｎｊが常に前記読出し電圧Ｖｒを供給し、前記第１ドライバＤＲｐｊが、書込みデータの「１」「０」に応じて、書込み電流Ｉｗを供給し、又は、逆向きの書込み電流Ｉｗを供給する、ことを特徴とする請求項１０又は１１に記載のＭＲＡＭデバイス。
19. 前記トランジスタＱｅのソースに接続された第１ドライバＤＲｐｊと、前記書込みビット線Ｂｐｊ〜Ｂｎｊの他端Ｂｎｊに接続された第２ドライバＤＲｎｊを備え、
    書込みは、前記第１ドライバＤＲｐｊと前記第２ドライバＤＲｎｊが各々、高電圧ＶＨと低電圧ＶＬを供給して前記トランジスタＱｅにより設定される書込み電流Ｉｗを生成し、又は、前記第１ドライバＤＲｐｊと前記第２ドライバＤＲｎｊが各々、前記低電圧ＶＬと前記高電圧ＶＨを供給して前記トランジスタＱｅにより設定される逆向きの書込み電流Ｉｗを生成し、
    前記読出し電圧Ｖｒは、前記低電圧ＶＬより大きく、前記高電圧ＶＨより小さい、
    ことを特徴とする請求項１２に記載のＭＲＡＭデバイス。
20. 前記第３金属層は、前記ＭＴＪ素子のヨークに対向している面を除いて磁性膜でクラッドされている、ことを特徴とする請求項４に記載のＭＴＪ素子。
21. 前記ソース、ドレーン、及びゲートを備えるトランジスタＱｒは、重畳する、単数又は複数の絶縁層と単数又は複数の配線層からなる配線体で被覆されたシリコン基板内に形成され、前記ソースは前記配線体内の接地線ＧＮＤに接続され、前記ゲートは前記配線体内のＸ方向に設けられたワード線Ｗｉ（ｉ＝１、２、・・・）に接続され、
    前記ＭＴＪ素子を形成するＭＴＪ接合の強磁性固定層、非磁性障壁層、及び強磁性記憶層（以下、各々、単に固定層、障壁層、記憶層ともいう）は、この順に前記配線体の上部に積層して前記ドレーンの上方に設けられ、
    前記強磁性固定層の下面は、前記配線体内に設けたヴィアを介して前記ドレーンに接続され、
    前記書込みビット線Ｂｐｊ〜Ｂｎｊは、前記複数の第ｊ列のＭＴＪ接合の強磁性記憶層の各々の上方に接するようにＹ方向に設けられ、
    前記ヨークは、前記書込みビット線Ｂｐｊ〜Ｂｎｊの内、前記複数の第ｊ列のＭＴＪ接合の強磁性記憶層の各々の上方に接する部分を跨いで被覆するように設けられ、
    前記書込みバイアス線Ｗｐｉ〜Ｗｎｉは、前記書込みビット線Ｂｐｊ〜Ｂｎｊ及び前記ヨークの上方に絶縁層を介してＸ方向に設けられる、ことを特徴とする請求項１１に記載のＭＲＡＭデバイス。
22. 前記トランジスタＱｒは縦型トランジスタである、即ち、前記シリコン基板内に形成されたｎ＋型シリコン領域をソースとし、前記シリコン基板上にＸ方向に設けられたポリシリコン領域をゲート電極とし、前記ポリシリコン領域に設けた貫通孔の内壁に設けた円筒状の絶縁膜をゲート絶縁膜とし、前記ゲート絶縁膜で囲まれた空間を満たし且つ前記ｎ＋型シリコン領域に下方で接するｐ型シリコン領域をチャネル領域とし、前記ｐ型シリコンに上方で接するｎ＋型シリコン領域をドレーンとする、ことを特徴とする請求項２１に記載のＭＲＡＭデバイス。
23. 前記ソース、ドレーン、及びゲートを備えるトランジスタＱｒは、重畳する、単数又は複数の絶縁層と単数又は複数の配線層とからなる配線体で被覆されたシリコン基板内に形成され、前記ソースは前記配線体内の接地線ＧＮＤに接続され、前記ゲートは前記配線体内のＸ方向に設けられたワード線Ｗｉ（ｉ＝１、２、・・・）に接続され、
    前記書込みバイアス線Ｗｐｉ〜Ｗｎｉは、前記ワード線Ｗｉ及び／又は前記接地線ＧＮＤの上方に絶縁層を介してＸ方向に設けられ、
    前記ＭＴＪ素子を形成するＭＴＪ接合の強磁性記憶層、非磁性障壁層、及び強磁性固定層（以下、各々、単に記憶層、障壁層、固定層ともいう）は、この順に前記配線体の上部に積層して前記書込みバイアス線Ｗｐｉ〜Ｗｎｉの上方に設けられ、
    前記強磁性固定層の延伸部は、前記配線体内に設けたヴィアを介して前記ドレーンに接続され、
    前記書込みビット線Ｂｐｊ〜Ｂｎｊは、前記複数の第ｊ列のＭＴＪ接合の強磁性記憶層の各々の上方に接してＹ方向に設けられ、
    前記ヨークは、前記書込みビット線Ｂｐｊ〜Ｂｎｊの内、前記複数の第ｊ列のＭＴＪ接合の強磁性記憶層の各々の上方に接する部分を跨いで被覆するように設けられる、ことを特徴とする請求項１１に記載のＭＲＡＭデバイス。
24. 前記第ｉ番目のワード線Ｗｉ（ｉ＝１、２、・・・）に接続されたＭＲＡＭセルを複数個のブロックに分割し、読出し又は書込み動作時には、列方向（ｊ＝１、２、・・・）のアドレスデータの内、上位の複数ビットによるデコード結果を列方向のブロック選択データとして、選択されたブロックに対応するブロックワード線を高レベルに駆動し、非選択のブロックに対応するブロックワード線を低レベルに駆動することにより、一方、静止時には、全てのブロックワード線を低レベルに駆動することにより、動作時の非選択ブロック内のＭＲＡＭセル、及び静止時の全ブロック内のＭＲＡＭセルに読出し電流が流れないようにする、ことを特徴とする請求項８乃至１２の何れか１項に記載のＭＲＡＭデバイス。
    

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