JP6542319B2 - 磁気メモリ - Google Patents
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Description
本発明の実施形態は、磁気メモリに関する。
既存のメモリとしては、揮発性メモリと、不揮発性のストレージとに分類される。揮発性のメモリとしては、例えば、ＳＲＡＭ(Static Random Access Memory)，ＤＲＡＭ(Dynamic Random Access Memory)等が挙げられ、不揮発性のストレージとしては、例えば、ＮＡＮＤフラッシュメモリ、ＨＤＤ(Hard Disk Drive)等が挙げられる。
しかし、これらの揮発性メモリにおいては、ＳＲＡＭではリーク電流、ＤＲＡＭではリフレッシュ電流により消費エネルギーが大きい。この問題を解決しようと、ＳＲＡＭ、ＤＲＡＭにかわるワーキングメモリメモリとしてさまざまな不揮発性メモリが検討されている。
しかし、ワーキングメモリは動作（Active）時の頻度が待機（Standby）時の頻度に比べて多い。このため、動作時に大きな書き込み電荷（Ｑｗ）が必要となり、書き込みエネルギーが増大する。その結果、待機時にその不揮発性によりセーブしたエネルギーを動作時に使い果たし、トータルでは消費エネルギーを低減することが困難となっている。これは、不揮発性メモリの歴史的ジレンマと呼ばれており、現在まで製品としては未解決の課題となっている。
漸く最近になり、実験室レベルのベストデータを用いたシミュレーションで動作頻度の比較的少ない最下層のキャッシュメモリ（ＬＬＣ（Last Level Cache））にＳＴＴ（Spin Transfer Torque）−ＭＲＡＭ(Magnetic Random Access Memory)を用いた場合に、消費エネルギーを低減できつつある状況になっている。
ＬＬＣより上層のキャッシュメモリにＳＴＴ−ＭＲＡＭを用いた場合は、動作頻度が格段に増えるため、膨大なエネルギーを消費するのが実情であり、到底前述した消費エネルギーの低減は解決することができない。
Digest of 2015 Symposium on VLSI Technology
H. Yoda, et al., IEDM Tech. Dig., 2012 pp. 259.
本実施形態は、消費エネルギーを低減しかつ書き込み電流を低減することのできる磁気メモリを提供する。
本実施形態による磁気メモリは、第１および第２端子と、第１乃至第３領域を有する導電層であって、前記第２領域は前記第１領域と前記第３領域との間に位置し、前記第１領域は前記第１端子に電気的に接続され、前記第３領域は前記第２端子に電気的に接続される非磁性の前記導電層と、前記導電層の前記第２領域に対応して配置された磁気抵抗素子であって、第１磁性層と、前記第２領域と前記第１磁性層との間に配置され前記第２領域に電気的に接続された第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された非磁性層と、前記第１磁性層に電気的に接続された第３端子と、を備えた前記磁気抵抗素子と、第４磁性層であって、前記第４磁性層と前記第２磁性層との間に前記導電層が位置する前記第４磁性層と、を備えている。
以下に図面を参照して実施形態について説明する。
一実施形態による磁気メモリは、第１および第２端子と、第１乃至第３領域を有する導電層であって、前記第２領域は前記第１領域と前記第３領域との間に位置し、前記第１領域は前記第１端子に電気的に接続され、前記第３領域は前記第２端子に電気的に接続される非磁性の前記導電層と、前記導電層の前記第２領域に対応して配置された磁気抵抗素子であって、第１磁性層と、前記第２領域と前記第１磁性層との間に配置され前記第２領域に電気的に接続された第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された非磁性層と、前記第１磁性層に電気的に接続された第３端子と、を備えた前記磁気抵抗素子と、第４磁性層であって、前記第４磁性層と前記第２磁性層との間に前記導電層が位置する前記第４磁性層と、を備えている。
（第１実施形態）
第１実施形態による磁気メモリについて図１乃至図３を参照して説明する。この第１実施形態の磁気メモリは、少なくとも１つのメモリセルを有し、メモリセルの断面を図１に示す。このメモリセル１は、非磁性の導電層１０（以下、ＳＯ層１０とも云う）と、磁気抵抗素子２０と、磁性層１５と、を有している。
第１実施形態による磁気メモリについて図１乃至図３を参照して説明する。この第１実施形態の磁気メモリは、少なくとも１つのメモリセルを有し、メモリセルの断面を図１に示す。このメモリセル１は、非磁性の導電層１０（以下、ＳＯ層１０とも云う）と、磁気抵抗素子２０と、磁性層１５と、を有している。
導電層１０には、端子１２ａおよび端子１２ｂが電気的に接続される。そして、端子１２ａと端子１２ｂとの間の導電層１０の領域に磁気抵抗素子２０が配置される。ここで、「ＡがＢに電気的に接続される」とは、ＡがＢに直接接続されていてもよいし、ＡとＢとの間に導電体が配置され、この導電体を介して接続されていてもよいことを意味する。
磁気抵抗素子２０は、記憶層２１と、非磁性層２２と、参照層２３と、端子２５と、を備えている。記憶層２１は磁化方向が可変の磁性層を有し、参照層２３は磁化方向が不変の磁性層を有している。ここで、磁化方向が「可変である」とは、書き込み動作の前後で磁化方向が変化可能であることを意味し、「不変」であるとは、書き込み動作の前後で磁化方向が変化しないことを意味する。参照層（第１磁性層）２３は導電層１０の上記領域上に配置され、記憶層（第２磁性層）２１は参照層２３と導電層１０の上記領域との間に配置される。非磁性層（第１非磁性層）２２は参照層２３と記憶層２１との間に配置される。端子２５は参照層２３に電気的に接続される。非磁性層２２が絶縁層である場合は、磁気抵抗素子はＭＴＪ(Magnetic Tunnel Junction)素子であり、非磁性金属層である場合は、ＧＭＲ(Giant Magneto-Resistive)素子である。
磁性層１５は、導電層１０の磁気抵抗素子２０が配置された面と反対側の面に接合される。すなわち、磁気抵抗素子２０と磁性層１５との間に導電層１０が配置される。
磁性層１５は、導電層１０の磁気抵抗素子２０が配置された面と反対側の面に接合される。すなわち、磁気抵抗素子２０と磁性層１５との間に導電層１０が配置される。
端子１２ａは選択トランジスタ３０を介して配線４０に電気的に接続され、端子１２ｂは配線４４に電気的に接続され、端子２５は配線４８に電気的に接続される。
第１実施形態の磁気メモリは、更に制御回路１００と、制御回路１１０とを備えている。制御回路１００は、配線４０と、配線４４と、トランジスタ３０のゲートに電気的に接続される。制御回路１１０は、配線４８に電気的に接続される。なお、制御回路１１０と制御回路１１０とを併合して一つの制御回路であってもよい。
導電層１０は、スピン軌道相互作用又はラシュバ効果により、磁気抵抗素子２０の記憶層２１の磁化方向を制御可能な材料を用いることが望ましい。例えば、導電層１０は、銅、ロジウム、パラジウム、銀、ハフニウム、タンタル、タングステン、レニウム、オスミウム、イリジウム、プラチナ、金、ビスマスなどの金属もしくはそれらの酸化物や窒化物を含んでいる材料を用いることが望ましいが、これらの物質に限定されることはない。
一方、磁性層１５は、Ｃｏ、Ｆｅ、Ｎｉのうちの少なくとも１つの元素を含む金属、またはそれらの合金、例えばＣｏ−Ｐｔ、Ｃｏ−Ｆｅ−Ｐｔ、Ｆｅ−Ｐｔ、Ｃｏ−Ｆｅ−Ｃｒ−Ｐｔ、Ｃo−Ｃｒ−Ｐｔ、Ｃｏ−Ｐｄ、ＮｉＭｎＳｂ、Ｃｏ２ＭｎＧｅ、Ｃｏ２ＭｎＡｌ、Ｃｏ２ＭｎＳｉ、ＣｏＣｒＦｅＡｌ等が用いられる。また、ホイスラー合金、例えばＣｏ２ＦｅＡｌ１−ｘＳｉｘ、またはＣｏ２Ｍｎ１−ｘＦｅｘＳｉを用いてもよい。上述した例の磁性層１５は、磁性金属層でもある。
また、ＧｅＭｎ、ＳｉＣＮｉ、ＳｉＣＭｎ、ＳｉＣＦｅ、ＺｎＭｎＴｅ、ＺｎＣｒＴｅ、ＢｅＭｎＴｅ、ＺｎＶＯ、ＺｎＭｎＯ、ＺｎＣｏＯ、ＧａＭｎＡｓ、ＩｎＭｎＡｓ、ＩｎＭｎＡｂ、ＧａＭｎＰ、ＧａＭｎＮ、ＧａＣｒＮ、ＡｌＣｒＮ、ＢｉＦｅＴｅ、ＳｂＶＴｅ、ＰｂＳｎＭｎＴｅ、ＧｅＭｎＴｅ、ＣｄＭｎＧｅＰ、ＺｎＳｉＮＭｎ、ＺｎＧｅＳｉＮＭｎ、ＢｅＴｉＦｅＯ、ＣｄＭｎＴｅ、ＺｎＭｎＳ、ＴｉＣｏＯ、ＳｉＭｎ、ＳｉＧｅＭｎなどの磁性半導体を用いてもよい。
なお、上記磁性層１５に、Ａｇ（銀）、Ｃｕ（銅）、Ａｕ（金）、Ａｌ（アルミニウム）、Ｒｕ（ルテニウム）、Ｏｓ（オスミウム）、Ｒｅ（レニウム）、Ｔａ（タンタル）、Ｂ（ボロン）、Ｃ（炭素）、Ｏ（酸素）、Ｎ（窒素）、Ｐｄ（パラジウム）、Ｐｔ（白金）、Ｚｒ（ジルコニウム）、Ｉｒ（イリジウム）、Ｗ（タングステン）、Ｍｏ（モリブデン）、Ｎｂ（ニオブ）などの非磁性元素を添加して、磁気特性を調節したり、結晶性、機械的特性、化学的特性などの各種物性を調節することができる。
（書き込み動作）
次に、第１実施形態のメモリセルへの書き込み動作について説明する。まず、制御回路１００から信号を選択トランジスタ３０のゲートに送り、選択トランジスタ３０をオン状態にする。続いて、制御回路１００によって、配線４０から選択トランジスタ３０、端子１２ａ、導電層１０、端子１２ｂ、および配線４４に書き込み電流Ｉｗを流す。この書き込み電流Ｉｗにより、スピン軌道トルク（以下、ＳＯＴ（Spin-Orbit Torque）とも云う）が磁気抵抗素子２０の記憶層２１に作用し、記憶層２１の磁化方向を反転させることができる。また、選択トランジスタ３０をオン状態にし、配線４４から端子１２ｂ、導電層１０、端子１２ａ、選択トランジスタ３０、および配線４０に書き込み電流Ｉｗを流すことにより、ＳＯＴが記憶層２１に作用し、記憶層２１の磁化方向を反転させることができる。この場合は、前の場合とは、書き込み電流Ｉｗの向きが逆となるので、記憶層２１の磁化方向を前の場合と逆方向に反転させることができる。
次に、第１実施形態のメモリセルへの書き込み動作について説明する。まず、制御回路１００から信号を選択トランジスタ３０のゲートに送り、選択トランジスタ３０をオン状態にする。続いて、制御回路１００によって、配線４０から選択トランジスタ３０、端子１２ａ、導電層１０、端子１２ｂ、および配線４４に書き込み電流Ｉｗを流す。この書き込み電流Ｉｗにより、スピン軌道トルク（以下、ＳＯＴ（Spin-Orbit Torque）とも云う）が磁気抵抗素子２０の記憶層２１に作用し、記憶層２１の磁化方向を反転させることができる。また、選択トランジスタ３０をオン状態にし、配線４４から端子１２ｂ、導電層１０、端子１２ａ、選択トランジスタ３０、および配線４０に書き込み電流Ｉｗを流すことにより、ＳＯＴが記憶層２１に作用し、記憶層２１の磁化方向を反転させることができる。この場合は、前の場合とは、書き込み電流Ｉｗの向きが逆となるので、記憶層２１の磁化方向を前の場合と逆方向に反転させることができる。
この書き込み動作時に、制御回路１１０によって配線４８に電圧を印加すると、端子２５を介して参照層２３に電圧が印加され、記憶層２１の磁気特性が変調される（電圧効果）。これにより、書き込み電流Ｉｗを低減させることができる。このことを、図２を参照して説明する。
図２は、磁気抵抗素子２０の参照層２３に印加する電圧ＶＭＴＪを変化させると、記憶層２１の磁化方向を反転させるのに必要な電流ＩＳＯが変化することを示す図である。図２において、Ｐは、記憶層２１の磁化方向が参照層の磁化方向と平行であることを意味し、ＡＰは反平行であることを意味し、Ｐ／ＡＰは、平行状態と反平行状態が混在することを意味する。
例えば、点Ａに対応する電圧ＶＭＴＪを磁気抵抗素子２０の参照層２３に印加し、点ＣＡに対応する電流ＩＳＯを導電層１０に流すと、平行状態（Ｐ状態）となる書き込みを行うことができる。また、点Ｃに対応する電圧ＶＭＴＪを磁気抵抗素子２０の参照層２３に印加し、点Ｃに対応する電流ＩＳＯを導電層１０に流すと、反平行状態（ＡＰ状態）の書き込みを行うことができる。
なお、磁気抵抗素子２０の参照層２３に制御電圧を印加して書き込み電流を導電層１０に流して書き込みを行う場合は、上記制御電圧は書き込み電流が遮断される前に、遮断されることが望ましい。これは、点Ａまたは点Ｃに対応する電圧ＶＭＴＪが印加された状態では、記憶層２１の磁化方向が変化しやすい状態、つまり、記憶層２１のリテンションが低い状態になっているため、仮に書き込み電流を遮断してから電圧ＶＭＴＪを遮断すると誤って磁化状態が反転してしまう確率が上昇してしまうためである。
（読み出し動作）
第１実施形態の磁気メモリの読み出し動作は、制御回路１００および制御回路１１０を用いて、端子１２ａおよび端子１２ｂの一方と、端子２５との間に読出し電流を流すことにより行う。
第１実施形態の磁気メモリの読み出し動作は、制御回路１００および制御回路１１０を用いて、端子１２ａおよび端子１２ｂの一方と、端子２５との間に読出し電流を流すことにより行う。
ＳＯＴを用いて書き込みを行う従来の磁気メモリでは、導電層として重金属の単層を用いるか、もしくは非磁性金属の積層構造を用いていた。
本実施形態の磁気メモリでは、図１に示すように、磁性層１５上に非磁性の金属を含む導電層１０を積層し、このＳＯ層１０上に磁気抵抗素子２０を配置した構成を有している。このとき、磁性層１５が配置された導電層１０の面は、磁気抵抗素子２０が配置された面と逆側になる。このように、非磁性の導電層１０と、磁性層１５との積層構造を用いる利点は次の通りである。
導電層１０に電流を流すと導電層１０の各面にスピン偏極した電子が蓄積する。導電層１０に接する磁気抵抗素子２０の記憶層２１は、蓄積したスピン偏極電子からトルクを受けて磁化が反転する。このとき、記憶層２１が接する第１面と、この第１面に対応する導電層１０の第２面には第１面と逆向きの方向にスピン偏極した電子が蓄積する。しかし、従来、第２面に蓄積したスピン偏極電子は有効に利用されることはなかった。
そこで、本実施形態のように、第２面側に磁性層１５を積層すると、磁性層１５においてスピン偏極した電子が吸収されるため、第１面側でスピン偏極した電子と第２面側でスピン偏極した電子との間の相互作用を小さくすることが可能となる。結果として第１面側でのスピン偏極率が増大し、これにより低電流で書き込みを行うことができる。また、書き込み時に、磁性層１５もＳＯＴを受けて磁性層１５の磁化方向が傾き、記憶層２１の磁化方向を反転させるためのアシスト磁場となり、これにより書き込み効率が向上する。
なお、本実施形態において、導電層１０に積層される磁性層１５は連続した層でもよいし、パターニングされていてもよい。磁性層１５がパターニングされている場合は、図３に示すように、導電層１０を挟んで磁気抵抗素子２０と対向する位置に磁性層１５が配置されることが好ましい。なお、図３において、符号１７は絶縁層を示し、図１に示す制御回路１００および制御回路１１０は省略している。
また、本実施形態においては、導電層１０に書き込み電流を流さないとき、磁性層１５の磁化方向は、直上の磁気抵抗素子２０の記憶層２１の磁化方向と逆方向となる。
以上説明したように、第１実施形態によれば、導電層１０上に磁気抵抗素子２０を配置し、導電層１０を挟んで磁気抵抗素子２０直下に磁性層１５が配置された構成を有し、ＳＯＴを用いた書き込みを行うことにより、消費エネルギーを低減しかつ書き込み電流を低減することができる。
（第２実施形態）
第２実施形態の磁気メモリについて図４Ａおよび図４Ｂを参照して説明する。この第２実施形態の磁気メモリは、第１実施形態に磁気メモリにおいて、導電層１０の第１面側に配置された磁気抵抗素子２０の記憶層２１の磁化とフェルミ準位近傍におけるスピン偏極された電子との関係が、第２面側に配置された磁性層１５の磁化とフェルミ準位近傍におけるスピン偏極された電子との関係が同じである構成を有している。
第２実施形態の磁気メモリについて図４Ａおよび図４Ｂを参照して説明する。この第２実施形態の磁気メモリは、第１実施形態に磁気メモリにおいて、導電層１０の第１面側に配置された磁気抵抗素子２０の記憶層２１の磁化とフェルミ準位近傍におけるスピン偏極された電子との関係が、第２面側に配置された磁性層１５の磁化とフェルミ準位近傍におけるスピン偏極された電子との関係が同じである構成を有している。
図４Ａおよび図４Ｂはスピン状態密度のエネルギー依存性を示す。図４Ａおよび図４Ｂにおいて、横軸はスピン状態密度（任意単位）を示し、縦軸はエネルギー（任意単位）を示す。例えば図４Ａに示す物質の場合、物質中のトータルのスピンは↑向きとなり、かつ、フェルミ準位Ｅｆ近傍でのスピンの向きも↑向きとなる。一方、図４Ｂに示す物質の場合は物質中のトータルのスピンは↑向きとなるが、フェルミ準位Ｅｆ近傍でのスピンの向きは↓向きとなる。導電層１０に電流を流して生成されたスピン偏極された電子は記憶層２１および第２面側に配置された磁性層１５のフェルミ準位近傍の電子に影響を及ぼす。
第１実施形態で説明した通り、第２面側に蓄積するスピン偏極された電子のスピンの向きは第１面側に蓄積するスピン偏極された電子のスピンの向きと逆になる。このため、記憶層２１の磁化とフェルミ準位近傍におけるスピン偏極された電子との関係が、第２面側に配置される磁性層１５の磁化とフェルミ準位近傍におけるスピン偏極された電子との関係が同じであれば、すなわち記憶層２１の磁化の向きとフェルミ準位近傍におけるスピン偏極された電子のスピンの向きとの関係が、磁性層１５の磁化の向きとフェルミ準位近傍におけるスピン偏極された電子のスピンの向きとの関係が同じであれば、導電層１０で生成されたスピン偏極された電子によって記憶層２１と磁性層１５は互いに逆の磁化方向に向くトルクを受ける。ここで、記憶層２１と磁性層１５は静磁結合、場合によっては交換結合によって相互作用している。そのため、磁性層１５の磁化が反転する際は、磁性層１５の発生する磁力線が記憶層２１の反転をアシストするように働くため、導電層１０の第２面側に磁性層１５が配置されない磁気メモリよりも少ない書き込み電流で記憶層２１の磁化を反転することができる。
また、導電層１０の第２面側に磁性層１５を積層しておくと、導電層１０に書き込み電流を流さない場合においても記憶層２１と静磁結合、場合によっては交換結合によって相互作用し、記憶層２１と磁性層１５との間で磁力線が閉じるようになる。このように記憶層２１と磁性層１５との間で磁力線が閉じると、記憶層２１が発生する磁場が隣接するビット（磁気抵抗素子）に漏洩する割合が減少するため、隣接ビット間での干渉を抑制することができる。
第２実施形態においては、導電層１０は、スピン軌道相互作用又はラシュバ効果により、磁気抵抗素子２０の記憶層２１の磁化方向を制御可能な材料を用いることが望ましい。例えば、導電層１０は、銅、ロジウム、パラジウム、銀、ハフニウム、タンタル、タングステン、レニウム、オスミウム、イリジウム、プラチナ、金、ビスマスなどの金属もしくはそれらの酸化物や窒化物を含んでいる材料を用いることが望ましいが、これらの物質に限定されることはない。
一方、磁性層１５は、Ｃｏ、Ｆｅ、Ｎｉのうちの少なくとも１つの元素を含む金属、それらの合金、例えばＣｏ−Ｐｔ、Ｃｏ−Ｆｅ−Ｐｔ、Ｆｅ−Ｐｔ、Ｃｏ−Ｆｅ−Ｃｒ−Ｐｔ、Ｃ０−Ｃｒ−Ｐｔ、Ｃｏ−Ｐｄ、ＮｉＭｎＳｂ、Ｃｏ２ＭｎＧｅ、Ｃｏ２ＭｎＡｌ、Ｃｏ２ＭｎＳｉ、ＣｏＣｒＦｅＡｌ等を用いることが望ましい。また、磁性層１５として、ホイスラー合金、例えばＣｏ２ＦｅＡｌ１−ｘＳｉｘ（１＞ｘ＞０）、またはＣｏ２Ｍｎ１−ｘＦｅｘＳｉ（１＞ｘ＞０）を用いてもよい。上述した例の磁性層１５は、磁性金属層でもある。
また、磁性層１５には、ＧｅＭｎ、ＳｉＣＮｉ、ＳｉＣＭｎ、ＳｉＣＦｅ、ＺｎＭｎＴｅ、ＺｎＣｒＴｅ、ＢｅＭｎＴｅ、ＺｎＶＯ、ＺｎＭｎＯ、ＺｎＣｏＯ、ＧａＭｎＡｓ、ＩｎＭｎＡｓ、ＩｎＭｎＡｂ、ＧａＭｎＰ、ＧａＭｎＮ、ＧａＣｒＮ、ＡｌＣｒＮ、ＢｉＦｅＴｅ、ＳｂＶＴｅ、ＰｂＳｎＭｎＴｅ、ＧｅＭｎＴｅ、ＣｄＭｎＧｅＰ、ＺｎＳｉＮＭｎ、ＺｎＧｅＳｉＮＭｎ、ＢｅＴｉＦｅＯ、ＣｄＭｎＴｅ、ＺｎＭｎＳ、ＴｉＣｏＯ、ＳｉＭｎ、ＳｉＧｅＭｎなどの磁性半導体を用いてもよい。
なお、上記磁性層に、Ａｇ（銀）、Ｃｕ（銅）、Ａｕ（金）、Ａｌ（アルミニウム）、Ｒｕ（ルテニウム）、Ｏｓ（オスミウム）、Ｒｅ（レニウム）、Ｔａ（タンタル）、Ｂ（ボロン）、Ｃ（炭素）、Ｏ（酸素）、Ｎ（窒素）、Ｐｄ（パラジウム）、Ｐｔ（白金）、Ｚｒ（ジルコニウム）、Ｉｒ（イリジウム）、Ｗ（タングステン）、Ｍｏ（モリブデン）、Ｎｂ（ニオブ）などの非磁性元素を添加して、磁気特性を調節したり、結晶性、機械的特性、化学的特性などの各種物性を調節することができる。
なお、磁性層１５として用いる材料は、導電率が高いものよりも導電率が低いもののほうが望ましい。磁性層１５の導電率が高い場合には端子１２ａと端子１２ｂの間に流した書き込み電流が磁性層１５に分流してしまい、導電層１０に流れる電流が減少して書き込み効率が悪化するためである。したがって、磁性層１５としては、上記材料の酸化物もしくは窒化物を用いることが望ましい。
この第２実施形態も第１実施形態と同様に、消費エネルギーを低減しかつ書き込み電流を低減することができる。
（第３実施形態）
第３実施形態による磁気メモリについて図５乃至図７を参照して説明する。第３実施形態の磁気メモリは、少なくとも１つのメモリセル１Ａを有し、このメモリセル１Ａの上面図を図５に示す。このメモリセル１Ａを、図５に示す切断線Ａ−Ａで切断したときの断面図を図６に示し、図５に示す切断線Ｂ−Ｂで切断したときの断面図を図７に示す。
第３実施形態による磁気メモリについて図５乃至図７を参照して説明する。第３実施形態の磁気メモリは、少なくとも１つのメモリセル１Ａを有し、このメモリセル１Ａの上面図を図５に示す。このメモリセル１Ａを、図５に示す切断線Ａ−Ａで切断したときの断面図を図６に示し、図５に示す切断線Ｂ−Ｂで切断したときの断面図を図７に示す。
このメモリセル１Ａは、導電層１０と、磁性層１５と、導電層１０上に配置された複数、例えば８個のメモリ素子２０１〜２０８と、を有している。
各メモリ素子２０ｉ（ｉ＝１，・・・，８）は、導電層１０上に配置され、図１に示す第１実施形態の磁気抵抗素子２０と同じ構成を有している。すなわち、各メモリ素子２０ｉ（ｉ＝１，・・・，８）は、記憶層２１と、記憶層２１上に配置された非磁性層２２と、参照層２３とを備えている。すなわち、第３実施形態の磁気メモリにおけるメモリセルは８ビットの情報を記憶することができる。
また、第１実施形態と同様に、導電層１０のメモリ素子１０１〜１０８が配置された面と反対側の面に磁性層１５が配置されている。
この第３実施形態においては、図５および図７からわかるように、導電層１０は、メモリ素子２０１〜２０８が配置された領域は、他の領域、例えばメモリ素子間の領域および端子１２ａ、１２ｂが接続する領域とは、端子１２ａから端子１２ｂに向かう方向に交差する方向の長さが大きい。すなわち、図５および図７からわかるように、導電層１０は直線的な平面形状ではなく、凹凸を有する平面形状を有する。メモリ素子２０１〜２０８が配置された領域は凸形状を有し、他の領域は凹形状を有する。なお、メモリ素子２０１〜２０８が配置された領域は凹形状を有し、他の領域は凸形状を有していてもよい。また、図５および図７からわかるように、磁性層１５も導電層１０と同様に、凹凸を有する平面形状を有する。
なお、図７においては、磁性層１５、導電層１０、記憶層２１、非磁性層２２、および参照層２３は、積層方向に直交する面の断面積が同一となるように記載されているが、磁性層１５、導電層１０、記憶層２１、非磁性層２２、および参照層２３の順に断面積が減少する構造、すなわちテーパ形状の構造を有していてもよい。
このような構成を有する第３実施形態の磁気メモリにおいては、導電層１０の第２面（すなわち、磁気抵抗素子２０１〜２０８が配置された面と反対側の面）に磁性層１５が配置され、メモリ素子２０１〜２０８が配置された領域に対応する磁性層１５の領域は凸形状または凹形状を有しているので、導電層１０の第２面に配置された磁性層１５から漏れる磁場を、磁気抵抗素子２０１〜２０８の記憶層に有効に印加することが可能となり、第１実施形態よりも書き込み電流を更に低減することができる。
（第１変形例）
第３実施形態の第１変形例による磁気メモリを図８Ａに示す。この第１変形例の磁気メモリは、少なくとも１つのメモリセルを有し、このメモリセル１Ｂは、図５に示す第３実施形態の磁気メモリのメモリセル１Ａとは、メモリ素子２０１〜２０８の平面形状が異なっている。図５に示す第３実施形態では、メモリ素子２０１〜２０８の平面形状は長方形であったが、図８Ａに示す第１変形例においては、メモリ素子２０１〜２０８の平面形状はレーストラック形状を有している。すなわち、第１変形例においては、第３実施形態のメモリ素子２０１〜２０８の長方形の角部が丸くなった形状を有している。
第３実施形態の第１変形例による磁気メモリを図８Ａに示す。この第１変形例の磁気メモリは、少なくとも１つのメモリセルを有し、このメモリセル１Ｂは、図５に示す第３実施形態の磁気メモリのメモリセル１Ａとは、メモリ素子２０１〜２０８の平面形状が異なっている。図５に示す第３実施形態では、メモリ素子２０１〜２０８の平面形状は長方形であったが、図８Ａに示す第１変形例においては、メモリ素子２０１〜２０８の平面形状はレーストラック形状を有している。すなわち、第１変形例においては、第３実施形態のメモリ素子２０１〜２０８の長方形の角部が丸くなった形状を有している。
（第２変形例）
第３実施形態の第２変形例による磁気メモリを図８Ｂに示す。第２変形例の磁気メモリは少なくとも１つのメモリセルを有し、このメモリセル１Ｃは、第１変形例の磁気メモリのメモリセル１Ｂにおいて、メモリ素子２０１〜２０８を１つのメモリ素子２０に変えた構造、すなわち１ビットのメモリセル構造を有している。
第３実施形態の第２変形例による磁気メモリを図８Ｂに示す。第２変形例の磁気メモリは少なくとも１つのメモリセルを有し、このメモリセル１Ｃは、第１変形例の磁気メモリのメモリセル１Ｂにおいて、メモリ素子２０１〜２０８を１つのメモリ素子２０に変えた構造、すなわち１ビットのメモリセル構造を有している。
この第３実施形態およびその変形例も第１実施形態と同様に、消費エネルギーを低減しかつ書き込み電流を低減することができる。
（第４実施形態）
第４実施形態による磁気メモリについて図９を参照して説明する。この第４実施形態の磁気メモリは、第３実施形態の磁気メモリとは、図５に示すＢ−Ｂ断面が異なっている以外は、第３実施形態と同じ構成を有している。この第４実施形態のメモリセルの書き込み電流が流れる方向に交差する断面を図９に示す。
第４実施形態による磁気メモリについて図９を参照して説明する。この第４実施形態の磁気メモリは、第３実施形態の磁気メモリとは、図５に示すＢ−Ｂ断面が異なっている以外は、第３実施形態と同じ構成を有している。この第４実施形態のメモリセルの書き込み電流が流れる方向に交差する断面を図９に示す。
第４実施形態のメモリセル１Ｄは、導電層１０と、この導電層１０上に配置された磁気抵抗素子２０と、導電層１０の下に配置された磁性層１５と、導電層１０の側面、磁性層１５の側面、および磁気抵抗素子２０の側面に配置され磁性層１５と同じ材料を含む磁性層１５ａ、１５ｂと、磁気抵抗素子２０の側面と磁性層１５ａ、１５ｂのそれぞれとの間に配置され導電層１０と同じ材料を含む非磁性層１０ａ、１０ｂとを備えている。
磁気抵抗素子２０は、第１乃至第３実施形態における磁気抵抗素子２０と同様に、導電層１０上に配置された記憶層２１と、記憶層２１上に配置された非磁性層２２と、非磁性層２２上に配置された参照層２３とを備えている。なお、磁性層１５ａ、１５ｂは、それらの上面が記憶層２１と非磁性層２２との界面よりも低い位置にあることが好ましい。
書き込みおよび読み出しは、第１実施形態と同様に行われる。また、図９においては、第１実施形態で説明した制御回路１００および制御回路１１０は省略している。
このような構成のメモリセル１Ｄを有する第４実施形態の磁気メモリによれば、磁性層１５から漏れる磁場を有効に記憶層２１に印加することが可能となり、記憶層２１の磁化方向の反転を有効にアシストすることができる。
以上説明したように、第４実施形態も第３実施形態と同様に、消費エネルギーを低減しかつ書き込み電流を低減することができる。
（第５実施形態）
第５実施形態による磁気メモリについて図１０を参照して説明する。この第５実施形態の磁気メモリは、第１乃至第４実施形態のいずれかの磁気メモリにおいて、磁性層１５を第１乃至第４実施形態の磁性層１５よりも導電率の低い材料に置き換えた構成を有している。図１０は第５実施形態の磁気メモリのメモリセルを示す断面図である。図１０に示すメモリセル１Ｅは、図１に示すメモリセル１において、磁性層１５を導電率の低い材料の磁性層１６に置き換えた構成を有する。
第５実施形態による磁気メモリについて図１０を参照して説明する。この第５実施形態の磁気メモリは、第１乃至第４実施形態のいずれかの磁気メモリにおいて、磁性層１５を第１乃至第４実施形態の磁性層１５よりも導電率の低い材料に置き換えた構成を有している。図１０は第５実施形態の磁気メモリのメモリセルを示す断面図である。図１０に示すメモリセル１Ｅは、図１に示すメモリセル１において、磁性層１５を導電率の低い材料の磁性層１６に置き換えた構成を有する。
このように、導電層１０の第２面側に積層される磁性層１６を用いることにより、導電層１０に流す書き込み電流が強磁性体に分流するのを避けることができ、結果として低電流で書き込み行うことができる。
磁性層１６としては、以下の材料を用いることができる。磁性層１６は、Ｃｏ、Ｆｅ、Ｎｉのうちの少なくとも１つの元素を含む金属の酸化物または窒化物、または上記金属を含む合金の酸化物または窒化物、例えばＣｏ−Ｐｔ、Ｃｏ−Ｆｅ−Ｐｔ、Ｆｅ−Ｐｔ、Ｃｏ−Ｆｅ−Ｃｒ−Ｐｔ、Ｃｏ−Ｃｒ−Ｐｔ、Ｃｏ−Ｐｄ、ＮｉＭｎＳｂ、Ｃｏ２ＭｎＧｅ、Ｃｏ２ＭｎＡｌ、Ｃｏ２ＭｎＳｉ、ＣｏＣｒＦｅＡｌ等の酸化物または窒化物を用いることができる。また、ホイスラー合金、例えばＣｏ２ＦｅＡｌ１−ｘＳｉｘ（０＜ｘ＜１）、またはＣｏ２Ｍｎ１−ｘＦｅｘＳｉ（０＜ｘ＜１）等の酸化物や窒化物を用いてもよい。上述した例の磁性層１５は、磁性絶縁層でもある。
また、ＧｅＭｎ、ＳｉＣＮｉ、ＳｉＣＭｎ、ＳｉＣＦｅ、ＺｎＭｎＴｅ、ＺｎＣｒＴｅ、ＢｅＭｎＴｅ、ＺｎＶＯ、ＺｎＭｎＯ、ＺｎＣｏＯ、ＧａＭｎＡｓ、ＩｎＭｎＡｓ、ＩｎＭｎＡｂ、ＧａＭｎＰ、ＧａＭｎＮ、ＧａＣｒＮ、ＡｌＣｒＮ、ＢｉＦｅＴｅ、ＳｂＶＴｅ、ＰｂＳｎＭｎＴｅ、ＧｅＭｎＴｅ、ＣｄＭｎＧｅＰ、ＺｎＳｉＮＭｎ、ＺｎＧｅＳｉＮＭｎ、ＢｅＴｉＦｅＯ、ＣｄＭｎＴｅ、ＺｎＭｎＳ、ＴｉＣｏＯ、ＳｉＭｎ、ＳｉＧｅＭｎなどの磁性半導体を用いてもよい。
なお、上記磁性層１６に、Ａｇ（銀）、Ｃｕ（銅）、Ａｕ（金）、Ａｌ（アルミニウム）、Ｒｕ（ルテニウム）、Ｏｓ（オスミウム）、Ｒｅ（レニウム）、Ｔａ（タンタル）、Ｂ（ボロン）、Ｃ（炭素）、Ｏ（酸素）、Ｎ（窒素）、Ｐｄ（パラジウム）、Ｐｔ（白金）、Ｚｒ（ジルコニウム）、Ｉｒ（イリジウム）、Ｗ（タングステン）、Ｍｏ（モリブデン）、Ｎｂ（ニオブ）などの非磁性元素を添加して、磁気特性を調節したり、結晶性、機械的特性、化学的特性などの各種物性を調節することができる。
以上説明したように、第５実施形態も第１実施形態と同様に、消費エネルギーを低減しかつ書き込み電流を低減することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１，１Ａ，１Ｂ、１Ｃ、１Ｄ、１Ｅ・・・メモリセル、１０・・・非磁性の導電層、１０ａ，１０ｂ・・・非磁性層、１２ａ・・・端子、１２ｂ・・・端子、１５・・・磁性層、１５ａ，１５ｂ・・・磁性層、１６・・・磁性層、１７・・・絶縁層、２０・・・磁気抵抗素子、２１・・・記憶層、２２・・・非磁性層、２３・・・参照層、２５・・・端子、３０・・・選択トランジスタ、４０，４４，４８・・・配線
Claims (9)
- 第１および第２端子と、
第１乃至第３領域を有する導電層であって、前記第２領域は前記第１領域と前記第３領域との間に位置し、前記第１領域は前記第１端子に電気的に接続され、前記第３領域は前記第２端子に電気的に接続された非磁性の前記導電層と、
前記第２領域に対応して配置された磁気抵抗素子であって、第１磁性層と、前記第２領域と前記第１磁性層との間に配置され前記第２領域に電気的に接続された第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された非磁性層と、前記第１磁性層に電気的に接続された第３端子と、を備えた前記磁気抵抗素子と、
第４磁性層であって、前記第４磁性層と前記第２磁性層との間に前記導電層が位置する前記第４磁性層と、
を備え、
前記導電層は、前記第２磁性層が配置された第１面と、前記第１面に対向し前記第４磁性層が配置された第２面と、前記第１面および前記第２面と異なる第３面を有し、前記第３面に配置された第５磁性層を更に備えた磁気メモリ。 - 第１および第２端子と、
第１乃至第３領域を有する導電層であって、前記第２領域は前記第１領域と前記第３領域との間に位置し、前記第１領域は前記第１端子に電気的に接続され、前記第３領域は前記第２端子に電気的に接続された非磁性の前記導電層と、
前記第２領域に対応して配置された磁気抵抗素子であって、前記第１領域から前記第３領域に向かう第１方向に交差する第２方向に前記第２領域から離れて配置された第１磁性層と、前記第２領域と前記第１磁性層との間に配置され前記第２領域に電気的に接続された第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された第１非磁性層と、前記第１磁性層に電気的に接続された第３端子と、を備えた前記磁気抵抗素子と、
第４領域を有する第４磁性層であって、前記第４領域と前記第２磁性層との間に前記第２領域が位置し、前記第１方向および前記第２方向に交差する第３方向における前記第４領域の長さが前記第１領域および前記第３領域のうちの少なくとも一方の前記第３方向における長さよりも大きい前記第４磁性層と、
を備えた磁気メモリ。 - 前記導電層は、前記第３方向における前記第２領域の長さが前記第１領域および前記第３領域のうちの少なくとも一方の前記第３方向における長さよりも大きい請求項２記載の磁気メモリ。
- 前記導電層は、前記第２磁性層が配置された第１面と、前記第１面に対向し前記第４磁性層が配置された第２面と、前記第１面および前記第２面と異なる第３面を有し、前記第３面に配置された第５磁性層を更に備えた請求項２または３のいずれかに記載の磁気メモリ。
- 前記導電層を介して前記第１端子と前記第２端子との間に書き込み電流を流すとともに前記第３端子に制御電圧を印加する回路を更に備えた請求項１乃至４のいずれかに記載の磁気メモリ。
- 前記回路は、前記制御電圧を前記書き込み電流よりも先に遮断する請求項５記載の磁気メモリ。
- 前記第１端子と前記第２端子との間に書き込み電流を流さないとき、前記第４磁性層の磁化方向と前記第２磁性層の磁化方向が互いに逆になっている請求項５または６記載の磁気メモリ。
- 第１および第２端子と、
第１乃至第５領域を有する導電層であって、前記第２領域は前記第１領域と前記第５領域との間に位置し、前記第３領域は前記第２領域と前記第５領域との間に位置し、前記第４領域は前記第３領域と前記第５領域との間に位置し、前記第１領域は前記第１端子に電気的に接続され、前記第５領域は前記第２端子に電気的に接続された非磁性の前記導電層と、
前記第２領域に対応して配置された第１磁気抵抗素子であって、第１磁性層と、前記第２領域と前記第１磁性層との間に配置され前記第２領域に電気的に接続された第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された第１非磁性層と、前記第１磁性層に電気的に接続された第３端子と、を備えた前記第１磁気抵抗素子と、
前記第４領域に対応して配置された第２磁気抵抗素子であって、第３磁性層と、前記第４領域と前記第３磁性層との間に配置され前記第４領域に電気的に接続された第４磁性層と、前記第３磁性層と前記第４磁性層との間に配置された第２非磁性層と、前記第３磁性層に電気的に接続された第４端子と、を備えた前記第２磁気抵抗素子と、
第５磁性層であって、前記第５磁性層と前記第２磁性層との間に前記第２領域が位置する前記第５磁性層と、
第６磁性層であって、前記第６磁性層と前記第４磁性層との間に前記第４領域が位置する前記第６磁性層と、
を備え、
前記第２領域は、前記第２磁性層が配置された第１面と、前記第１面に対向し前記第５磁性層が配置された第２面と、前記第１面および前記第２面と異なる第３面を有し、
前記第４領域は、前記第４磁性層が配置された第４面と、前記第４面に対向し前記第６磁性層が配置された第５面と、前記第４面および前記第５面と異なる第６面を有し、
前記第３面に配置された第７磁性層と、
前記第６面に配置された第８磁性層と、
を更に備えた磁気メモリ。 - 第１および第２端子と、
第１乃至第５領域を有する導電層であって、前記第２領域は前記第１領域と前記第５領域との間に位置し、前記第３領域は前記第２領域と前記第５領域との間に位置し、前記第４領域は前記第３領域と前記第５領域との間に位置し、前記第１領域は前記第１端子に電気的に接続され、前記第５領域は前記第２端子に電気的に接続された非磁性の前記導電層と、
前記第２領域に対応して配置された第１磁気抵抗素子であって、前記第１領域から前記第５領域に向かう第１方向に交差する第２方向に前記第２領域から離れて配置された第１磁性層と、前記第２領域と前記第１磁性層との間に配置され前記第２領域に電気的に接続された第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された第１非磁性層と、前記第１磁性層に電気的に接続された第３端子と、を備えた前記第１磁気抵抗素子と、
前記第４領域に対応して配置された第２磁気抵抗素子であって、前記第２方向に前記第４領域から離れて配置された第３磁性層と、前記第４領域と前記第３磁性層との間に配置され前記第４領域に電気的に接続された第４磁性層と、前記第３磁性層と前記第４磁性層との間に配置された第２非磁性層と、前記第３磁性層に電気的に接続された第４端子と、を備えた前記第２磁気抵抗素子と、
第６領域を有する第５磁性層であって、前記第６領域と前記第２磁性層との間に前記第２領域が位置し、前記第１方向および前記第２方向に交差する第３方向における前記第６領域の長さが前記第１領域および前記第３領域のうちの少なくとも一方の前記第３方向における長さよりも大きい前記第５磁性層と、
第７領域を有する第６磁性層であって、前記第７領域と前記第４磁性層との間に前記第４領域が位置し、前記第３方向における前記第７領域の長さが前記第３領域および前記第５領域のうちの少なくとも一方の前記第３方向における長さよりも大きい前記第６磁性層と、
を備えた磁気メモリ。
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