WO2011037143A1 - 磁気メモリ - Google Patents

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WO2011037143A1
WO2011037143A1 PCT/JP2010/066423 JP2010066423W WO2011037143A1 WO 2011037143 A1 WO2011037143 A1 WO 2011037143A1 JP 2010066423 W JP2010066423 W JP 2010066423W WO 2011037143 A1 WO2011037143 A1 WO 2011037143A1
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WO
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layer
magnetic recording
recording layer
nonmagnetic
spin
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PCT/JP2010/066423
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French (fr)
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貞彦 三浦
哲広 鈴木
則和 大嶋
信作 齊藤
Original Assignee
日本電気株式会社
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    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices

Definitions

  • the present invention relates to a spin transfer type magnetic memory.
  • MRAM Magnetic Random Access Memory
  • a “magnetoresistance element” whose resistance value changes due to the magnetoresistance effect is used as a memory cell. More specifically, the magnetoresistive element is sandwiched between a magnetization fixed layer whose magnetization direction is fixed, a magnetic recording layer (magnetization free layer) whose magnetization direction can be reversed, and the magnetization fixed layer and the magnetic recording layer. It is comprised from a nonmagnetic layer.
  • the resistance value (R + ⁇ R) when the magnetization directions of the magnetization fixed layer and the magnetic recording layer are “antiparallel” is larger than the resistance value (R) when they are “parallel” due to the magnetoresistance effect.
  • the memory cell of the MRAM stores data in a nonvolatile manner by utilizing such a change in resistance value.
  • a GMR element using a giant magnetoresistive (GMR) effect and an MTJ (MTJ: magneto tunnel junction) element using a tunnel magnetoresistive (TMR) effect are known.
  • GMR giant magnetoresistive
  • MTJ magneto tunnel junction
  • TMR tunnel magnetoresistive
  • an insulating layer such as MgO or Al 2 O 3 is used as a nonmagnetic layer sandwiched between a magnetization fixed layer and a magnetic recording layer.
  • the resistance value of the MTJ element is higher than that of the GMR element, and can be adjusted to a value equivalent to the on resistance of the transistors connected in series. These are preferable from the viewpoint of the data read signal, and it is preferable to use the MTJ element as a memory cell of the MRAM.
  • a typical data writing method is a “current magnetic field method”.
  • a write current is caused to flow through the write wiring arranged in the vicinity of the magnetoresistive element.
  • a write magnetic field generated by the write current is applied to the magnetic recording layer, thereby reversing the magnetization direction of the magnetic recording layer.
  • the reversal magnetic field required for reversal of the magnetization direction of the magnetic recording layer becomes large in inverse proportion to the size of the magnetoresistive element. That is, there is a problem that the write current increases as the memory cell is miniaturized.
  • spin transfer spin "transfer” method
  • a spin-polarized current is injected into the ferromagnetic conductor, and the magnetization direction is reversed by a direct interaction between the spin of the conduction electron carrying the current and the magnetic moment of the conductor.
  • Such magnetization reversal is also referred to as “Spin Transfer Magnetization Switching”. An outline of spin injection magnetization reversal will be described with reference to FIG.
  • FIG. 1 shows a configuration of a typical memory cell 100 (two-terminal MTJ element).
  • the memory cell 100 includes a first terminal T101, a second terminal T102, a magnetization fixed layer 110, a tunnel barrier layer 120, and a magnetic recording layer (magnetization free layer) 130.
  • the tunnel barrier layer 120 is sandwiched between the magnetization fixed layer 110 and the magnetic recording layer 130, and a magnetic tunnel junction (MTJ) is formed by the magnetization fixed layer 110, the tunnel barrier layer 120, and the magnetic recording layer 130.
  • MTJ magnetic tunnel junction
  • the first terminal T101 is connected to the magnetization fixed layer 110
  • the second terminal T102 is connected to the magnetic recording layer 130.
  • the first terminal T101 and the second terminal T102 are connected to both ends of the MTJ.
  • the two-terminal MTJ element configured as described above is used as the memory cell 100.
  • a low resistance state in which the magnetization directions of the magnetization fixed layer 110 and the magnetic recording layer 130 are “parallel” is associated with data “0”, and a high resistance state in which they are “antiparallel” is data. Corresponds to “1”.
  • a moderately large read current is passed between the first terminal T101 and the second terminal T102 so as to penetrate the MTJ. Based on the read current, it is possible to determine the magnitude of the resistance value, that is, whether the recording data is “1” or “0”.
  • a write current is passed between the first terminal T101 and the second terminal T102 so as to penetrate the MTJ. Specifically, at the time of transition from data “1” to data “0”, the write current flows from the second terminal T102 to the first terminal T101. In this case, electrons having the same spin state as the magnetization fixed layer 110 serving as a spin filter move from the magnetization fixed layer 110 to the magnetic recording layer 130 through the tunnel barrier layer 120. Due to the spin transfer effect, the magnetization direction of the magnetic recording layer 130 is reversed and becomes “parallel” to the magnetization direction of the magnetization fixed layer 110. On the other hand, at the time of transition from data “0” to data “1”, the write current flows from the first terminal T101 to the second terminal T102.
  • the magnetization direction of the magnetic recording layer 130 can be defined according to the direction of the write current (spin polarization current) injected perpendicular to the film surface.
  • spin polarization current spin polarization current
  • the threshold value of the spin injection magnetization reversal depends on the current density of the spin-polarized current. Therefore, as the memory cell size is reduced, the write current required for spin injection magnetization reversal decreases. Since the write current decreases with the miniaturization of the memory cell, the spin transfer method is important for realizing a large capacity of the MRAM.
  • the read current path and the write current path are the same. That is, not only the read current but also a large write current flows through the MTJ. This causes the following problems.
  • a high voltage for applying a write current is applied to the tunnel barrier layer 120.
  • the application of such a high voltage causes dielectric breakdown in the tunnel barrier layer 120 that is an insulating layer.
  • the memory cell 100 in which the dielectric breakdown has occurred no longer functions normally and becomes a defective cell. This reduces the reliability of the memory.
  • the resistance value of the tunnel barrier layer 120 In order to reduce the voltage applied to the tunnel barrier layer 120, it is conceivable to lower the resistance value of the tunnel barrier layer 120. However, when the resistance value of the tunnel barrier layer 120 becomes small, the balance with the on-resistance of the transistors connected in series to the MTJ is lost, which causes a reduction in the amount of data read signals. Further, when the thickness of the tunnel barrier layer 120 is reduced in order to reduce the resistance value, defects such as pinholes increase, and dielectric breakdown is more likely to occur. These things ultimately reduce the reliability of the memory.
  • Non-Patent Document 2 and Non-Patent Document 3 in order to reduce the pulse width of the write current while realizing the spin injection magnetization reversal, it is necessary to increase the write current amount. That is, it is necessary to further increase the write current in order to increase the write speed and realize a high-speed operation. In this case, dielectric breakdown tends to occur, and the reliability of the memory decreases.
  • Patent Document 1 Japanese Patent Laid-Open No. 2005-50907 discloses a magnetoresistive element based on a spin transfer method.
  • the magnetoresistive element includes a first magnetization fixed layer, a second magnetization fixed layer, a magnetic recording layer provided between the first magnetization fixed layer and the second magnetization fixed layer, a first magnetization fixed layer, and a magnetic A tunnel barrier layer provided between the recording layer and an intermediate layer provided between the magnetic recording layer and the second magnetization pinned layer.
  • the magnetization directions of the first magnetization pinned layer and the second magnetization pinned layer are opposite to each other.
  • spin transfer occurs from both the first magnetization fixed layer and the second magnetization fixed layer to the magnetic recording layer. Thereby, the write current is reduced.
  • the read current path and the write current path are the same, and the write current does not change through the tunnel barrier layer.
  • the read current path and the write current path are the same, and the write current passes through the tunnel barrier layer (MTJ).
  • MTJ tunnel barrier layer
  • dielectric breakdown is likely to occur in the tunnel barrier layer, which causes a decrease in reliability.
  • One object of the present invention is to provide a spin transfer type magnetic memory capable of preventing dielectric breakdown in a tunnel barrier layer.
  • a spin transfer type magnetic memory including a plurality of memory cells. Each of the plurality of memory cells is sandwiched between a magnetic recording layer including a ferromagnetic layer whose magnetization direction can be reversed, a sense layer including a ferromagnetic layer having a fixed magnetization direction, and the magnetic recording layer and the sense layer.
  • the first terminal is connected to the magnetic recording layer via the sense layer and the tunnel barrier layer.
  • the second terminal is connected to the magnetic recording layer via the first spin supply layer and the first nonmagnetic layer.
  • the third terminal is connected to the magnetic recording layer without passing through the sense layer, tunnel barrier layer, first spin supply layer, and first nonmagnetic layer.
  • a semiconductor integrated circuit in another aspect of the present invention, includes a spin transfer type first magnetic memory including a plurality of first memory cells and a spin transfer type second magnetic memory including a plurality of second memory cells.
  • Each of the plurality of first memory cells includes a first magnetic recording layer including a ferromagnetic layer whose magnetization direction can be reversed, a first sense layer including a ferromagnetic layer whose magnetization direction is fixed, and a first magnetic recording layer A first tunnel barrier layer sandwiched between the first and second sense layers, a first spin supply layer including a ferromagnetic layer having a fixed magnetization direction, a first magnetic recording layer, and a first spin supply layer A first nonmagnetic layer, a first terminal, a second terminal, and a third terminal sandwiched therebetween are provided. The first terminal is connected to the first magnetic recording layer via the first sense layer and the first tunnel barrier layer.
  • the second terminal is connected to the first magnetic recording layer via the first spin supply layer and the first nonmagnetic layer.
  • the third terminal is connected to the first magnetic recording layer without passing through the first sense layer, the first tunnel barrier layer, the first spin supply layer, and the first nonmagnetic layer.
  • Each of the plurality of second memory cells includes a second magnetic recording layer including a ferromagnetic layer whose magnetization direction can be reversed, a second sense layer including a ferromagnetic layer having a fixed magnetization direction, and a second magnetic recording layer And a second tunnel barrier layer sandwiched between the second sense layer, a fourth terminal connected to the second sense layer, and a fifth terminal connected to the second magnetic recording layer.
  • the spin transfer magnetic memory according to the present invention can prevent dielectric breakdown in the tunnel barrier layer. As a result, the reliability of the memory is improved.
  • FIG. 1 schematically shows the configuration of a typical MRAM memory cell.
  • FIG. 2 schematically shows a configuration of the MRAM according to the embodiment of the present invention.
  • FIG. 3 schematically shows the configuration of the memory cell of the MRAM according to the embodiment of the present invention.
  • FIG. 4 shows a path of a read current in the memory cell shown in FIG.
  • FIG. 5 shows a path of a write current in the memory cell shown in FIG.
  • FIG. 6 is a cross-sectional view showing the configuration of the memory cell according to the first embodiment.
  • FIG. 7 is a plan view showing a cell layout in the first embodiment.
  • FIG. 8 is a circuit diagram showing a configuration of the memory cell according to the first embodiment.
  • FIG. 9 is a cross-sectional view showing the configuration of the memory cell according to the second embodiment.
  • FIG. 10 is a plan view showing a cell layout in the second embodiment.
  • FIG. 11 is a circuit diagram showing a configuration of a memory cell according to the second embodiment.
  • FIG. 12 is a cross-sectional view showing the configuration of the memory cell according to the third embodiment.
  • FIG. 13 is a cross-sectional view showing the configuration of the memory cell according to the fourth embodiment.
  • FIG. 14 is a cross-sectional view showing the configuration of the memory cell according to the fifth embodiment.
  • FIG. 15 is a cross-sectional view showing the configuration of the memory cell according to the sixth embodiment.
  • FIG. 16 schematically shows a configuration of a semiconductor chip according to the seventh embodiment.
  • FIG. 17 is a cross-sectional view showing the configuration of the memory cell according to the seventh embodiment.
  • FIG. 2 schematically shows the configuration of the MRAM according to the present embodiment.
  • the MRAM includes a plurality of memory cells 1 arranged in an array.
  • FIG. 3 shows a configuration of the memory cell 1 (three-terminal MTJ element) according to the present embodiment.
  • the memory cell 1 includes a first terminal T1, a second terminal T2, a third terminal T3, a sense layer (first magnetization fixed layer) 10, a tunnel barrier layer 20, a magnetic recording layer (magnetization free layer) 30, and a nonmagnetic layer 40. , And a spin supply layer (second magnetization fixed layer) 50.
  • the sense layer (first magnetization fixed layer) 10 includes a ferromagnetic layer whose magnetization direction is fixed.
  • the sense layer 10 may have a laminated ferrimagnetic structure in which a plurality of ferromagnetic layers are laminated via a nonmagnetic layer. Also in that case, the magnetization directions of the plurality of ferromagnetic layers are fixed.
  • One of the ferromagnetic layers included in the sense layer 10 is in contact with the tunnel barrier layer 20.
  • the magnetization direction of the sense layer 10 means the magnetization direction of the ferromagnetic layer in contact with the tunnel barrier layer 20.
  • the tunnel barrier layer 20 is an insulating layer sandwiched between the sense layer 10 and the magnetic recording layer 30.
  • the tunnel barrier layer 20 is formed of an insulating material such as MgO or Al 2 O 3 .
  • the nonmagnetic layer 40 is sandwiched between the spin supply layer 50 and the magnetic recording layer 30.
  • the nonmagnetic layer 40 is formed of a nonmagnetic conductive material such as Ru or Cu, for example.
  • the spin supply layer (second magnetization fixed layer) 50 includes a ferromagnetic layer whose magnetization direction is fixed.
  • the spin supply layer 50 may have a laminated ferrimagnetic structure in which a plurality of ferromagnetic layers are laminated via a nonmagnetic layer. Also in that case, the magnetization directions of the plurality of ferromagnetic layers are fixed.
  • One of the ferromagnetic layers included in the spin supply layer 50 is in contact with the nonmagnetic layer 40.
  • the magnetization direction of the spin supply layer 50 means the magnetization direction of the ferromagnetic layer in contact with the nonmagnetic layer 40.
  • the spin supply layer 50 is physically separated from the sense layer 10.
  • the magnetization direction of the spin supply layer 50 is parallel or antiparallel to the magnetization direction of the sense layer 10.
  • the magnetic recording layer (magnetization free layer) 30 includes a ferromagnetic layer whose magnetization direction can be reversed.
  • the magnetization direction of the magnetic recording layer 30 is allowed to be “parallel” or “antiparallel” with the magnetization direction of the sense layer 10.
  • the magnetization direction of the magnetic recording layer 30 is allowed to be “parallel” or “anti-parallel” with the magnetization direction of the spin supply layer 50.
  • the magnetic recording layer 30 is connected to the sense layer 10 through the tunnel barrier layer 20. That is, the MTJ is formed by the sense layer 10, the tunnel barrier layer 20, and the magnetic recording layer 30.
  • the portion including the MTJ is hereinafter referred to as “MTJ portion SR”.
  • the MTJ portion SR includes at least the sense layer 10, the tunnel barrier layer 20, and the magnetic recording layer 30.
  • the MTJ portion SR may include a nonmagnetic layer 40 and a spin supply layer 50.
  • a read current Ir flows in the MTJ portion SR when reading data.
  • the portion through which the read current Ir flows can also be defined as the MTJ portion SR.
  • the magnetic recording layer 30 is connected to the spin supply layer 50 through the nonmagnetic layer 40.
  • the magnetic recording layer 30, the nonmagnetic layer 40, and the spin supply layer 50 form a “spin transfer portion SW”.
  • the spin transfer unit SW includes the magnetic recording layer 30, the nonmagnetic layer 40, and the spin supply layer 50, but does not include the sense layer 10 and the tunnel barrier layer 20.
  • a write current Iw flows through the spin transfer unit SW during data writing.
  • the portion through which the write current Iw flows can also be defined as the spin transfer unit SW.
  • the first terminal T1 is connected to one end of the MTJ portion SR. More specifically, as shown in FIG. 3, the first terminal T1 is connected to the sense layer 10 of the MTJ portion SR. That is, the first terminal T1 is connected to the magnetic recording layer 30 via the sense layer 10 and the tunnel barrier layer 20.
  • the second terminal T2 is connected to one end of the spin transfer unit SW. More specifically, as shown in FIG. 3, the second terminal T2 is connected to the spin supply layer 50 of the spin transfer unit SW. That is, the second terminal T2 is connected to the magnetic recording layer 30 through the spin supply layer 50 and the nonmagnetic layer 40.
  • the third terminal T3 is connected to the other end of the spin transfer unit SW. More specifically, as shown in FIG. 3, the third terminal T ⁇ b> 3 is connected to the magnetic recording layer 30.
  • the third terminal T3 is connected to the magnetic recording layer 30 without the sense layer 10, the tunnel barrier layer 20, the nonmagnetic layer 40, and the spin supply layer 50 described above. This means that by using the second terminal T2 and the third terminal T3, a current that passes through the spin transfer unit SW but does not pass through the tunnel barrier layer 20 can flow.
  • FIG. 4 shows the path PR of the read current Ir during data reading.
  • the read current Ir flows between the first terminal T1 and the second terminal T2 or between the first terminal T1 and the third terminal T3.
  • the read current Ir flows between the sense layer 10 (first magnetization fixed layer) and the magnetic recording layer 30 through the tunnel barrier layer 20.
  • the resistance value of the MTJ portion SR is relatively low, and the low resistance state is associated with data “0”.
  • the resistance value of the MTJ portion SR is relatively high, and the high resistance state is associated with data “1”.
  • the magnitude of the resistance value that is, whether the recording data is “1” or “0” can be determined.
  • FIG. 5 shows a path PW of the write current Iw at the time of data writing.
  • the write current Iw is passed between the second terminal T2 and the third terminal T3. That is, the write current Iw flows between the spin supply layer 50 and the magnetic recording layer 30 through the nonmagnetic layer 40.
  • the spin supply layer 50 whose magnetization direction is fixed serves as a spin filter, and spin transfer occurs between the spin supply layer 50 and the magnetic recording layer 30.
  • the magnetization directions of the sense layer 10 and the spin supply layer 50 are opposite.
  • the magnetization direction of the magnetic recording layer 30 is “parallel” to the magnetization direction of the sense layer 10 and “anti-parallel” to the magnetization direction of the spin supply layer 50.
  • the magnetization direction of the magnetic recording layer 30 is “antiparallel” to the magnetization direction of the sense layer 10 and “parallel” to the magnetization direction of the spin supply layer 50.
  • the write current Iw flows from the third terminal T3 to the second terminal T2.
  • the magnetization direction of the magnetic recording layer 30 is reversed and becomes “antiparallel” to the magnetization direction of the spin supply layer 50.
  • the magnetization direction of the magnetic recording layer 30 can be defined according to the direction of the write current Iw.
  • data is written by the spin transfer method.
  • the write current Iw can be further reduced as the memory cell is miniaturized. This is preferable from the viewpoint of increasing the capacity of the MRAM and reducing the power consumption.
  • the write current Iw does not penetrate the tunnel barrier layer 20.
  • the write current path PW spin transfer unit SW between the second terminal T2 and the third terminal T3 includes the magnetic recording layer 30, the nonmagnetic layer 40, and the spin supply layer 50.
  • the barrier layer 20 is not included. Therefore, by using the second terminal T2 and the third terminal T3, the write current Iw that passes through the spin transfer unit SW but does not pass through the tunnel barrier layer 20 can be passed. Since the large write current Iw does not penetrate the tunnel barrier layer 20, the tunnel barrier layer 20 can be prevented from being deteriorated or broken down. As a result, the reliability of the MRAM is improved.
  • the read current path PR and the write current path PW are different, it is possible to optimize the read characteristic and the write characteristic separately.
  • the read characteristics mainly depend on the MTJ including the tunnel barrier layer 20, but the tunnel barrier layer 20 is not included in the write current path PW. Therefore, the tunnel barrier layer 20 can be designed without being restricted from the viewpoint of data writing. As a result, the MR ratio of MTJ can be increased. It is also possible to adjust the MTJ resistance value to a value equivalent to the on resistance of the transistors connected in series. As a result, a sufficiently large read signal can be obtained when reading data.
  • the pulse width of the write current Iw can be reduced in order to increase the write speed and realize high-speed operation. In this case, it is necessary to increase the amount of write current, but since the write current Iw does not penetrate the tunnel barrier layer 20, dielectric breakdown does not occur. That is, it is possible to improve the writing speed without causing dielectric breakdown or reliability deterioration.
  • a selection transistor may be provided in each of the read current path PR and the write current path PW. In this case, it is possible to suppress “sneak current” during data reading and data writing.
  • the sneak current is a current that flows on a path parallel to the current path for the selected memory cell and does not pass through the selected memory cell. Since only the write target bit or the read target bit can be selectively operated, the array scale can be increased, and high-speed operation is also possible.
  • FIG. 6 is a cross-sectional view showing a configuration of a memory cell 1 according to a first embodiment.
  • FIG. 7 is a plan view showing a cell layout in the first embodiment.
  • FIG. 8 is a circuit diagram showing a configuration of the memory cell 1 according to the first embodiment.
  • a direction perpendicular to the surface of the semiconductor substrate 5 is defined as the Z direction, and a plane parallel to the surface is defined as the XY plane.
  • the Z direction and the XY plane are orthogonal to each other.
  • the memory cell 1 is formed on the semiconductor substrate 5.
  • the sense layer 10, the tunnel barrier layer 20, the magnetic recording layer 30, the nonmagnetic layer 40, and the spin supply layer 50 are stacked in this order from the semiconductor substrate 5 side. That is, the magnetic recording layer 30 is sandwiched between the tunnel barrier layer 20 and the nonmagnetic layer 40.
  • the sense layer 10, the magnetic recording layer 30, and the spin supply layer 50 are formed of an in-plane magnetization film having in-plane magnetic anisotropy or a perpendicular magnetization film having perpendicular magnetic anisotropy.
  • the sense layer 10, the magnetic recording layer 30, and the spin supply layer 50 are formed of in-plane magnetization films.
  • the magnetization direction of the sense layer 10 is fixed in the ⁇ X direction
  • the magnetization direction of the spin supply layer 50 is fixed in the + X direction.
  • the magnetization direction of the magnetic recording layer 30 faces the + X direction or the ⁇ X direction.
  • the tunnel barrier layer 20 is an insulating film such as an MgO film or an Al 2 O 3 film, for example.
  • the nonmagnetic layer 40 is, for example, a nonmagnetic metal film such as a Ru film or a Cu film, or a low resistance oxide film.
  • a magnetic recording layer 30 is formed on the upper surface of the sense layer 10 via a tunnel barrier layer 20.
  • the bottom surface of the sense layer 10 is connected to a first contact part 60 formed on the semiconductor substrate 5.
  • the first contact part 60 includes vias and wiring.
  • the first contact portion 60 may include an underlayer and an antiferromagnetic layer for fixing the magnetization direction of the sense layer 10.
  • a spin supply layer 50 is formed on the top surface of the magnetic recording layer 30 via a nonmagnetic layer 40. More specifically, the top surface of the magnetic recording layer 30 has different first regions R1 and second regions R2. The nonmagnetic layer 40 and the spin supply layer 50 are formed on the first region R1.
  • An upper connection portion 70 is formed on the spin supply layer 50.
  • the upper connection portion 70 may include a cap layer and an antiferromagnetic layer for fixing the magnetization direction of the spin supply layer 50.
  • the upper connection portion 70 is further connected to an upper wiring PL extending in the X direction. In the present embodiment, the upper connection portion 70 corresponds to the second terminal T2.
  • a second contact portion 90 is formed on the semiconductor substrate 5.
  • the second contact portion 90 includes a via and a wiring.
  • a nonmagnetic conductor layer 80 is formed so as to connect between the second contact portion 90 and the magnetic recording layer 30.
  • the nonmagnetic conductor layer 80 is formed so as to be connected to the second region R2 on the upper surface of the magnetic recording layer 30, and is physically separated from the nonmagnetic layer 40 and the spin supply layer 50.
  • the memory cell 1 further includes a first transistor TR1 and a second transistor TR2 formed on the semiconductor substrate 5.
  • the gate electrode of the first transistor TR1 is connected to the first word line WL1 extending in the X direction.
  • the gate electrode of the second transistor TR2 is connected to the second word line WL2 extending in the X direction.
  • the first transistor TR1 is interposed between the first terminal T1 and the sense layer 10. More specifically, one of the source / drain of the first transistor TR1 is connected to the first terminal T1. The first terminal T1 is further connected to a first bit line BL1 extending in the Y direction. The other of the source / drain of the first transistor TR1 is connected to the sense layer 10 via the first contact portion 60.
  • the second transistor TR2 is interposed between the third terminal T3 and the magnetic recording layer 30. More specifically, one of the source / drain of the second transistor TR2 is connected to the third terminal T3. The third terminal T3 is further connected to a second bit line BL2 extending in the Y direction. The other of the source / drain of the second transistor TR2 is connected to the second region R2 on the upper surface of the magnetic recording layer 30 via the second contact portion 90 and the nonmagnetic conductor layer 80.
  • the MTJ portion SR includes the sense layer 10, the tunnel barrier layer 20, the magnetic recording layer 30, the nonmagnetic layer 40, and the spin supply layer 50.
  • a read current path PR through which the read current Ir flows is between the first terminal T1 and the second terminal T2.
  • a first transistor TR1 is provided as a selection transistor on the read current path PR.
  • a high level voltage is applied to the first word line WL1, and the first transistor TR1 is turned on.
  • a low level voltage is applied to the second word line WL2, and the second transistor TR2 is turned OFF.
  • a read voltage is applied between the first bit line BL1 and the upper wiring PL.
  • the read current Ir flows through the read current path PR between the first terminal T1 and the second terminal T2.
  • the spin transfer unit SW includes the magnetic recording layer 30, the nonmagnetic layer 40, and the spin supply layer 50, but does not include the sense layer 10 and the tunnel barrier layer 20.
  • a write current path PW through which the write current Iw flows is between the second terminal T2 and the third terminal T3.
  • a second transistor TR2 is provided as a selection transistor on the write current path PW.
  • a high level voltage is applied to the second word line WL2, and the second transistor TR2 is turned on.
  • a low level voltage is applied to the first word line WL1, and the first transistor TR1 is turned off.
  • a write voltage is applied between the second bit line BL2 and the upper wiring PL.
  • the write current Iw flows through the write current path PW between the second terminal T2 and the third terminal T3.
  • the write current Iw does not penetrate the tunnel barrier layer 20.
  • the unit cell area per memory cell can be designed to be 16F 2 (F: Feature Size: the minimum line width in lithography). .
  • FIG. 9 is a cross-sectional view showing a configuration of a memory cell 1 according to a second embodiment.
  • FIG. 10 is a plan view showing a cell layout in the second embodiment.
  • FIG. 11 is a circuit diagram showing a configuration of the memory cell 1 according to the second embodiment. The description overlapping with the first embodiment is omitted as appropriate.
  • the spin supply layer 50, the nonmagnetic layer 40, the magnetic recording layer 30, the tunnel barrier layer 20, and the sense layer 10 are stacked in this order from the semiconductor substrate 5 side.
  • the magnetic recording layer 30 is sandwiched between the tunnel barrier layer 20 and the nonmagnetic layer 40.
  • the magnetic recording layer 30 is formed on the upper surface of the spin supply layer 50 via the nonmagnetic layer 40.
  • the bottom surface of the spin supply layer 50 is connected to a first contact part 60 formed on the semiconductor substrate 5.
  • the first contact part 60 includes vias and wiring.
  • the first contact portion 60 may include an underlayer and an antiferromagnetic layer for fixing the magnetization direction of the spin supply layer 50.
  • the sense layer 10 is formed via the tunnel barrier layer 20. More specifically, the top surface of the magnetic recording layer 30 has different first regions R1 and second regions R2. The tunnel barrier layer 20 and the sense layer 10 are formed on the first region R1.
  • An upper connection portion 70 is formed on the sense layer 10.
  • the upper connection portion 70 may include a cap layer and an antiferromagnetic layer for fixing the magnetization direction of the sense layer 10.
  • the upper connection portion 70 is further connected to an upper wiring PL extending in the X direction. In the present embodiment, the upper connection portion 70 corresponds to the first terminal T1.
  • a second contact portion 90 is formed on the semiconductor substrate 5.
  • the second contact portion 90 includes a via and a wiring.
  • a nonmagnetic conductor layer 80 is formed so as to connect between the second contact portion 90 and the magnetic recording layer 30.
  • the nonmagnetic conductor layer 80 is formed so as to be connected to the second region R2 on the upper surface of the magnetic recording layer 30, and is physically separated from the tunnel barrier layer 20 and the sense layer 10.
  • the memory cell 1 further includes a first transistor TR1 and a second transistor TR2 formed on the semiconductor substrate 5.
  • the gate electrodes of the first transistor TR1 and the second transistor TR2 are both connected to a common word line WL extending in the X direction.
  • the first transistor TR1 is interposed between the second terminal T2 and the spin supply layer 50. More specifically, one of the source / drain of the first transistor TR1 is connected to the second terminal T2. The second terminal T2 is further connected to a first bit line BL1 extending in the Y direction. The other of the source / drain of the first transistor TR1 is connected to the spin supply layer 50 via the first contact portion 60.
  • the second transistor TR2 is interposed between the third terminal T3 and the magnetic recording layer 30. More specifically, one of the source / drain of the second transistor TR2 is connected to the third terminal T3. The third terminal T3 is further connected to a second bit line BL2 extending in the Y direction. The other of the source / drain of the second transistor TR2 is connected to the second region R2 on the upper surface of the magnetic recording layer 30 via the second contact portion 90 and the nonmagnetic conductor layer 80.
  • the MTJ portion SR includes the sense layer 10, the tunnel barrier layer 20, the magnetic recording layer 30, the nonmagnetic layer 40, and the spin supply layer 50.
  • a read current path PR through which the read current Ir flows is between the first terminal T1 and the second terminal T2.
  • a first transistor TR1 is provided as a selection transistor on the read current path PR.
  • a high level voltage is applied to the word line WL, and the first transistor TR1 and the second transistor TR2 are turned on.
  • the second bit line BL2 is set in a floating state (Hi-Z). Further, a read voltage is applied between the first bit line BL1 and the upper wiring PL. As a result, the read current Ir flows through the read current path PR between the first terminal T1 and the second terminal T2.
  • the spin transfer unit SW includes the magnetic recording layer 30, the nonmagnetic layer 40, and the spin supply layer 50, but does not include the sense layer 10 and the tunnel barrier layer 20.
  • a write current path PW through which the write current Iw flows is between the second terminal T2 and the third terminal T3.
  • a first transistor TR1 and a second transistor TR2 are provided as selection transistors on the write current path PW.
  • a high level voltage is applied to the word line WL, and the first transistor TR1 and the second transistor TR2 are turned on.
  • the upper wiring 70 is set in a floating state (Hi-Z). Further, a write voltage is applied between the first bit line BL1 and the second bit line BL2. As a result, the write current Iw flows through the write current path PW between the second terminal T2 and the third terminal T3. The write current Iw does not penetrate the tunnel barrier layer 20.
  • the first transistor TR1 and the second transistor TR2 share the word line WL. Further, contacts connected to the bit lines (BL1, BL2) are shared between adjacent cells. As a result, as shown in FIG. 10, the unit cell area per memory cell can be designed to be 12F 2 (F: Feature Size: the minimum line width in lithography).
  • FIG. 12 is a cross-sectional view showing a configuration of a memory cell 1 according to a third embodiment.
  • the third embodiment is the same as the first embodiment described above except for the configuration of the magnetic recording layer 30. The description overlapping with the first embodiment is omitted as appropriate.
  • the magnetic recording layer 30 includes a first magnetic recording layer 31, a second magnetic recording layer 32, and a nonmagnetic layer 33.
  • the first magnetic recording layer 31 is a ferromagnetic layer whose magnetization direction can be reversed, and is in contact with the tunnel barrier layer 20.
  • the second magnetic recording layer 32 is a ferromagnetic layer whose magnetization direction can be reversed, and is in contact with the nonmagnetic layer 40.
  • the nonmagnetic layer 33 is sandwiched between the first magnetic recording layer 31 and the second magnetic recording layer 32.
  • the nonmagnetic layer 33 is formed of a nonmagnetic conductive material such as Ru or Cu, for example.
  • the first magnetic recording layer 31 and the second magnetic recording layer 32 are magnetically coupled to each other through the nonmagnetic layer 33.
  • the first magnetic recording layer 31 and the second magnetic recording layer 32 are antiferromagnetically coupled via the nonmagnetic layer 33.
  • the magnetization direction of the second magnetic recording layer 32 is reversed, the magnetization direction of the first magnetic recording layer 31 is also reversed accordingly.
  • the upper surface of the first magnetic recording layer 31 has different first regions R1 and second regions R2.
  • the second magnetic recording layer 32 is formed on the first region R1 via the nonmagnetic layer 33.
  • a nonmagnetic layer 40 and a spin supply layer 50 are stacked on the second magnetic recording layer 32.
  • the nonmagnetic conductor layer 80 connected to the second transistor TR2 is connected to the nonmagnetic layer 33 on the second region R2.
  • the nonmagnetic conductor layer 80 is physically separated from the second magnetic recording layer 32, the nonmagnetic layer 40, and the spin supply layer 50.
  • the nonmagnetic layer 33 may be extended so as to be directly connected to the second contact portion 90, and the nonmagnetic conductor layer 80 may be omitted.
  • the third terminal T3 is connected to the nonmagnetic layer 33 of the magnetic recording layer 30 via the second transistor TR2.
  • the voltage control, cell layout, etc. at the time of data reading / writing are the same as in the first embodiment.
  • FIG. 13 is a cross-sectional view showing a configuration of a memory cell 1 according to a fourth embodiment.
  • the fourth embodiment is the same as the second embodiment described above except for the configuration of the magnetic recording layer 30. Description overlapping with the second embodiment is omitted as appropriate.
  • the magnetic recording layer 30 includes a first magnetic recording layer 31, a second magnetic recording layer 32, and a nonmagnetic layer 33.
  • the first magnetic recording layer 31 is a ferromagnetic layer whose magnetization direction can be reversed, and is in contact with the nonmagnetic layer 40.
  • the second magnetic recording layer 32 is a ferromagnetic layer whose magnetization direction can be reversed, and is in contact with the tunnel barrier layer 20.
  • the nonmagnetic layer 33 is sandwiched between the first magnetic recording layer 31 and the second magnetic recording layer 32.
  • the nonmagnetic layer 33 is formed of a nonmagnetic conductive material such as Ru or Cu, for example.
  • the first magnetic recording layer 31 and the second magnetic recording layer 32 are magnetically coupled to each other through the nonmagnetic layer 33.
  • the first magnetic recording layer 31 and the second magnetic recording layer 32 are antiferromagnetically coupled via the nonmagnetic layer 33.
  • the magnetization direction of the second magnetic recording layer 32 is reversed, the magnetization direction of the first magnetic recording layer 31 is also reversed accordingly.
  • the upper surface of the first magnetic recording layer 31 has different first regions R1 and second regions R2.
  • the second magnetic recording layer 32 is formed on the first region R1 via the nonmagnetic layer 33.
  • the tunnel barrier layer 20 and the sense layer 10 are stacked on the second magnetic recording layer 32.
  • the nonmagnetic conductor layer 80 connected to the second transistor TR2 is connected to the nonmagnetic layer 33 on the second region R2.
  • the nonmagnetic layer conductor layer 80 is physically separated from the second magnetic recording layer 32, the tunnel barrier layer 20, and the sense layer 10.
  • the nonmagnetic layer 33 may be extended so as to be directly connected to the second contact portion 90, and the nonmagnetic conductor layer 80 may be omitted.
  • the third terminal T3 is connected to the nonmagnetic layer 33 of the magnetic recording layer 30 via the second transistor TR2.
  • the voltage control at the time of data reading / writing, the cell layout, etc. are the same as in the second embodiment.
  • FIG. 14 is a cross-sectional view showing a configuration of a memory cell 1 according to a fifth embodiment.
  • the fifth embodiment is the same as the first embodiment described above, except for the configuration of the spin transfer unit SW. The description overlapping with the first embodiment is omitted as appropriate.
  • the spin transfer unit SW includes the magnetic recording layer 30, the first nonmagnetic layer 40A, the first spin supply layer 50A, the second nonmagnetic layer 40B, and the second spin supply layer 50B. .
  • the first nonmagnetic layer 40A is sandwiched between the magnetic recording layer 30 and the first spin supply layer 50A.
  • the second nonmagnetic layer 40B is sandwiched between the magnetic recording layer 30 and the second spin supply layer 50B.
  • the upper surface of the magnetic recording layer 30 has different first regions R1 and second regions R2.
  • the first nonmagnetic layer 40A and the first spin supply layer 50A are formed on the first region R1.
  • the first nonmagnetic layer 40A and the first spin supply layer 50A correspond to the nonmagnetic layer 40 and the spin supply layer 50 (see FIG. 6) in the first embodiment, respectively.
  • An upper connection portion 70 is formed on 50A.
  • the second nonmagnetic layer 40B and the second spin supply layer 50B are formed on the second region R2.
  • the nonmagnetic conductor layer 80 connected to the second transistor TR2 is in contact with the second spin supply layer 50B, and the second region R2 of the magnetic recording layer 30 via the second spin supply layer 50B and the second nonmagnetic layer 40B. It is connected to the.
  • Each of the first spin supply layer 50A and the second spin supply layer 50B is a ferromagnetic layer having a fixed magnetization direction.
  • the fixed magnetization directions of the first spin supply layer 50A and the second spin supply layer 50B are opposite to each other.
  • the magnetization direction of the first spin supply layer 50A is fixed in the ⁇ X direction
  • the magnetization direction of the second spin supply layer 50B is fixed in the + X direction. This improves the efficiency of spin transfer for the magnetic recording layer 30 during data writing. As a result, the write current Iw can be further reduced.
  • the voltage control, cell layout, etc. at the time of data reading / writing are the same as those in the first embodiment.
  • FIG. 15 is a cross-sectional view showing a configuration of a memory cell 1 according to a sixth embodiment.
  • the configuration of the spin transfer unit SW is different from the second embodiment described above. Description overlapping with the second embodiment is omitted as appropriate.
  • the spin transfer unit SW includes the magnetic recording layer 30, the first nonmagnetic layer 40A, the first spin supply layer 50A, the second nonmagnetic layer 40B, and the second spin supply layer 50B. .
  • the first nonmagnetic layer 40A is sandwiched between the magnetic recording layer 30 and the first spin supply layer 50A.
  • the second nonmagnetic layer 40B is sandwiched between the magnetic recording layer 30 and the second spin supply layer 50B.
  • the bottom surface of the magnetic recording layer 30 has different first regions R1 and second regions R2.
  • the first nonmagnetic layer 40A and the first spin supply layer 50A are formed on the first region R1.
  • the first nonmagnetic layer 40A and the first spin supply layer 50A correspond to the nonmagnetic layer 40 and the spin supply layer 50 (see FIG. 9) in the second embodiment, respectively.
  • the first spin supply layer 50A is connected to the first transistor TR1 through the first contact portion 60.
  • the second nonmagnetic layer 40B and the second spin supply layer 50B are formed on the second region R2.
  • the second spin supply layer 50B is connected to the second transistor TR2 through the second contact portion 90.
  • the nonmagnetic conductor layer 80 is omitted.
  • the second transistor TR2 is connected to the second region R2 of the magnetic recording layer 30 via the second spin supply layer 50B and the second nonmagnetic layer 40B.
  • Each of the first spin supply layer 50A and the second spin supply layer 50B is a ferromagnetic layer having a fixed magnetization direction.
  • the fixed magnetization directions of the first spin supply layer 50A and the second spin supply layer 50B are opposite to each other.
  • the magnetization direction of the first spin supply layer 50A is fixed in the ⁇ X direction
  • the magnetization direction of the second spin supply layer 50B is fixed in the + X direction. This improves the efficiency of spin transfer for the magnetic recording layer 30 during data writing. As a result, the write current Iw can be further reduced.
  • the voltage control, cell layout, etc. at the time of data reading / writing are the same as in the second embodiment.
  • FIG. 16 schematically shows a configuration of a semiconductor integrated circuit (semiconductor chip) according to a seventh embodiment.
  • This semiconductor integrated circuit is equipped with different types of first MRAM and second MRAM. That is, different types of first MRAM and second MRAM are integrated on one chip.
  • the memory cell of the first MRAM is the memory cell 1 (three-terminal MTJ element) described in the above embodiments. That is, the first MRAM is a spin transfer type MRAM, and includes a plurality of memory cells 1 arranged in an array like the MRAM shown in FIG.
  • the memory cell of the second MRAM is the memory cell 100 (two-terminal MTJ element) shown in FIG. That is, the second MRAM is a spin transfer MRAM, and includes a plurality of memory cells 100 arranged in an array.
  • FIG. 17 is a cross-sectional view showing a memory cell configuration according to the present embodiment. Both the first MRAM memory cell 1 and the second MRAM memory cell 100 are formed on the same semiconductor substrate 5. As an example of the memory cell 1 of the first MRAM, the one described in the first embodiment is shown.
  • the memory cell 100 of the second MRAM is connected to the fixed magnetization layer (sense layer) 110, the magnetic recording layer 130, the tunnel barrier layer 120 sandwiched between the fixed magnetization layer 110 and the magnetic recording layer 130, and the fixed magnetization layer 110.
  • the fourth terminal T4 and the fifth terminal T5 connected to the magnetic recording layer 130 are provided.
  • the fourth terminal T4 is connected to the third bit line BL3 extending in the Y direction.
  • a third transistor TR3 formed on the semiconductor substrate 5 is interposed between the fourth terminal T4 and the magnetization fixed layer 110.
  • the gate electrode of the third transistor TR3 is connected to the third word line WL3 extending in the X direction.
  • the fifth terminal T5 is connected to the upper wiring PL2 extending in the X direction.
  • the manufacturing process of the memory cell 100 of the second MRAM is included in the manufacturing process of the memory cell 1 of the first MRAM. That is, when the first MRAM memory cell 1 is manufactured, the second MRAM memory cell 100 can be manufactured at the same time.
  • the magnetization fixed layer 110, the tunnel barrier layer 120, and the magnetic recording layer 130 of the memory cell 100 are formed in the same layer by the same process as the sense layer 10, the tunnel barrier layer 20, and the magnetic recording layer 30 of the memory cell 1, respectively. obtain.
  • the manufacturing process of the upper wiring (PL, PL2), the transistors (TR1, TR2, TR3), the word lines (WL1, WL2, WL3), the bit lines (BL1, BL2, BL3), and the contact portion is also a memory cell. 1 and the memory cell 100 can be shared. Further, in the memory cell 100, the process of creating the spin supply layer 50, the nonmagnetic conductor layer 80, and the second contact portion 90 is not necessary.
  • the write current Iw does not penetrate the tunnel barrier layer 20 as described above. Therefore, deterioration of the tunnel barrier layer 20 does not occur, and the number of rewrites is virtually unlimited.
  • the memory cell 1 also has a feature that high-speed writing and high-speed reading are possible.
  • the memory cell 100 (two-terminal MTJ element) of the second MRAM has a feature that the cell size is smaller than that of the memory cell 1 (three-terminal MTJ element). Therefore, the first MRAM and the second MRAM can be used properly according to the application.
  • this embodiment can be applied to a microcomputer chip.
  • the main components of the MCU microcomputer unit: microcomputer
  • the SRAM is required to have characteristics such as (1) unlimited writing frequency, (2) high-speed writing, and (3) high-speed reading.
  • flash memory is required to have characteristics such as (1) miniaturization of memory cells and (2) high-speed reading. Therefore, the SRAM and flash memory of the microcomputer chip can be replaced with the first MRAM and the second MRAM according to the present embodiment, respectively. Since the SRAM is replaced with a non-volatile MRAM, the dark current is greatly reduced. Further, as described above, the first MRAM and the second MRAM can be simultaneously created by the same manufacturing process, which is preferable.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
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  • Hall/Mr Elements (AREA)

Abstract

　メモリセルは、磁化方向が反転可能な強磁性層を含む磁気記録層と、磁化方向が固定された強磁性層を含むセンス層と、磁気記録層とセンス層との間に挟まれたトンネルバリア層と、磁化方向が固定された強磁性層を含む第１スピン供給層と、磁気記録層と第１スピン供給層との間に挟まれた第１非磁性層と、第１端子と、第２端子と、第３端子と、を備えている。第１端子は、センス層及びトンネルバリア層を介して、磁気記録層に接続されている。第２端子は、第１スピン供給層及び第１非磁性層を介して、磁気記録層に接続されている。第３端子は、センス層、トンネルバリア層、第１スピン供給層及び第１非磁性層を介することなく、磁気記録層に接続されている。

Description

磁気メモリ
　本発明は、スピントランスファー方式の磁気メモリに関する。
　近年、高速で大容量の不揮発性メモリの開発への要求がますます高まっている。例えば、携帯端末等の小型情報機器において、高速のワークメモリと大容量のストレージメモリを兼ねることができる不揮発性メモリが実現されれば、消費電力やメモリ領域の無駄をなくすことができる。また、高速で大容量の不揮発メモリが実現されれば、電源ＯＮの後瞬時に機器を起動できる「インスタント・オン」機能も可能になってくる。
　大容量・高速動作の観点から有望な不揮発性メモリの１つが、磁気ランダムアクセスメモリ（ＭＲＡＭ：Ｍａｇｎｅｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）である。ＭＲＡＭでは、磁気抵抗効果により抵抗値が変化する「磁気抵抗素子」が、メモリセルとして利用される。より詳細には、磁気抵抗素子は、磁化方向が固定された磁化固定層と、磁化方向が反転可能な磁気記録層（磁化自由層）と、それら磁化固定層と磁気記録層とに挟まれた非磁性層とから構成される。磁化固定層と磁気記録層の磁化方向が“反平行”である場合の抵抗値（Ｒ＋ΔＲ）は、磁気抵抗効果により、それらが“平行”である場合の抵抗値（Ｒ）よりも大きくなる。ＭＲＡＭのメモリセルは、このような抵抗値の変化を利用することによって、データを不揮発的に記憶する。
　磁気抵抗素子としては、巨大磁気抵抗（ＧＭＲ：Ｇｉａｎｔ　ＭａｇｎｅｔｏＲｅｓｉｓｔａｎｃｅ）効果を利用したＧＭＲ素子や、トンネル磁気抵抗（ＴＭＲ：Ｔｕｎｎｅｌ　ＭａｇｎｅｔｏＲｅｓｉｓｔａｎｃｅ）効果を利用したＭＴＪ（ＭＴＪ：Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ）素子が知られている。ＭＴＪ素子の場合、磁化固定層と磁気記録層とに挟まれる非磁性層として、ＭｇＯやＡｌ２Ｏ３等の絶縁層（トンネルバリア層）が用いられる。一般に、ＭＴＪ素子のＭＲ比（＝ΔＲ／Ｒ）は、ＧＭＲ素子のものよりも大きい。更に、ＭＴＪ素子の抵抗値は、ＧＭＲ素子のものよりも高く、直列接続されるトランジスタのｏｎ抵抗と同等な値に調整可能である。これらのことは、データ読み出し信号の観点から好ましく、ＭＴＪ素子をＭＲＡＭのメモリセルとして用いることは好適である。
　データ書き込みは、磁気記録層の磁化方向を反転させることによって行われる。代表的なデータ書き込み方式は「電流磁界方式」である。電流磁界方式によれば、磁気抵抗素子の近傍に配置された書き込み配線に書き込み電流が流される。そして、その書き込み電流により発生する書き込み磁界が磁気記録層に印加され、それにより磁気記録層の磁化方向が反転させられる。この電流磁界方式によれば、磁気記録層の磁化方向の反転に必要な反転磁界は、磁気抵抗素子のサイズにほぼ反比例して、大きくなる。すなわち、メモリセルが微細化されるにつれて、書き込み電流が増加してしまうという問題点がある。
　微細化に伴う書き込み電流の増加を抑制することができる書き込み方式として、「スピントランスファー（spin
transfer）方式」が提案されている（例えば、非特許文献１を参照）。スピントランスファー方式によれば、強磁性導体にスピン偏極電流（ｓｐｉｎ－ｐｏｌａｒｉｚｅｄ　ｃｕｒｒｅｎｔ）が注入され、その電流を担う伝導電子のスピンと導体の磁気モーメントとの間の直接相互作用によって磁化方向が反転する。このような磁化反転は、「スピン注入磁化反転（Ｓｐｉｎ　Ｔｒａｎｓｆｅｒ　Ｍａｇｎｅｔｉｚａｔｉｏｎ　Ｓｗｉｔｃｈｉｎｇ）」とも呼ばれる。スピン注入磁化反転の概略を、図１を参照することによって説明する。
　図１は、典型的なメモリセル１００（２端子ＭＴＪ素子）の構成を示している。メモリセル１００は、第１端子Ｔ１０１、第２端子Ｔ１０２、磁化固定層１１０、トンネルバリア層１２０、及び磁気記録層（磁化自由層）１３０を備えている。トンネルバリア層１２０は、磁化固定層１１０と磁気記録層１３０との間に挟まれており、それら磁化固定層１１０、トンネルバリア層１２０及び磁気記録層１３０によって磁気トンネル接合（ＭＴＪ）が形成されている。更に、第１端子Ｔ１０１が磁化固定層１１０に接続されており、第２端子Ｔ１０２が磁気記録層１３０に接続されている。言い換えれば、ＭＴＪの両端に第１端子Ｔ１０１と第２端子Ｔ１０２がそれぞれ接続されている。このように構成された２端子ＭＴＪ素子が、メモリセル１００として用いられる。
　このメモリセル１００において、磁化固定層１１０と磁気記録層１３０の磁化方向が“平行”である低抵抗状態はデータ“０”に対応付けられ、それらが“反平行”である高抵抗状態はデータ“１”に対応付けられる。データ読み出し時には、適度な大きさの読み出し電流が、ＭＴＪを貫通するように第１端子Ｔ１０１と第２端子Ｔ１０２との間に流される。その読み出し電流に基づいて、抵抗値の大小、すなわち、記録データが“１”か“０”かを判定することができる。
　データ書き込み時には、書き込み電流が、ＭＴＪを貫通するように第１端子Ｔ１０１と第２端子Ｔ１０２との間に流される。具体的には、データ“１”からデータ“０”への遷移時、書き込み電流は、第２端子Ｔ１０２から第１端子Ｔ１０１へと流される。この場合、スピンフィルターとしての磁化固定層１１０と同じスピン状態を有する電子が、磁化固定層１１０からトンネルバリア層１２０を通して磁気記録層１３０に移動する。スピントランスファー効果により、磁気記録層１３０の磁化方向が反転し、磁化固定層１１０の磁化方向と“平行”になる。一方、データ“０”からデータ“１”への遷移時、書き込み電流は、第１端子Ｔ１０１から第２端子Ｔ１０２へと流される。この場合、スピンフィルターとしての磁化固定層１１０と同じスピン状態を有する電子が、磁気記録層１３０からトンネルバリア層１２０を通して磁化固定層１１０に移動する。スピントランスファー効果により、磁気記録層１３０の磁化方向が反転し、磁化固定層１１０の磁化方向と“反平行”になる。
　このように、スピントランスファー方式では、スピン電子の移動によりデータ書き込みが行われる。膜面に垂直に注入される書き込み電流（スピン偏極電流）の方向に応じて、磁気記録層１３０の磁化方向を規定することが可能である。ここで、スピン注入磁化反転の閾値は、スピン偏極電流の電流密度に依存することが知られている。従って、メモリセルサイズが縮小されるにつれ、スピン注入磁化反転に必要な書き込み電流が減少する。メモリセルの微細化に伴って書き込み電流が減少するため、スピントランスファー方式は、ＭＲＡＭの大容量化の実現にとって重要である。
　但し、図１で示された構成の場合、読み出し電流経路と書き込み電流経路が同じである。すなわち、読み出し電流だけでなく大きな書き込み電流も、ＭＴＪを貫通するように流れる。このことは、次のような問題点を引き起こす。
　まず、データ書き込み時、書き込み電流を流すための高電圧がトンネルバリア層１２０に印加される。そのような高電圧の印加は、絶縁層であるトンネルバリア層１２０における絶縁破壊の原因となる。絶縁破壊が発生したメモリセル１００は、もはや正常に機能せず、不良セルとなる。これは、メモリの信頼性を低下させる。
　トンネルバリア層１２０に印加される電圧を低減するために、トンネルバリア層１２０の抵抗値を下げることが考えられる。しかしながら、トンネルバリア層１２０の抵抗値が小さくなると、ＭＴＪに直列接続されるトランジスタのｏｎ抵抗とのバランスが崩れてしまい、それはデータ読み出し信号量の低下を招く。また、抵抗値を下げるためにトンネルバリア層１２０の膜厚が小さくされた場合、ピンホール等の欠陥が増加し、絶縁破壊がより発生しやすくなる。これらのことは、結局、メモリの信頼性を低下させる。
　更に、非特許文献２及び非特許文献３によれば、スピン注入磁化反転を実現しながら書き込み電流のパルス幅を低減するためには、書き込み電流量を増加させる必要がある。すなわち、書き込み速度を上げて高速動作を実現するためには、書き込み電流を更に増やす必要がある。この場合、絶縁破壊が発生しやすくなり、メモリの信頼性が低下する。
　以上に説明されたように、書き込み電流がＭＴＪを貫通する場合、トンネルバリア層１２０において絶縁破壊が発生しやすくなり、それはメモリ信頼性の低下を招く。
　関連技術として、特許文献１（特開２００５－５０９０７号公報）は、スピントランスファー方式に基づく磁気抵抗素子を開示している。その磁気抵抗素子は、第１磁化固着層と、第２磁化固着層と、第１磁化固着層と第２磁化固着層との間に設けられた磁気記録層と、第１磁化固着層と磁気記録層との間に設けられたトンネルバリア層と、磁気記録層と第２磁化固着層との間に設けられる中間層と、を備える。第１磁化固着層と第２磁化固着層の磁化方向は、逆方向である。この磁気抵抗素子では、第１磁化固着層と第２磁化固着層の両方から磁気記録層に対してスピントランスファーが発生する。これにより、書き込み電流が低減されている。但し、読み出し電流経路と書き込み電流経路は同一であり、書き込み電流がトンネルバリア層を貫通することに変わりはない。
特開２００５－５０９０７号公報
J. C. Slonczewski, "Current-drivenexcitation of magnetic multilayers", Journal of Magnetism and MagneticMaterials, 159, 1996, L1-L7. R. H. Koch et al., "Time-ResolvedReversal of Spin-Transfer Switching in a Nanomagnet", Physical Review Letters,92, 2004, 088302. R. Heindl et al., "Size dependence ofintrinsic spin transfer switching current density in elliptical spinvalues", Applied Physics Letters, 92, 2008, 262504.
　以上に説明されたように、図１で示されたスピントランスファー方式の場合、読み出し電流経路と書き込み電流経路は同一であり、書き込み電流がトンネルバリア層（ＭＴＪ）を貫通する。この場合、トンネルバリア層において絶縁破壊が発生しやすくなり、それは信頼性の低下を招く。
　本発明の１つの目的は、トンネルバリア層における絶縁破壊を防止することができるスピントランスファー方式の磁気メモリを提供することにある。
　本発明の１つの観点において、複数のメモリセルを備えるスピントランスファー方式の磁気メモリが提供される。複数のメモリセルの各々は、磁化方向が反転可能な強磁性層を含む磁気記録層と、磁化方向が固定された強磁性層を含むセンス層と、磁気記録層とセンス層との間に挟まれたトンネルバリア層と、磁化方向が固定された強磁性層を含む第１スピン供給層と、磁気記録層と第１スピン供給層との間に挟まれた第１非磁性層と、第１端子と、第２端子と、第３端子と、を備えている。第１端子は、センス層及びトンネルバリア層を介して、磁気記録層に接続されている。第２端子は、第１スピン供給層及び第１非磁性層を介して、磁気記録層に接続されている。第３端子は、センス層、トンネルバリア層、第１スピン供給層及び第１非磁性層を介することなく、磁気記録層に接続されている。
　本発明の他の観点において、半導体集積回路が提供される。その半導体集積回路は、複数の第１メモリセルを備えるスピントランスファー方式の第１磁気メモリと、複数の第２メモリセルを備えるスピントランスファー方式の第２磁気メモリと、を具備する。
　複数の第１メモリセルの各々は、磁化方向が反転可能な強磁性層を含む第１磁気記録層と、磁化方向が固定された強磁性層を含む第１センス層と、第１磁気記録層と第１センス層との間に挟まれた第１トンネルバリア層と、磁化方向が固定された強磁性層を含む第１スピン供給層と、第１磁気記録層と第１スピン供給層との間に挟まれた第１非磁性層と、第１端子と、第２端子と、第３端子と、を備えている。第１端子は、第１センス層及び第１トンネルバリア層を介して、第１磁気記録層に接続されている。第２端子は、第１スピン供給層及び第１非磁性層を介して、第１磁気記録層に接続されている。第３端子は、第１センス層、第１トンネルバリア層、第１スピン供給層及び第１非磁性層を介することなく、第１磁気記録層に接続されている。
　複数の第２メモリセルの各々は、磁化方向が反転可能な強磁性層を含む第２磁気記録層と、磁化方向が固定された強磁性層を含む第２センス層と、第２磁気記録層と第２センス層との間に挟まれた第２トンネルバリア層と、第２センス層に接続された第４端子と、第２磁気記録層に接続された第５端子と、を備えている。
　本発明に係るスピントランスファー方式の磁気メモリによれば、トンネルバリア層における絶縁破壊を防止することが可能となる。その結果、メモリの信頼性が向上する。
　上記及び他の目的、長所、特徴は、次の図面と共に説明される本発明の実施の形態により明らかになるであろう。
図１は、典型的なＭＲＡＭのメモリセルの構成を概略的に示している。 図２は、本発明の実施の形態に係るＭＲＡＭの構成を概略的に示している。 図３は、本発明の実施の形態に係るＭＲＡＭのメモリセルの構成を概略的に示している。 図４は、図３で示されたメモリセルにおける読み出し電流の経路を示している。 図５は、図３で示されたメモリセルにおける書き込み電流の経路を示している。 図６は、第１の実施の形態に係るメモリセルの構成を示す断面図である。 図７は、第１の実施の形態におけるセルレイアウトを示す平面図である。 図８は、第１の実施の形態に係るメモリセルの構成を示す回路図である。 図９は、第２の実施の形態に係るメモリセルの構成を示す断面図である。 図１０は、第２の実施の形態におけるセルレイアウトを示す平面図である。 図１１は、第２の実施の形態に係るメモリセルの構成を示す回路図である。 図１２は、第３の実施の形態に係るメモリセルの構成を示す断面図である。 図１３は、第４の実施の形態に係るメモリセルの構成を示す断面図である。 図１４は、第５の実施の形態に係るメモリセルの構成を示す断面図である。 図１５は、第６の実施の形態に係るメモリセルの構成を示す断面図である。 図１６は、第７の実施の形態に係る半導体チップの構成を概略的に示している。 図１７は、第７の実施の形態に係るメモリセルの構成を示す断面図である。
　添付図面を参照して、本発明の実施の形態を説明する。
　本発明の実施の形態において、スピントランスファー方式の磁気メモリが提供される。以下、スピントランスファー方式のＭＲＡＭを例に挙げて説明する。図２は、本実施の形態に係るＭＲＡＭの構成を概略的に示している。図２に示されるように、ＭＲＡＭは、アレイ状に配置された複数のメモリセル１を備えている。
　図３は、本実施の形態に係るメモリセル１（３端子ＭＴＪ素子）の構成を示している。メモリセル１は、第１端子Ｔ１、第２端子Ｔ２、第３端子Ｔ３、センス層（第１磁化固定層）１０、トンネルバリア層２０、磁気記録層（磁化自由層）３０、非磁性層４０、及びスピン供給層（第２磁化固定層）５０を備えている。
　センス層（第１磁化固定層）１０は、磁化方向が固定された強磁性層を含んでいる。センス層１０は、非磁性層を介して複数の強磁性層が積層された積層フェリ構造を有していてもよい。その場合も、複数の強磁性層の各々の磁化方向は固定されている。このセンス層１０に含まれる強磁性層のうち１つはトンネルバリア層２０と接触している。以下の説明において、センス層１０の磁化方向とは、トンネルバリア層２０と接触する強磁性層の磁化方向を意味する。
　トンネルバリア層２０は、センス層１０と磁気記録層３０との間に挟まれた絶縁層である。トンネルバリア層２０は、例えばＭｇＯやＡｌ２Ｏ３等の絶縁材料で形成される。
　非磁性層４０は、スピン供給層５０と磁気記録層３０との間に挟まれている。非磁性層４０は、例えばＲｕやＣｕ等の非磁性導電材料で形成される。
　スピン供給層（第２磁化固定層）５０は、磁化方向が固定された強磁性層を含んでいる。スピン供給層５０は、非磁性層を介して複数の強磁性層が積層された積層フェリ構造を有していてもよい。その場合も、複数の強磁性層の各々の磁化方向は固定されている。このスピン供給層５０に含まれる強磁性層のうち１つは非磁性層４０と接触している。以下の説明において、スピン供給層５０の磁化方向とは、非磁性層４０と接触する強磁性層の磁化方向を意味する。スピン供給層５０はセンス層１０と物理的に離れている。また、スピン供給層５０の磁化方向は、センス層１０の磁化方向と平行あるいは反平行である。
　磁気記録層（磁化自由層）３０は、磁化方向が反転可能な強磁性層を含んでいる。磁気記録層３０の磁化方向は、センス層１０の磁化方向と“平行”あるいは“反平行”となることが許される。また、磁気記録層３０の磁化方向は、スピン供給層５０の磁化方向と“平行”あるいは“反平行”となることが許される。
　磁気記録層３０は、トンネルバリア層２０を介してセンス層１０に接続されている。すなわち、センス層１０、トンネルバリア層２０及び磁気記録層３０によって、ＭＴＪが形成されている。このＭＴＪを含む部分は、以下「ＭＴＪ部ＳＲ」と参照される。ＭＴＪ部ＳＲは、少なくともセンス層１０、トンネルバリア層２０及び磁気記録層３０を含んでいる。ＭＴＪ部ＳＲは、非磁性層４０及びスピン供給層５０を含んでいてもよい。後に説明されるように、ＭＴＪ部ＳＲには、データ読み出し時に読み出し電流Ｉｒが流れる。逆に、読み出し電流Ｉｒが流れる部分をＭＴＪ部ＳＲと定義することもできる。
　また、磁気記録層３０は、非磁性層４０を介してスピン供給層５０に接続されている。これら磁気記録層３０、非磁性層４０及びスピン供給層５０は、「スピントランスファー部ＳＷ」を形成している。スピントランスファー部ＳＷは、磁気記録層３０、非磁性層４０及びスピン供給層５０を含むが、センス層１０とトンネルバリア層２０は含まないことに留意されたい。後に説明されるように、スピントランスファー部ＳＷには、データ書き込み時に書き込み電流Ｉｗが流れる。逆に、書き込み電流Ｉｗが流れる部分をスピントランスファー部ＳＷと定義することもできる。
　第１端子Ｔ１は、ＭＴＪ部ＳＲの一端に接続されている。より詳細には、図３に示されるように、第１端子Ｔ１は、ＭＴＪ部ＳＲのセンス層１０に接続されている。つまり、第１端子Ｔ１は、センス層１０及びトンネルバリア層２０を介して、磁気記録層３０に接続されている。
　第２端子Ｔ２は、スピントランスファー部ＳＷの一端に接続されている。より詳細には、図３に示されるように、第２端子Ｔ２は、スピントランスファー部ＳＷのスピン供給層５０に接続されている。つまり、第２端子Ｔ２は、スピン供給層５０及び非磁性層４０を介して、磁気記録層３０に接続されている。
　第３端子Ｔ３は、スピントランスファー部ＳＷの他端に接続されている。より詳細には、図３に示されるように、第３端子Ｔ３は、磁気記録層３０に接続されている。ここで、第３端子Ｔ３は、上述のセンス層１０、トンネルバリア層２０、非磁性層４０及びスピン供給層５０を介することなく、磁気記録層３０に接続されていることに留意されたい。このことは、第２端子Ｔ２と第３端子Ｔ３を用いることによって、スピントランスファー部ＳＷを貫通するがトンネルバリア層２０を貫通しない電流を流すことができることを意味する。
　図４は、データ読み出し時の読み出し電流Ｉｒの経路ＰＲを示している。読み出し電流Ｉｒは、第１端子Ｔ１と第２端子Ｔ２の間、あるいは、第１端子Ｔ１と第３端子Ｔ３との間に流される。いずれの場合であっても、読み出し電流Ｉｒは、トンネルバリア層２０を通してセンス層１０（第１磁化固定層）と磁気記録層３０との間を流れる。センス層１０と磁気記録層３０の磁化方向が“平行”である場合、ＭＴＪ部ＳＲの抵抗値は比較的低く、その低抵抗状態はデータ“０”に対応付けられる。一方、センス層１０と磁気記録層３０の磁化方向が“反平行”である場合、ＭＴＪ部ＳＲの抵抗値は比較的高く、その高抵抗状態はデータ“１”に対応付けられる。図４に示される読み出し電流Ｉｒに基づいて、その抵抗値の大小、すなわち、記録データが“１”か“０”かを判定することができる。
　図５は、データ書き込み時の書き込み電流Ｉｗの経路ＰＷを示している。書き込み電流Ｉｗは、第２端子Ｔ２と第３端子Ｔ３の間に流される。つまり、書き込み電流Ｉｗは、非磁性層４０を通してスピン供給層５０と磁気記録層３０との間を流れる。このとき、磁化方向が固定されたスピン供給層５０はスピンフィルターとしての役割を果たし、スピン供給層５０と磁気記録層３０との間でスピントランスファーが発生する。
　例えば図５に示されるように、センス層１０とスピン供給層５０の磁化方向が逆向きの場合を考える。データ“０”の状態では、磁気記録層３０の磁化方向は、センス層１０の磁化方向と“平行”であり、スピン供給層５０の磁化方向と“反平行”である。一方、データ“１”の状態では、磁気記録層３０の磁化方向は、センス層１０の磁化方向と“反平行”であり、スピン供給層５０の磁化方向と“平行”である。データ“０”からデータ“１”への遷移時、書き込み電流Ｉｗは、第３端子Ｔ３から第２端子Ｔ２へと流される。この場合、スピン供給層５０と同じスピン状態を有する電子が、スピン供給層５０から非磁性層４０を通して磁気記録層３０に移動する。スピントランスファー効果により、磁気記録層３０の磁化方向が反転し、スピン供給層５０の磁化方向と“平行”になる。一方、データ“１”からデータ“０”への遷移時、書き込み電流は、第２端子Ｔ２から第３端子Ｔ３へと流される。この場合、スピン供給層５０と同じスピン状態を有する電子が、磁気記録層３０から非磁性層４０を通してスピン供給層５０に移動する。スピントランスファー効果により、磁気記録層３０の磁化方向が反転し、スピン供給層５０の磁化方向と“反平行”になる。このように、書き込み電流Ｉｗの方向に応じて、磁気記録層３０の磁化方向を規定することが可能である。
　以上に説明されたように、本実施の形態によれば、スピントランスファー方式によりデータ書き込みが行われる。スピントランスファー方式の場合、メモリセルの微細化に伴って、書き込み電流Ｉｗをより小さくすることが可能である。このことは、ＭＲＡＭの大容量化及び低消費電力の観点から好適である。
　また、本実施の形態では、図５から明らかなように、書き込み電流Ｉｗがトンネルバリア層２０を貫通しない。第２端子Ｔ２と第３端子Ｔ３との間の書き込み電流経路ＰＷ（スピントランスファー部ＳＷ）は、磁気記録層３０、非磁性層４０及びスピン供給層５０を含んでいるが、センス層１０とトンネルバリア層２０を含んでいない。従って、第２端子Ｔ２と第３端子Ｔ３を用いることによって、スピントランスファー部ＳＷを貫通するがトンネルバリア層２０を貫通しない書き込み電流Ｉｗを流すことができるのである。大きな書き込み電流Ｉｗがトンネルバリア層２０を貫通しないため、トンネルバリア層２０の劣化や絶縁破壊が防止される。その結果、ＭＲＡＭの信頼性が向上する。
　更に、本実施の形態では、読み出し電流経路ＰＲと書き込み電流経路ＰＷが異なっているため、読み出し特性と書き込み特性とを別々に最適化することが可能である。例えば、読み出し特性は、トンネルバリア層２０を含むＭＴＪに主に依存するが、そのトンネルバリア層２０は書き込み電流経路ＰＷには含まれていない。従って、データ書き込みの観点から要請される制約を受けることなく、トンネルバリア層２０を設計することが可能となる。結果として、ＭＴＪのＭＲ比を高くすることが可能となる。また、ＭＴＪの抵抗値を、直列接続されるトランジスタのｏｎ抵抗と同等な値に調整することも可能である。これらにより、データ読み出し時に充分な大きさの読み出し信号を得ることが可能となる。
　更に、書き込み速度を上げて高速動作を実現するために、書き込み電流Ｉｗのパルス幅を低減することができる。この場合、書き込み電流量を増加させる必要があるが、書き込み電流Ｉｗはトンネルバリア層２０を貫通しないため、絶縁破壊は発生しない。すなわち、絶縁破壊や信頼性劣化を招くことなく、書き込み速度を向上させることが可能である。
　尚、読み出し電流経路ＰＲと書き込み電流経路ＰＷのそれぞれに選択トランジスタが設けられてもよい。その場合、データ読み出し時及びデータ書き込み時の「回り込み電流」を抑制することが可能となる。回り込み電流とは、選択メモリセルに対する電流経路と並列な経路上を流れる電流であって、当該選択メモリセルを通過しない電流のことである。書き込み対象ビットあるいは読み出し対象ビットのみを選択的に操作することが可能となるため、アレイ規模を大型化することが可能となり、また、高速動作も可能となる。
　以下、様々な実施の形態を詳しく説明する。
　１．第１の実施の形態
　図６は、第１の実施の形態に係るメモリセル１の構成を示す断面図である。図７は、第１の実施の形態におけるセルレイアウトを示す平面図である。図８は、第１の実施の形態に係るメモリセル１の構成を示す回路図である。尚、半導体基板５の表面に垂直な方向がＺ方向と定義され、その表面と平行な平面がＸＹ平面と定義される。Ｚ方向とＸＹ平面とは互いに直交している。
　メモリセル１は、半導体基板５上に形成されている。本実施の形態では、センス層１０、トンネルバリア層２０、磁気記録層３０、非磁性層４０及びスピン供給層５０が、この順番で半導体基板５側から積層されている。つまり、磁気記録層３０は、トンネルバリア層２０と非磁性層４０との間に挟まれている。
　センス層１０、磁気記録層３０、及びスピン供給層５０は、面内磁気異方性を有する面内磁化膜、あるいは、垂直磁気異方性を有する垂直磁化膜で形成される。図６で示される例では、センス層１０、磁気記録層３０、及びスピン供給層５０は、面内磁化膜で形成されている。センス層１０の磁化方向は－Ｘ方向に固定されており、スピン供給層５０の磁化方向は＋Ｘ方向に固定されている。磁気記録層３０の磁化方向は、＋Ｘ方向あるいは－Ｘ方向を向く。トンネルバリア層２０は、例えば、ＭｇＯ膜やＡｌ２Ｏ３膜等の絶縁膜である。非磁性層４０は、例えば、Ｒｕ膜やＣｕ膜等の非磁性金属膜、あるいは、低抵抗な酸化物膜である。
　センス層１０の上面上には、トンネルバリア層２０を介して磁気記録層３０が形成されている。センス層１０の底面は、半導体基板５上に形成された第１コンタクト部６０に接続されている。第１コンタクト部６０は、ビアや配線を含んでいる。第１コンタクト部６０は、下地層や、センス層１０の磁化方向を固定するための反強磁性層を含んでいてもよい。
　磁気記録層３０の上面上には、非磁性層４０を介してスピン供給層５０が形成されている。より詳細には、磁気記録層３０の上面は、異なる第１領域Ｒ１と第２領域Ｒ２とを有している。非磁性層４０及びスピン供給層５０は、第１領域Ｒ１上に形成されている。スピン供給層５０上には、上部接続部７０が形成されている。上部接続部７０は、キャップ層や、スピン供給層５０の磁化方向を固定するための反強磁性層を含んでいてもよい。上部接続部７０は、更に、Ｘ方向に延在する上部配線ＰＬに接続されている。本実施の形態では、この上部接続部７０が、第２端子Ｔ２に相当する。
　半導体基板５上には第２コンタクト部９０が形成されている。第２コンタクト部９０は、ビアや配線を含んでいる。更に、第２コンタクト部９０と磁気記録層３０との間をつなぐように、非磁性導体層８０が形成されている。この非磁性導体層８０は、磁気記録層３０の上面の第２領域Ｒ２に接続するように形成されており、非磁性層４０及びスピン供給層５０からは物理的に離れている。
　メモリセル１は更に、半導体基板５上に形成された第１トランジスタＴＲ１及び第２トランジスタＴＲ２を備えている。第１トランジスタＴＲ１のゲート電極は、Ｘ方向に延在する第１ワード線ＷＬ１に接続されている。第２トランジスタＴＲ２のゲート電極は、Ｘ方向に延在する第２ワード線ＷＬ２に接続されている。
　第１トランジスタＴＲ１は、第１端子Ｔ１とセンス層１０との間に介在している。より詳細には、第１トランジスタＴＲ１のソース／ドレインの一方は、第１端子Ｔ１に接続されている。第１端子Ｔ１は、更に、Ｙ方向に延在する第１ビット線ＢＬ１に接続されている。第１トランジスタＴＲ１のソース／ドレインの他方は、第１コンタクト部６０を介して、センス層１０に接続されている。
　第２トランジスタＴＲ２は、第３端子Ｔ３と磁気記録層３０との間に介在している。より詳細には、第２トランジスタＴＲ２のソース／ドレインの一方は、第３端子Ｔ３に接続されている。第３端子Ｔ３は、更に、Ｙ方向に延在する第２ビット線ＢＬ２に接続されている。第２トランジスタＴＲ２のソース／ドレインの他方は、第２コンタクト部９０及び非磁性導体層８０を介して、磁気記録層３０の上面の第２領域Ｒ２に接続されている。
　本実施の形態では、ＭＴＪ部ＳＲは、センス層１０、トンネルバリア層２０、磁気記録層３０、非磁性層４０及びスピン供給層５０を含んでいる。読み出し電流Ｉｒが流れる読み出し電流経路ＰＲは、第１端子Ｔ１と第２端子Ｔ２との間である。その読み出し電流経路ＰＲ上には、第１トランジスタＴＲ１が選択トランジスタとして設けられている。データ読み出し時、第１ワード線ＷＬ１にハイレベルの電圧が印加され、第１トランジスタＴＲ１がＯＮする。一方、第２ワード線ＷＬ２にはローレベルの電圧が印加され、第２トランジスタＴＲ２はＯＦＦする。更に、第１ビット線ＢＬ１と上部配線ＰＬとの間に読み出し電圧が印加される。その結果、第１端子Ｔ１と第２端子Ｔ２との間の読み出し電流経路ＰＲに、読み出し電流Ｉｒが流れる。
　スピントランスファー部ＳＷは、磁気記録層３０、非磁性層４０及びスピン供給層５０を含むが、センス層１０とトンネルバリア層２０は含まない。書き込み電流Ｉｗが流れる書き込み電流経路ＰＷは、第２端子Ｔ２と第３端子Ｔ３との間である。その書き込み電流経路ＰＷ上には、第２トランジスタＴＲ２が選択トランジスタとして設けられている。データ書き込み時、第２ワード線ＷＬ２にハイレベルの電圧が印加され、第２トランジスタＴＲ２がＯＮする。一方、第１ワード線ＷＬ１にはローレベルの電圧が印加され、第１トランジスタＴＲ１はＯＦＦする。更に、第２ビット線ＢＬ２と上部配線ＰＬとの間に書き込み電圧が印加される。その結果、第２端子Ｔ２と第３端子Ｔ３との間の書き込み電流経路ＰＷに、書き込み電流Ｉｗが流れる。その書き込み電流Ｉｗは、トンネルバリア層２０を貫通しない。
　尚、本実施の形態に係るセル構成の場合、図７に示されるように、１メモリセルあたりの単位セル面積を１６Ｆ２（Ｆ：Ｆｅａｔｕｒｅ　Ｓｉｚｅ：リソグラフィーでの最小線幅）に設計可能である。
　２．第２の実施の形態
　図９は、第２の実施の形態に係るメモリセル１の構成を示す断面図である。図１０は、第２の実施の形態におけるセルレイアウトを示す平面図である。図１１は、第２の実施の形態に係るメモリセル１の構成を示す回路図である。第１の実施の形態と重複する説明は、適宜省略される。
　本実施の形態では、スピン供給層５０、非磁性層４０、磁気記録層３０、トンネルバリア層２０及びセンス層１０が、この順番で半導体基板５側から積層されている。磁気記録層３０は、トンネルバリア層２０と非磁性層４０との間に挟まれている。
　スピン供給層５０の上面上には、非磁性層４０を介して磁気記録層３０が形成されている。スピン供給層５０の底面は、半導体基板５上に形成された第１コンタクト部６０に接続されている。第１コンタクト部６０は、ビアや配線を含んでいる。第１コンタクト部６０は、下地層や、スピン供給層５０の磁化方向を固定するための反強磁性層を含んでいてもよい。
　磁気記録層３０の上面上には、トンネルバリア層２０を介してセンス層１０が形成されている。より詳細には、磁気記録層３０の上面は、異なる第１領域Ｒ１と第２領域Ｒ２とを有している。トンネルバリア層２０及びセンス層１０は、第１領域Ｒ１上に形成されている。センス層１０上には、上部接続部７０が形成されている。上部接続部７０は、キャップ層や、センス層１０の磁化方向を固定するための反強磁性層を含んでいてもよい。上部接続部７０は、更に、Ｘ方向に延在する上部配線ＰＬに接続されている。本実施の形態では、この上部接続部７０が、第１端子Ｔ１に相当する。
　半導体基板５上には第２コンタクト部９０が形成されている。第２コンタクト部９０は、ビアや配線を含んでいる。更に、第２コンタクト部９０と磁気記録層３０との間をつなぐように、非磁性導体層８０が形成されている。この非磁性導体層８０は、磁気記録層３０の上面の第２領域Ｒ２に接続するように形成されており、トンネルバリア層２０及びセンス層１０からは物理的に離れている。
　メモリセル１は更に、半導体基板５上に形成された第１トランジスタＴＲ１及び第２トランジスタＴＲ２を備えている。第１トランジスタＴＲ１及び第２トランジスタＴＲ２のゲート電極は、共に、Ｘ方向に延在する共通のワード線ＷＬに接続されている。
　第１トランジスタＴＲ１は、第２端子Ｔ２とスピン供給層５０との間に介在している。より詳細には、第１トランジスタＴＲ１のソース／ドレインの一方は、第２端子Ｔ２に接続されている。第２端子Ｔ２は、更に、Ｙ方向に延在する第１ビット線ＢＬ１に接続されている。第１トランジスタＴＲ１のソース／ドレインの他方は、第１コンタクト部６０を介して、スピン供給層５０に接続されている。
　第２トランジスタＴＲ２は、第３端子Ｔ３と磁気記録層３０との間に介在している。より詳細には、第２トランジスタＴＲ２のソース／ドレインの一方は、第３端子Ｔ３に接続されている。第３端子Ｔ３は、更に、Ｙ方向に延在する第２ビット線ＢＬ２に接続されている。第２トランジスタＴＲ２のソース／ドレインの他方は、第２コンタクト部９０及び非磁性導体層８０を介して、磁気記録層３０の上面の第２領域Ｒ２に接続されている。
　本実施の形態では、ＭＴＪ部ＳＲは、センス層１０、トンネルバリア層２０、磁気記録層３０、非磁性層４０及びスピン供給層５０を含んでいる。読み出し電流Ｉｒが流れる読み出し電流経路ＰＲは、第１端子Ｔ１と第２端子Ｔ２との間である。その読み出し電流経路ＰＲ上には、第１トランジスタＴＲ１が選択トランジスタとして設けられている。データ読み出し時、ワード線ＷＬにハイレベルの電圧が印加され、第１トランジスタＴＲ１及び第２トランジスタＴＲ２がＯＮする。また、第２ビット線ＢＬ２はフローティング状態（Ｈｉ－Ｚ）に設定される。更に、第１ビット線ＢＬ１と上部配線ＰＬとの間に読み出し電圧が印加される。その結果、第１端子Ｔ１と第２端子Ｔ２との間の読み出し電流経路ＰＲに、読み出し電流Ｉｒが流れる。
　スピントランスファー部ＳＷは、磁気記録層３０、非磁性層４０及びスピン供給層５０を含むが、センス層１０とトンネルバリア層２０は含まない。書き込み電流Ｉｗが流れる書き込み電流経路ＰＷは、第２端子Ｔ２と第３端子Ｔ３との間である。その書き込み電流経路ＰＷ上には、第１トランジスタＴＲ１及び第２トランジスタＴＲ２が選択トランジスタとして設けられている。データ書き込み時、ワード線ＷＬにハイレベルの電圧が印加され、第１トランジスタＴＲ１及び第２トランジスタＴＲ２がＯＮする。また、上部配線７０はフローティング状態（Ｈｉ－Ｚ）に設定される。更に、第１ビット線ＢＬ１と第２ビット線ＢＬ２との間に書き込み電圧が印加される。その結果、第２端子Ｔ２と第３端子Ｔ３との間の書き込み電流経路ＰＷに、書き込み電流Ｉｗが流れる。その書き込み電流Ｉｗは、トンネルバリア層２０を貫通しない。
　尚、図１０に示されるように、第１トランジスタＴＲ１と第２トランジスタＴＲ２とでワード線ＷＬが共用されている。更に、ビット線（ＢＬ１，ＢＬ２）につながるコンタクトが、隣接セル間で共用されている。その結果、図１０に示されるように、１メモリセルあたりの単位セル面積を１２Ｆ２（Ｆ：Ｆｅａｔｕｒｅ　Ｓｉｚｅ：リソグラフィーでの最小線幅）に設計可能である。
　３．第３の実施の形態
　図１２は、第３の実施の形態に係るメモリセル１の構成を示す断面図である。第３の実施の形態は、磁気記録層３０の構成を除いて、既出の第１の実施の形態と同じである。第１の実施の形態と重複する説明は、適宜省略される。
　本実施の形態において、磁気記録層３０は、第１磁気記録層３１、第２磁気記録層３２、及び非磁性層３３を含んでいる。第１磁気記録層３１は、磁化方向が反転可能な強磁性層であり、トンネルバリア層２０と接触している。第２磁気記録層３２は、磁化方向が反転可能な強磁性層であり、非磁性層４０と接触している。非磁性層３３は、第１磁気記録層３１と第２磁気記録層３２との間に挟まれている。非磁性層３３は、例えばＲｕやＣｕ等の非磁性導電材料で形成される。
　第１磁気記録層３１と第２磁気記録層３２は、非磁性層３３を介して、互いに磁気的に結合している。例えば、第１磁気記録層３１と第２磁気記録層３２は、非磁性層３３を介して、反強磁性的に結合している。第２磁気記録層３２の磁化方向が反転すると、それにつられて、第１磁気記録層３１の磁化方向も反転する。
　図１２では、第１磁気記録層３１の上面は、異なる第１領域Ｒ１と第２領域Ｒ２とを有している。第２磁気記録層３２は、第１領域Ｒ１上に非磁性層３３を介して形成されている。そして、第２磁気記録層３２上に、非磁性層４０及びスピン供給層５０が積層されている。一方、第２トランジスタＴＲ２につながる非磁性導体層８０は、第２領域Ｒ２上の非磁性層３３に接続されている。この非磁性層導体層８０は、第２磁気記録層３２、非磁性層４０及びスピン供給層５０からは物理的に離れている。あるいは、非磁性層３３が第２コンタクト部９０に直接つながるように延長され、非磁性導体層８０が省かれてもよい。いずれの場合も、第３端子Ｔ３は、第２トランジスタＴＲ２を介して、磁気記録層３０の非磁性層３３に接続される。
　データ読み出し／書き込み時の電圧制御、セルレイアウト等は、第１の実施の形態と同様である。
　４．第４の実施の形態
　図１３は、第４の実施の形態に係るメモリセル１の構成を示す断面図である。第４の実施の形態は、磁気記録層３０の構成を除いて、既出の第２の実施の形態と同じである。第２の実施の形態と重複する説明は、適宜省略される。
　本実施の形態において、磁気記録層３０は、第１磁気記録層３１、第２磁気記録層３２、及び非磁性層３３を含んでいる。第１磁気記録層３１は、磁化方向が反転可能な強磁性層であり、非磁性層４０と接触している。第２磁気記録層３２は、磁化方向が反転可能な強磁性層であり、トンネルバリア層２０と接触している。非磁性層３３は、第１磁気記録層３１と第２磁気記録層３２との間に挟まれている。非磁性層３３は、例えばＲｕやＣｕ等の非磁性導電材料で形成される。
　第１磁気記録層３１と第２磁気記録層３２は、非磁性層３３を介して、互いに磁気的に結合している。例えば、第１磁気記録層３１と第２磁気記録層３２は、非磁性層３３を介して、反強磁性的に結合している。第２磁気記録層３２の磁化方向が反転すると、それにつられて、第１磁気記録層３１の磁化方向も反転する。
　図１３では、第１磁気記録層３１の上面は、異なる第１領域Ｒ１と第２領域Ｒ２とを有している。第２磁気記録層３２は、第１領域Ｒ１上に非磁性層３３を介して形成されている。そして、第２磁気記録層３２上に、トンネルバリア層２０及びセンス層１０が積層されている。一方、第２トランジスタＴＲ２につながる非磁性導体層８０は、第２領域Ｒ２上の非磁性層３３に接続されている。この非磁性層導体層８０は、第２磁気記録層３２、トンネルバリア層２０及びセンス層１０からは物理的に離れている。あるいは、非磁性層３３が第２コンタクト部９０に直接つながるように延長され、非磁性導体層８０が省かれてもよい。いずれの場合も、第３端子Ｔ３は、第２トランジスタＴＲ２を介して、磁気記録層３０の非磁性層３３に接続される。
　データ読み出し／書き込み時の電圧制御、セルレイアウト等は、第２の実施の形態と同様である。
　５．第５の実施の形態
　図１４は、第５の実施の形態に係るメモリセル１の構成を示す断面図である。第５の実施の形態は、スピントランスファー部ＳＷの構成を除いて、既出の第１の実施の形態と同じである。第１の実施の形態と重複する説明は、適宜省略される。
　本実施の形態において、スピントランスファー部ＳＷは、磁気記録層３０、第１非磁性層４０Ａ、第１スピン供給層５０Ａ、第２非磁性層４０Ｂ、及び第２スピン供給層５０Ｂを有している。第１非磁性層４０Ａは、磁気記録層３０と第１スピン供給層５０Ａとの間に挟まれている。第２非磁性層４０Ｂは、磁気記録層３０と第２スピン供給層５０Ｂとの間に挟まれている。
　より詳細には、磁気記録層３０の上面は、異なる第１領域Ｒ１と第２領域Ｒ２とを有している。第１非磁性層４０Ａ及び第１スピン供給層５０Ａは、第１領域Ｒ１上に形成されている。これら第１非磁性層４０Ａ及び第１スピン供給層５０Ａは、第１の実施の形態における非磁性層４０及びスピン供給層５０（図６参照）のそれぞれに対応しており、第１スピン供給層５０Ａ上に上部接続部７０が形成されている。一方、第２非磁性層４０Ｂ及び第２スピン供給層５０Ｂは、第２領域Ｒ２上に形成されている。第２トランジスタＴＲ２とつながる非磁性導体層８０は、第２スピン供給層５０Ｂと接触しており、第２スピン供給層５０Ｂ及び第２非磁性層４０Ｂを介して磁気記録層３０の第２領域Ｒ２に接続されている。
　第１スピン供給層５０Ａと第２スピン供給層５０Ｂの各々は、磁化方向が固定された強磁性層である。ここで、第１スピン供給層５０Ａと第２スピン供給層５０Ｂの固定磁化方向は反対向きである。図１４で示された例では、第１スピン供給層５０Ａの磁化方向は－Ｘ方向に固定されており、第２スピン供給層５０Ｂの磁化方向は＋Ｘ方向に固定されている。これにより、データ書き込み時の磁気記録層３０に対するスピントランスファーの効率が向上する。その結果、書き込み電流Ｉｗを更に低減することが可能となる。
　データ読み出し／書き込み時の電圧制御、セルレイアウト等は、第１の実施の形態と同様である。
　６．第６の実施の形態
　図１５は、第６の実施の形態に係るメモリセル１の構成を示す断面図である。第６の実施の形態は、スピントランスファー部ＳＷの構成が、既出の第２の実施の形態と異なっている。第２の実施の形態と重複する説明は、適宜省略される。
　本実施の形態において、スピントランスファー部ＳＷは、磁気記録層３０、第１非磁性層４０Ａ、第１スピン供給層５０Ａ、第２非磁性層４０Ｂ、及び第２スピン供給層５０Ｂを有している。第１非磁性層４０Ａは、磁気記録層３０と第１スピン供給層５０Ａとの間に挟まれている。第２非磁性層４０Ｂは、磁気記録層３０と第２スピン供給層５０Ｂとの間に挟まれている。
　より詳細には、磁気記録層３０の底面は、異なる第１領域Ｒ１と第２領域Ｒ２とを有している。第１非磁性層４０Ａ及び第１スピン供給層５０Ａは、第１領域Ｒ１上に形成されている。これら第１非磁性層４０Ａ及び第１スピン供給層５０Ａは、第２の実施の形態における非磁性層４０及びスピン供給層５０（図９参照）のそれぞれに対応している。第１スピン供給層５０Ａは、第１コンタクト部６０を介して第１トランジスタＴＲ１に接続されている。一方、第２非磁性層４０Ｂ及び第２スピン供給層５０Ｂは、第２領域Ｒ２上に形成されている。第２スピン供給層５０Ｂは、第２コンタクト部９０を介して第２トランジスタＴＲ２に接続されている。非磁性導体層８０は省かれている。第２トランジスタＴＲ２は、第２スピン供給層５０Ｂ及び第２非磁性層４０Ｂを介して、磁気記録層３０の第２領域Ｒ２に接続されている。
　第１スピン供給層５０Ａと第２スピン供給層５０Ｂの各々は、磁化方向が固定された強磁性層である。ここで、第１スピン供給層５０Ａと第２スピン供給層５０Ｂの固定磁化方向は反対向きである。図１５で示された例では、第１スピン供給層５０Ａの磁化方向は－Ｘ方向に固定されており、第２スピン供給層５０Ｂの磁化方向は＋Ｘ方向に固定されている。これにより、データ書き込み時の磁気記録層３０に対するスピントランスファーの効率が向上する。その結果、書き込み電流Ｉｗを更に低減することが可能となる。
　データ読み出し／書き込み時の電圧制御、セルレイアウト等は、第２の実施の形態と同様である。
　尚、矛盾しない限りにおいて、上述の第１～第６の実施の形態のうち２以上を組み合わせてもよい。
　７．第７の実施の形態
　図１６は、第７の実施の形態に係る半導体集積回路（半導体チップ）の構成を概略的に示している。この半導体集積回路は、異なる種類の第１ＭＲＡＭと第２ＭＲＡＭとを搭載している。つまり、異なる種類の第１ＭＲＡＭ及び第２ＭＲＡＭが、１チップ上に集積されている。
　第１ＭＲＡＭのメモリセルは、これまでの実施の形態で説明されたメモリセル１（３端子ＭＴＪ素子）である。つまり、第１ＭＲＡＭは、スピントランスファー方式のＭＲＡＭであり、図２で示されたＭＲＡＭと同様に、アレイ状に配置された複数のメモリセル１を備えている。一方、第２ＭＲＡＭのメモリセルは、図１で示されたメモリセル１００（２端子ＭＴＪ素子）である。つまり、第２ＭＲＡＭは、スピントランスファー方式のＭＲＡＭであり、アレイ状に配置された複数のメモリセル１００を備えている。
　図１７は、本実施の形態に係るメモリセル構成を示す断面図である。第１ＭＲＡＭのメモリセル１も第２ＭＲＡＭのメモリセル１００も、同じ半導体基板５上に形成されている。第１ＭＲＡＭのメモリセル１の例として、第１の実施の形態で説明されたものが示されている。
　第２ＭＲＡＭのメモリセル１００は、磁化固定層（センス層）１１０、磁気記録層１３０、磁化固定層１１０と磁気記録層１３０との間に挟まれたトンネルバリア層１２０、磁化固定層１１０に接続された第４端子Ｔ４、及び磁気記録層１３０に接続された第５端子Ｔ５を備えている。第４端子Ｔ４は、Ｙ方向に延在する第３ビット線ＢＬ３に接続されている。また、第４端子Ｔ４と磁化固定層１１０との間には、半導体基板５上に形成された第３トランジスタＴＲ３が介在している。第３トランジスタＴＲ３のゲート電極は、Ｘ方向に延在する第３ワード線ＷＬ３に接続されている。第５端子Ｔ５は、Ｘ方向に延在する上部配線ＰＬ２に接続されている。
　第２ＭＲＡＭのメモリセル１００の製造プロセスは、第１ＭＲＡＭのメモリセル１の製造プロセスに包含される。すなわち、第１ＭＲＡＭのメモリセル１を製造する際、第２ＭＲＡＭのメモリセル１００をも同時に製造することが可能である。例えば、メモリセル１００の磁化固定層１１０、トンネルバリア層１２０及び磁気記録層１３０は、それぞれ、メモリセル１のセンス層１０、トンネルバリア層２０及び磁気記録層３０と同じプロセスで同じ層に形成され得る。また、上部配線（ＰＬ、ＰＬ２）、トランジスタ（ＴＲ１、ＴＲ２、ＴＲ３）、ワード線（ＷＬ１、ＷＬ２、ＷＬ３）、ビット線（ＢＬ１、ＢＬ２、ＢＬ３）、コンタクト部のそれぞれの製造プロセスも、メモリセル１とメモリセル１００とで共通化できる。また、メモリセル１００においては、スピン供給層５０、非磁性導体層８０、第２コンタクト部９０を作成するプロセスは不要である。
　以上に説明されたように、本実施の形態では、２種類のＭＲＡＭが１チップ上に形成される。第１ＭＲＡＭのメモリセル１（３端子ＭＴＪ素子）では、上述の通り、書き込み電流Ｉｗがトンネルバリア層２０を貫通しない。そのため、トンネルバリア層２０の劣化が発生せず、書き換え回数は実質的に無制限である。また、このメモリセル１は、高速書き込み、高速読み出しが可能であるという特徴も有している。一方、第２ＭＲＡＭのメモリセル１００（２端子ＭＴＪ素子）は、メモリセル１（３端子ＭＴＪ素子）と比較してセルサイズが小さいという特徴を有している。従って、第１ＭＲＡＭと第２ＭＲＡＭを、用途に応じて使い分けることができる。
　例えば、本実施の形態をマイコンチップに応用することができる。ＭＣＵ（マイクロコンピューティング・ユニット：マイコン）の主な構成要素は、ＣＰＵ、ＳＲＡＭ、フラッシュメモリであり、それら構成要素が１チップ（混載メモリチップ）に集積されている。ＳＲＡＭには、（１）書き込み回数無制限、（２）高速書込み、（３）高速読み出し、といった特性が要求される。一方、フラッシュメモリには、（１）メモリセルの小型化、（２）高速読み出し、といった特性が要求される。従って、マイコンチップのＳＲＡＭ及びフラッシュメモリを、それぞれ、本実施の形態に係る第１ＭＲＡＭ及び第２ＭＲＡＭで置き換えることができる。ＳＲＡＭが不揮発性のＭＲＡＭで置き換えられるため、暗電流が大幅に削減される。また、上述の通り、同じ製造プロセスで第１ＭＲＡＭと第２ＭＲＡＭを同時に作成することができ、好適である。
　以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。
　本出願は、２００９年９月２８日に出願された日本国特許出願２００９－２２２９７９を基礎とする優先権を主張し、その開示の全てをここに取り込む。

Claims (13)

  1. 　複数のメモリセルを備えるスピントランスファー方式の磁気メモリであって、
    　前記複数のメモリセルの各々は、
    　　磁化方向が反転可能な強磁性層を含む磁気記録層と、
    　　磁化方向が固定された強磁性層を含むセンス層と、
    　　前記磁気記録層と前記センス層との間に挟まれたトンネルバリア層と、
    　　磁化方向が固定された強磁性層を含む第１スピン供給層と、
    　　前記磁気記録層と前記第１スピン供給層との間に挟まれた第１非磁性層と、
    　　前記センス層及び前記トンネルバリア層を介して、前記磁気記録層に接続された第１端子と、
    　　前記第１スピン供給層及び前記第１非磁性層を介して、前記磁気記録層に接続された第２端子と、
    　　前記センス層、前記トンネルバリア層、前記第１スピン供給層及び前記第１非磁性層を介することなく、前記磁気記録層に接続された第３端子と
    　を備える
    　磁気メモリ。
  2. 　請求項１に記載の磁気メモリであって、
    　前記各々のメモリセルは、更に、基板上に形成された第１トランジスタ及び第２トランジスタを備え、
    　前記第１トランジスタは、前記第１端子と前記センス層との間、あるいは、前記第２端子と前記第１スピン供給層との間に接続され、
    　前記第２トランジスタは、前記第３端子と前記磁気記録層との間に接続された
    　磁気メモリ。
  3. 　請求項２に記載の磁気メモリであって、
    　前記センス層、前記トンネルバリア層、前記磁気記録層、前記第１非磁性層、及び前記第１スピン供給層は、この順番で前記基板側から積層されており、
    　前記第１トランジスタのソース及びドレインの一方は前記第１端子に接続されており、その他方は前記センス層に接続されており、
    　前記第２トランジスタのソース及びドレインの一方は前記第３端子に接続されており、その他方は前記磁気記録層に接続されている
    　磁気メモリ。
  4. 　請求項３に記載の磁気メモリであって、
    　前記第１非磁性層は、前記磁気記録層の上面の第１領域上に形成されており、
    　前記磁気記録層の前記上面は、前記第１領域と異なる第２領域を有し、
    　前記第２トランジスタの前記ソース及び前記ドレインの前記他方は、前記第２領域に接続されている
    　磁気メモリ。
  5. 　請求項３に記載の磁気メモリであって、
    　前記磁気記録層は、
    　　前記トンネルバリア層と接触し、磁化方向が反転可能な第１磁気記録層と、
    　　前記第１非磁性層と接触し、磁化方向が反転可能な第２磁気記録層と、
    　　前記第１磁気記録層と前記第２磁気記録層との間に挟まれた非磁性層と
    　を有し、
    　前記第１磁気記録層と前記第２磁気記録層は、前記非磁性層を介して磁気的に結合しており、
    　前記第２トランジスタの前記ソース及び前記ドレインの前記他方は、前記磁気記録層の前記非磁性層に接続されている
    　磁気メモリ。
  6. 　請求項３に記載の磁気メモリであって、
    　前記各々のメモリセルは、
    　　磁化方向が固定された強磁性層を含む第２スピン供給層と、
    　　前記磁気記録層と前記第２スピン供給層との間に挟まれた第２非磁性層と
    　を更に備え、
    　前記第１非磁性層は、前記磁気記録層の上面の第１領域上に形成されており、
    　前記磁気記録層の前記上面は、前記第１領域と異なる第２領域を有し、
    　前記第２非磁性層は、前記第２領域上に形成されており、
    　前記第２トランジスタの前記ソース及び前記ドレインの前記他方は、前記第２スピン供給層及び前記第２非磁性層を介して、前記第２領域に接続されており、
    　前記第１スピン供給層と前記第２スピン供給層の固定磁化方向は反対である
    　磁気メモリ。
  7. 　請求項２に記載の磁気メモリであって、
    　前記第１スピン供給層、前記第１非磁性層、前記磁気記録層、前記トンネルバリア層、及び前記センス層は、この順番で前記基板側から積層されており、
    　前記第１トランジスタのソース及びドレインの一方は前記第２端子に接続されており、その他方は前記第１スピン供給層に接続されており、
    　前記第２トランジスタのソース及びドレインの一方は前記第３端子に接続されており、その他方は前記磁気記録層に接続されている
    　磁気メモリ。
  8. 　請求項７に記載の磁気メモリであって、
    　前記トンネルバリア層は、前記磁気記録層の上面の第１領域上に形成されており、
    　前記磁気記録層の前記上面は、前記第１領域と異なる第２領域を有し、
    　前記第２トランジスタの前記ソース及び前記ドレインの前記他方は、前記第２領域に接続されている
    　磁気メモリ。
  9. 　請求項７に記載の磁気メモリであって、
    　前記磁気記録層は、
    　　前記第１非磁性層と接触し、磁化方向が反転可能な第１磁気記録層と、
    　　前記トンネルバリア層と接触し、磁化方向が反転可能な第２磁気記録層と、
    　　前記第１磁気記録層と前記第２磁気記録層との間に挟まれた非磁性層と
    　を有し、
    　前記第１磁気記録層と前記第２磁気記録層は、前記非磁性層を介して磁気的に結合しており、
    　前記第２トランジスタの前記ソース及び前記ドレインの前記他方は、前記磁気記録層の前記非磁性層に接続されている
    　磁気メモリ。
  10. 　請求項７に記載の磁気メモリであって、
    　前記各々のメモリセルは、
    　　磁化方向が固定された強磁性層を含む第２スピン供給層と、
    　　前記磁気記録層と前記第２スピン供給層との間に挟まれた第２非磁性層と
    　を更に備え、
    　前記第１非磁性層は、前記磁気記録層の底面の第１領域上に形成されており、
    　前記磁気記録層の前記底面は、前記第１領域と異なる第２領域を有し、
    　前記第２非磁性層は、前記第２領域上に形成されており、
    　前記第２トランジスタの前記ソース及び前記ドレインの前記他方は、前記第２スピン供給層及び前記第２非磁性層を介して、前記第２領域に接続されており、
    　前記第１スピン供給層と前記第２スピン供給層の固定磁化方向は反対である
    　磁気メモリ。
  11. 　請求項７乃至１０のいずれか一項に記載の磁気メモリであって、
    　前記第１トランジスタのゲート電極と前記第２トランジスタのゲート電極は、共通のワード線に接続されている
    　磁気メモリ。
  12. 　複数の第１メモリセルを備えるスピントランスファー方式の第１磁気メモリと、
    　複数の第２メモリセルを備えるスピントランスファー方式の第２磁気メモリと
    　を具備し、
    　前記複数の第１メモリセルの各々は、
    　　磁化方向が反転可能な強磁性層を含む第１磁気記録層と、
    　　磁化方向が固定された強磁性層を含む第１センス層と、
    　　前記第１磁気記録層と前記第１センス層との間に挟まれた第１トンネルバリア層と、
    　　磁化方向が固定された強磁性層を含む第１スピン供給層と、
    　　前記第１磁気記録層と前記第１スピン供給層との間に挟まれた第１非磁性層と、
    　　前記第１センス層及び前記第１トンネルバリア層を介して、前記第１磁気記録層に接続された第１端子と、
    　　前記第１スピン供給層及び前記第１非磁性層を介して、前記第１磁気記録層に接続された第２端子と、
    　　前記第１センス層、前記第１トンネルバリア層、前記第１スピン供給層及び前記第１非磁性層を介することなく、前記第１磁気記録層に接続された第３端子と
    　を備え、
    　前記複数の第２メモリセルの各々は、
    　　磁化方向が反転可能な強磁性層を含む第２磁気記録層と、
    　　磁化方向が固定された強磁性層を含む第２センス層と、
    　　前記第２磁気記録層と前記第２センス層との間に挟まれた第２トンネルバリア層と、
    　　前記第２センス層に接続された第４端子と、
    　　前記第２磁気記録層に接続された第５端子と
    　を備える
    　半導体集積回路。
  13. 　請求項１２に記載の半導体集積回路であって、
    　前記第１磁気記録層と前記第２磁気記録層とは同じ層に形成され、
    　前記第１トンネルバリア層と前記第２トンネルバリア層とは同じ層に形成され、
    　前記第１センス層と前記第２センス層とは同じ層に形成された
    　半導体集積回路。
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