JP2019057597A - 磁気メモリ - Google Patents

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Abstract

【課題】消費エネルギーを低減しかつ書き込み電流を低減することのできる磁気メモリを提供する。【解決手段】本実施形態による磁気メモリは、第1および第2端子と、第1乃至第3領域を有する導電層であって、前記第2領域は前記第1領域と前記第3領域との間に位置し、前記第1領域は前記第1端子に電気的に接続され、前記第3領域は前記第2端子に電気的に接続される非磁性の前記導電層と、前記導電層の前記第2領域に対応して配置された磁気抵抗素子であって、第1磁性層と、前記第2領域と前記第1磁性層との間に配置され前記第2領域に電気的に接続された第2磁性層と、前記第1磁性層と前記第2磁性層との間に配置された非磁性層と、前記第1磁性層に電気的に接続された第3端子と、を備えた前記磁気抵抗素子と、第4磁性層であって、前記第4磁性層と前記第2磁性層との間に前記導電層が位置する前記第4磁性層と、を備えている。【選択図】図1

Description

本発明の実施形態は、磁気メモリに関する。
既存のメモリとしては、揮発性メモリと、不揮発性のストレージとに分類される。揮発性のメモリとしては、例えば、SRAM(Static Random Access Memory),DRAM(Dynamic Random Access Memory)等が挙げられ、不揮発性のストレージとしては、例えば、NANDフラッシュメモリ、HDD(Hard Disk Drive)等が挙げられる。
しかし、これらの揮発性メモリにおいては、SRAMではリーク電流、DRAMではリフレッシュ電流により消費エネルギーが大きい。この問題を解決しようと、SRAM、DRAMにかわるワーキングメモリメモリとしてさまざまな不揮発性メモリが検討されている。
しかし、ワーキングメモリは動作(Active)時の頻度が待機(Standby)時の頻度に比べて多い。このため、動作時に大きな書き込み電荷(Qw)が必要となり、書き込みエネルギーが増大する。その結果、待機時にその不揮発性によりセーブしたエネルギーを動作時に使い果たし、トータルでは消費エネルギーを低減することが困難となっている。これは、不揮発性メモリの歴史的ジレンマと呼ばれており、現在まで製品としては未解決の課題となっている。
漸く最近になり、実験室レベルのベストデータを用いたシミュレーションで動作頻度の比較的少ない最下層のキャッシュメモリ(LLC(Last Level Cache))にSTT(Spin Transfer Torque)−MRAM(Magnetic Random Access Memory)を用いた場合に、消費エネルギーを低減できつつある状況になっている。
LLCより上層のキャッシュメモリにSTT−MRAMを用いた場合は、動作頻度が格段に増えるため、膨大なエネルギーを消費するのが実情であり、到底前述した消費エネルギーの低減は解決することができない。
Digest of 2015 Symposium on VLSI Technology H. Yoda, et al., IEDM Tech. Dig., 2012 pp. 259.
本実施形態は、消費エネルギーを低減しかつ書き込み電流を低減することのできる磁気メモリを提供する。
本実施形態による磁気メモリは、第1および第2端子と、第1乃至第3領域を有する導電層であって、前記第2領域は前記第1領域と前記第3領域との間に位置し、前記第1領域は前記第1端子に電気的に接続され、前記第3領域は前記第2端子に電気的に接続される非磁性の前記導電層と、前記導電層の前記第2領域に対応して配置された磁気抵抗素子であって、第1磁性層と、前記第2領域と前記第1磁性層との間に配置され前記第2領域に電気的に接続された第2磁性層と、前記第1磁性層と前記第2磁性層との間に配置された非磁性層と、前記第1磁性層に電気的に接続された第3端子と、を備えた前記磁気抵抗素子と、第4磁性層であって、前記第4磁性層と前記第2磁性層との間に前記導電層が位置する前記第4磁性層と、を備えている。
第1実施形態による磁気メモリにおけるメモリセルを示す断面図。 第1実施形態の磁気メモリの書き込みにおける電圧効果を説明する図。 第1実施形態の変形例による磁気メモリのメモリセルを示す断面図。 スピン状態密度のエネルギー依存性を示す図。 スピン状態密度のエネルギー依存性を示す図。 第3実施形態による磁気メモリにおけるメモリセルを示す平面図。 第3実施形態のメモリセルの断面図。 第3実施形態のメモリセルの断面図。 第3実施形態の第1変形例のメモリセルを示す平面図。 第3実施形態の第2変形例のメモリセルを示す平面図。 第4実施形態による磁気メモリにおけるメモリセルの断面図。 第5実施形態による磁気メモリにおけるメモリセルの断面図。
以下に図面を参照して実施形態について説明する。
一実施形態による磁気メモリは、第1および第2端子と、第1乃至第3領域を有する導電層であって、前記第2領域は前記第1領域と前記第3領域との間に位置し、前記第1領域は前記第1端子に電気的に接続され、前記第3領域は前記第2端子に電気的に接続される非磁性の前記導電層と、前記導電層の前記第2領域に対応して配置された磁気抵抗素子であって、第1磁性層と、前記第2領域と前記第1磁性層との間に配置され前記第2領域に電気的に接続された第2磁性層と、前記第1磁性層と前記第2磁性層との間に配置された非磁性層と、前記第1磁性層に電気的に接続された第3端子と、を備えた前記磁気抵抗素子と、第4磁性層であって、前記第4磁性層と前記第2磁性層との間に前記導電層が位置する前記第4磁性層と、を備えている。
(第1実施形態)
第1実施形態による磁気メモリについて図1乃至図3を参照して説明する。この第1実施形態の磁気メモリは、少なくとも1つのメモリセルを有し、メモリセルの断面を図1に示す。このメモリセル1は、非磁性の導電層10(以下、SO層10とも云う)と、磁気抵抗素子20と、磁性層15と、を有している。
導電層10には、端子12aおよび端子12bが電気的に接続される。そして、端子12aと端子12bとの間の導電層10の領域に磁気抵抗素子20が配置される。ここで、「AがBに電気的に接続される」とは、AがBに直接接続されていてもよいし、AとBとの間に導電体が配置され、この導電体を介して接続されていてもよいことを意味する。
磁気抵抗素子20は、記憶層21と、非磁性層22と、参照層23と、端子25と、を備えている。記憶層21は磁化方向が可変の磁性層を有し、参照層23は磁化方向が不変の磁性層を有している。ここで、磁化方向が「可変である」とは、書き込み動作の前後で磁化方向が変化可能であることを意味し、「不変」であるとは、書き込み動作の前後で磁化方向が変化しないことを意味する。参照層(第1磁性層)23は導電層10の上記領域上に配置され、記憶層(第2磁性層)21は参照層23と導電層10の上記領域との間に配置される。非磁性層(第1非磁性層)22は参照層23と記憶層21との間に配置される。端子25は参照層23に電気的に接続される。非磁性層22が絶縁層である場合は、磁気抵抗素子はMTJ(Magnetic Tunnel Junction)素子であり、非磁性金属層である場合は、GMR(Giant Magneto-Resistive)素子である。
磁性層15は、導電層10の磁気抵抗素子20が配置された面と反対側の面に接合される。すなわち、磁気抵抗素子20と磁性層15との間に導電層10が配置される。
端子12aは選択トランジスタ30を介して配線40に電気的に接続され、端子12bは配線44に電気的に接続され、端子25は配線48に電気的に接続される。
第1実施形態の磁気メモリは、更に制御回路100と、制御回路110とを備えている。制御回路100は、配線40と、配線44と、トランジスタ30のゲートに電気的に接続される。制御回路110は、配線48に電気的に接続される。なお、制御回路110と制御回路110とを併合して一つの制御回路であってもよい。
導電層10は、スピン軌道相互作用又はラシュバ効果により、磁気抵抗素子20の記憶層21の磁化方向を制御可能な材料を用いることが望ましい。例えば、導電層10は、銅、ロジウム、パラジウム、銀、ハフニウム、タンタル、タングステン、レニウム、オスミウム、イリジウム、プラチナ、金、ビスマスなどの金属もしくはそれらの酸化物や窒化物を含んでいる材料を用いることが望ましいが、これらの物質に限定されることはない。
一方、磁性層15は、Co、Fe、Niのうちの少なくとも1つの元素を含む金属、またはそれらの合金、例えばCo−Pt、Co−Fe−Pt、Fe−Pt、Co−Fe−Cr−Pt、Co−Cr−Pt、Co−Pd、NiMnSb、CoMnGe、CoMnAl、CoMnSi、CoCrFeAl等が用いられる。また、ホイスラー合金、例えばCoFeAl1−xSi、またはCoMn1−xFeSiを用いてもよい。上述した例の磁性層15は、磁性金属層でもある。
また、GeMn、SiCNi、SiCMn、SiCFe、ZnMnTe、ZnCrTe、BeMnTe、ZnVO、ZnMnO、ZnCoO、GaMnAs、InMnAs、InMnAb、GaMnP、GaMnN、GaCrN、AlCrN、BiFeTe、SbVTe、PbSnMnTe、GeMnTe、CdMnGeP、ZnSiNMn、ZnGeSiNMn、BeTiFeO、CdMnTe、ZnMnS、TiCoO、SiMn、SiGeMnなどの磁性半導体を用いてもよい。
なお、上記磁性層15に、Ag(銀)、Cu(銅)、Au(金)、Al(アルミニウム)、Ru(ルテニウム)、Os(オスミウム)、Re(レニウム)、Ta(タンタル)、B(ボロン)、C(炭素)、O(酸素)、N(窒素)、Pd(パラジウム)、Pt(白金)、Zr(ジルコニウム)、Ir(イリジウム)、W(タングステン)、Mo(モリブデン)、Nb(ニオブ)などの非磁性元素を添加して、磁気特性を調節したり、結晶性、機械的特性、化学的特性などの各種物性を調節することができる。
(書き込み動作)
次に、第1実施形態のメモリセルへの書き込み動作について説明する。まず、制御回路100から信号を選択トランジスタ30のゲートに送り、選択トランジスタ30をオン状態にする。続いて、制御回路100によって、配線40から選択トランジスタ30、端子12a、導電層10、端子12b、および配線44に書き込み電流Iwを流す。この書き込み電流Iwにより、スピン軌道トルク(以下、SOT(Spin-Orbit Torque)とも云う)が磁気抵抗素子20の記憶層21に作用し、記憶層21の磁化方向を反転させることができる。また、選択トランジスタ30をオン状態にし、配線44から端子12b、導電層10、端子12a、選択トランジスタ30、および配線40に書き込み電流Iwを流すことにより、SOTが記憶層21に作用し、記憶層21の磁化方向を反転させることができる。この場合は、前の場合とは、書き込み電流Iwの向きが逆となるので、記憶層21の磁化方向を前の場合と逆方向に反転させることができる。
この書き込み動作時に、制御回路110によって配線48に電圧を印加すると、端子25を介して参照層23に電圧が印加され、記憶層21の磁気特性が変調される(電圧効果)。これにより、書き込み電流Iwを低減させることができる。このことを、図2を参照して説明する。
図2は、磁気抵抗素子20の参照層23に印加する電圧VMTJを変化させると、記憶層21の磁化方向を反転させるのに必要な電流ISOが変化することを示す図である。図2において、Pは、記憶層21の磁化方向が参照層の磁化方向と平行であることを意味し、APは反平行であることを意味し、P/APは、平行状態と反平行状態が混在することを意味する。
例えば、点Aに対応する電圧VMTJを磁気抵抗素子20の参照層23に印加し、点CAに対応する電流ISOを導電層10に流すと、平行状態(P状態)となる書き込みを行うことができる。また、点Cに対応する電圧VMTJを磁気抵抗素子20の参照層23に印加し、点Cに対応する電流ISOを導電層10に流すと、反平行状態(AP状態)の書き込みを行うことができる。
なお、磁気抵抗素子20の参照層23に制御電圧を印加して書き込み電流を導電層10に流して書き込みを行う場合は、上記制御電圧は書き込み電流が遮断される前に、遮断されることが望ましい。これは、点Aまたは点Cに対応する電圧VMTJが印加された状態では、記憶層21の磁化方向が変化しやすい状態、つまり、記憶層21のリテンションが低い状態になっているため、仮に書き込み電流を遮断してから電圧VMTJを遮断すると誤って磁化状態が反転してしまう確率が上昇してしまうためである。
(読み出し動作)
第1実施形態の磁気メモリの読み出し動作は、制御回路100および制御回路110を用いて、端子12aおよび端子12bの一方と、端子25との間に読出し電流を流すことにより行う。
SOTを用いて書き込みを行う従来の磁気メモリでは、導電層として重金属の単層を用いるか、もしくは非磁性金属の積層構造を用いていた。
本実施形態の磁気メモリでは、図1に示すように、磁性層15上に非磁性の金属を含む導電層10を積層し、このSO層10上に磁気抵抗素子20を配置した構成を有している。このとき、磁性層15が配置された導電層10の面は、磁気抵抗素子20が配置された面と逆側になる。このように、非磁性の導電層10と、磁性層15との積層構造を用いる利点は次の通りである。
導電層10に電流を流すと導電層10の各面にスピン偏極した電子が蓄積する。導電層10に接する磁気抵抗素子20の記憶層21は、蓄積したスピン偏極電子からトルクを受けて磁化が反転する。このとき、記憶層21が接する第1面と、この第1面に対応する導電層10の第2面には第1面と逆向きの方向にスピン偏極した電子が蓄積する。しかし、従来、第2面に蓄積したスピン偏極電子は有効に利用されることはなかった。
そこで、本実施形態のように、第2面側に磁性層15を積層すると、磁性層15においてスピン偏極した電子が吸収されるため、第1面側でスピン偏極した電子と第2面側でスピン偏極した電子との間の相互作用を小さくすることが可能となる。結果として第1面側でのスピン偏極率が増大し、これにより低電流で書き込みを行うことができる。また、書き込み時に、磁性層15もSOTを受けて磁性層15の磁化方向が傾き、記憶層21の磁化方向を反転させるためのアシスト磁場となり、これにより書き込み効率が向上する。
なお、本実施形態において、導電層10に積層される磁性層15は連続した層でもよいし、パターニングされていてもよい。磁性層15がパターニングされている場合は、図3に示すように、導電層10を挟んで磁気抵抗素子20と対向する位置に磁性層15が配置されることが好ましい。なお、図3において、符号17は絶縁層を示し、図1に示す制御回路100および制御回路110は省略している。
また、本実施形態においては、導電層10に書き込み電流を流さないとき、磁性層15の磁化方向は、直上の磁気抵抗素子20の記憶層21の磁化方向と逆方向となる。
以上説明したように、第1実施形態によれば、導電層10上に磁気抵抗素子20を配置し、導電層10を挟んで磁気抵抗素子20直下に磁性層15が配置された構成を有し、SOTを用いた書き込みを行うことにより、消費エネルギーを低減しかつ書き込み電流を低減することができる。
(第2実施形態)
第2実施形態の磁気メモリについて図4Aおよび図4Bを参照して説明する。この第2実施形態の磁気メモリは、第1実施形態に磁気メモリにおいて、導電層10の第1面側に配置された磁気抵抗素子20の記憶層21の磁化とフェルミ準位近傍におけるスピン偏極された電子との関係が、第2面側に配置された磁性層15の磁化とフェルミ準位近傍におけるスピン偏極された電子との関係が同じである構成を有している。
図4Aおよび図4Bはスピン状態密度のエネルギー依存性を示す。図4Aおよび図4Bにおいて、横軸はスピン状態密度(任意単位)を示し、縦軸はエネルギー(任意単位)を示す。例えば図4Aに示す物質の場合、物質中のトータルのスピンは↑向きとなり、かつ、フェルミ準位Ef近傍でのスピンの向きも↑向きとなる。一方、図4Bに示す物質の場合は物質中のトータルのスピンは↑向きとなるが、フェルミ準位Ef近傍でのスピンの向きは↓向きとなる。導電層10に電流を流して生成されたスピン偏極された電子は記憶層21および第2面側に配置された磁性層15のフェルミ準位近傍の電子に影響を及ぼす。
第1実施形態で説明した通り、第2面側に蓄積するスピン偏極された電子のスピンの向きは第1面側に蓄積するスピン偏極された電子のスピンの向きと逆になる。このため、記憶層21の磁化とフェルミ準位近傍におけるスピン偏極された電子との関係が、第2面側に配置される磁性層15の磁化とフェルミ準位近傍におけるスピン偏極された電子との関係が同じであれば、すなわち記憶層21の磁化の向きとフェルミ準位近傍におけるスピン偏極された電子のスピンの向きとの関係が、磁性層15の磁化の向きとフェルミ準位近傍におけるスピン偏極された電子のスピンの向きとの関係が同じであれば、導電層10で生成されたスピン偏極された電子によって記憶層21と磁性層15は互いに逆の磁化方向に向くトルクを受ける。ここで、記憶層21と磁性層15は静磁結合、場合によっては交換結合によって相互作用している。そのため、磁性層15の磁化が反転する際は、磁性層15の発生する磁力線が記憶層21の反転をアシストするように働くため、導電層10の第2面側に磁性層15が配置されない磁気メモリよりも少ない書き込み電流で記憶層21の磁化を反転することができる。
また、導電層10の第2面側に磁性層15を積層しておくと、導電層10に書き込み電流を流さない場合においても記憶層21と静磁結合、場合によっては交換結合によって相互作用し、記憶層21と磁性層15との間で磁力線が閉じるようになる。このように記憶層21と磁性層15との間で磁力線が閉じると、記憶層21が発生する磁場が隣接するビット(磁気抵抗素子)に漏洩する割合が減少するため、隣接ビット間での干渉を抑制することができる。
第2実施形態においては、導電層10は、スピン軌道相互作用又はラシュバ効果により、磁気抵抗素子20の記憶層21の磁化方向を制御可能な材料を用いることが望ましい。例えば、導電層10は、銅、ロジウム、パラジウム、銀、ハフニウム、タンタル、タングステン、レニウム、オスミウム、イリジウム、プラチナ、金、ビスマスなどの金属もしくはそれらの酸化物や窒化物を含んでいる材料を用いることが望ましいが、これらの物質に限定されることはない。
一方、磁性層15は、Co、Fe、Niのうちの少なくとも1つの元素を含む金属、それらの合金、例えばCo−Pt、Co−Fe−Pt、Fe−Pt、Co−Fe−Cr−Pt、C0−Cr−Pt、Co−Pd、NiMnSb、CoMnGe、CoMnAl、CoMnSi、CoCrFeAl等を用いることが望ましい。また、磁性層15として、ホイスラー合金、例えばCoFeAl1−xSi(1>x>0)、またはCoMn1−xFeSi(1>x>0)を用いてもよい。上述した例の磁性層15は、磁性金属層でもある。
また、磁性層15には、GeMn、SiCNi、SiCMn、SiCFe、ZnMnTe、ZnCrTe、BeMnTe、ZnVO、ZnMnO、ZnCoO、GaMnAs、InMnAs、InMnAb、GaMnP、GaMnN、GaCrN、AlCrN、BiFeTe、SbVTe、PbSnMnTe、GeMnTe、CdMnGeP、ZnSiNMn、ZnGeSiNMn、BeTiFeO、CdMnTe、ZnMnS、TiCoO、SiMn、SiGeMnなどの磁性半導体を用いてもよい。
なお、上記磁性層に、Ag(銀)、Cu(銅)、Au(金)、Al(アルミニウム)、Ru(ルテニウム)、Os(オスミウム)、Re(レニウム)、Ta(タンタル)、B(ボロン)、C(炭素)、O(酸素)、N(窒素)、Pd(パラジウム)、Pt(白金)、Zr(ジルコニウム)、Ir(イリジウム)、W(タングステン)、Mo(モリブデン)、Nb(ニオブ)などの非磁性元素を添加して、磁気特性を調節したり、結晶性、機械的特性、化学的特性などの各種物性を調節することができる。
なお、磁性層15として用いる材料は、導電率が高いものよりも導電率が低いもののほうが望ましい。磁性層15の導電率が高い場合には端子12aと端子12bの間に流した書き込み電流が磁性層15に分流してしまい、導電層10に流れる電流が減少して書き込み効率が悪化するためである。したがって、磁性層15としては、上記材料の酸化物もしくは窒化物を用いることが望ましい。
この第2実施形態も第1実施形態と同様に、消費エネルギーを低減しかつ書き込み電流を低減することができる。
(第3実施形態)
第3実施形態による磁気メモリについて図5乃至図7を参照して説明する。第3実施形態の磁気メモリは、少なくとも1つのメモリセル1Aを有し、このメモリセル1Aの上面図を図5に示す。このメモリセル1Aを、図5に示す切断線A−Aで切断したときの断面図を図6に示し、図5に示す切断線B−Bで切断したときの断面図を図7に示す。
このメモリセル1Aは、導電層10と、磁性層15と、導電層10上に配置された複数、例えば8個のメモリ素子20〜20と、を有している。
各メモリ素子20(i=1,・・・,8)は、導電層10上に配置され、図1に示す第1実施形態の磁気抵抗素子20と同じ構成を有している。すなわち、各メモリ素子20(i=1,・・・,8)は、記憶層21と、記憶層21上に配置された非磁性層22と、参照層23とを備えている。すなわち、第3実施形態の磁気メモリにおけるメモリセルは8ビットの情報を記憶することができる。
また、第1実施形態と同様に、導電層10のメモリ素子10〜10が配置された面と反対側の面に磁性層15が配置されている。
この第3実施形態においては、図5および図7からわかるように、導電層10は、メモリ素子20〜20が配置された領域は、他の領域、例えばメモリ素子間の領域および端子12a、12bが接続する領域とは、端子12aから端子12bに向かう方向に交差する方向の長さが大きい。すなわち、図5および図7からわかるように、導電層10は直線的な平面形状ではなく、凹凸を有する平面形状を有する。メモリ素子20〜20が配置された領域は凸形状を有し、他の領域は凹形状を有する。なお、メモリ素子20〜20が配置された領域は凹形状を有し、他の領域は凸形状を有していてもよい。また、図5および図7からわかるように、磁性層15も導電層10と同様に、凹凸を有する平面形状を有する。
なお、図7においては、磁性層15、導電層10、記憶層21、非磁性層22、および参照層23は、積層方向に直交する面の断面積が同一となるように記載されているが、磁性層15、導電層10、記憶層21、非磁性層22、および参照層23の順に断面積が減少する構造、すなわちテーパ形状の構造を有していてもよい。
このような構成を有する第3実施形態の磁気メモリにおいては、導電層10の第2面(すなわち、磁気抵抗素子20〜20が配置された面と反対側の面)に磁性層15が配置され、メモリ素子20〜20が配置された領域に対応する磁性層15の領域は凸形状または凹形状を有しているので、導電層10の第2面に配置された磁性層15から漏れる磁場を、磁気抵抗素子20〜20の記憶層に有効に印加することが可能となり、第1実施形態よりも書き込み電流を更に低減することができる。
(第1変形例)
第3実施形態の第1変形例による磁気メモリを図8Aに示す。この第1変形例の磁気メモリは、少なくとも1つのメモリセルを有し、このメモリセル1Bは、図5に示す第3実施形態の磁気メモリのメモリセル1Aとは、メモリ素子20〜20の平面形状が異なっている。図5に示す第3実施形態では、メモリ素子20〜20の平面形状は長方形であったが、図8Aに示す第1変形例においては、メモリ素子20〜20の平面形状はレーストラック形状を有している。すなわち、第1変形例においては、第3実施形態のメモリ素子20〜20の長方形の角部が丸くなった形状を有している。
(第2変形例)
第3実施形態の第2変形例による磁気メモリを図8Bに示す。第2変形例の磁気メモリは少なくとも1つのメモリセルを有し、このメモリセル1Cは、第1変形例の磁気メモリのメモリセル1Bにおいて、メモリ素子20〜20を1つのメモリ素子20に変えた構造、すなわち1ビットのメモリセル構造を有している。
この第3実施形態およびその変形例も第1実施形態と同様に、消費エネルギーを低減しかつ書き込み電流を低減することができる。
(第4実施形態)
第4実施形態による磁気メモリについて図9を参照して説明する。この第4実施形態の磁気メモリは、第3実施形態の磁気メモリとは、図7に示すB−B断面が異なっている以外は、第3実施形態と同じ構成を有している。この第4実施形態のメモリセルの書き込み電流が流れる方向に交差する断面を図9に示す。
第4実施形態のメモリセル1Dは、導電層10と、この導電層10上に配置された磁気抵抗素子20と、導電層10の下に配置された磁性層15と、導電層10の側面、磁性層15の側面、および磁気抵抗素子20の側面に配置され磁性層15と同じ材料を含む磁性層15a、15bと、磁気抵抗素子20の側面と磁性層15a、15bのそれぞれとの間に配置され導電層10と同じ材料を含む非磁性層10a、10bとを備えている。
磁気抵抗素子20は、第1乃至第3実施形態における磁気抵抗素子20と同様に、導電層10上に配置された記憶層21と、記憶層21上に配置された非磁性層22と、非磁性層22上に配置された参照層23とを備えている。なお、磁性層15a、15bは、それらの上面が記憶層21と非磁性層22との界面よりも低い位置にあることが好ましい。
書き込みおよび読み出しは、第1実施形態と同様に行われる。また、図9においては、第1実施形態で説明した制御回路100および制御回路110は省略している。
このような構成のメモリセル1Dを有する第4実施形態の磁気メモリによれば、磁性層15から漏れる磁場を有効に記憶層21に印加することが可能となり、記憶層21の磁化方向の反転を有効にアシストすることができる。
以上説明したように、第4実施形態も第3実施形態と同様に、消費エネルギーを低減しかつ書き込み電流を低減することができる。
(第5実施形態)
第5実施形態による磁気メモリについて図10を参照して説明する。この第5実施形態の磁気メモリは、第1乃至第4実施形態のいずれかの磁気メモリにおいて、磁性層15を第1乃至第4実施形態の磁性層15よりも導電率の低い材料に置き換えた構成を有している。図10は第5実施形態の磁気メモリのメモリセルを示す断面図である。図10に示すメモリセル1Eは、図1に示すメモリセル1において、磁性層15を導電率の低い材料の磁性層16に置き換えた構成を有する。
このように、導電層10の第2面側に積層される磁性層16を用いることにより、導電層10に流す書き込み電流が強磁性体に分流するのを避けることができ、結果として低電流で書き込み行うことができる。
磁性層16としては、以下の材料を用いることができる。磁性層16は、Co、Fe、Niのうちの少なくとも1つの元素を含む金属の酸化物または窒化物、または上記金属を含む合金の酸化物または窒化物、例えばCo−Pt、Co−Fe−Pt、Fe−Pt、Co−Fe−Cr−Pt、Co−Cr−Pt、Co−Pd、NiMnSb、CoMnGe、CoMnAl、CoMnSi、CoCrFeAl等の酸化物または窒化物を用いることができる。また、ホイスラー合金、例えばCoFeAl1−xSix(0<x<1)、またはCoMn1−xFeSi(0<x<1)等の酸化物や窒化物を用いてもよい。上述した例の磁性層15は、磁性絶縁層でもある。
また、GeMn、SiCNi、SiCMn、SiCFe、ZnMnTe、ZnCrTe、BeMnTe、ZnVO、ZnMnO、ZnCoO、GaMnAs、InMnAs、InMnAb、GaMnP、GaMnN、GaCrN、AlCrN、BiFeTe、SbVTe、PbSnMnTe、GeMnTe、CdMnGeP、ZnSiNMn、ZnGeSiNMn、BeTiFeO、CdMnTe、ZnMnS、TiCoO、SiMn、SiGeMnなどの磁性半導体を用いてもよい。
なお、上記磁性層16に、Ag(銀)、Cu(銅)、Au(金)、Al(アルミニウム)、Ru(ルテニウム)、Os(オスミウム)、Re(レニウム)、Ta(タンタル)、B(ボロン)、C(炭素)、O(酸素)、N(窒素)、Pd(パラジウム)、Pt(白金)、Zr(ジルコニウム)、Ir(イリジウム)、W(タングステン)、Mo(モリブデン)、Nb(ニオブ)などの非磁性元素を添加して、磁気特性を調節したり、結晶性、機械的特性、化学的特性などの各種物性を調節することができる。
以上説明したように、第5実施形態も第1実施形態と同様に、消費エネルギーを低減しかつ書き込み電流を低減することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
1,1A,1B、1C、1D、1E・・・メモリセル、10・・・非磁性の導電層、10a,10b・・・非磁性層、12a・・・端子、12b・・・端子、15・・・磁性層、15a,15b・・・磁性層、16・・・磁性層、17・・・絶縁層、20・・・磁気抵抗素子、21・・・記憶層、22・・・非磁性層、23・・・参照層、25・・・端子、30・・・選択トランジスタ、40,44,48・・・配線
(第4実施形態)
第4実施形態による磁気メモリについて図9を参照して説明する。この第4実施形態の磁気メモリは、第3実施形態の磁気メモリとは、図に示すB−B断面が異なっている以外は、第3実施形態と同じ構成を有している。この第4実施形態のメモリセルの書き込み電流が流れる方向に交差する断面を図9に示す。

Claims (7)

  1. 第1および第2端子と、
    第1乃至第3領域を有する導電層であって、前記第2領域は前記第1領域と前記第3領域との間に位置し、前記第1領域は前記第1端子に電気的に接続され、前記第3領域は前記第2端子に電気的に接続される非磁性の前記導電層と、
    前記導電層の前記第2領域に対応して配置された磁気抵抗素子であって、第1磁性層と、前記第2領域と前記第1磁性層との間に配置され前記第2領域に電気的に接続された第2磁性層と、前記第1磁性層と前記第2磁性層との間に配置された非磁性層と、前記第1磁性層に電気的に接続された第3端子と、を備えた前記磁気抵抗素子と、
    第4磁性層であって、前記第4磁性層と前記第2磁性層との間に前記導電層が位置する前記第4磁性層と、
    を備えた磁気メモリ。
  2. 第1および第2端子と、
    第1乃至第3領域を有する導電層であって、前記第2領域は前記第1領域と前記第3領域との間に位置し、前記第1領域は前記第1端子に電気的に接続され、前記第3領域は前記第2端子に電気的に接続された非磁性の前記導電層と、
    前記第2領域に対応して配置された磁気抵抗素子であって、前記第1領域から前記第3領域に向かう第1方向に交差する第2方向に前記第2領域から離れて配置された第1磁性層と、前記第2領域と前記第1磁性層との間に配置され前記第2領域に電気的に接続された第2磁性層と、前記第1磁性層と前記第2磁性層との間に配置された第2非磁性層と、前記第1磁性層に電気的に接続された第3端子と、を備えた前記磁気抵抗素子と、
    第4領域を有する第4磁性層であって、前記第4領域と前記第2磁性層との間に前記第2領域が位置し、前記第1方向および前記第2方向に交差する第3方向における前記第4領域の長さが前記第1領域および前記第3領域のうちの少なくとも一方の前記第3方向における長さよりも大きい前記第4磁性層と、
    を備えた磁気メモリ。
  3. 前記導電層は、前記第3方向における前記第2領域の長さが前記第1領域および前記第2領域のうちの少なくとも一方の前記第3方向における長さよりも大きい請求項2記載の磁気メモリ。
  4. 前記導電層は、前記第2磁性層が配置された第1面と、前記第1面に対向し前記第4磁性層が配置された第2面と、前記第1面および前記第2面と異なる第3面を有し、前記第3面に配置された第5磁性層を更に備えた請求項1乃至3のいずれかに記載の磁気メモリ。
  5. 前記導電層を介して前記第1端子と前記第2端子との間に書き込み電流を流すとともに前記第3端子に制御電圧を印加する回路を更に備えた請求項1乃至4のいずれかに記載の磁気メモリ。
  6. 前記回路は、前記制御電圧を前記書き込み電流よりも先に遮断する請求項5記載の磁気メモリ。
  7. 前記第1端子と前記第2端子との間に書き込み電流を流さないとき、前記第4磁性層の磁化方向と前記第2磁性層の磁化方向が互いに逆になっている請求項5または6記載の磁気メモリ。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11302373B2 (en) 2019-10-29 2022-04-12 Samsung Electronics Co., Ltd. Race track magnetic memory device and writing method thereof
JP7539700B2 (ja) 2020-12-25 2024-08-26 学校法人 関西大学 磁化制御デバイス、磁化制御デバイスの製造方法、及び磁気メモリ装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3382768B1 (en) * 2015-11-27 2020-12-30 TDK Corporation Spin current magnetization reversal element, magnetoresistance effect element, and magnetic memory
EP3761384B1 (en) * 2018-02-28 2023-08-02 TDK Corporation Stabilization method for spin elements and production method for spin elements

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004153070A (ja) * 2002-10-31 2004-05-27 Nec Corp 磁気ランダムアクセスメモリ,及びその製造方法
JP2010245415A (ja) * 2009-04-09 2010-10-28 Nec Corp 磁気抵抗記憶装置及びその製造方法
US20150200003A1 (en) * 2012-08-06 2015-07-16 Cornell University Electrically gated three-terminal circuits and devices based on spin hall torque effects in magnetic nanostructures apparatus, methods and applications
US9218864B1 (en) * 2014-10-04 2015-12-22 Ge Yi Magnetoresistive random access memory cell and 3D memory cell array
WO2016021468A1 (ja) * 2014-08-08 2016-02-11 国立大学法人東北大学 磁気抵抗効果素子、及び磁気メモリ装置
JP2017112351A (ja) * 2015-12-14 2017-06-22 株式会社東芝 磁気メモリ
US20170200499A1 (en) * 2016-01-08 2017-07-13 Samsung Electronics Co., Ltd. Zero leakage, high noise margin coupled giant spin hall based retention latch
JP2018088507A (ja) * 2016-11-30 2018-06-07 Tdk株式会社 スピン軌道トルク型磁化反転素子、磁気抵抗効果素子及び磁気メモリ

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4863151B2 (ja) 2003-06-23 2012-01-25 日本電気株式会社 磁気ランダム・アクセス・メモリとその製造方法
US9070456B2 (en) * 2011-04-07 2015-06-30 Tom A. Agan High density magnetic random access memory
JP5553917B2 (ja) 2012-01-30 2014-07-23 株式会社QuantuMag Consultancy Mtj素子及びその製法、並びにmramデバイス
US9076537B2 (en) 2012-08-26 2015-07-07 Samsung Electronics Co., Ltd. Method and system for providing a magnetic tunneling junction using spin-orbit interaction based switching and memories utilizing the magnetic tunneling junction
US9076954B2 (en) 2013-08-08 2015-07-07 Samsung Electronics Co., Ltd. Method and system for providing magnetic memories switchable using spin accumulation and selectable using magnetoelectric devices
WO2015102739A2 (en) 2013-10-18 2015-07-09 Cornell University Circuits and devices based on spin hall effect to apply a spin transfer torque with a component perpendicular to the plane of magnetic layers
WO2015068509A1 (ja) 2013-11-06 2015-05-14 日本電気株式会社 磁気抵抗効果素子、磁気メモリ、及び磁気記憶方法
JP2017059593A (ja) * 2015-09-14 2017-03-23 株式会社東芝 磁気メモリおよびその製造方法
JP6200471B2 (ja) 2015-09-14 2017-09-20 株式会社東芝 磁気メモリ
JP6089081B1 (ja) * 2015-09-16 2017-03-01 株式会社東芝 磁気メモリ
US9830966B2 (en) 2015-10-29 2017-11-28 Western Digital Technologies, Inc. Three terminal SOT memory cell with anomalous Hall effect
US9881660B2 (en) 2015-12-14 2018-01-30 Kabushiki Kaisha Toshiba Magnetic memory
JP6271653B1 (ja) 2016-08-04 2018-01-31 株式会社東芝 磁気記憶装置及びその製造方法
JP6291608B1 (ja) * 2017-03-17 2018-03-14 株式会社東芝 磁気記憶装置
JP6316474B1 (ja) * 2017-03-21 2018-04-25 株式会社東芝 磁気メモリ
JP6283437B1 (ja) * 2017-03-21 2018-02-21 株式会社東芝 磁気記憶装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004153070A (ja) * 2002-10-31 2004-05-27 Nec Corp 磁気ランダムアクセスメモリ,及びその製造方法
JP2010245415A (ja) * 2009-04-09 2010-10-28 Nec Corp 磁気抵抗記憶装置及びその製造方法
US20150200003A1 (en) * 2012-08-06 2015-07-16 Cornell University Electrically gated three-terminal circuits and devices based on spin hall torque effects in magnetic nanostructures apparatus, methods and applications
WO2016021468A1 (ja) * 2014-08-08 2016-02-11 国立大学法人東北大学 磁気抵抗効果素子、及び磁気メモリ装置
US9218864B1 (en) * 2014-10-04 2015-12-22 Ge Yi Magnetoresistive random access memory cell and 3D memory cell array
JP2017112351A (ja) * 2015-12-14 2017-06-22 株式会社東芝 磁気メモリ
US20170200499A1 (en) * 2016-01-08 2017-07-13 Samsung Electronics Co., Ltd. Zero leakage, high noise margin coupled giant spin hall based retention latch
JP2018088507A (ja) * 2016-11-30 2018-06-07 Tdk株式会社 スピン軌道トルク型磁化反転素子、磁気抵抗効果素子及び磁気メモリ

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11302373B2 (en) 2019-10-29 2022-04-12 Samsung Electronics Co., Ltd. Race track magnetic memory device and writing method thereof
JP7539700B2 (ja) 2020-12-25 2024-08-26 学校法人 関西大学 磁化制御デバイス、磁化制御デバイスの製造方法、及び磁気メモリ装置

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