CN1363955A - 半导体存储装置 - Google Patents
半导体存储装置 Download PDFInfo
- Publication number
- CN1363955A CN1363955A CN01143959A CN01143959A CN1363955A CN 1363955 A CN1363955 A CN 1363955A CN 01143959 A CN01143959 A CN 01143959A CN 01143959 A CN01143959 A CN 01143959A CN 1363955 A CN1363955 A CN 1363955A
- Authority
- CN
- China
- Prior art keywords
- mentioned
- semiconductor storage
- distribution
- transistor
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 62
- 238000009826 distribution Methods 0.000 claims description 48
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 100
- 230000005291 magnetic effect Effects 0.000 description 57
- 230000005294 ferromagnetic effect Effects 0.000 description 30
- 230000005415 magnetization Effects 0.000 description 27
- 239000012790 adhesive layer Substances 0.000 description 20
- 230000008676 import Effects 0.000 description 17
- 238000010586 diagram Methods 0.000 description 14
- 230000000694 effects Effects 0.000 description 10
- 238000003475 lamination Methods 0.000 description 9
- 230000005303 antiferromagnetism Effects 0.000 description 8
- 239000000758 substrate Substances 0.000 description 8
- 230000008859 change Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 230000009471 action Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000005307 ferromagnetism Effects 0.000 description 2
- 229910052748 manganese Inorganic materials 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 229910000967 As alloy Inorganic materials 0.000 description 1
- 229910004261 CaF 2 Inorganic materials 0.000 description 1
- 229910002551 Fe-Mn Inorganic materials 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 229910003286 Ni-Mn Inorganic materials 0.000 description 1
- 229910005811 NiMnSb Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical group [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- SZVJSHCCFOBDDC-UHFFFAOYSA-N iron(II,III) oxide Inorganic materials O=[Fe]O[Fe]O[Fe]=O SZVJSHCCFOBDDC-UHFFFAOYSA-N 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
- G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Mram Or Spin Memory Techniques (AREA)
- Hall/Mr Elements (AREA)
- Semiconductor Memories (AREA)
Abstract
与本发明的一个实施形态有关的半导体存储装置具备在第1方向上延伸的多条第1配线,与上述第1配线连接的多个存储元件,在与上述第1方向不同的第2方向上延伸的,夹着上述存储元件那样地位于上述第1配线的相反一侧上,与上述存储元件隔开地配置的多条第2配线,和分别与邻接的上述第2配线连接的第1晶体管或第1二极管。
Description
技术领域
本发明涉及半导体存储装置，特别是涉及将隧道磁阻(TMR：Tunneling Magneto Resistive)元件用作存储元件的磁存储装置(MRAM：磁随机存取存储器)的写入配线。
背景技术
近年来，作为信息存储元件，提出了利用隧道磁阻(Tunneling MagnetoResistive：以下称为TMR)效应的MRAM(Magnetic Random AccessMemory，磁随机存取存储器)存储单元的方案。这种MRAM存储单元，例如，已由ISSCC2000 Technical Digest p.128“A 10ns Read and WriteNon-Volatile Memory Array Using a Magnetic Tunnel Junction and FETSwitch in each Cell”，Roy Scheuerlein et.al作了揭示。
图17表示已有技术的半导体存储装置的等效电路图。图18表示TMR元件的概略截面图。
如图18所示，位线21和字线19，26相互正交地配置，将TMR元件20配置在这些线中位线21和写入字线19的交点上。这个TMR元件20的一端与位线21连接，另一端与晶体管13连接。而且，这个晶体管13的栅极成为读出字线26。
上述TMR元件20具有由2个磁性层和被这些磁性层夹持的非磁性层组成的3层构造。即，如图18所示，TMR元件20由与下部电极17连接的磁化粘合层41，通过上部电极(图中未画出)与位线21连接的磁记录层43，和被这些磁化粘合层41和磁记录层43夹持的薄的隧道结层42构成。
这里，磁化粘合层41由反强磁性层和强磁性层构成，称为用于将磁化固定在一个方向上的钉扎层。另一方面，磁记录层43由强磁性层构成，称为用于存储磁化方向自由变化信息的存储层。这个磁记录层43的磁化方向能够根据流过位线21的电流和流过字线19的电流形成的合成磁场进行变化。
图19表示已有技术的半导体存储装置的截面图。如图19所示，例如在P型半导体衬底(或阱)11内选择地形成STI(Shallow TrenchIsolation，浅沟隔离)构造的元件分离区域12，在半导体衬底11上选择地形成MOSFET 13，在这个MOSFET 13的两个端部下面，例如形成N型的源极/漏极区域14。这里，MOSFET 13的栅极成为读出字线26。又，将在半导体衬底11上与源极/漏极区域14连接的第1接点16a设置在绝缘膜15内，在这个第1接点16a上设置第1配线17a。同样，在绝缘膜15内，设置第2到第4接点16b，16c，16d和第2到第4配线17b，17c，17d。这里，第1配线17a的一部分成为Gnd(接地)线18。又，第3配线17c的一部分成为写入字线19a，19b，19c。而且，TMR元件20与第4配线17d连接，位线21与这个TMR元件20连接。
下面，我们简单地说明在已有技术的半导体存储装置中的数据写入·读出动作。
首先，当在TMR元件20上写入“1”，“0”信息时，选择一对写入字线19和位线21，由于这个选出的写入字线19和位线21两者上流过电流分别产生电流磁场。因此，磁场与位于写入字线19和位线21交点上的选择单元有关，由于这个磁场，TMR元件20超过磁化反转阈值，能够写入信息。
这时，例如，当磁化粘合层41和磁记录层43的磁化方向变成平行时，通过在隧道结层42中流动的电流检测出的隧道电阻达到最低值，在这种状态能够存储“1”。另一方面，当磁化粘合层41和磁记录层43的磁化方向变成反平行时，通过在隧道结层42中流动的电流检测出的隧道电阻达到最高值，在这种状态能够存储“0”。即，在MRAM中，将这个隧道电阻差作为“1”，“0”信息存储起来。
另一方面，当读出写入TMR元件20的“1”，“0”信息时，当选择读出字线26和位线21时，电流通过TMR元件20和MOSFET 13从位线21到流到Gnd线18。而且，通过周围电路读取不同的TMR元件20间的隧道电阻的差别作为信息，进行“1”，“0”信息的判定。
但是，在已有技术的半导体存储装置中，随着微细化的进展，单元之间的距离缩短。即，如图19所示，邻接的写入字线间的距离X变成0.1μm以下。所以，当写入数据时，例如，当在写入字线19b中流过电流时，由流过这个写入字线19b的电流产生的磁场到达邻接的写入字线19a，19c。因此，邻接的写入字线19a，19c受到反转电流的影响，发生在邻接单元中产生误动作的串扰问题。
发明内容
根据本发明第1观点的半导体存储装置具备在第1方向上延伸的多条第1配线，与上述第1配线连接的多个存储元件，在与上述第1方向不同的第2方向上延伸的，夹着上述存储元件那样地位于上述第1配线的相反一侧上，与上述存储元件隔开地配置的多条第2配线，和分别与邻接的上述第2配线连接的第1晶体管或第1二极管。
根据本发明第2观点的半导体存储装置具备在第1方向上延伸的多条第1配线，与上述第1配线连接的多个存储元件，在与上述第1方向不同的第2方向上延伸的，夹着上述存储元件那样地位于上述第1配线的相反一侧上，与上述存储元件隔开地配置的多条第2配线，和分别与邻接的上述第2配线连接的第2晶体管或第2二极管。
附图说明
图1是表示与本发明第1实施形态有关的半导体存储装置的电路图。
图2是表示在图1所示的A区域中的半导体存储装置的截面图。
图3是表示在图1所示的B区域中的半导体存储装置的截面图。
图4A，4B是表示与本发明的各实施形态有关的1重隧道结构造的TMR元件的截面图。
图5A，5B是表示与本发明的各实施形态有关的2重隧道结构造的TMR元件的截面图。
图6是表示邻接的写入字线间的距离和电流磁场之间关系的图。
图7是表示TMR元件的星状曲线的图。
图8是表示与本发明第1实施形态有关的其它半导体存储装置的电路图。
图9是表示与本发明第2实施形态有关的半导体存储装置的电路图。
图10是表示在图9所示的C区域中的半导体存储装置的截面图。
图11是表示与本发明第2实施形态有关的其它半导体存储装置的电路图。
图12是表示与本发明第3实施形态有关的半导体存储装置的电路图。
图13是表示在图12所示的D区域中的半导体存储装置的截面图。
图14是表示与本发明第3实施形态有关的其它半导体存储装置的电路图。
图15是表示与本发明第4实施形态有关的半导体存储装置的电路图。
图16是表示与本发明第4实施形态有关的其它半导体存储装置的电路图。
图17是表示根据已有技术的半导体存储装置的电路图。
图18是表示根据已有技术的半导体存储装置的截面图。
图19是表示根据已有技术的半导体存储装置的截面图。
具体实施方式
与本发明实施形态有关的半导体存储装置是将Tunneling MagnetoResistive(TMR，隧道磁阻)元件用作存储元件的Magnetic RandomAccess Memory(MRAM，磁存储装置)。在这种MRAM中，备有TMR元件的存储单元具有矩阵状配置的多个存储单元阵列的构造，在这些存储单元阵列的周边部分设置解码器和读出电路，通过访问任一存储单元，能够进行读/写。
下面，我们参照附图说明本发明实施形态。当进行这个说明时，在所有的图中，在相同部分上加上相同的参照标号。
(第1实施形态)
第1实施形态通过在邻接的写入字线间导入晶体管，当写入数据时，在与写入字线邻接的字线中流动着反方向电流。
图1是表示与本发明第1实施形态有关的半导体存储装置的电路图。图2是表示在图1所示的A区域中的半导体存储装置的截面图。图3是表示在图1所示的B区域中的半导体存储装置的截面图。
首先，如图1所示，形成多条位线21和多条字线19，26相互正交地配置，将TMR元件20分别配置在这些线中位线21和写入字线19交点上的存储单元阵列构造。在这个存储单元阵列区域的外侧，将电流驱动电路33配置在写入字线19的一端，将晶体管(例如MOSFET)23配置在另一端。
其次，我们说明图1所示的A区域。这个A区域表示MRAM的一般构造。即，如图2所示，例如在P型半导体衬底(或阱)11内选择地形成STI构造的元件分离区域12，在半导体衬底11上选择地形成MOSFET13，这个MOSFET 13的两个端部下面，例如形成N型的源极/漏极区域14。这里，MOSFET 13是用于读出的开关元件，这个MOSFET 13的栅极成为读出字线26。又，在半导体衬底11上将与源极/漏极区域14连接的第1接点16a设置在绝缘膜15内，在这个第1接点16a上设置第1配线17a。同样，在绝缘膜15内，设置第2到第4接点16b，16c，16d和第2到第4配线17b，17c，17d。这里，第1配线17a的一部分成为Gnd(接地)线18。又，第3配线17c的一部分成为写入字线19a，19b，19c。而且，TMR元件20与第4配线17d连接，位线21与这个TMR元件20连接。
其次，我们说明图1所示的B区域。这个B区域表示在本发明第1实施形态中的特征区域。即，如图3所示，第3接点16c，第2配线17b，第2接点16b，第1配线17a，第1接点16a依次地与写入字线19a，19b，19c连接。而且，第1接点16a与在半导体衬底11上形成的晶体管23a，23b的源极/漏极区域24连接。即，形成在邻接的写入字线19a，19b之间导入晶体管23a，在邻接的写入字线19b，19c之间导入晶体管23b的构造。
其次，我们说明TMR元件20的构造。这个TMR元件20，如图2所示，由磁化粘合层(磁性层)41，隧道结层(非磁性层)42和磁记录层(磁性层)43构成。而且，TMR元件20形成如下所示的1重隧道结构造或2重隧道结构造，无论哪个构造都可以。
图4A，图4B是表示1重隧道结构造的TMR元件的截面图。下面，我们说明1重隧道结构造的TMR元件的构造。
图4A所示的TMR元件20由将模板层101，初期强磁性层102，反强磁性层103，基准强磁性层104顺序地层积起来形成的磁化粘合层41，在这个磁化粘合层41上形成的隧道结层42，和在这个隧道结层42上顺序地层积自由强磁性层105，接点层106形成的磁记录层43构成。
同样，图4B所示的TMR元件20由将模板层101，初期强磁性层102，反强磁性层103，强磁性层104′，非磁性层107，强磁性层104″顺序地层积起来形成的磁化粘合层41，在这个磁化粘合层41上形成的隧道结层42，和在这个隧道结层42上顺序地层积强磁性层105′，非磁性层107，强磁性层105″，接点层106形成的磁记录层43构成。
此外，在这个图4B所示的TMR元件20中，通过导入由磁化粘合层41内的强磁性层104′，非磁性层107，强磁性层104″组成的3层构造，和由磁记录层43内的强磁性层105′，非磁性层107，强磁性层105″组成的3层构造，与图4A所示的TMR元件20比较，能够提供抑制在强磁性内部发生磁极，更适合于微细化的单元构造。
图5A，图5B是表示具有2重隧道结层的TMR元件的截面图。下面，我们说明具有2重隧道结层的TMR元件20的构造。
图5A所示的TMR元件20由将模板层101，初期强磁性层102，反强磁性层103，基准强磁性层104顺序地层积起来形成的第1磁化粘合层51，在这个第1磁化粘合层51上形成的第1隧道结层52，和在这个第1隧道结层52上形成的磁记录层43，在这个磁记录层43上形成的第2隧道结层53，在这个第2隧道结层53上顺序地层积基准强磁性层104，反强磁性层103，初期强磁性层102，接点层106形成的第2磁化粘合层54构成。
图5B所示的TMR元件20由将模板层101，初期强磁性层102，反强磁性层103，基准强磁性层104顺序地层积起来形成的第1磁化粘合层51，在这个第1磁化粘合层51上形成的第1隧道结层52，在这个第1隧道结层52上顺序地层积强磁性层43′，非磁性层107，强磁性层43″的3层构造形成的磁记录层43，在这个磁记录层43上形成的第2隧道结层53，在这个第2隧道结层53上顺序地层积强磁性层104′，非磁性层107，强磁性层104″，反强磁性层103，初期强磁性层102，接点层106形成的第2磁化粘合层54构成。
此外，在这个图5B所示的TMR元件20中，通过导入由构成磁记录层43的强磁性层43′，非磁性层107，强磁性层43″组成的3层构造，和由第2磁化粘合层54内的强磁性层104′，非磁性层107，强磁性层104″组成的3层构造，与图5A所示的TMR元件20比较，能够提供抑制在强磁性内部发生磁极，更适合于微细化的单元构造。
通过使用具有这种2重隧道结层的TMR元件20，与用1重隧道结构造的TMR元件20的情形比较，当加上相同的外部偏压时的MR(MagnetoResistive，磁阻)比(“1”状态与“0”状态的电阻变化率)的恶化减少，能够在更高的偏压下动作。即，这对当将单元内的信息读出到外部时是有利的。
这种1重隧道结构造或2重隧道结构造的TMR元件20可以用下列材料形成。
例如，可以用Fe，Co，Ni或它们的合金，自旋极化率大的磁铁石，CrO2，RXMnO3-y，(R：稀土类，X：Ca，Ba，Sr)等的氧化物等，NiMnSb，PtMnSb等的郝斯勒合金等作为磁化粘合层41，51，54和磁记录层43的材料。又，也可以在这些磁性体中，在不失去强磁性的限制内，多少包含一些Ag，Cu，Au，Al，Mg，Si，Bi，Ta，B，C，O，N，Pd，Pt，Zr，Ir，W，Mo，Nb等的非磁性元素。
可以用Fe-Mn，Pt-Mn，Pt-Cr-Mn，Ni-Mn，Ir-Mn，NiO，Fe2O3等作为构成磁化粘合层41的一部分的反强磁性层103的材料。
能够使用Al2O3，SiO2，MgO，AlN，Bi2O3，MgF2，CaF2，SrTiO2，AlLaO3等的各种电介质作为隧道结层42，52，53的材料。在这些电介质中，即便存在氧，氮，氟的缺损也没有关系。
下面，我们说明在与本发明第1实施形态有关的半导体存储装置中的信息写入动作。
图6表示写入字线间的距离X和电流磁场之间的关系。此外，在图6中，写入配线(写入字线19，写入位线21)的截面积为0.1μm×0.1μm。
如图6所示，随着写入字线间的距离X和写入配线中流动的电流密度的变化，产生的电流磁场发生变化。即，随着写入字线间的距离X缩短，产生的电流磁场变大，又随着电流密度增大，产生的电流磁场变大。
图7表示TMR元件的星状曲线。这个星状曲线的横轴表示固定轴方向的磁场，纵轴表示易磁化轴方向磁场。
下面，我们说明用这个星状曲线，写入“1”，“0”信息。此外，在下面的说明中，写入字线间的距离X为0.1μm。又，固定轴方向的配线为写入字线19，易磁化轴方向的配线为位线21。
首先，例如当写入“1”信息时，需要具有P区域内的合成磁场。即，需要在写入字线19产生例如10Oe的磁场和在位线21产生例如20～25Oe左右的磁场。所以，在写入字线19中最好流过5MA/cm2电流密度的电流，在位线21中最好流过10MA/cm2电流密度的电流(请参照图6)。这样，由于产生了P区域内的合成磁场，使磁化方向改变，能够写入“1”信息。
另一方面，例如当写入“0”信息时，需要具有Q区域内的合成磁场。即，需要在写入字线19产生例如10Oe的磁场，和在位线21产生例如20～30Oe左右的磁场。所以，在写入字线19中最好流过5MA/cm2电流密度的电流，在位线21中最好流过10MA/cm2电流密度的电流(请参照图6)。这样，由于产生了Q区域内的合成磁场，使磁化方向改变，能够写入“0”信息。
下面，我们说明通过在写入字线之间导入晶体管写入信息时的动作。
首先，如图1所示，将信息写入任意单元30的TMR元件20时，选择位线21b和写入字线19b，在这条位线21b和写入字线19b中流动着产生图7的P区域或Q区域内的合成磁场的电流25。这里，为了使电流25流过写入字线19b，使电流驱动电路33的晶体管31接通，并且也使与这个晶体管31同电位的晶体管23a，23b接通。结果，在写入字线19b中流动着电流25通过晶体管23a，23b，在写入字线19a，19c中分别流动着与电流25方向相反的电流25a，25b。
所以，由在写入字线19b中流动的电流25产生的磁场32和由在写入字线19a，19c中流动的电流25a，25b产生的磁场32a，32b成为相反的周边磁场。因此，在写入字线19b中产生的磁场32，即便到达2条相邻的写入字线19a，19c，这个磁场32也被相邻的写入字线19a，19c中产生的磁场32a，32b所抵消。
此外，如上所述，能够用一般的方法读出写入TMR元件20的信息。即，如图2所示，通过接通与写入信息的TMR元件20连接的MOSFET13的栅极，能够形成从位线21到TMR元件20，接点16a，16b，16c，16d，配线17a，17b，17c，17d和源极/漏极区域14，电流流动的路径，能够读出写入信息的TMR元件20的电阻值。然后，能够根据这个TMR元件20的电阻值判别“1”，“0”信息。
如果根据上述第1实施形态，则通过在邻接的写入字线之间导入晶体管23，当写入数据时，在与写入字线19b邻接的写入字线19a，19c中能够流过反方向的电流。所以，由写入电流25产生的磁场32被邻接的写入字线19a，19c的反方向电流25a，25b产生的磁场32a，32b所抵消。结果，因为能够抑制产生向邻接单元的误写入，所以能够避开串扰问题。
此外，如图8所示，也可以在邻接的位线21之间导入晶体管23。进一步，也可以通过将图1，图8所示的构造组合起来，分别在邻接的写入字线19之间，邻接的位线21之间导入晶体管23。在这些情形中也能够得到上述第1实施形态中的效果。
(第2实施形态)
第2实施形态通过在邻接的写入字线之间导入晶体管，当写入数据时，在与写入字线邻接的写入字线中流过反方向的电流。
图9是表示与本发明第2实施形态有关的半导体存储装置的电路图。图10是表示在图9所示的C区域中的半导体存储装置的截面图。此外，因为图9所示的A区域中的半导体存储装置的截面图与第1实施形态的图2相同，所以省略对它的说明。
首先，如图9所示，形成多条位线21和多条字线19，26相互正交地配置，将TMR元件20分别配置在这些线中位线21和写入字线19交点上的存储单元阵列构造。在这个存储单元阵列区域的外侧，将电流驱动电路33配置在写入字线19的一端，将二极管61配置在另一端。
其次，我们说明图9所示的C区域。这个C区域表示在本发明第2实施形态中的特征区域。即，如图10所示，第3接点16c，第2配线17b，第2接点16b，第1配线17a，第1接点16a依次地与写入字线19a，19b连接。而且，第1接点16a与在半导体衬底11内形成的PN结二极管61连接。即，形成在邻接的写入字线19a，19b之间导入二极管61的构造。
下面，我们说明当在写入字线之间导入二极管时的写入动作。
首先，如图9所示，当将信息写入任意单元30的TMR元件20时，选择位线21b和写入字线19b，在这条位线21b和写入字线19b中流动着产生图7的P区域或Q区域内的合成磁场的电流25。这里，为了在写入字线19b中流过电流25，在电流驱动电路33的晶体管31上加上顺方向的偏压，使电流25也流过二极管61a，61b。结果，在写入字线19a，19c中分别流动着与电流25方向相反的电流25a，25b。
所以，由在写入字线19b中流动的电流25产生的磁场32和由在写入字线19a，19c中流动的电流25a，25b产生的磁场32a，32b成为相反的周边磁场。因此，写入字线19b产生的磁场32，即便到达2条相邻的写入字线19a，19c，这个磁场32也被相邻的写入字线19a，19c产生的磁场32a，32b所抵消。
此外，如上所述，因为用与第1实施形态相同的方法读出写入TMR元件20的信息，所以省略对读出动作的说明。
如果根据第2实施形态，则能够得到与第1实施形态相同的效果。
此外，如图11所示，也可以在邻接的位线21之间导入二极管61。进一步，也可以通过将图9，图11所示的构造组合起来，分别在邻接的写入字线19之间，邻接的位线21之间导入二极管端61。在这些情形中也能够得到上述第2实施形态中的效果。
(第3实施形态)
第3实施形态是第1实施形态的变形例，用二极管代替晶体管作为用于读出的开关元件。
图12是表示与本发明第3实施形态有关的半导体存储装置的电路图。图13是表示在图12所示的D区域中的半导体存储装置的截面图。
如图12所示，B区域，与第1实施形态相同，形成在邻接的写入字线19a，19b之间导入晶体管23a，在邻接的写入字线19b，19c之间导入晶体管23b的构造。
如图13所示，D区域，形成将TMR元件20配置在位线21与写入字线19a，19b，19c的各交点上，使PN结二极管71与这个TMR元件20串联地连接的构造。
因为这种在第3实施形态中的信息写入与上述第1实施形态相同，所以省略对它的说明。另一方面，如下进行在第3实施形态中的信息读出。即，为了使电流流过与写入信息的TMR元件20连接的二极管71，调整偏压，读出与这个二极管71连接的TMR元件20的电阻值。然后，能够根据这个TMR元件20的电阻值，判别“1”，“0”信息。
如果根据上述第3实施形态，则能够得到与第1实施形态相同的效果。
进一步，通过用二极管71作为开关元件，与第1和第2实施形态比较，能够缩小存储单元阵列区域的专用面积。
此外，如图14所示，也可以在邻接的位线21之间导入晶体管23。进一步，也可以通过将图12，图14所示的构造组合起来，分别在邻接的写入字线19之间，邻接的位线21之间导入晶体管23。在这些情形中也能够得到上述第3实施形态中的效果。
(第4实施形态)
第4实施形态是第2实施形态的变形例，用二极管代替晶体管作为用于读出的开关元件。
图15是表示与本发明第4实施形态有关的半导体存储装置的电路图。如图15所示，C区域，与第2实施形态相同，形成在邻接的写入字线19a，19b之间导入二极管61a，在邻接的写入字线19b，19c之间导入二极管61b的构造。另一方面，D区域，与第3实施形态相同，形成将TMR元件20配置在位线21和写入字线19的交点上，使PN结二极管71与这个TMR元件20串联地连接的构造。
因为这种在第4实施形态中的信息写入与上述第2实施形态相同，所以省略对它的说明。另一方面，因为在第4实施形态中的信息读出与上述第3实施形态相同，所以省略对它的说明。
如果根据上述第4实施形态，则能够得到与第2实施形态相同的效果。
进一步，通过用二极管71作为开关元件，与第1和第2实施形态比较，能够缩小存储单元阵列区域的专用面积。
此外，如图16所示，也可以在邻接的位线21之间导入二极管61。进一步，也可以通过将图15，图16所示的构造组合起来，分别在邻接的写入字线19之间，邻接的位线21之间导入二极管61。在这些情形中也能够得到上述第4实施形态中的效果。
在上述那样的各实施形态中，也可以用由2个磁性层和被这些磁性层夹持的导体层组成的GMR(Giant Magneto Resistive，巨磁阻)元件代替TMR元件。又，在上述各实施形态中，可以适当地变更存储单元阵列区域的构造。
对于熟练的技术人员来说，能够容易地理解诸附加的优点和修改。所以，本发明在其更广泛的方面不限定于这里表示和描述的具体细节和代表性的实施形态。因此，我们可以进行各种不同的修改而没有偏离由所附权利要求书及其等效物定义的一般发明概念的精神和范围。
Claims (18)
1.半导体存储装置，它具备
在第1方向上延伸的多条第1配线，
与上述第1配线连接的多个存储元件，
在与上述第1方向不同的第2方向上延伸的，夹着上述存储元件那样地位于上述第1配线的相反一侧上，与上述存储元件隔开地配置的多条第2配线，和
分别与邻接的上述第2配线连接的第1晶体管或第1二极管。
2.半导体存储装置，它具备
在第1方向上延伸的多条第1配线，
与上述第1配线连接的多个存储元件，
在与上述第1方向不同的第2方向上延伸的，夹着上述存储元件那样地位于上述第1配线的相反一侧上，与上述存储元件隔开地配置的多条第2配线，和
分别与邻接的上述第1配线连接的第2晶体管或第2二极管。
3.根据权利要求1的半导体存储装置，它进一步具备
分别与邻接的上述第1配线连接的第2晶体管或第2二极管。
4.根据权利要求2的半导体存储装置，它进一步具备
分别与邻接的上述第2配线连接的第1晶体管或第1二极管。
5.根据权利要求1的半导体存储装置，它进一步具备
与上述存储元件连接的第3晶体管或第3二极管。
6.根据权利要求2的半导体存储装置，它进一步具备
与上述存储元件连接的第3晶体管或第3二极管。
7.根据权利要求1的半导体存储装置，
上述存储元件是由第1磁性层，第2磁性层和非磁性层的至少3层构成的TMR元件。
8.根据权利要求2的半导体存储装置，
上述存储元件是由第1磁性层，第2磁性层和非磁性层的至少3层构成的TMR元件。
9.根据权利要求7的半导体存储装置，
上述TMR元件为具有1层的上述非磁性层的1重结构造或具有2层的上述非磁性层的2重结构造。
10.根据权利要求8的半导体存储装置，
上述TMR元件为具有1层的上述非磁性层的1重结构造或具有2层的上述非磁性层的2重结构造。
11.根据权利要求1的半导体存储装置，
上述存储元件是由第1磁性层，第2磁性层和导体层的至少3层构成的GMR元件。
12.根据权利要求2的半导体存储装置，
上述存储元件是由第1磁性层，第2磁性层和导体层的至少3层构成的GMR元件。
13.根据权利要求1的半导体存储装置，
将上述第1晶体管或上述第1二极管配置在配置了上述存储元件的存储单元阵列区域的外侧。
14.根据权利要求2的半导体存储装置，
将上述第2晶体管或上述第2二极管配置在配置了上述存储元件的存储单元阵列区域的外侧。
15.根据权利要求1的半导体存储装置，
上述第1方向和上述第2方向正交。
16.根据权利要求2的半导体存储装置，
上述第1方向和上述第2方向正交。
17.根据权利要求1的半导体存储装置，
当将信息写入任意的上述存储元件时，通过在选出的上述第2配线中在第3方向上流动电流，使这个电流流过上述第1晶体管或上述第1二极管，上述电流在与上述选出的第2配线邻接的上述第2配线中在与上述第3方向相反的第4方向上流动。
18.根据权利要求2的半导体存储装置，
当将信息写入任意的上述存储元件时，通过在选出的上述第1配线中在第5方向上流动电流，使这个电流流过上述第2晶体管或上述第2二极管，上述电流在与上述选出的第1配线邻接的上述第1配线中在与上述第5方向相反的第6方向上流动。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000399223 | 2000-12-27 | ||
| JP399223/2000 | 2000-12-27 | ||
| JP373071/2001 | 2001-12-06 | ||
| JP2001373071A JP2002270790A (ja) | 2000-12-27 | 2001-12-06 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1363955A true CN1363955A (zh) | 2002-08-14 |
| CN1244154C CN1244154C (zh) | 2006-03-01 |
Family
ID=26606944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB011439599A Expired - Fee Related CN1244154C (zh) | 2000-12-27 | 2001-12-27 | 半导体存储装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6661689B2 (zh) |
| JP (1) | JP2002270790A (zh) |
| KR (1) | KR100431483B1 (zh) |
| CN (1) | CN1244154C (zh) |
| TW (1) | TW521426B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100492529C (zh) * | 2002-10-16 | 2009-05-27 | 株式会社东芝 | 磁随机存取存储器 |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4656720B2 (ja) * | 2000-09-25 | 2011-03-23 | ルネサスエレクトロニクス株式会社 | 薄膜磁性体記憶装置 |
| JP3808799B2 (ja) | 2002-05-15 | 2006-08-16 | 株式会社東芝 | 磁気ランダムアクセスメモリ |
| US7042749B2 (en) * | 2002-05-16 | 2006-05-09 | Micron Technology, Inc. | Stacked 1T-nmemory cell structure |
| US6940748B2 (en) * | 2002-05-16 | 2005-09-06 | Micron Technology, Inc. | Stacked 1T-nMTJ MRAM structure |
| WO2003098636A2 (en) * | 2002-05-16 | 2003-11-27 | Micron Technology, Inc. | STACKED 1T-nMEMORY CELL STRUCTURE |
| US6801450B2 (en) * | 2002-05-22 | 2004-10-05 | Hewlett-Packard Development Company, L.P. | Memory cell isolation |
| JP4322481B2 (ja) * | 2002-08-12 | 2009-09-02 | 株式会社東芝 | 半導体集積回路装置 |
| JP4290494B2 (ja) * | 2003-07-08 | 2009-07-08 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US7166881B2 (en) * | 2003-10-13 | 2007-01-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-sensing level MRAM structures |
| KR100527536B1 (ko) * | 2003-12-24 | 2005-11-09 | 주식회사 하이닉스반도체 | 마그네틱 램 |
| WO2005088745A1 (ja) | 2004-03-12 | 2005-09-22 | Japan Science And Technology Agency | 磁気抵抗素子及びその製造方法 |
| US6946698B1 (en) | 2004-04-02 | 2005-09-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | MRAM device having low-k inter-metal dielectric |
| US7099176B2 (en) * | 2004-04-19 | 2006-08-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Non-orthogonal write line structure in MRAM |
| US7265053B2 (en) * | 2004-04-26 | 2007-09-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Trench photolithography rework for removal of photoresist residue |
| US20060039183A1 (en) * | 2004-05-21 | 2006-02-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Multi-sensing level MRAM structures |
| US7221584B2 (en) * | 2004-08-13 | 2007-05-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | MRAM cell having shared configuration |
| US7170775B2 (en) * | 2005-01-06 | 2007-01-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | MRAM cell with reduced write current |
| JP2007317824A (ja) | 2006-05-25 | 2007-12-06 | Tdk Corp | 磁気抵抗効果素子およびその製造方法、ならびに薄膜磁気ヘッド、ヘッドジンバルアセンブリ、ヘッドアームアセンブリおよび磁気ディスク装置 |
| JP4384137B2 (ja) | 2006-06-14 | 2009-12-16 | Ｔｄｋ株式会社 | Ｃｐｐ−ｇｍｒヘッド用の磁界検出素子の製造方法、ｃｐｐ−ｇｍｒヘッド用の磁界検出素子、積層体、ウエハ、ヘッドジンバルアセンブリ、およびハードディスク装置 |
| JP5412640B2 (ja) | 2008-11-13 | 2014-02-12 | ルネサスエレクトロニクス株式会社 | 磁気メモリ装置 |
| CN105449099B (zh) * | 2015-10-15 | 2018-04-06 | 上海磁宇信息科技有限公司 | 交叉矩阵列式磁性随机存储器及其读写方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3392657B2 (ja) * | 1996-09-26 | 2003-03-31 | 株式会社東芝 | 半導体記憶装置 |
| JP4124844B2 (ja) | 1997-10-02 | 2008-07-23 | キヤノン株式会社 | 磁気薄膜メモリ |
| JP3593472B2 (ja) * | 1998-06-30 | 2004-11-24 | 株式会社東芝 | 磁気素子とそれを用いた磁気メモリおよび磁気センサ |
| JP2000132961A (ja) * | 1998-10-23 | 2000-05-12 | Canon Inc | 磁気薄膜メモリ、磁気薄膜メモリの読出し方法、及び磁気薄膜メモリの書込み方法 |
| JP3803503B2 (ja) | 1999-04-30 | 2006-08-02 | 日本電気株式会社 | 磁気ランダムアクセスメモリ回路 |
| JP2001217398A (ja) | 2000-02-03 | 2001-08-10 | Rohm Co Ltd | 強磁性トンネル接合素子を用いた記憶装置 |
| DE10020128A1 (de) | 2000-04-14 | 2001-10-18 | Infineon Technologies Ag | MRAM-Speicher |
| JP4477199B2 (ja) | 2000-06-16 | 2010-06-09 | 株式会社ルネサステクノロジ | 磁気ランダムアクセスメモリ、磁気ランダムアクセスメモリへのアクセス方法および磁気ランダムアクセスメモリの製造方法 |
| JP2002170377A (ja) * | 2000-09-22 | 2002-06-14 | Mitsubishi Electric Corp | 薄膜磁性体記憶装置 |
| JP4726290B2 (ja) * | 2000-10-17 | 2011-07-20 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| DE10053965A1 (de) * | 2000-10-31 | 2002-06-20 | Infineon Technologies Ag | Verfahren zur Verhinderung unerwünschter Programmierungen in einer MRAM-Anordnung |
| JP2002216468A (ja) * | 2000-11-08 | 2002-08-02 | Canon Inc | 半導体記憶装置 |
| JP4637388B2 (ja) * | 2001-03-23 | 2011-02-23 | ルネサスエレクトロニクス株式会社 | 薄膜磁性体記憶装置 |
| JP2003016777A (ja) * | 2001-06-28 | 2003-01-17 | Mitsubishi Electric Corp | 薄膜磁性体記憶装置 |
-
2001
- 2001-12-06 JP JP2001373071A patent/JP2002270790A/ja active Pending
- 2001-12-14 TW TW090131068A patent/TW521426B/zh not_active IP Right Cessation
- 2001-12-26 US US10/025,753 patent/US6661689B2/en not_active Expired - Fee Related
- 2001-12-26 KR KR10-2001-0085014A patent/KR100431483B1/ko not_active IP Right Cessation
- 2001-12-27 CN CNB011439599A patent/CN1244154C/zh not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100492529C (zh) * | 2002-10-16 | 2009-05-27 | 株式会社东芝 | 磁随机存取存储器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002270790A (ja) | 2002-09-20 |
| CN1244154C (zh) | 2006-03-01 |
| KR100431483B1 (ko) | 2004-05-14 |
| US20020080641A1 (en) | 2002-06-27 |
| TW521426B (en) | 2003-02-21 |
| US6661689B2 (en) | 2003-12-09 |
| KR20020053752A (ko) | 2002-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1244154C (zh) | 半导体存储装置 | |
| CN1206656C (zh) | 磁随机存取存储器 | |
| KR101869149B1 (ko) | 외부 강자성 바이어싱 필름을 사용하는 전압 제어 자기 이방성 전환 디바이스 | |
| CN1283006C (zh) | 磁存储装置及其制造方法 | |
| KR100518284B1 (ko) | 반도체 기억 장치 | |
| CN1215464C (zh) | 磁记录装置及其制造方法 | |
| CN1345091A (zh) | 利用隧道磁阻效应的半导体存储器及其制造方法 | |
| CN100350495C (zh) | 具有软基准层的磁阻器件 | |
| CN1745429A (zh) | 用于低功耗和高选择性的mram结构 | |
| CN1851823A (zh) | 磁性随机处理存储器装置 | |
| CN1409321A (zh) | 具有软基准层的磁阻器件的读取方法 | |
| CN1713299A (zh) | 磁性存储单元以及制造磁性存储单元的方法 | |
| KR101476491B1 (ko) | 스핀 밸브 소자와 그 구동 방법 및 이들을 이용하는 기억 장치 | |
| CN1414559A (zh) | 其存储单元具有串联的磁隧道结和隧道结的存储器件 | |
| CN101047023A (zh) | 磁存储装置及其驱动方法 | |
| JP2009152258A (ja) | 単一方向電流磁化反転磁気抵抗効果素子と磁気記録装置 | |
| CN101068037A (zh) | 热促进编程的磁性存储元件方法及装置 | |
| CN100350496C (zh) | 磁存储装置及其制造方法 | |
| CN101625890B (zh) | 操作磁随机存取存储器装置的方法 | |
| CN1383208A (zh) | 半导体存储装置及其制造方法 | |
| CN1851822A (zh) | 磁性随机处理存储器装置 | |
| US20140119106A1 (en) | Magnetic memory devices and methods of operating the same | |
| CN1396598A (zh) | 磁存储器装置 | |
| CN1527320A (zh) | 掩埋磁隧道结存储器单元和方法 | |
| US6909628B2 (en) | High density magnetic RAM and array architecture using a one transistor, one diode, and one MTJ cell |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20060301 Termination date: 20121227 |