KR100518284B1

KR100518284B1 - 반도체 기억 장치

Info

Publication number: KR100518284B1
Application number: KR10-2002-0016990A
Authority: KR
Inventors: 호소따니게이지; 스노우찌가즈마사
Original assignee: 가부시끼가이샤 도시바
Priority date: 2001-03-29
Filing date: 2002-03-28
Publication date: 2005-10-04
Also published as: CN1185711C; JP2002299575A; EP1253652A2; US6980463B2; EP1253652A3; CN1379473A; US20020141233A1; TW535284B; KR20030009087A

Abstract

메모리 셀부는, 제1 자기 저항 효과 소자, 및 이 제1 자기 저항 효과 소자와 쌍으로 1셀마다 배치되며 제1 자기 저항 효과 소자에 데이터를 기입하거나 제1 자기 저항 효과 소자로부터 데이터를 판독하는 제1 회로를 포함하고,

주변 회로부는 제1 회로를 제어하는 제2 회로를 포함하며,

이 제2 회로 중 적어도 일부는 메모리 셀부의 하부 영역에 배치되는 것을 특징으로 한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 기억 장치에 관한 것으로, 특히 터널 자기 저항 효과(TMR: Tunneling Magneto Resistive) 소자를 기억 소자로서 이용한 자기 기억 장치(MRAM: Magnetic Random Access Memory)에 관한 것이다.

최근, 정보 기억 소자로서, 자기 저항 효과를 이용한 MRAM(Magnetic Random Access Memory) 메모리 셀이 제안되었다. 이 MRAM은, 금후, 불휘발성, 고집적성, 고신뢰성, 고속 동작을 겸비한 메로리 디바이스로 발전할 것이 기대되고 있다.

자기 저항 효과 소자로는, 주로 GMR(Giant Magneto Resistive) 소자와 TMR(Tunneling Magneto Resistive) 소자의 2개의 소자가 알려져 있다. GMR 소자는, 2개의 강자성층과 이들 강자성층 사이에 끼워진 도체로 이루어지고, 이 도체의 저항이 상하의 강자성층의 스핀 방향에 따라 변화되는 효과를 갖는다. 그러나, GMR 소자의 MR(Magneto Resistive)비는 10% 이하로 낮기 때문에, 판독 마진을 확보하는 것이 곤란하다. 한편, TMR 소자는, 2개의 강자성층과 이들 강자성층 사이에 끼워진 절연체로 이루어지고, 이 절연체의 터널 저항이 상하의 강자성층의 스핀 방향에 따라 변화되는 효과를 갖는다. 이 TMR 소자에서는 현재 50% 이상의 MR비를 확보하는 것이 가능해졌다.

도 24 내지 도 26은 종래 기술에 따른 TMR 소자를 갖는 대표적인 반도체 기억 장치로, 이 반도체 기억 장치의 메모리 셀부의 셀 구조를 나타낸다.

도 24a는 제1 종래 기술에 따른 반도체 기억 장치의 평면도를 나타낸다. 도 24b는 도 24a의 XXIVB-XXIVB선을 따른 반도체 기억 장치의 단면도를 나타낸다. 이 제1 종래 기술에 따른 반도체 기억 장치는, TMR 소자에 접속되는 스위칭 소자로서 MOS 트랜지스터를 이용한 구조이다.

도 24a, 도 24b에 도시한 바와 같이, 비트선(13)과 기입 워드선(14)이 서로 직교하도록 매트릭스 형상으로 복수개 배치되고, 각각의 크로스 포인트형으로 TMR 소자(11)가 배치되어 있다. 이 TMR 소자(11)는, 상부 전극(표시하지 않음)을 통해 비트선(13)에 접속되고, 하부 전극(70) 및 컨택트층(38)을 통해 MOS 트랜지스터(35)에 접속되어 있다. 그리고, 이 MOS 트랜지스터(35)의 게이트 전극(33)이 판독 워드선으로 되어 있다. 여기서, TMR 소자(11)는, 하부 전극(70)에 접속되는 강자성층의 자화 고착층(41)과, 상부 전극을 통해 비트선(13)에 접속되는 강자성층의 자기 기록층(43)과, 이들 자화 고착층(41)과 자기 기록층(43) 사이에 끼워진 비자성층의 터널 접합층(42)으로 구성된다.

이러한 반도체 기억 장치에서는, 이하와 같이 정보의 기입·판독 동작이 행해진다.

자화 고착층(41)은 자기 기록층(43)보다 자화의 반전 임계치가 높다. 이 때문에, 통상의 기입 동작에서는, 자화 고착층(41)의 자화 방향은 반전되지 않고, 자기 기록층(43)의 자화 방향만 반전된다. 따라서, 임의의 선택 셀에 정보를 기입하는 경우, 자기 기록층(43)의 자화 방향을 반전시킴으로써, TMR 소자(11)에 "1", "0" 정보 중 어느 하나의 상태가 선택 셀에 기입된다. 이 때, 임의의 선택 셀에 정보를 기입하기 위해서는, 최저 2개의 기입선(비트선(13), 기입 워드선(14))을 이용하여, 그 2개의 기입선의 크로스 포인트부만의 자기 기록층(43)의 자화 방향이 반전되도록 할 필요가 있다.

한편, 자기 기록층(43)의 자화 방향이 자화 고착층(41)의 자화 방향과 동일하게 되었을 때에 터널 접합층(42)의 저항은 가장 낮아지고, 반대로 양자의 자화 방향이 반대로 되었을 때에 터널 접합층(42)의 저항은 가장 높아진다. 그래서, TMR 소자(11)를 외측에서 끼운 상부 전극 및 하부 전극(70)을 통해 상하로 배치되는 2개의 배선으로부터 TMR 소자(11)를 관통하는 방향으로 전류를 흘림으로써, 터널 접합층(42)의 저항의 변화를 판독한다. 이에 따라, "1", "0"의 정보 기억 상태를 판정하는 것이 가능해지고, 정보가 판독된다.

도 25a는 제2 종래 기술에 따른 반도체 기억 장치의 평면도를 나타낸다. 도 25b는 도 25a의 XXVB-XXVB선을 따른 반도체 기억 장치의 단면도를 나타낸다. 이 제2 종래 기술에 따른 반도체 기억 장치는, TMR 소자(11)에 접속되는 스위칭 소자로서 정류 소자(예를 들면 pn 접합 다이오드; 12)를 이용한 구조로, 크로스 포인트형의 셀을 실현하는 것이 가능한 심플한 구조이다. 이 구조에서는, 자기 기록층(43)에 정보를 기입하기 위한 기입 배선과 정보를 판독하기 위한 판독 배선은 어느 것이나 공통이며, 워드선(14)과 비트선(13)의 2개의 배선만으로 정보의 기입·판독 동작이 행해진다. 이 때, 다이오드(12)의 정류성을 활용하여 선택 셀에만 정보의 기입·판독을 할 수 있도록, 워드선(14)과 비트선(13)의 인가 바이어스를 각각 제어할 필요가 있다.

도 26a는 제3 종래 기술에 따른 반도체 기억 장치의 평면도를 나타낸다. 도 26b는 도 26a의 XXVIB-XXVIB선을 따른 반도체 기억 장치의 단면도를 나타낸다. 이 제3 종래 기술에 따른 반도체 기억 장치는, 제2 종래 기술에 따른 반도체 기억 장치와 동일하게 크로스 포인트형의 구조이지만, 정류 소자를 이용하지 않은 타입이다. 이 구조는, 정류 소자를 이용하지 않은 만큼 프로세스 및 구조는 간단해진다. 그러나, 이와 같은 구조에서는 판독 시에 선택 셀 이외의 셀로도 전류가 흐르기 때문에, 판독 동작에 대한 연구가 필요하다. 즉, 이 셀에서는 판독 워드선(14b)과 기입 워드선(14a)의 2개를 이용하여 선택 셀에 정보가 기입되고, 비트선(13)과 판독 워드선(14b)의 2개를 이용하여 선택 셀의 정보가 판독된다. 이와 같이, 판독선과 기입선 중 1개만을 공통으로 하여, 합계 3개의 배선으로 셀에 액세스한다.

이상과 같은 종래 기술에 따른 반도체 기억 장치에서는, 도 27에 도시한 바와 같이, 메모리 셀부(10)와 이 메모리 셀부(10)를 제어하는 주변 회로부(20)로 이루어진다. 이 주변 회로부(20)의 회로는 메모리 셀부(10)의 외측의 영역에 배치되기 때문에, 메모리 셀부(10) 내에는 TMR 소자(11) 및 스위칭 소자밖에 배치되어 있지 않다.

이 때문에, 도 24b에 도시한 바와 같이, 제1 종래 기술에 따른 반도체 기억 장치에서는, 메모리 셀부(10) 내에 활용되지 않는 스페이스(45)가 존재한다. 또한, 도 25b, 도 26b에 도시한 바와 같이, 제2, 제3 종래 기술에 따른 반도체 기억 장치에서는, 메모리 셀부(10)의 하부 영역에 존재하는 반도체 기판(30) 표면에는 전면 소자 분리 영역(32)만이 배치되어 있어, 활용되지 않는 스페이스(45)가 존재하였다. 이와 같이, 이들 스페이스(45)는 MRAM 탑재의 칩 면적을 더욱 축소화하는 데 장해가 되었다.

본 발명의 제1 시점에 따른 메모리 셀부와 주변 회로부를 갖는 반도체 기억 장치에서는, 메모리 셀부는, 제1 자기 저항 효과 소자와, 이 제1 자기 저항 효과 소자와 쌍으로 1셀마다 배치되며, 제1 자기 저항 효과 소자에 데이터를 기입 또는 제1 자기 저항 효과 소자로부터 데이터를 판독하는 제1 회로를 포함하고, 주변 회로부는 제1 회로를 제어하는 제2 회로를 포함하며, 이 제2 회로 중 적어도 일부는 메모리 셀부의 하부 영역에 배치되는 것을 특징으로 한다.

본 발명의 제2 시점에 따른 메모리 셀부와 주변 회로부와 논리 회로부를 갖는 반도체 기억 장치에서는, 메모리 셀부는, 제1 자기 저항 효과 소자와, 이 제1 자기 저항 효과 소자와 쌍으로 1셀마다 배치되며, 제1 자기 저항 효과 소자에 데이터를 기입 또는 제1 자기 저항 효과 소자로부터 데이터를 판독하는 제1 회로를 포함하고, 주변 회로부는 제1 회로를 제어하는 제2 회로를 포함하며, 논리 회로부는 제3 회로를 포함하고, 이 제3 회로 중 적어도 일부는 메모리 셀부의 하부 영역에 배치되는 것을 특징으로 한다.

<실시예>

본 발명의 실시예는, 터널 자기 저항 효과(TMR: Tunneling Magneto Resistive) 소자를 기억 소자로서 이용한 자기 기억 장치(MRAM: Magnetic Random Access Memory)에 관한 것이다. 이 MRAM에서는 TMR 소자를 갖는 메모리 셀을 매트릭스 형상으로 복수개 배치한 메모리 셀 어레이 구조로 되어 있고, 이 메모리 셀 어레이의 주변에 디코더 및 감지 회로 등의 주변 회로부를 설치하여, 임의의 셀에 랜덤 액세스함으로써, 정보의 기입·판독 동작을 가능하게 한 것이다.

본 발명의 실시예를 이하에 도면을 참조하여 설명한다. 이 설명을 행할 때, 모든 도면에 걸쳐 공통되는 부분에는 공통되는 참조 부호를 붙인다.

[제1 실시예]

제1 실시예에 따른 반도체 기억 장치는, TMR 소자와 pn 접합 다이오드를 조합한 1TMR 소자+1다이오드형의 셀 구조이다.

도 1은 본 발명의 제1 실시예에 따른 반도체 기억 장치의 메모리 셀부의 평면도를 나타낸다. 도 2는 본 발명의 제1 실시예에 따른 반도체 기억 장치의 주변 회로부의 평면도를 나타낸다. 도 3은 도 1, 도 2의 Ⅲ-Ⅲ선을 따른 반도체 기억 장치의 개략적인 단면도를 나타낸다.

도 1, 도 3에 도시한 바와 같이, 제1 실시예에 따른 반도체 기억 장치의 메모리 셀부(10)는, TMR 소자(11), pn 접합 다이오드(12), 비트선(13), 워드선(14)으로 구성된다. 이 메모리 셀부(10)에서는, 비트선(13)과 워드선(14)이 서로 직교하도록 매트릭스 형상으로 주기적으로 배치되며, 이들 비트선(13)과 워드선(14)의 각각의 교점에 TMR 소자(11)가 배치된다. 이 TMR 소자(11)와 쌍을 이뤄 1셀마다 pn 접합 다이오드(12)가 배치되며, 이 pn 접합 다이오드(12)는 TMR 소자(11)와 워드선(14)에 접속된다.

도 2, 도 3에 도시한 바와 같이, 제1 실시예에 따른 반도체 기억 장치의 주변 회로부(20)의 일부는 메모리 셀부(10)의 하부 영역에 배치된다.

예를 들면, 도 2에 도시한 바와 같이, 주변 회로부(20)의 컬럼계 회로의 일부가 메모리 셀부(10)의 하부 영역에 배치되고, 주변 회로부(20)의 로우계 회로가 메모리 셀부(10)의 외부 영역에 배치된다. 즉, 컬럼계 회로의 비트선 구동 트랜지스터(21), 전원 배선 및 접지 배선(22), 컬럼 어드레스선(23), 컬럼 디코더(24)가 메모리 셀부(10)의 하부 영역에 배치된다. 한편, 컬럼계 회로의 감지 증폭기 회로(25), 로우계 회로의 워드선 구동 트랜지스터(26), 로우 디코더(27), 로우 어드레스 배선(28)이 메모리 셀부(10)의 외부 영역에 배치된다.

구체적으로는, 도 3에 도시한 바와 같이, 반도체 기판(30)에 소자 영역(31)과 소자 분리 영역(32)이 형성된다. 이 소자 영역(31)의 반도체 기판(30) 상에 게이트 전극(33)이 형성되고, 이 게이트 전극(33)을 사이에 둔 소자 영역(31) 내에 소스/드레인 확산층(34)이 형성된다. 이에 의해서, MOS 트랜지스터(35)가 형성되고, 이 MOS 트랜지스터(35)가 예를 들면 비트선 구동 트랜지스터(21)가 된다. 또한, 반도체 기판(30) 상의 층간 절연막(36) 내에는 배선층(37)이 형성되고, 이 배선층(37)이 예를 들면 전원 배선 및 접지 배선(22)이 된다. 그리고, 이 배선층(37)과 소스/드레인 확산층(34)이 제1 컨택트층(38)으로 접속되고, 배선층(37)과 워드선(14)이 제2 컨택트층(39)으로 접속된다. 이에 의해서, 전원 배선 및 접지 배선(22)이 비트선 구동 트랜지스터(21)에 전위를 인가하고, 이 비트선 구동 트랜지스터(21)가 기입 전류를 발생시킨다. 또한, 메모리 셀부(10)의 외측으로 연장된 워드선(14)에는 "1", "0" 판정용의 감지 증폭기 회로(25)가 접속된다.

또한, 주변 회로부(20)의 일부는, 메모리 셀부(10)와 주변 회로부(20)의 경계 부근에서의 메모리 셀부(10)의 하부 영역에 배치되어도 되지만, 칩 면적 축소의 효과를 보다 높이기 위해서는, 도 3에 도시한 바와 같이, 메모리 셀부(10)와 주변 회로부(20)의 경계 부근으로부터 메모리 셀부(10)의 더 내측의 하부 영역에 배치하는 것이 바람직하다. 예를 들면, 주변 회로부(20)의 일부는, 메모리 셀부(10)와 주변 회로부(20)의 경계 부근에서 메모리 셀부(10)의 1셀 이상 내측의 메모리 셀부(10)의 하부 영역에 배치된다. 즉, 주변 회로부(20)의 일부는, 메모리 셀부(10)와 주변 회로부(20)의 경계 부근으로부터 복수의 셀을 걸쳐, 메모리 셀부(10)의 하부 영역에 배치된다.

다음으로, TMR 소자(11)의 구조에 대하여 설명한다. 이 TMR 소자(11)는, 자화 고착층(자성층), 터널 접합층(비자성층), 자기 기록층(자성층)의 적어도 3층으로 구성된다. 그리고, TMR 소자(11)는, 이하에 나타내는 1중 터널 접합 구조 또는 2중 터널 접합 구조로 되어 있으며, 어느 구조라도 무방하다.

도 4a, 도 4b는 1중 터널 접합 구조의 TMR 소자의 단면도를 나타낸다. 이하, 1중 터널 접합 구조의 TMR 소자(11)에 대하여 설명한다.

도 4a에 도시한 TMR 소자(11)는, 템플릿층(101), 초기 강자성층(102), 반강자성층(103), 기준 강자성층(104)이 순서대로 적층된 자화 고착층(41)과, 이 자화 고착층(41) 상에 형성된 터널 접합층(42)과, 이 터널 접합층(42) 상에 자유 강자성층(105), 접점층(106)이 순서대로 적층된 자기 기록층(43)으로 이루어진다.

마찬가지로, 도 4b에 도시한 TMR 소자(11)는, 템플릿층(101), 초기 강자성층(102), 반강자성층(103), 강자성층(104'), 비자성층(107), 강자성층(104")이 순서대로 적층된 자화 고착층(41)과, 이 자화 고착층(41) 상에 형성된 터널 접합층(42)과, 이 터널 접합층(42) 상에 강자성층(105'), 비자성층(107), 강자성층(105"), 접점층(106)이 순서대로 적층된 자기 기록층(43)으로 이루어진다.

또, 도 4b에 도시한 TMR 소자(11)에서는, 자화 고착층(41) 내의 강자성층(104'), 비자성층(107), 강자성층(104")으로 이루어지는 3층 구조와, 자기 기록층(43) 내의 강자성층(105'), 비자성층(107), 강자성층(105")으로 이루어지는 3층 구조를 도입함으로써, 도 4a에 도시한 TMR 소자(11)보다 강자성 내부의 자극의 발생을 억제하여, 보다 미세화에 적합한 셀 구조를 제공할 수 있다.

도 5a, 도 5b는 2중 터널 접합 구조의 TMR 소자의 단면도를 나타낸다. 이하, 2중 터널 접합 구조의 TMR 소자(11)에 대하여 설명한다.

도 5a에 도시한 TMR 소자(11)는, 템플릿층(101), 초기 강자성층(102), 반강자성층(103), 기준 강자성층(104)이 순서대로 적층된 제1 자화 고착층(41a)과, 이 제1 자화 고착층(41a) 상에 형성된 제1 터널 접합층(42a)과, 이 제1 터널 접합층(42a) 상에 형성된 자기 기록층(43)과, 이 자기 기록층(43) 상에 형성된 제2 터널 접합층(42b)과, 이 제2 터널 접합층(42b) 상에 기준 강자성층(104), 반강자성층(103), 초기 강자성층(102), 접점층(106)이 순서대로 적층된 제2 자화 고착층(41b)으로 이루어진다.

도 5b에 도시한 TMR 소자(11)는, 템플릿층(101), 초기 강자성층(102), 반강자성층(103), 기준 강자성층(104)이 순서대로 적층된 제1 자화 고착층(41a)과, 이 제1 자화 고착층(41a) 상에 형성된 제1 터널 접합층(42a)과, 이 제1 터널 접합층(42a) 상에 강자성층(43'), 비자성층(107), 강자성층(43")의 3층 구조에 의해 순서대로 적층된 자기 기록층(43)과, 이 자기 기록층(43) 상에 형성된 제2 터널 접합층(42b)과, 이 제2 터널 접합층(42b) 상에 강자성층(104'), 비자성층(107), 강자성층(104"), 반강자성층(103), 초기 강자성층(102), 접점층(106)이 순서대로 적층된 제2 자화 고착층(41b)으로 이루어진다.

또한, 도 5b에 도시한 TMR 소자(11)에서는, 자기 기록층(43)을 구성하는 강자성층(43'), 비자성층(107), 강자성층(43")의 3층 구조와, 제2 자화 고착층(41b) 내의 강자성층(104'), 비자성층(107), 강자성층(104")으로 이루어지는 3층 구조를 도입함으로써, 도 5a에 도시한 TMR 소자(11)보다 강자성 내부의 자극의 발생을 억제하여, 보다 미세화에 적합한 셀 구조를 제공할 수 있다.

이러한 2중 터널 접합 구조의 TMR 소자(11)를 이용함으로써, 1중 터널 접합 구조의 TMR 소자(11)를 이용한 경우와 비교하여, 동일한 외부 바이어스를 인가했을 때의 MR(Magneto Resistive)비("1" 상태, "0" 상태의 저항의 변화율)의 열화가 적어, 보다 높은 바이어스로 동작할 수 있다. 즉, 셀 내의 정보를 외부로 판독할 때에 유리하다.

이러한 1중 터널 접합 구조 또는 2중 터널 접합 구조의 TMR 소자(11)는 이하의 재료를 이용하여 형성된다.

자화 고착층(41, 41a, 41b) 및 자기 기록층(43)의 재료로는, 예를 들면, Fe, Co, Ni 또는 이들 합금, 스핀 분극율이 큰 마그네타이트, CrO₂, RXMnO_3-y(R; 희토류, X; Ca, Ba, Sr) 등의 산화물 외, NiMnSb, PtMnSb 등의 호이슬러 합금 등을 이용하는 것이 바람직하다. 또한, 이들 자성체에는 강자성을 잃어버리지 않는 한, Ag, Cu, Au, Al, Mg, Si, Bi, Ta, B, C, O, N, Pd, Pt, Zr, Ir, W, Mo, Nb 등의 비자성 원소가 다소 포함되어 있어도 된다.

자화 고착층(41, 41a, 41b)의 일부를 구성하는 반강자성층(103)의 재료로는, Fe-Mn, Pt-Mn, Pt-Cr-Mn, Ni-Mn, Ir-Mn, NiO, Fe₂O₃ 등을 이용하는 것이 바람직하다.

터널 접합층(42, 42a, 42b)의 재료로는 Al₂O₃, SiO₂, MgO, AlN, Bi₂O₃, MgF₂, CaF₂, SrTiO₂, AlLaO₃ 등의 다양한 유전체를 사용할 수 있다. 이들 유전체에는 산소, 질소, 불소 결손이 존재해도 상관없다.

도 6의 (a)는 종래 기술에 따른 MRAM 칩의 평면도를 나타낸다. 도 6의 (b)는 본 발명의 제1 실시예에 따른 MRAM 칩의 평면도를 나타낸다. 도 7의 (a)는 도 6의 (a)의 ⅦA-ⅦA선을 따른 종래의 MRAM 칩의 단면도를 나타낸다. 도 7의 (b)는 도 6의 (a)의 ⅦB-ⅦB선을 따른 제1 실시예에 따른 MRAM 칩의 단면도를 나타낸다.

상기 제1 실시예에 따르면, 주변 회로부(20)의 회로의 일부를 메모리 셀부(10)의 하부 영역에 배치한다. 이 때문에, 메모리 셀부(10)의 하부 영역에 배치한 주변 회로부(20)의 회로만큼 주변 회로부(20)의 표면적을 축소할 수 있다. 그 결과, MRAM 칩의 면적을 축소할 수 있다.

즉, 도 6의 (a)에 도시한 바와 같이, MRAM 칩은 크게 나누어 메모리 셀부(10)와 주변 회로부(20)로 분류할 수 있다. 도 7의 (a)에 도시한 바와 같이, 종래, 메모리 셀부(10)의 하부 영역에는 전혀 사용되지 않는 스페이스(45)가 존재하였다. 그래서, 제1 실시예에 따르면, 도 7의 (b)에 도시한 바와 같이, 종래의 스페이스(45)가 존재하고 있는 메모리 셀부(10)의 하부 영역에, 주변 회로부(20)의 회로의 일부를 배치시킨다. 이에 따라, 메모리 셀부(10)의 하부 영역이 유효하게 활용되어, 도 6의 (b)에 도시한 바와 같이, MRAM 칩의 면적을 축소하는 것이 가능하다.

또한, 메모리 셀부(10)의 하부 영역에 배치되는 주변 회로부(20)의 회로는, 주변 회로 형성에 사용되는 층을 이용하여 형성할 수 있다. 따라서, 배치되는 영역이 다름으로써 층을 변경할 필요가 없기 때문에, 프로세스를 증가시킬 필요도 없어, 비용 증가의 우려도 없다.

또한, 메모리 셀부(10)의 하부 영역에 배치되는 주변 회로부(20)의 회로는 도 2에 도시한 회로에 한정되지 않고, 메모리 셀부(10)의 외부 영역에 배치된 감지 증폭기 회로(25)나 워드선 구동 트랜지스터(26) 등의 기입 배선용 드라이버를 메모리 셀부(10)의 하부 영역에 배치해도 된다.

[제2 실시예]

제2 실시예에 따른 반도체 기억 장치는 TMR 소자와 기입·판독 배선만을 이용한 1TMR 소자형의 셀 구조이다.

도 8은 본 발명의 제2 실시예에 따른 반도체 기억 장치의 메모리 셀부의 평면도를 나타낸다. 도 9는 본 발명의 제2 실시예에 따른 반도체 기억 장치의 주변 회로부의 평면도를 나타낸다. 도 10은 도 8, 도 9의 X-X선을 따른 반도체 기억 장치의 개략적인 단면도를 나타낸다.

도 8, 도 10에 도시한 바와 같이, 제2 실시예에 따른 반도체 기억 장치의 메모리 셀부(10)는, TMR 소자(11), 비트선(13), 기입 워드선(14a), 판독 워드선(14b)으로 구성된다. 이 메모리 셀부(10)에서는, 비트선(13)과 기입 워드선(14a)이 서로 직교하도록 매트릭스 형상으로 주기적으로 배치되며, 이들 비트선(13)과 기입 워드선(14a)의 각각의 교점에 TMR 소자(11)가 배치된다. 또한, 판독 워드선(14b)이 비트선(13)과 이격되어, 기입 워드선(14a)과 직교하도록 배치된다.

도 9, 도 10에 도시한 바와 같이, 제2 실시예에 따른 반도체 기억 장치의 주변 회로부(20)의 일부는, 메모리 셀부(10)의 하부 영역에 배치된다.

예를 들면, 도 9에 도시한 바와 같이, 주변 회로부(20)의 컬럼계 회로의 일부가 메모리 셀부(10)의 하부 영역에 배치되고, 주변 회로부(20)의 로우계 회로가 메모리 셀부(10)의 외부 영역에 배치된다. 즉, 컬럼계 회로의 비트선 구동 트랜지스터(21), 전원 배선 및 접지 배선(22), 컬럼 어드레스선(23), 컬럼 디코더(24)가 메모리 셀부(10)의 하부 영역에 배치된다. 한편, 컬럼계 회로의 감지 증폭기 회로(25), 로우계 회로의 워드선 구동 트랜지스터(26), 로우 디코더(27), 로우 어드레스 배선(28)이 메모리 셀부(10)의 외부 영역에 배치된다.

구체적으로는, 도 10에 도시한 바와 같이, 반도체 기판(30)에 소자 영역(31)과 소자 분리 영역(32)이 형성된다. 이 소자 영역(31)의 반도체 기판(30) 상에 게이트 전극(33)이 형성되며, 이 게이트 전극(33)을 사이에 둔 소자 영역(31) 내에 소스/드레인 확산층(34)이 형성된다. 이에 의해서, MOS 트랜지스터(35)가 형성되며, 이 MOS 트랜지스터(35)가 예를 들면 비트선 구동 트랜지스터(21)가 된다. 또한, 반도체 기판(30) 상의 층간 절연막(36) 내에는 배선층(37)이 형성되며, 이 배선층(37)이 예를 들면 전원 배선 및 접지 배선(22)이 된다. 그리고, 이 배선층(37)과 소스/드레인 확산층(34)이 제1 컨택트층(38)으로 접속되고, 배선층(37)과 판독 워드선(14b)이 제2 컨택트층(39)으로 접속된다. 이에 의해서, 전원 배선 및 접지 배선(22)이 비트선 구동 트랜지스터(21)에 전위를 인가하고, 이 비트선 구동 트랜지스터(21)가 기입 전류를 발생시킨다. 또한, 메모리 셀부(10)의 외측으로 연장된 비트선(13)에는 "1", "0" 판정용의 감지 증폭기 회로(25)가 접속된다.

또한, 주변 회로부(20)의 일부는, 제1 실시예와 마찬가지로, 메모리 셀부(10)와 주변 회로부(20)의 경계 부근으로부터 복수의 셀을 걸쳐, 메모리 셀부(10)의 하부 영역에 배치된다.

상기 제2 실시예에 따르면, 제1 실시예와 마찬가지의 효과를 얻을 수 있다.

또한, 제2 실시예에서는, TMR 소자(11)마다 판독용의 스위칭 소자를 설치하지 않기 때문에, 제1 실시예보다 메모리 셀부(10)의 하부 영역이 커진다. 이 때문에, 제1 실시예의 경우보다 많은 주변 회로부(20)의 회로를, 메모리 셀부(10)의 하부 영역에 배치할 수 있다. 따라서, 주변 회로부(20)의 표면적을 더 축소할 수 있어, MRAM 칩의 면적을 더 축소할 수 있다.

또, 제1 실시예와 마찬가지로, 메모리 셀부(10)의 하부 영역에 배치되는 주변 회로부(20)의 회로는 도 9에 도시한 회로에 한정되지 않고, 메모리 셀부(10)의 외부 영역에 배치된 감지 증폭기 회로(25)나 워드선 구동 트랜지스터(26) 등의 기입 배선용 드라이버를 메모리 셀부(10)의 하부 영역에 배치해도 된다.

[제3 실시예]

제3 실시예는 본 발명을 MRAM 혼재 논리 회로에 적용한 예로, 논리 회로부의 일부를 메모리 셀부의 하부 영역에 배치시키는 것을 특징으로 한다.

도 11a는 본 발명의 제3 실시예에 따른 반도체 기억 장치의 평면도를 나타낸다. 도 11b는 도 11a의 XIB-XIB선을 따른 반도체 기억 장치의 단면도를 나타낸다.

도 11a, 도 11b에 도시한 바와 같이, MRAM 혼재 칩은, 메모리 셀부(10)와, 주변 회로부(20)와, 논리 회로부(50)로 구성된다. 그리고, 논리 회로부(50)의 제1 논리 회로부(50a)는 메모리 셀부(10)의 외부 영역에 배치되며, 논리 회로부(50)의 제2 논리 회로부(50b)는 메모리 셀부(10)의 하부 영역에 배치된다.

또한, 논리 회로부(50)의 제2 논리 회로부(50b)는, 제1 실시예의 주변 회로부(20)와 마찬가지로, 메모리 셀부(10)와 논리 회로부(50)의 경계 부근으로부터 복수의 셀을 걸쳐, 메모리 셀부(10)의 하부 영역에 배치된다.

도 12는 종래 기술에 따른 MRAM 칩의 평면도를 나타낸다. 도 13a는 도 12의 XIIIA-XIIIA선을 따른 종래의 MRAM 칩의 단면도를 나타낸다. 도 13b는 본 발명의 제1 실시예에 따른 MRAM 칩의 단면도를 나타낸다.

상기 제3 실시예에 따르면, 논리 회로부(50)의 회로의 일부(제2 논리 회로부(50b))를 메모리 셀부(10)의 하부 영역에 배치한다. 이 때문에, 메모리 셀부(10)의 하부 영역에 배치한 제2 논리 회로부(50b)만큼 논리 회로부(50)의 표면적을 축소할 수 있다. 그 결과, MRAM 칩의 면적을 축소할 수 있다.

즉, 도 12에 도시한 바와 같이, MRAM 칩은 크게 나누어 메모리 셀부(10)와 논리 회로부(50)로 분류할 수 있다. 도 13a에 도시한 바와 같이, 종래, 메모리 셀부(10)의 하부 영역에는 전혀 사용되지 않는 스페이스(45)가 존재하였다. 그래서, 제3 실시예에 따르면, 도 13b에 도시한 바와 같이, 종래의 스페이스(45)가 존재한 메모리 셀부(10)의 하부 영역에, 논리 회로부(50)의 회로의 일부(제2 논리 회로부(50b))를 배치시킨다. 이에 의해서, 메모리 셀부(10)의 하부 영역이 유효하게 활용되어, MRAM 칩의 면적을 축소하는 것이 가능하다. 또한, 논리 회로부(50)의 회로를 등가적으로 증가시키는 것도 가능하다.

또한, 제3 실시예에서, 메모리 셀부(10)의 하부 영역에는 논리 회로부(50)의 일부만이 배치되어 있지만, 주변 회로부(20)의 일부도 함께 배치해도 된다.

이하에, 일례를 들면, 제3 실시예에 따른 칩 레이아웃에 대하여 구체적으로 설명한다. 도 14는 종래 기술에 따른 메모리 혼재의 LSI 칩의 레이아웃을 나타내는 개략적인 평면도이다. 도 15a, 도 15b는 본 발명의 제3 실시예에 따른 메모리 혼재의 LSI 칩의 레이아웃을 나타내는 개략적인 평면도이다. 도 16은 도 15a에서의 논리부 근변의 개략적인 단면도를 나타낸다.

도 14에 도시한 바와 같이, 메모리 혼재의 LSI 칩은, MPU부, SRAM부, 아날로그부, 논리부, DRAM부로 구성되어 있다. 그리고, 도 15a에 도시한 바와 같이, 제3 실시예에 따른 MRAM 혼재의 LSI 칩은, 도 14의 DRAM부를 MRAM부로 치환하여, 이 MRAM부의 하부 영역 등에 MPU부나 논리부를 배치하고 있다. 즉, 도 16에 도시한 바와 같이, 다층 배선 기술을 이용하여 CMOS 및 다층 배선을 형성한 후에, MRAM 셀 어레이 및 전원선·버스 배선과 같은 배선을 형성하고 있다. 이에 의해서, MRAM부의 하부 영역에, 논리부나 MPU부와 같은 랜덤 로직 회로를 형성하는 것이 가능해진다. 그 결과, 칩 면적을 대폭적으로 축소하여 형성하는 것이 가능하다.

또한, 도 15b에 도시한 바와 같이, SRAM부를 MRAM부로 치환하여, 제3 실시예에 따른 기술을 적용함으로써, MRAM부를 논리부에 내장하는 것도 가능하다. 이 경우, 칩 면적을 더 축소할 수 있다.

[제4 실시예]

제4 실시예는, 제2 실시예와 마찬가지의 셀 구조로, 메모리 셀부의 TMR 소자를 주변 회로부에도 형성하고, 이 주변 회로부의 TMR 소자를 컨택트층으로서 이용한다.

도 17은 본 발명의 제4 실시예에 따른 반도체 기억 장치의 단면도를 나타낸다. 도 17은 메모리 셀부(10)와 주변 회로부(20)의 경계 부근을 나타낸다.

도 17에 도시한 바와 같이, 제2 실시예와 마찬가지로, 메모리 셀부(10)는 TMR 소자(11), 비트선(13), 기입 워드선(14a), 판독 워드선(14b)으로 구성된다.

한편, 주변 회로부(20)의 일부분은 메모리 셀부(10)의 하부 영역에 배치되며, 주변 회로부(20)의 다른 부분은 메모리 셀부(10)와 동일한 레벨로 배선이 형성된다. 즉, 반도체 기판(30) 상에 MOS 트랜지스터(35)가 형성되며, 이 MOS 트랜지스터(35)의 소스/드레인 확산층(34)에 제1 컨택트층(61)이 접속된다. 이 제1 컨택트층(61)에 제1 배선층(62a)이 접속되며, 이 제1 배선층(62a)과 이격된 제1 배선층(62b)의 일부는 판독 워드선(14b) 아래에 배치된다. 즉, 제1 배선층(62b)은 메모리 셀부(10)의 하부 영역으로부터 메모리 셀부(10)의 외측 영역으로 인출된다. 이 인출된 제1 배선층(62b)은 제2 컨택트층(63)을 통해 제2 배선층(64)에 접속되고, 이 제2 배선층(64)은 제3 컨택트층(65)을 통해 제3 배선층(66)에 접속되며, 이 제3 배선층(66)은 제4 컨택트층(67)을 통해 제4 배선층(68)에 접속된다.

여기서, 주변 회로부(20)의 각 배선층(64, 66, 68)은 메모리 셀부(10)의 각 배선층(14b, 13, 14a)의 일부로 이루어진다. 또한, 제4 컨택트층(67)은 메모리 셀부(10)의 TMR 소자(11)의 일부로 이루어진다. 따라서, 주변 회로부(20)의 제2 배선층(64), 제3 배선층(66), 제4 컨택트층(67), 제4 배선층(68)은 메모리 셀부(10)의 판독 워드선(14b), 비트선(13), TMR 소자(11), 기입 워드선(14a)과 각각 동일한 레벨로 형성된다.

또한, TMR 소자(11)의 저항은, 일반적으로 1㏀·㎛² 정도이지만, 예를 들면 100Ω·㎛²이나 10Ω·㎛² 정도로 내리는 것도 가능하다. 이 때문에, 표면적이 1㎛² 정도의 TMR 소자(11)를 예를 들면 100개 병렬로 배열한 경우, 100Ω·㎛²×100=1Ω, 10Ω·㎛²×100=0.1Ω으로 된다. 이와 같이 TMR 소자(11)의 저항을 각각 내릴 수 있다. 따라서, TMR 소자(11)를 컨택트층으로서 충분히 활용할 수 있다.

상기 제4 실시예에 따르면, 상기 제2 실시예와 마찬가지의 효과를 얻을 수 있다.

또한, 주변 회로부(20)에서, TMR 소자(11)를 컨택트층의 일부(제4 컨택트층(67))로서 이용한다. 이에 의해서, 프로세스 공정을 증가시키지 않고서, 메모리 셀부(10)의 최상층에 위치하는 기입 워드선(14a), TMR 소자(11), 비트선(13), 워드선(14b) 등을 주변 회로의 일부로서 활용할 수 있다. 이 때문에, 주변 회로의 레이아웃의 자유도를 대폭 향상시킬 수 있다.

또한, 제4 실시예에서, 메모리 셀부(10)는 제2 실시예의 구조에 한정되지 않고, 예를 들면, 제1 실시예와 같은 TMR 소자와 pn 접합 다이오드를 조합한 1TMR 소자+1다이오드형의 셀 구조를 이용할 수도 있다.

[제5 실시예]

제5 실시예에 따른 반도체 기억 장치는, TMR 소자와 MOS 트랜지스터를 조합한 1TMR 소자+1트랜지스터형의 셀 구조이다.

도 18은 본 발명의 제5 실시예에 따른 반도체 기억 장치의 평면도를 나타낸다. 도 19는 도 18의 XIX-XIX선을 따른 반도체 기억 장치의 단면도를 나타낸다. 도 20은 도 18의 XX-XX선을 따른 반도체 기억 장치의 단면도를 나타낸다.

도 18에 도시한 바와 같이, 제5 실시예에 따른 MRAM 칩의 레이아웃은, 칩 상에 복수의 메모리 셀부(10)가 배치되고, 이들 메모리 셀부(10)의 단부에는 주변 회로부(20)의 컬럼 디코더(24), 로우 디코더(27)가 배치된다. 그리고, 컬럼 디코더(24)에 접속되는 복수의 컬럼 어드레스선(23)이 행 방향으로 배치되며, 로우 디코더(27)에 접속되는 복수의 로우 어드레스선(28)이 열 방향으로 배치된다. 이들 컬럼 어드레스선(23) 및 로우 어드레스선(28)은, 복수의 메모리 셀부(10)를 걸쳐, 이들 메모리 셀부(10)의 복수(예를 들면 4개 또는 8개)의 비트선 또는 워드선(도시하지 않음)에 각각 접속된다.

도 19에 도시한 바와 같이, 제5 실시예에 따른 반도체 기억 장치의 메모리 셀부(10)는 TMR 소자(11), 비트선(13), 워드선(14), MOS 트랜지스터(35)로 구성된다. 이 메모리 셀부(10)에서는, 비트선(13)과 워드선(14)이 서로 직교하도록 매트릭스 형상으로 주기적으로 배치되며, 이들 비트선(13)과 워드선(14)의 각각의 교점에 TMR 소자(11)가 배치된다. 이 TMR 소자(11)와 쌍을 이루어 1셀마다 MOS 트랜지스터(35)가 배치되며, 이 MOS 트랜지스터(35)는 제1, 제2 컨택트층(38, 39), 배선층(37), 하부 전극(70)을 통해 TMR 소자(11)에 접속된다.

도 19, 도 20에 도시한 바와 같이, 제5 실시예에 따른 반도체 기억 장치의 주변 회로부(20)의 일부(예를 들면, 로우 어드레스선(28), 컬럼 어드레스선(23))는, 메모리 셀부(10)의 간극에 배치된다. 즉, 로우 어드레스선(28)은 메모리 셀부(10)의 예를 들면 워드선(14)과 동시에 형성되며, 비트선(13) 아래의 간극에 배치된다. 또한, 컬럼 어드레스선(23)은 메모리 셀부(10)의 예를 들면 배선층(37)과 동시에 형성되며, 워드선(14) 아래의 간극에 배치된다. 그리고, TMR 소자(11)에 접속되는 비트선(13)은 LSI를 구성하는 배선층의 최상층에 배치된다.

상기 제5 실시예에 따른 반도체 기억 장치의 기입·판독 동작은 이하와 같이 행해진다.

우선, 임의의 셀에 정보를 기입하는 경우, 로우 어드레스선(28)에 의해 워드선(14)이 선택되고, 컬럼 어드레스선(23)에 의해 비트선(13)이 선택된다. 이 선택된 워드선(14) 및 비트선(13)에 의해 정보를 기입하는 셀이 선택되며, 이 선택 셀의 TMR 소자(11)에 "0" 또는 "1"의 데이터가 기입된다. 이 기입되는 데이터의 종류("0" 또는 "1")는 워드선(14)을 흐르는 전류의 극성에 의해 결정된다.

한편, 임의의 셀의 정보를 판독하는 경우, 선택 셀에 접속된 셀 선택 트랜지스터(35)의 게이트 전극(33)을 온으로 한다. 이에 의해서, 판독 전류는, 비트선(13)∼TMR 소자(11)∼하부 전극(70)∼제2 컨택트층(39)∼배선층(37)∼제1 컨택트층(38)∼셀 선택 트랜지스터(35)∼공통 접지선(71)의 순으로 흐른다. 그리고, 감지 증폭기 회로(도시하지 않음)를 통해 정보가 판독된다.

상기 제5 실시예에 따르면, 주변 회로부(20)의 로우 어드레스선(28)이나 컬럼 어드레스선(23)을 메모리 셀부(10)의 비트선(13)이나 워드선(14) 아래의 간극에 배치한다. 따라서, 메모리 셀부(10) 내의 간극을 유효하게 활용할 수 있어, MRAM 칩의 면적을 축소하는 것이 가능하다.

또한, 로우 어드레스선(28)을 예를 들면 워드선(14)과 동시에 형성하고, 컬럼 어드레스선(23)을 예를 들면 배선(37)과 동시에 형성함으로써, 주변 회로부(20)의 회로의 제조 공정을 줄일 수 있다.

또한, 종래, 로우 어드레스선(28)이나 컬럼 어드레스선(23)은 메모리 셀부(10)의 상부 영역에 배치되어 있었다. 이 때문에, 로우 어드레스선(28)이나 컬럼 어드레스선(23)의 형성 시, 300℃+α 정도의 내열성인 TMR 소자(11)에, 열 처리에 의한 악영향이 발생할 우려가 있었다. 그러나, 제5 실시예에 따르면, 로우 어드레스선(28)이나 컬럼 어드레스선(23)을 TMR 소자(11)보다 아래에 배치시키기 때문에, 로우 어드레스선(28)이나 컬럼 어드레스선(23)을 형성한 후에 TMR 소자(11)를 형성할 수 있다. 따라서, 상술한 열 처리에 의한 TMR 소자(11)로의 악영향의 발생을 억제할 수 있다.

또한, TMR 소자(11)는 제조 공정에서 크린룸 등에서의 제조 설비를 오염시킬 가능성이 있다. 그 때문에, TMR 소자(11)를 가능한 한 최상층에 가까운 장소에 배치함으로써, 제조 설비의 오염을 저감할 수 있다.

[제6 실시예]

제6 실시예는, 제5 실시예의 셀 구조를, TMR 소자와 pn 접합 다이오드를 조합한 1TMR 소자+1다이오드형의 셀 구조로 변경한 것이다.

도 21은 제6 실시예에 따른 반도체 기억 장치의 비트선 방향을 따른 단면도를 나타낸다. 도 22는 제6 실시예에 따른 반도체 기억 장치의 워드선 방향을 따른 단면도를 나타낸다. 또, 도 21은 도 18의 XIX-XIX선을 따른 반도체 기억 장치의 단면이고, 도 22는 도 18의 XX-XX선을 따른 반도체 기억 장치의 단면이다.

도 21, 도 22에 도시한 바와 같이, 메모리 셀부(10)의 하부 영역에 비트선(13)의 방향으로 컬럼 어드레스선(23)이 배치된다. 이 컬럼 어드레스선(23)의 하부 영역에 워드선(14)의 방향으로 로우 어드레스선(28)이 배치된다.

상기 제6 실시예에 따른 반도체 기억 장치의 기입·판독 동작은 이하와 같이 행해진다.

우선, 임의의 셀에 정보를 기입하는 경우, 로우 어드레스선(28)에 의해 워드선(14)이 선택되고, 컬럼 어드레스선(23)에 의해 비트선(13)이 선택된다. 이 선택된 워드선(14) 및 비트선(13)에 의해 정보를 기입하는 셀이 선택되며, 이 선택 셀의 TMR 소자(11)에 "0" 또는 "1"의 데이터가 기입된다. 이 기입되는 데이터의 종류("0" 또는 "1")는 비트선(13) 또는 워드선(14)에 흐르는 전류 중 어느 한쪽의 극성을 변화시킴으로써 결정된다.

한편, 임의의 셀의 정보를 판독하는 경우, 선택 셀에 접속된 비트선(13)과 워드선(14)에는, TMR 소자(11)와 직렬 접속된 다이오드(12)에 대하여 순방향으로 되는 전압을 제공한다. 이 때, 비선택 셀에 접속된 비트선(13)과 워드선(14)에는, 다이오드(12)에 대하여 역 방향으로 되는 전압을 각각 인가한다. 예를 들면, 이 다이오드(12)가 비트선(13)으로부터 워드선(14)으로 향하는 방향을 순방향으로 하는 pn 접합 다이오드인 경우, 이하의 수학식 1, 수학식 2의 관계를 충족시키는 바이어스 전압 V_비트선, V_워드선을 비트선(13)과 워드선(14)에 각각 인가한다. 그 결과, 선택 셀에만 판독 전류가 흘러 감지 증폭기 회로(도시하지 않음)를 통해 정보가 판독된다.

상기 제6 실시예에 따르면, 제5 실시예와 마찬가지의 효과를 얻을 수 있다.

또한, 제6 실시예는 제5 실시예에 비해 메모리 셀부(10)의 하부 영역에 간극이 많이 존재하고 있다. 따라서, 제5 실시예보다 간극에 많은 로우 어드레스선(28)이나 컬럼 어드레스선(23)을 배치할 수 있기 때문에, MRAM 칩의 면적을 더 축소하는 것이 가능하다.

또, 제6 실시예에서는, 컬럼 어드레스선(23)이 로우 어드레스선(28)의 상층에 배치되어 있지만, 이에 한정되지 않는다. 예를 들면, 로우 어드레스선(28)이 컬럼 어드레스선(23)의 상층에 배치되어도 되고, 도 19에 도시한 바와 같이 로우 어드레스선(28)을 워드선(14)과 동일 레벨에 형성해도 되며, 최상층의 비트선(13) 아래의 간극이면 컬럼 어드레스선(23)이나 로우 어드레스선(28)은 어디에 형성되어도 된다.

[제7 실시예]

제7 실시예에 따른 반도체 기억 장치는, 복수의 TMR 소자가 서로 병렬 접속된 사다리형의 셀 구조이다.

도 23은 본 발명의 제7 실시예에 따른 반도체 기억 장치의 단면도를 나타낸다.

제7 실시예에 따른 반도체 기억 장치의 메모리 셀부(10)는, TMR 소자(11), 기입 비트선(13a), 판독 비트선(13b), 기입 워드선(14)으로 구성된다. 이 메모리 셀부(10)에서는, 복수의 TMR 소자(11)가 동일 레벨에 병렬로 배치되어 있다. 그리고, 각 TMR 소자(11)의 일단부는 기입 비트선(13a)으로 서로 접속되고, 각 TMR 소자(11)의 타단부는 판독 비트선(13b)으로 서로 접속되어 있다. 또한, 판독 비트선(13b)과 이격되어 TMR 소자(11)의 하방에, 기입 워드선(14)이 각각 배치되어 있다. 또한, 기입 비트선(13a)에는 기입용의 트랜지스터(도시하지 않음)가 접속되며, 판독 비트선(13b)에는 판독용의 트랜지스터(도시하지 않음)가 접속되어 있다.

제7 실시예에 따른 반도체 기억 장치의 주변 회로부(20)의 일부는 메모리 셀부(10)의 하부 영역에 배치된다. 이 주변 회로부(20)의 일부는, 제1 실시예와 마찬가지로, 메모리 셀부(10)와 주변 회로부(20)의 경계 부근으로부터 복수의 셀을 걸쳐, 메모리 셀부(10)의 하부 영역에 배치된다. 주변 회로부(20)의 구조는 상기 각 실시예와 마찬가지이기 때문에, 주변 회로부(20)의 상세한 설명은 생략한다.

또한, 제7 실시예에 따른 사다리형의 구조의 경우, 병렬 접속된 복수의 TMR 소자(11) 중, 임의의 TMR 소자(11)에 데이터가 기입되고, 이 기입된 데이터를 판독하는 경우, 다음과 같은 방법으로 행해진다.

우선, 제1 사이클에서, 판독 워드선(13b)에 접속된 판독용의 트랜지스터를 온시켜, 병렬 접속된 복수의 TMR 소자(11)에 제1 판독 전류를 흘린다. 그리고, 이 제1 판독 전류를 감지 회로(도시하지 않음)에 기억시킨다. 그 후, 판독용의 트랜지스터를 오프시켜 판독 전류를 오프시킨다.

다음으로, 제2 사이클에서, 기입 워드선(13a) 및 기입 비트선(14)에, 기대치 "1" 또는 "0" 데이터가 기입되는 기입 전류를 흘리고, 임의의 TMR 소자(11)에 재차 데이터의 기입을 행한다. 그 후, 이 기입 전류를 오프시킨다.

다음으로, 제3 사이클에서, 판독용의 트랜지스터를 온시켜, 병렬 접속된 복수의 TMR 소자(11)에 제2 판독 전류를 흘린다. 그리고, 이 제2 판독 전류를 감지 회로에 기억시킨다. 그 후, 제1 사이클에서 감지 회로에 기억된 제1 판독 전류와 제3 사이클에서 감지 회로에 기억된 제2 판독 전류가 비교된다. 여기서, 기입 시에 기대치 "1" 데이터의 기입 동작이 행해진 경우, 제1 및 제2 판독 전류가 변화되지 않으면 "1" 데이터가, 제1 및 제2 판독 전류가 변화되면 "0" 데이터가, 임의의 TMR 소자(11)에 기입되어 있던 것이 된다. 한편, 기입 시에 기대치 "0" 데이터의 기입 동작이 행해진 경우, 제1 및 제2 판독 전류가 변화되지 않으면 "0" 데이터가, 제1 및 제2 판독 전류가 변화되면 "1" 데이터가, 임의의 TMR 소자(11)에 기입되어 있던 것이 된다. 이와 같이 하여, 임의의 TMR 소자(11)에 기입되어 있는 데이터를 판독하는 것이 가능해진다.

그 후, 제4 사이클에서, 임의의 TMR 소자(11)에 초기 상태와 동일한 데이터가 재기입되도록, 기입 워드선(13a) 및 기입 비트선(14)에 전류를 흘려, 판독 동작이 종료된다.

상기 제7 실시예에 따르면, 제1 실시예와 마찬가지의 효과를 얻을 수 있다.

또한, 제7 실시예에서는, TMR 소자(11)마다 판독용의 스위칭 소자를 설치하지 않고서, 복수의 병렬 접속된 TMR 소자마다 판독용의 스위칭 소자를 설치한다. 이 때문에, 제1 실시예보다 메모리 셀부(10)의 하부 영역이 커지기 때문에, 제1 실시예의 경우보다 많은 주변 회로부(20)의 회로를, 메모리 셀부(10)의 하부 영역에 배치할 수 있다. 따라서, 주변 회로부(20)의 표면적을 더 축소할 수 있어, MRAM 칩의 면적을 더 축소할 수 있다.

또한, 상기 각 실시예에서는 기억 소자로서 TMR 소자를 이용하였지만, TMR 소자 대신에, 2개의 자성층과 이들 자성층 사이에 끼워진 도체층으로 이루어지는 GMR(Giant Magneto Resistive) 소자를 이용해도 된다.

당업자라면 부가적인 장점 및 변경들을 용이하게 실시할 수 있을 것이다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구범위들 및 그 등가물들에 의해 정의된 바와 같은 발명적 개념의 정신 또는 범위로부터 벗어나지 않고 다양한 변경들이 이루어질 수 있다.

본 발명에 따르면, 메모리 셀부의 하부 영역에 주변 회로부를 배치함으로써, 주변 회로부의 면적을 축소할 수 있으며, 그 결과 MRAM 칩의 면적을 더 축소할 수 있다.

도 1은 본 발명의 제1 실시예에 따른 반도체 기억 장치의 메모리 셀부를 나타내는 평면도.

도 2는 본 발명의 제1 실시예에 따른 반도체 기억 장치의 주변 회로부를 나타내는 평면도.

도 3은 도 1, 도 2의 Ⅲ-Ⅲ선을 따른 반도체 기억 장치의 단면도.

도 4a는 본 발명의 각 실시예에 따른 1중 터널 접합 구조의 TMR 소자를 나타내는 단면도.

도 4b는 본 발명의 각 실시예에 따른 1중 터널 접합 구조의 다른 TMR 소자를 나타내는 단면도.

도 5a는 본 발명의 각 실시예에 따른 2중 터널 접합 구조의 TMR 소자를 나타내는 단면도.

도 5b는 본 발명의 각 실시예에 따른 2중 터널 접합 구조의 다른 TMR 소자를 나타내는 단면도.

도 6의 (a)는 종래 기술에 따른 MRAM 칩을 나타내는 평면도, 도 6의 (b)는 본 발명의 제1 실시예에 따른 MRAM 칩을 나타내는 평면도.

도 7의 (a)는 도 6의 (a)의 ⅦA-ⅦA선을 따른 종래의 MRAM 칩을 나타내는 단면도이고, 도 7의 (b)는 도 6의 (a)의 ⅦB-ⅦB선을 따른 제1 실시예에 따른 MRAM 칩을 나타내는 단면도.

도 8은 본 발명의 제2 실시예에 따른 반도체 기억 장치의 메모리 셀부를 나타내는 평면도.

도 9는 본 발명의 제2 실시예에 따른 반도체 기억 장치의 주변 회로부를 나타내는 평면도.

도 10은 도 8, 도 9의 Ⅹ-Ⅹ선을 따른 반도체 기억 장치의 단면도.

도 11a는 본 발명의 제3 실시예에 따른 반도체 기억 장치를 나타내는 평면도.

도 11b는 도 11a의 XIB-XIB선을 따른 반도체 기억 장치의 단면도.

도 12는 종래 기술에 따른 MRAM 칩을 나타내는 평면도.

도 13a는 도 12의 XIIIA-XIIIA선을 따른 종래의 MRAM 칩을 나타내는 단면도.

도 13b는 본 발명의 제3 실시예에 따른 MRAM 칩을 나타내는 단면도.

도 14는 종래 기술에 따른 메모리 혼재의 LSI 칩의 레이아웃을 나타내는 개략적인 평면도.

도 15a, 15b는 본 발명의 제3 실시예에 따른 메모리 혼재의 LSI 칩의 레이아웃을 나타내는 개략적인 평면도.

도 16은 도 15a에서의 논리부 근변의 개략적인 단면도.

도 17은 본 발명의 제4 실시예에 따른 반도체 기억 장치를 나타내는 단면도.

도 18은 본 발명의 제5 실시예에 따른 반도체 기억 장치를 나타내는 평면도.

도 19는 도 18의 XIX-XIX선을 따른 반도체 기억 장치를 나타내는 단면도.

도 20은 도 18의 XX-XX선을 따른 반도체 기억 장치를 나타내는 단면도.

도 21은 본 발명의 제6 실시예에 따른 반도체 기억 장치를 나타내는 비트선 방향을 따른 단면도.

도 22는 본 발명의 제6 실시예에 따른 반도체 기억 장치를 나타내는 워드선 방향을 따른 단면도.

도 23은 본 발명의 제7 실시예에 따른 반도체 기억 장치를 나타내는 단면도.

도 24a는 제1 종래 기술에 따른 반도체 기억 장치를 나타내는 평면도.

도 24b는 도 24a의 XXIVB-XXIVB선을 따른 반도체 기억 장치의 단면도.

도 25a는 제2 종래 기술에 따른 반도체 기억 장치를 나타내는 평면도.

도 25b는 도 25a의 XXVB-XXVB선을 따른 반도체 기억 장치의 단면도.

도 26a는 제3 종래 기술에 따른 반도체 기억 장치를 나타내는 평면도.

도 26b는 도 26a의 XXVIB-XXVIB선을 따른 반도체 기억 장치의 단면도.

도 27은 종래 기술에 따른 반도체 기억 장치를 나타내는 평면도.

<도면의 주요 부분에 대한 부호의 설명>

10 : 메모리 셀부

11 : TMR 소자

12 : pn 다이오드 소자

13 : 비트선

14 : 워드선

23 : 컬럼 어드레스

28 : 로우 어드레스

Claims

반도체 기억 장치에 있어서,

반도체 기판;

상기 반도체 기판의 상방에 배치된 메모리셀부;

상기 메모리셀부 내에 배치된 제1 자기 저항 효과 소자;

상기 메모리셀부 내에 배치되고, 전류 자계를 발생시켜 상기 제1 자기 저항 효과 소자에 데이터를 직접 기입하거나 상기 제1 자기 저항 효과 소자로부터 상기 데이터를 전기적으로 직접 판독하며, 비트선 및 워드선을 포함하는 메모리셀 회로; 및

상기 메모리셀부 바깥에 배치되고, 상기 메모리셀 회로에 포함되지 않고, 상기 메모리셀 회로를 제어하는 주변 회로 - 상기 주변 회로의 일부 또는 상기 주변 회로 모두는 상기 제1 자기 저항 효과 소자와 상기 반도체 기판에 협지된 영역인 상기 메모리셀부의 하부 영역에 배치됨 -

를 포함하는 반도체 기억 장치.
삭제
제1항에 있어서,

상기 주변 회로는 어드레스 디코더, 어드레스 배선, 감지 증폭기 회로, 전원 배선 및 접지 배선, 워드선 구동 트랜지스터, 비트선 구동 트랜지스터 중 어느 하나 또는 2개 이상을 포함하는 반도체 기억 장치.
반도체 기억 장치에 있어서,

반도체 기판;

상기 반도체 기판의 상방에 배치된 메모리셀부;

상기 메모리셀부 내에 배치된 제1 자기 저항 효과 소자;

상기 메모리셀부 내에 배치되고, 전류 자계를 발생시켜 상기 제1 자기 저항 효과 소자에 데이터를 직접 기입하거나 또는 상기 제1 자기 저항 효과 소자로부터 상기 데이터를 전기적으로 직접 판독하는 메모리셀 회로; 및

상기 메모리셀부 바깥에 배치되고, 상기 메모리셀 회로에 포함되지 않는 로직 회로 - 상기 로직 회로의 일부 또는 상기 로직 회로 모두는 상기 제1 자기 저항 효과 소자와 상기 반도체 기판에 협지된 영역인 상기 메모리셀부의 하부 영역에 배치됨 -

를 포함하는 반도체 기억 장치.
제4항에 있어서,

상기 메모리셀부 바깥에 배치되고, 상기 메모리셀 회로에 포함되지 않고, 상기 메모리셀 회로를 제어하는 주변 회로 - 상기 주변 회로의 일부 또는 상기 주변 회로 모두는 상기 메모리셀부의 상기 하부 영역에 배치됨 -

를 더 포함하는 반도체 기억 장치.
삭제
반도체 기억 장치에 있어서,

반도체 기판;

상기 반도체 기판의 상방에 배치된 메모리셀부;

상기 메모리셀부 내에 배치된 제1 자기 저항 효과 소자;

상기 메모리셀부 내에 배치되고, 전류 자계를 발생시켜 상기 제1 자기 저항 효과 소자에 데이터를 직접 기입하거나 또는 상기 제1 자기 저항 효과 소자로부터 상기 데이터를 전기적으로 직접 판독하는 메모리셀 회로; 및

상기 메모리셀부 바깥에 배치되고, 상기 메모리셀 회로에 포함되지 않는 회로 - 상기 회로의 일부 또는 상기 회로 모두는 상기 제1 자기 저항 효과 소자와 상기 반도체 기판에 협지된 영역인 상기 메모리셀부의 하부 영역에 배치됨 -

를 포함하고,

상기 회로는 로직 회로, 아날로그 회로, MPU(Micro-processing unit) 중 어느 하나 또는 2개 이상을 포함하는 반도체 기억 장치.
삭제
제1항에 있어서,

상기 비트선 및 상기 워드선의 교점에, 상기 제1 자기 저항 효과 소자가 배치되는 반도체 기억 장치.
제1항에 있어서,

상기 메모리셀 회로는 정류 소자를 더 포함하는 반도체 기억 장치.
제10항에 있어서,

상기 비트선 및 상기 워드선의 교점에, 상기 제1 자기 저항 효과 소자 및 상기 정류 소자가 배치되는 반도체 기억 장치.
제1항에 있어서,

상기 주변 회로는,

제1 및 제2 배선; 및

상기 제1 및 제2 배선 사이에 접속되고 컨택트로서 사용되는 제2 자기 저항 효과 소자를 포함하는 반도체 기억 장치.
제12항에 있어서,

상기 제2 자기 저항 효과 소자는 상기 제1 자기 저항 효과 소자와 동일한 레벨에 배치되는 반도체 기억 장치.
제1항에 있어서,

상기 주변 회로의 일부 또는 상기 주변 회로 모두는 상기 메모리셀부의 상기 하부 영역으로부터 상기 메모리셀부의 외부 영역으로 인출되는 반도체 기억 장치.
제1항에 있어서,

상기 비트선 및 상기 워드선 중 어느 한쪽은 LSI를 구성하는 최상층 배선과 동일한 레벨에 형성되는 반도체 기억 장치.
제15항에 있어서,

상기 주변 회로는,

상기 비트선 및 상기 워드선 중 어느 한쪽의 아래의 상기 메모리셀부 내에 배치된 배선을 포함하는 반도체 기억 장치.
제16항에 있어서,

상기 배선은 어드레스 배선인 반도체 기억 장치.
제1항에 있어서,

상기 메모리셀부는,

복수의 제1 자기 저항 효과 소자 - 상기 복수의 제1 자기 저항 효과 소자는 동일한 레벨에 배치되고, 상기 복수의 제1 자기 저항 효과 소자는 일단부와 타단부를 각각 포함함 - ;

상기 복수의 제1 자기 저항 효과 소자의 상기 일단부를 서로 접속시키는 제1 배선;

상기 복수의 제1 자기 저항 효과 소자의 상기 타단부를 서로 접속시키는 제2 배선; 및

상기 제1 배선 또는 상기 제2 배선과 이격되어 배치된 제3 배선

을 포함하는 반도체 기억 장치.
제1항에 있어서,

상기 메모리셀 회로는 상기 데이터를 판독할 때 사용되는 스위칭 소자를 포함하는 반도체 기억 장치.
제19항에 있어서,

상기 스위칭 소자는 트랜지스터 또는 정류 소자인 반도체 기억 장치.
제1항에 있어서,

상기 주변 회로의 일부 또는 상기 주변 회로 모두는 상기 메모리셀부의 바로 아래 영역에 배치되는 반도체 기억 장치.
제21항에 있어서,

상기 메모리셀부의 바로 아래의 상기 영역은 상기 메모리셀부의 단부로부터 복수의 셀에 걸친 내측 영역인 반도체 기억 장치.
제1항에 있어서,

상기 주변 회로는 MOS 트랜지스터, 바이폴라 트랜지스터, 아날로그 소자, 배선층, 콘택트층 중 어느 하나 또는 2개 이상을 포함하는 반도체 기억 장치.
제1항에 있어서,

상기 주변 회로의 일부 또는 상기 주변 회로 모두는 상기 메모리셀 회로와 상기 반도체 기판에 협지된 영역에 배치되는 반도체 기억 장치.
제1항에 있어서,

상기 주변 회로의 일부 또는 상기 주변 회로 모두는 상기 반도체 기판에 대한 수직 방향으로 상기 메모리셀부와 중첩되는 반도체 기억 장치.