JPS5895863A - 積層構造を用いた半導体装置の製造方法 - Google Patents

積層構造を用いた半導体装置の製造方法

Info

Publication number
JPS5895863A
JPS5895863A JP19472181A JP19472181A JPS5895863A JP S5895863 A JPS5895863 A JP S5895863A JP 19472181 A JP19472181 A JP 19472181A JP 19472181 A JP19472181 A JP 19472181A JP S5895863 A JPS5895863 A JP S5895863A
Authority
JP
Japan
Prior art keywords
elements
manufacture
upper layer
memory elements
laminated structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP19472181A
Other languages
English (en)
Inventor
Hisao Yakushiji
薬師寺　久雄
Hideo Kotani
小谷　秀雄
Hiromi Sakurai
桜井　弘美
Katsuhiro Tsukamoto
塚本　克博
Hirotomo Ooga
大賀　弘朝
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP19472181A priority Critical patent/JPS5895863A/ja
Publication of JPS5895863A publication Critical patent/JPS5895863A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、積層構造によって、高密度、ａ！集積化を計
る集積回路に関するものである。
集積回路の高密度、高集積化は、微細加工技術による所
が大きい。しかしながら微細化技術のみによる高集積化
は限界にきつつある。
しかし、さらに高密度、画集積上を行ない、かつ素子特
性に優れ、信頼性の高い集積回路を必要としている。こ
のような集積回路を製造する為には、積層化を押し進め
、かつ積層化した各素子形成領域の結晶性が優ｎていな
けｎばならない。特に高密度な記憶素子や高速動作を要
求さ口る素子が配置さｎる領域においてはすぐれた結晶
性を有することは重要である。
しかし一般に積層構造にすれば上層部はど素子形成領域
の結晶性は、下層の凹凸や、各層のストレス等を受けや
す（、良好な結晶性を有したものを形成することは非常
に困難である。
本発明は、この点に鑑みなさｎたものである。
すなわち、上層部（第２図の４）の結晶性を向上させる
方法として、これらの領域形成後、レーザアニール等の
方法により、低温アニールを施こすと、優れた結晶性を
有した領域を形成することが可能である。すなわち、積
層化構造素子の製造で上層部においても、基板および下
層部と同程度以上に優れた結晶性□を有したものｉ形成
される。このことから、上層部においても優れた結晶性
を要求される。記憶素子や高速動作素子の形成も可能と
なる。
また、結晶性を高める技術はレザーアニールのみならず
、プラズマアニール、ＥＢアニールおよびその他の低温
で７ニール可能な方法はすべて有効であることは言うま
でもないことである。
本発明の適用により、上層部領域に記憶素子および高速
動作素子等を集中的に配置し、その他の素子を下層部に
配置することが可能となる。
【図面の簡単な説明】
＠１図は現在の集積化素子の簡単な断面図、第冨図は本
発明による積層集積化素子の簡単な断面図である。 ８、良好な結晶性を有した上に形・成さｎｉ菓子。 を良好な結晶性を有した領域、６．上下領域を接続する
領域、６．絶縁膜、７．素子形成領域、８．結晶領域、
９．基板 代理人　葛野信− 第１図 第２図

Claims (2)

    【特許請求の範囲】
  1. （１）積層構造によって、高密度、高集積化をはかるよ
    うな集積回路において、積層構造の各層に形成する素子
    を限定することを特徴とする積層構造を用いた半導体装
    置の製造方法。
  2. （２）各層に形成する素子で、上層部には記憶素子等を
    形成し、下層部に近い程、記憶素子以外の素子を形成す
    ることを特徴とする特許請求の範囲第一項記載の積層構
    造を用いた半導体装置の製造方法。
JP19472181A 1981-11-30 1981-11-30 積層構造を用いた半導体装置の製造方法 Pending JPS5895863A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP19472181A JPS5895863A (ja) 1981-11-30 1981-11-30 積層構造を用いた半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP19472181A JPS5895863A (ja) 1981-11-30 1981-11-30 積層構造を用いた半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPS5895863A true JPS5895863A (ja) 1983-06-07

Family

ID=16329135

Family Applications (1)

Application Number Title Priority Date Filing Date
JP19472181A Pending JPS5895863A (ja) 1981-11-30 1981-11-30 積層構造を用いた半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPS5895863A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6163017A (ja) * 1984-09-04 1986-04-01 Agency Of Ind Science & Technol 半導体薄膜結晶層の製造方法
EP1253652A2 (en) 2001-03-29 2002-10-30 Kabushiki Kaisha Toshiba Semiconductor memory device including memory cell portion and peripheral circuit portion

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5611128A (en) * 1979-07-07 1981-02-04 Honda Motor Co Ltd Riveting method

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5611128A (en) * 1979-07-07 1981-02-04 Honda Motor Co Ltd Riveting method

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6163017A (ja) * 1984-09-04 1986-04-01 Agency Of Ind Science & Technol 半導体薄膜結晶層の製造方法
EP1253652A2 (en) 2001-03-29 2002-10-30 Kabushiki Kaisha Toshiba Semiconductor memory device including memory cell portion and peripheral circuit portion

Similar Documents

Publication Publication Date Title
KR960002804A (ko) 반도체장치 및 그 제조방법
JPH01315159A (ja) 誘電体分離半導体基板とその製造方法
US3300832A (en) Method of making composite insulatorsemiconductor wafer
JPS5895863A (ja) 積層構造を用いた半導体装置の製造方法
JPS5890769A (ja) 積層半導体装置
JPS5890755A (ja) 半導体装置
JPH0341984B2 (ja)
JPS63318755A (ja) 半導体装置
JP2604487B2 (ja) 半導体装置およびその製造方法
JPS6151940A (ja) 半導体装置の配線構造
JPS583252A (ja) 半導体集積回路装置
JPS5874050A (ja) 半導体装置
JP2515040B2 (ja) 半導体装置およびその製造方法
KR960002885A (ko) 반도체 집적 회로 구조 및 그 제조 방법
JPS6248896B2 (ja)
JPH0294624A (ja) 半導体装置
JPH05347353A (ja) 半導体装置の製造方法
JPS6118165A (ja) 半導体集積回路装置
JPS60214569A (ja) Ｍｏｓ型半導体装置
JPH0685093A (ja) 半導体集積回路の製造方法
JPS63220545A (ja) 超伝導半導体装置の作製方法
JPH0536850A (ja) 薄膜回路
JP2000216107A (ja) Ｓｏｉ基板の製造方法
JPS5890739A (ja) 半導体装置
JPS6258143B2 (ja)