JPS6248896B2 - - Google Patents
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- JPS6248896B2 JPS6248896B2 JP4687381A JP4687381A JPS6248896B2 JP S6248896 B2 JPS6248896 B2 JP S6248896B2 JP 4687381 A JP4687381 A JP 4687381A JP 4687381 A JP4687381 A JP 4687381A JP S6248896 B2 JPS6248896 B2 JP S6248896B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】
この発明は集積度を比較的容易に高めることが
できる半導体装置の製造方法に関するものであ
る。
できる半導体装置の製造方法に関するものであ
る。
一般に、半導体集積回路では集積度を上げれば
上げるほど(A)機能あたりのコストが下がる、(B)動
作速度が速くなる、(C)製品の大きさが小さくな
る、(D)トータル的な信頼度が上がる、などの多く
の利点があるため、近年、特に素子寸法を小さく
することによる集積化が進んでいる。
上げるほど(A)機能あたりのコストが下がる、(B)動
作速度が速くなる、(C)製品の大きさが小さくな
る、(D)トータル的な信頼度が上がる、などの多く
の利点があるため、近年、特に素子寸法を小さく
することによる集積化が進んでいる。
第１図は従来の半導体装置の製造方法による２
次元的なMOS型ICを示す断面図である。同図に
おいて、１はシリコンなどの基板、２はトランジ
スタ、３は層間絶縁膜、４は配線、５はSiO2な
どの保護膜、６は分離部である。
次元的なMOS型ICを示す断面図である。同図に
おいて、１はシリコンなどの基板、２はトランジ
スタ、３は層間絶縁膜、４は配線、５はSiO2な
どの保護膜、６は分離部である。
次に、上記構成によるMOS型ICの製造工程に
ついて説明する。まず、シリコンなどの基板１の
表面に、選択的なエツチング、膜形成および不純
物拡散技術などにより、トランジスタ２、分離部
６、配線４およびそれらの層間絶縁膜３を形成
し、最後に保護膜５を形成するものである。
ついて説明する。まず、シリコンなどの基板１の
表面に、選択的なエツチング、膜形成および不純
物拡散技術などにより、トランジスタ２、分離部
６、配線４およびそれらの層間絶縁膜３を形成
し、最後に保護膜５を形成するものである。
そして、このように構成したMOS型ICではそ
の集積度を上げるためにはトランジスタや配線の
寸法を小さくする必要がある。しかし、素子寸法
が小さくなるにつれて、その製造技術が急激に難
かしくなり、特に素子寸法が２μｍ以下になる
と、エツチングなどのパターニングの制御が非常
に困難となる。また、デバイス的にも寸法が小さ
くなるにつれて、シヨートチヤンネル効果などの
影響が大きくなり、デバイス特性も悪くなるなど
の欠点があつた。
の集積度を上げるためにはトランジスタや配線の
寸法を小さくする必要がある。しかし、素子寸法
が小さくなるにつれて、その製造技術が急激に難
かしくなり、特に素子寸法が２μｍ以下になる
と、エツチングなどのパターニングの制御が非常
に困難となる。また、デバイス的にも寸法が小さ
くなるにつれて、シヨートチヤンネル効果などの
影響が大きくなり、デバイス特性も悪くなるなど
の欠点があつた。
したがつて、この発明の目的は素子寸法を２μ
ｍ以下に小さくせずに、従来の製造技術を用い
て、半導体集積回路の集積度を上げることができ
る半導体装置の製造方法を提供するものである。
ｍ以下に小さくせずに、従来の製造技術を用い
て、半導体集積回路の集積度を上げることができ
る半導体装置の製造方法を提供するものである。
このような目的を達成するため、この発明は基
板の表面に選択的なエツチング、膜形成および不
純物拡散技術などにより、第１層の素子、分離
部、配線および層間絶縁膜を形成する工程と、第
１層上の配線上にポリイミドなどの絶縁物の被膜
を形成する工程と、この絶縁物被膜の所望の場所
にコンタクトホールを形成する工程と、前記工程
で形成した試料を金属イオン溶液中に浸すと共に
コンタクトホールにレーザ光をあて、このコンタ
クトホールに金属層を形成する工程と、この金属
層以外の部分に選択的に第２層の基板を形成する
工程と、第２層の基板の表面に選択的なエツチン
グ、膜形成および不純物拡散技術などにより第２
層の素子、分離部、配線および層間絶縁膜を形成
する工程と、第２層の配線をコンタクトホールの
金属層に接続する工程とを備えるものであり、以
下実施例を用いて詳細に説明する。
板の表面に選択的なエツチング、膜形成および不
純物拡散技術などにより、第１層の素子、分離
部、配線および層間絶縁膜を形成する工程と、第
１層上の配線上にポリイミドなどの絶縁物の被膜
を形成する工程と、この絶縁物被膜の所望の場所
にコンタクトホールを形成する工程と、前記工程
で形成した試料を金属イオン溶液中に浸すと共に
コンタクトホールにレーザ光をあて、このコンタ
クトホールに金属層を形成する工程と、この金属
層以外の部分に選択的に第２層の基板を形成する
工程と、第２層の基板の表面に選択的なエツチン
グ、膜形成および不純物拡散技術などにより第２
層の素子、分離部、配線および層間絶縁膜を形成
する工程と、第２層の配線をコンタクトホールの
金属層に接続する工程とを備えるものであり、以
下実施例を用いて詳細に説明する。
第２図ａ〜第２図ｄはこの発明に係る半導体装
置の製造方法の一実施例を工程順に示す断面図で
あり、一例として、高さ方向に２層重ねて集積度
を上げる場合を示す。同図において、７はポリイ
ミド、SiO2、Si3N4などの絶縁膜、８はこの絶縁
膜７にエツチングで形成したコンタクトホール、
９は金属イオン溶液、１０はレーザ光、１１は折
出された金属層、１２は選択的に形成したSiなど
の第２層目の基板、１３は第２層目のトランジス
タ、１４は第２層目の層間絶縁膜、１５はこの第
２層目の層間絶縁膜１４に形成したコンタクトホ
ール１６を通つて形成した第２層目の配線、１７
は第２層目の保護膜である。
置の製造方法の一実施例を工程順に示す断面図で
あり、一例として、高さ方向に２層重ねて集積度
を上げる場合を示す。同図において、７はポリイ
ミド、SiO2、Si3N4などの絶縁膜、８はこの絶縁
膜７にエツチングで形成したコンタクトホール、
９は金属イオン溶液、１０はレーザ光、１１は折
出された金属層、１２は選択的に形成したSiなど
の第２層目の基板、１３は第２層目のトランジス
タ、１４は第２層目の層間絶縁膜、１５はこの第
２層目の層間絶縁膜１４に形成したコンタクトホ
ール１６を通つて形成した第２層目の配線、１７
は第２層目の保護膜である。
次に、上記構成による半導体装置の製造工程に
ついて説明する。まず、第２図ａに示すように、
基板１の表面に、選択的なエツチング、膜形成お
よび不純物拡散技術などにより、トランジスタ
２、分離部６、配線４およびそれらの層間絶縁膜
３を形成する。この場合、層間絶縁膜３はトラン
ジスタ２、配線４などの凹凸を減らすために、十
分厚く形成する必要がある。そして、ポリイミ
ド、SiO2、Si3N4などの絶縁膜７を形成する。そ
して、配線をとり出す必要のある部分にエツチン
グによりコンタクトホール８をあける。次に、こ
の第２図ａに示す試料全体を第２図ｂに示すよう
に、金属イオン溶液９に浸し、前記コンタクトホ
ール８の部分のみにレーザ光１０をあてる。この
とき、金属イオン溶液９の温度とレーザ光１０の
波長を適切な値にしておくと、レーザ光１０の照
射された部分のみに、メツキされ金属層１１が形
成される。例えば金属イオン溶液９に硫酸銅
（CuSO4）と水酸化ナトリウム（NaOH）の溶液を
用いると、室温でレーザ光１０のあたつた場所の
近傍のみに銅がメツキされる。次に、第２図ｃに
示すように、この金属層１１以外の部分にイオン
ビーム蒸着法、レーザアニール、電子ビームアニ
ールなどにより、選択的にSiなどの第２層目の基
板１２を形成する。そして、この第２層目の基板
１２上に第１層目と同様に、第２層目のトランジ
スタ１３を形成し、その上に第２層目の層間絶縁
膜１４を形成する。そして、最後に、第２図ｄに
示すように、第２層目の層間絶縁膜１４の所望の
場所にコンタクトホール１６をあけ、このコンタ
クトホール１６を通して、第２層目の配線１５内
または第１層目の配線４と第２層目の配線１５の
間を接続する。この場合、第２図ｂに示すよう
に、予め第１層目の配線４を第２層目付近まで取
り出しておかないと、絶縁膜７が厚いために、第
１層目の配線４と第２層目の配線１５は接続しな
い。そして、最後に保護膜１７を形成する。
ついて説明する。まず、第２図ａに示すように、
基板１の表面に、選択的なエツチング、膜形成お
よび不純物拡散技術などにより、トランジスタ
２、分離部６、配線４およびそれらの層間絶縁膜
３を形成する。この場合、層間絶縁膜３はトラン
ジスタ２、配線４などの凹凸を減らすために、十
分厚く形成する必要がある。そして、ポリイミ
ド、SiO2、Si3N4などの絶縁膜７を形成する。そ
して、配線をとり出す必要のある部分にエツチン
グによりコンタクトホール８をあける。次に、こ
の第２図ａに示す試料全体を第２図ｂに示すよう
に、金属イオン溶液９に浸し、前記コンタクトホ
ール８の部分のみにレーザ光１０をあてる。この
とき、金属イオン溶液９の温度とレーザ光１０の
波長を適切な値にしておくと、レーザ光１０の照
射された部分のみに、メツキされ金属層１１が形
成される。例えば金属イオン溶液９に硫酸銅
（CuSO4）と水酸化ナトリウム（NaOH）の溶液を
用いると、室温でレーザ光１０のあたつた場所の
近傍のみに銅がメツキされる。次に、第２図ｃに
示すように、この金属層１１以外の部分にイオン
ビーム蒸着法、レーザアニール、電子ビームアニ
ールなどにより、選択的にSiなどの第２層目の基
板１２を形成する。そして、この第２層目の基板
１２上に第１層目と同様に、第２層目のトランジ
スタ１３を形成し、その上に第２層目の層間絶縁
膜１４を形成する。そして、最後に、第２図ｄに
示すように、第２層目の層間絶縁膜１４の所望の
場所にコンタクトホール１６をあけ、このコンタ
クトホール１６を通して、第２層目の配線１５内
または第１層目の配線４と第２層目の配線１５の
間を接続する。この場合、第２図ｂに示すよう
に、予め第１層目の配線４を第２層目付近まで取
り出しておかないと、絶縁膜７が厚いために、第
１層目の配線４と第２層目の配線１５は接続しな
い。そして、最後に保護膜１７を形成する。
なお、以上の実施例では高さ方向に２層重ねて
集積度を上げる場合について説明したが、３層以
上重ねても同様にでき、集積度を上げることがで
きることはもちろんである。また、以上の実施例
ではMOS型集積回路について説明したが、バイ
ポーラ型、ジヨセフソン素子、CCD（Charge−
Coupled Device）、磁気バブル素子など、他のタ
イプの素子でも同様にできることはもちろんであ
る。
集積度を上げる場合について説明したが、３層以
上重ねても同様にでき、集積度を上げることがで
きることはもちろんである。また、以上の実施例
ではMOS型集積回路について説明したが、バイ
ポーラ型、ジヨセフソン素子、CCD（Charge−
Coupled Device）、磁気バブル素子など、他のタ
イプの素子でも同様にできることはもちろんであ
る。
以上、詳細に説明したように、この発明に係る
半導体装置の製造方法によれば素子寸法を２μｍ
以下に小さくせずに、その集積度を比較的容易に
高めることができる効果がある。
半導体装置の製造方法によれば素子寸法を２μｍ
以下に小さくせずに、その集積度を比較的容易に
高めることができる効果がある。
第１図は従来の半導体装置の製造方法による２
次元的なMOS型ICを示す断面図、第２図ａ〜第
２図ｄはこの発明に係る半導体装置の製造方法の
一実施例を工程順に示す断面図である。 １……基板、２……トランジスタ、３……層間
絶縁膜、４……配線、５……保護膜、６……分離
膜、７……絶縁膜、８……コンタクトホール、９
……金属イオン溶液、１０……レーザ光、１１…
…金属層、１２……第２層目の基板、１３……第
２層目のトランジスタ、１４……第２層目の層間
絶縁膜、１５……第２層目の配線、１６……コン
タクトホール、１７……第２層目の保護膜。な
お、図中、同一符号は同一または相当部分を示
す。
次元的なMOS型ICを示す断面図、第２図ａ〜第
２図ｄはこの発明に係る半導体装置の製造方法の
一実施例を工程順に示す断面図である。 １……基板、２……トランジスタ、３……層間
絶縁膜、４……配線、５……保護膜、６……分離
膜、７……絶縁膜、８……コンタクトホール、９
……金属イオン溶液、１０……レーザ光、１１…
…金属層、１２……第２層目の基板、１３……第
２層目のトランジスタ、１４……第２層目の層間
絶縁膜、１５……第２層目の配線、１６……コン
タクトホール、１７……第２層目の保護膜。な
お、図中、同一符号は同一または相当部分を示
す。
Claims (1)
- １ 基板の表面に選択的なエツチング、膜形成お
よび不純物拡散技術などにより第１層の素子、分
離部、配線および層間絶縁膜を形成する工程と、
第１層の配線上にポリイミドなどの絶縁物の被膜
を形成する工程と、この絶縁物被膜の所望の場所
にコンタクトホールを形成する工程と、前記工程
で形成した試料を金属イオン溶液中に浸すと共に
コンタクトホールにレーザ光をあて、このコンタ
クトホールに金属層を形成する工程と、この金属
層以外の部分に選択的に第２層の基板を形成する
工程と、第２層の基板の表面に選択的なエツチン
グ、膜形成および不純物拡散技術などにより第２
層の素子、分離部、配線および層間絶縁膜を形成
する工程と、第２層の配線をコンタクトホールの
金属層に接続する工程とを備え、高さ方向にＮ層
重ねて集積度を上げることを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4687381A JPS57160154A (en) | 1981-03-27 | 1981-03-27 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4687381A JPS57160154A (en) | 1981-03-27 | 1981-03-27 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57160154A JPS57160154A (en) | 1982-10-02 |
| JPS6248896B2 true JPS6248896B2 (ja) | 1987-10-16 |
Family
ID=12759459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4687381A Granted JPS57160154A (en) | 1981-03-27 | 1981-03-27 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57160154A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62130542A (ja) * | 1985-12-03 | 1987-06-12 | Oki Electric Ind Co Ltd | 多層配線の形成方法 |
-
1981
- 1981-03-27 JP JP4687381A patent/JPS57160154A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57160154A (en) | 1982-10-02 |
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