JPS6070743A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6070743A JPS6070743A JP58176910A JP17691083A JPS6070743A JP S6070743 A JPS6070743 A JP S6070743A JP 58176910 A JP58176910 A JP 58176910A JP 17691083 A JP17691083 A JP 17691083A JP S6070743 A JPS6070743 A JP S6070743A
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- Japan
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- conductive
- conductive layer
- aluminum
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は半導体装置の製造方法、特に多層デバイスの配
線方法に係る。
線方法に係る。
技術の背景および問題点
ＬＳＩから超ＬＳＩへと半導体装置は急速に高集積度化
の方向に進んでいる。集積回路の集積度の向上はチップ
サイズの増大、微細加工技術の進歩による素子密度の増
大、そしてデバイス構造と回路の工夫改良によってもた
らされてきたが、今後の集積度の向上は微細加工技術の
進歩に負うところが多いと考えられている。しかし、素
子密度の増大は単なる素子の微細化だけでなく、素子を
多層に構成する三次元デパ・イスをつくるという方向も
ある。
の方向に進んでいる。集積回路の集積度の向上はチップ
サイズの増大、微細加工技術の進歩による素子密度の増
大、そしてデバイス構造と回路の工夫改良によってもた
らされてきたが、今後の集積度の向上は微細加工技術の
進歩に負うところが多いと考えられている。しかし、素
子密度の増大は単なる素子の微細化だけでなく、素子を
多層に構成する三次元デパ・イスをつくるという方向も
ある。
第１図は三次元デバイスの例を示すが、半導体基板１上
にＭＯＳ）ランジスタなどの素子を形成し、その上を絶
縁層２で覆い、更にその上に半導体層３を設け、ここに
も素子を形成し、その上を絶縁層４で覆っている。こう
した三次元回路では層内の配線のほかに上下層の間の配
線が必要である。
にＭＯＳ）ランジスタなどの素子を形成し、その上を絶
縁層２で覆い、更にその上に半導体層３を設け、ここに
も素子を形成し、その上を絶縁層４で覆っている。こう
した三次元回路では層内の配線のほかに上下層の間の配
線が必要である。
例えば、代表的々配線方法の１つとして図のように絶縁
層４の上のアルミニウムパター ン５を利用する場合、
下側の素子ともコンタク）５ａを取る必要がある。こう
したとき、コンタクト５ａが上側の素子層３の非導通領
域を通るならば問題はない。しかし、図のように導通領
域（層３のｎ＋領域３ａ）を通過させかつそれと絶縁す
ることは配線の自由度を増やすので望ましいのであるが
、これを可能にする技術は未だ提案されていない。
層４の上のアルミニウムパター ン５を利用する場合、
下側の素子ともコンタク）５ａを取る必要がある。こう
したとき、コンタクト５ａが上側の素子層３の非導通領
域を通るならば問題はない。しかし、図のように導通領
域（層３のｎ＋領域３ａ）を通過させかつそれと絶縁す
ることは配線の自由度を増やすので望ましいのであるが
、これを可能にする技術は未だ提案されていない。
発明の目的
本発明は、以上の如き問題に鑑み、導電性層と絶縁体層
が交互にそれぞれ２層以上積層された栴造において、こ
れらの積層を貫きかつ途中の導電性層との間を絶縁され
た導電性物質の形成（配線）方法を提供することを目的
とする。
が交互にそれぞれ２層以上積層された栴造において、こ
れらの積層を貫きかつ途中の導電性層との間を絶縁され
た導電性物質の形成（配線）方法を提供することを目的
とする。
発明の構成
そして、本発明は、絶縁体層とその下の導電性層に窓を
開けた後、導電性層の窓側面を絶縁体化（例えば熱酸化
、ｆラズマ酸化、熱窒化、陽極酸化等の手法による）し
、然る後その窓の直下の導電性層に好ましくは該窓より
小さい窓を開け、こうして形成された連通窓の中に導電
性物質を付着させる工程によって上記目的を達成する。
開けた後、導電性層の窓側面を絶縁体化（例えば熱酸化
、ｆラズマ酸化、熱窒化、陽極酸化等の手法による）し
、然る後その窓の直下の導電性層に好ましくは該窓より
小さい窓を開け、こうして形成された連通窓の中に導電
性物質を付着させる工程によって上記目的を達成する。
発明の実施例
第２図を参照して説明する。シリコン半導体基板１０表
面を熱酸化して厚さ６０００Ｘの酸化膜１１を形成し、
その上にシリコン層１２をＣＶＤ法で厚さ４０００１に
堆積し、更にその上に５ｉｏ２ｊ偕１３をＣＶＤ法で厚
さ６０００Ｘに堆積する（第２図（イ））。本発明は主
として配線に係わるので詳しく展開しないが、シリコン
基板１ｏの表面領域やポリシリコン層１２の層内にはい
ろいろな素子を形成するのが通常である。その際、ポリ
シリコン層１２はアニールして単結晶化して使用するこ
とも多い。しかし、本発明の主題がらは層１ｏと層１２
が導電性層であることだけが重要であり、特別の素子構
成についての説明は便宜上省略する。
面を熱酸化して厚さ６０００Ｘの酸化膜１１を形成し、
その上にシリコン層１２をＣＶＤ法で厚さ４０００１に
堆積し、更にその上に５ｉｏ２ｊ偕１３をＣＶＤ法で厚
さ６０００Ｘに堆積する（第２図（イ））。本発明は主
として配線に係わるので詳しく展開しないが、シリコン
基板１ｏの表面領域やポリシリコン層１２の層内にはい
ろいろな素子を形成するのが通常である。その際、ポリ
シリコン層１２はアニールして単結晶化して使用するこ
とも多い。しかし、本発明の主題がらは層１ｏと層１２
が導電性層であることだけが重要であり、特別の素子構
成についての説明は便宜上省略する。
最上層５ｌｏ２層１３の全面にレジスト１４を塗布し、
窓開は用のパターンを形成し、このレノスト１４をマス
クとしてリアクティブイオンエツチングを行ない、５ｉ
ｏ２層１３はＣＦ４−１− Ｈ２ｉ合ガス、シリコン層
１２はｃＦ４＋０２混合ガスを用いて３μｍ口の窓Ａを
開ける（第２図（ロ））。次いで、レジスト１４を除去
し、水蒸気中９・００〜１０００℃でシリコン層１２を
窓Ａに露出した表面から深さく横方向）５０００Ｘ程度
熱酸化し、絶縁領域１５を形成する（第２図０う）。
窓開は用のパターンを形成し、このレノスト１４をマス
クとしてリアクティブイオンエツチングを行ない、５ｉ
ｏ２層１３はＣＦ４−１− Ｈ２ｉ合ガス、シリコン層
１２はｃＦ４＋０２混合ガスを用いて３μｍ口の窓Ａを
開ける（第２図（ロ））。次いで、レジスト１４を除去
し、水蒸気中９・００〜１０００℃でシリコン層１２を
窓Ａに露出した表面から深さく横方向）５０００Ｘ程度
熱酸化し、絶縁領域１５を形成する（第２図０う）。
全面にレジスト１６を塗布し、パターニングし、得られ
るレジストパターンをマスクトシてＣＦ４＋ Ｈ２混合
ガスでリアクティブイオンエツチングを行左い、上記窓
への中央部と上側５ＩＯ２膜１３の別の場所にそれぞれ
１．５μｍ口の窓ＢおよびＣを開ける（第２図に））。
るレジストパターンをマスクトシてＣＦ４＋ Ｈ２混合
ガスでリアクティブイオンエツチングを行左い、上記窓
への中央部と上側５ＩＯ２膜１３の別の場所にそれぞれ
１．５μｍ口の窓ＢおよびＣを開ける（第２図に））。
ここで、窓Ｂを窓Ａに対して小寸法にするのは次の工程
でアルミニウムを付着させるときの断線を防ぐために好
ましいからである。
でアルミニウムを付着させるときの断線を防ぐために好
ましいからである。
次いで、ｌ／シスト１６を除去し、シリコンウェー・全
体を２００℃に加熱しながらアルミニウム層１７を厚さ
ａｏｏｏｉに全面スパッタ蒸着してから、アルミニウム
１−１７を所望の配線パターンにパターニングする（第
２図（ホ））。
体を２００℃に加熱しながらアルミニウム層１７を厚さ
ａｏｏｏｉに全面スパッタ蒸着してから、アルミニウム
１−１７を所望の配線パターンにパターニングする（第
２図（ホ））。
こうして、窓Ａおよび窓Ｂを介して上側５ｔ０２層１３
の上側からシリコン基板１０へ至るアルミニウム・コン
タクトが形成され、このアルミニウム・コンタクトは途
中のシリコン層１２とは絶縁領域１５で分離されている
。一方、窓Ｃを介してアルミニウム配線層１７のシリコ
ン層１２とのコンタクトが従来通シ形成される。
の上側からシリコン基板１０へ至るアルミニウム・コン
タクトが形成され、このアルミニウム・コンタクトは途
中のシリコン層１２とは絶縁領域１５で分離されている
。一方、窓Ｃを介してアルミニウム配線層１７のシリコ
ン層１２とのコンタクトが従来通シ形成される。
伺、本発明の適用は、窓ＡおよびＢを介するアルミニウ
ム・コンタクトが導電性のシリコン層１２の内部を通過
し、周囲四方がシリコン層１２で包囲されている場合に
限らない。コンタクトが同一平面内の層の導電性領域と
絶縁体領域の境界を通過して両方の領域にまたがる場合
や、更には線状に走る導電性領域を完全に分断する形で
あってもよい。要するに途中の導電性層と電気的に絶縁
する必要がある場合すべてに適用される。
ム・コンタクトが導電性のシリコン層１２の内部を通過
し、周囲四方がシリコン層１２で包囲されている場合に
限らない。コンタクトが同一平面内の層の導電性領域と
絶縁体領域の境界を通過して両方の領域にまたがる場合
や、更には線状に走る導電性領域を完全に分断する形で
あってもよい。要するに途中の導電性層と電気的に絶縁
する必要がある場合すべてに適用される。
又、以上は導電性層と絶縁体層が交互にそれぞれ２層積
層された例であったが、第３図に示すようにそれぞれ３
層以上が積層された場合にも本発明が適用できることは
明らかであろう。図中、２０は基板、２１，２２．２３
は導電性層、２４．２５゜２６．２７は絶縁体層、２８
は導電性物質、そして２９，３０，３１は導電性層２１
，２２．２３をそれぞれ絶縁体化したコンタクト絶縁領
域である。
層された例であったが、第３図に示すようにそれぞれ３
層以上が積層された場合にも本発明が適用できることは
明らかであろう。図中、２０は基板、２１，２２．２３
は導電性層、２４．２５゜２６．２７は絶縁体層、２８
は導電性物質、そして２９，３０，３１は導電性層２１
，２２．２３をそれぞれ絶縁体化したコンタクト絶縁領
域である。
発明の効果
以上の説明から明らかなように、本発明に依り、導電性
層と絶縁体層を交互にそれぞれ２層以上積層した構造に
おいて、途中の導電性層との間を電気的に絶縁しつつ縦
方向（層間）の導通（コンタクト）を取ることが可能に
なる。本発明は三次元ＩＣの開発、製造に有用である。
層と絶縁体層を交互にそれぞれ２層以上積層した構造に
おいて、途中の導電性層との間を電気的に絶縁しつつ縦
方向（層間）の導通（コンタクト）を取ることが可能に
なる。本発明は三次元ＩＣの開発、製造に有用である。
第１図は三次元デバイスの断面図、第２図印〜（ホ）は
実施例の工程を説明する半導体装置の断面図、第３図は
別の実施例の半導体装置の断面図である。 １０・・・シリコン基板、１１．１３・・・５ＩＯ２層
、１２・・・シリコンｉ、１４．１６・・・レジスト、
１５・・・絶縁領域、１７・・・アルミニウム層、Ａ
、Ｂ 、Ｃ・・・窓。 第 １図 第２図 （イ） 第２図 （ニ） 第３図
実施例の工程を説明する半導体装置の断面図、第３図は
別の実施例の半導体装置の断面図である。 １０・・・シリコン基板、１１．１３・・・５ＩＯ２層
、１２・・・シリコンｉ、１４．１６・・・レジスト、
１５・・・絶縁領域、１７・・・アルミニウム層、Ａ
、Ｂ 、Ｃ・・・窓。 第 １図 第２図 （イ） 第２図 （ニ） 第３図
Claims (1)
- 導電性層と絶縁体層を交互にそれぞれ２層以上積層し、
第１の導電性層と、その上の第１の絶縁体層と、更にそ
の上の第２の導電性層と、更にまたその上の第２の絶縁
体層を含む構造において、該第２の絶縁体層および該第
２の導電性層に連続する窓を開け、該第２の導電性層の
該窓に露出した部分を絶縁体化し、該第１の絶縁体層に
前記窓と連続する窓を開け、然る後該連続窓を通して前
記第２の絶縁体層より上から該第１の導電性層まで連続
する′４電性物質を付着する工程を含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58176910A JPS6070743A (ja) | 1983-09-27 | 1983-09-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58176910A JPS6070743A (ja) | 1983-09-27 | 1983-09-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6070743A true JPS6070743A (ja) | 1985-04-22 |
Family
ID=16021889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58176910A Pending JPS6070743A (ja) | 1983-09-27 | 1983-09-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6070743A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63152150A (ja) * | 1986-12-17 | 1988-06-24 | Hitachi Ltd | 多層配線の接続配線構造の形成方法 |
| JPS63169755A (ja) * | 1987-01-07 | 1988-07-13 | Agency Of Ind Science & Technol | 積層型半導体装置の製造方法 |
| JPS63244756A (ja) * | 1987-03-31 | 1988-10-12 | Sony Corp | 多層配線構造 |
| JPH0210867A (ja) * | 1988-06-29 | 1990-01-16 | Fujitsu Ltd | 半導体メモリ装置 |
| JPH05218340A (ja) * | 1991-10-15 | 1993-08-27 | Micron Technol Inc | 集積回路に対する自己整合接点と垂直相互接合部の製造方法及び当該製造方法で作成されたデバイス |
| JPH07302795A (ja) * | 1994-12-28 | 1995-11-14 | Hitachi Ltd | Ｉｃ素子 |
| JP2009016400A (ja) * | 2007-06-29 | 2009-01-22 | Toshiba Corp | 積層配線構造体及びその製造方法並びに半導体装置及びその製造方法 |
| JP2012174892A (ja) * | 2011-02-22 | 2012-09-10 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5513994A (en) * | 1978-07-18 | 1980-01-31 | Nec Corp | Integrated circuit device |
-
1983
- 1983-09-27 JP JP58176910A patent/JPS6070743A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5513994A (en) * | 1978-07-18 | 1980-01-31 | Nec Corp | Integrated circuit device |
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| US8664108B2 (en) | 2007-06-29 | 2014-03-04 | Kabushiki Kaisha Toshiba | Stacked multilayer structure and manufacturing method thereof |
| US8742586B2 (en) | 2007-06-29 | 2014-06-03 | Kabushiki Kaisha Toshiba | Stacked multilayer structure and manufacturing method thereof |
| US9257388B2 (en) | 2007-06-29 | 2016-02-09 | Kabushiki Kaisha Toshiba | Stacked multilayer structure and manufacturing method thereof |
| US9640547B2 (en) | 2007-06-29 | 2017-05-02 | Kabushiki Kaisha Toshiba | Stacked multilayer structure and manufacturing method thereof |
| US10056333B2 (en) | 2007-06-29 | 2018-08-21 | Toshiba Memory Corporation | Stacked multilayer structure and manufacturing method thereof |
| US10535604B2 (en) | 2007-06-29 | 2020-01-14 | Toshiba Memory Corporation | Stacked multilayer structure and manufacturing method thereof |
| US10861789B2 (en) | 2007-06-29 | 2020-12-08 | Toshiba Memory Corporation | Manufacturing method of stacked multilayer structure |
| JP2012174892A (ja) * | 2011-02-22 | 2012-09-10 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
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