JPH0210867A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術　　　　（第１１ 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 １２．１３図） 発明の効果 第一の実施例の図 第−の実施例の製造方法 第二の実施例の図 第二の実施例の製造方法 （第１図） （第２図） （第３図） （第４図） 第四の実施例の図　　　　（第７図） 第四の実施例の製造方法　（第８図） 各実施例の諸元を示す図　（第９図） 各実施例のセルの寸法図　（第１０図）〔概要〕 本発明はスタックド・キャパシタ型メモリセルを有する
ＭＩＳ型グイナミソク半導体メモリ装置の構造の改良に
関し、 特にオープン・ビットライン形式のＤＲＡＭ（Ｄｙｎａ
ｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）
において、メモリセルアレイのサイズを増大させること
なくビット線ピッチを拡大することでワード線やピント
綿のピッチをセンスアンプやワード・デコーダ等の周辺
回路の大きさと整合させ、総合的に素子密度の向上をは
かるとともに、容量形成部面積とセル面積の比を最大限
に大きくすることを目的とし、転送用ＦＥＴ、該転送用
ＦＥＴの上部に配置された蓄積電極、対向電極を有する
キャパシタよりなる複数個のメモリセルと、前記キャパ
シタに前記転送用ＦＥＴを介して接続されるビット線と
、前記転送用ＦＥＴを制御するワード線とを具備し。

前記転送用ＦＥＴのチャンネル長方向に前記ワード線が
延在し、前記ワード線に直交して前記ビット線が延在し
ていることを特徴とする半導体メモリ装置によって構成
される。

〔産業上の利用分野〕

本発明は例えばＩ　Ｍｂｉｔ以上の高集積度を有するＬ
ＳＩメモリ装置、特にスタックド・キャパシタ型メモリ
セルを有するＭ　Ｉ　Ｓ　（Ｍｅｔａｌ　（ｎｓｕｌａ
ｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ）型ダイナミック半
導体メモリ装置のメモリセルの構造及びそのレイアウト
に関する。

〔従来の技術〕

現在ＭＩＳ形Ｄ　Ｒ，Ａ　Ｍのメモリセルとしては１ト
ランジスタ・１キヤパシタ形が主流をなしており、ＩＭ
ビット以上の高集積度になると１ビツト当たりのセル面
積を微小化するためにメモリセルの構成要素であるキャ
パシタをシリコン基板内部に設けたり、基板上部に設け
たりするようなことによって高望°積化を図っている。

前者はトレンチ形、後者はスタックド・キャパシタ形メ
モリセルと呼ばれる。

第１１図に標準的なりＲＡＭのブロックダイヤグラムを
示す。メモリセルアレイ１の周辺にはアドレスバッファ
２、ロウデコーダ３コラムデコーダ４、センスアンプ５
及びデータ出カバソファ６などの周辺回路があり、これ
によってメモリセルへの入出力が行われる。このような
りＲＡＭにおいては、例えばメモリセル特性の改善やそ
のサイズの微小化のみが突出するようなことは意味がな
く、各部分が相互に整合して初めて最高の性能と集積度
が実現されるものである。

第１２図はセンスアンプとＤＲＡＭセルとの接続関係を
示す等価回路図である。通常ＭＩＳ形ＤＲＡＭでは格子
状にビット線（ＢＬ）及びワード線（ＷＬ）がもうけら
れ、それらの交点に各メモリセル（ＭＣ）が接続されて
いる。このようなＭＩＳ形ＤＲＡＭにおける回路構成に
は、フォールデッドビット線形式とオープンビット線形
式とがある。フォールデッドビット線形式では第１２図
（ａ）に示すようにＢＬ、ＢＬがセンスアンプ（Ｓ／Ａ
）の部分において折り返されて平行な対をなしており、
オープンビット線形式では第１２図（ｂ）に示す如く前
記一対のビット線（ＢＬ、ＢＬ）はセンスアンプの両側
にそれぞれ反対方向に延在している。

通常、ビット線に対してセンスアンプＳ／Ａの２個のト
ランジスタが対応するのに較べて、ロウデコーダでは各
ワード線に１個のトランジスタが対応する。従ってセン
スアンプＳ／Ａはロウデコダよりもナイズが大きくなる
ことが避けられず周辺レイアウトが難しい。ビット線ピ
ッチ即ちビット線の線間隔はそれに結合されているセン
スアンプを配列するピッチ即らセンスアンプピッチと整
合しなければならない。この条件はフォールデッドビッ
ト線形式においては比較的実現し易い。

なぜならば第１２図（ａ）より推察されるごとくフォー
ルデッドビット線形式では並置されたビット線２本分の
間隔にセンスアンプを配置すればよいからである。

しかしながらオープンビット線形式においては、ビット
線の１ピツチ内にセンスアンプを配置する必要がある。

従ってメモリセルが微小化されるとビット線の１ピンチ
内にセンスアンプを配置できなくなり、センスアンプの
大きさにあわせてビット線ピッチを決めることになる。

言い換えるとメモリデバイスの大きさは個々のメモリセ
ルの大きさではなく、むしろセンスアンプの大きさで決
定されているような状況にある。

従ってもしセンスアンプピッチとビット線ピッチとをメ
モリセルアレイ全体のサイズを増大させることなく整合
させることができるならば集積度をさらに向上させるこ
とができ、また周辺回路の設計に柔軟性が生まれるので
、この点に大きな期待がよせられている。

上記の問題を解決するためにいくつかの提案がなされて
いるが、−例としてＭ、　Ｋｏｙａｎａｇｉｅｔ　ａｌ
、　”Ｎｏｖｅｌ　Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　５ｔａ
ｃｋｅｄ　ＣａｐａｃｉｔｏｒＭＯ５ＲＡＭ“　Ｊａｐ
ｎ、　　Ｊ、　　八ｐｐｌ、　　Ｐｈｙｓ、　Ｖｏｌ、
Ｉ８　　（１９７９）Ｓｕｐｐｌｅｍｅｎｔ　１８−１
　ｐｐ、３５−４２　　に開示されているオブンビソト
線形式によるメモリセルアレイ構造がある。

第１３図（１）はそのメモリセルの平面図を、第１３図
（２）はＸ−Ｘ線に沿った断面図を示している。図にお
いて２０１はソース、２０２はドレイン、２０３は蓄積
電極、２０４は対向電極、２０５は絶縁膜、２０６はコ
ンタクトホール、２１１はビット線、２１２はワード線
である。

本事例においてはセル面積を減らし、蓄積容量を増やす
ためにスタソクトキャパシタセル構造を用いている。又
、この形式においては、転送用ＦＥＴを小さくすること
はできたがビット線ピッチが小さくなり過ぎてセンスア
ンプピッチと整合をとることができない。言い換えると
メモリデバイスの素子密度はメモリセルそのものよりも
むしろセンスアンプの大きさで支配されているのが現状
である。

メモリセルの高集積化、高密度化を周辺回路のレイアウ
トの工夫によって達成しようという別の角度からの提案
がおこなわれている（例えば特開昭６１−１８３９５５
　　号公報）。これらは例えばセンスアンプの両側に張
り出したビット線を左右交互に入り組ませ、実質的にビ
ット線ピンチを２倍にしようというものである。しかし
ながらこのような方法ではメモリアレイの周辺ではメモ
リセルの密度は１／２になってしまい、総合的に素子密
度を上げることができない。

また一般にＤＲＡＭにおいてメモリセルのキャパシタ容
量値は出来るだけ大きい方がのぞましい。

これはメモリを安定にし、またリフレッシュ周期を長く
できる利点があるからである。従ってメモリセルに許さ
れる面積を有効に利用してキャパシタを形成することが
望ましい。

しかしながら従来のスタソクトセルにおいては第１３図
（２）からもわかるように蓄積電極の形成後にビット線
を形成する構造であるたために、蓄積電極を最大限に転
送用ＰＥＴの上に延長して形成することができない。即
ちセル面積を有効に利用出来ないから蓄積電極面積の利
用率は未だ小さい。

〔発明が解決しようとする課題〕

本発明は、メモリセルアレイのサイズを拡大することな
くピッ１−線ピッチを拡大し、メモリサイズが微小化し
てもビット線ピンチとセンスアンプピッチを整合可能に
することを課題とする。

さらに本発明は、容量形成部面積とセル面積の比を最大
にし、セル面積を有効に利用してキャパシタを形成する
ことでメモリ装置の動作を安定化し、リフし・ソシュサ
イクルを長くすることを課題とする。

〔課題を解決するための手段〕

前記課題は、転送用ＦＥＴ、該転送用ＦＥＴの上部に配
置された蓄積電極、対向電極を有するキャパシタよりな
る複数個のメモリセルと前記キャパシタに前記転送用Ｆ
ＥＴを介して接続されるビット線と、前記転送用ＦＥＴ
を制御するワード線とを具備し。

前記転送用ＦＥＴのチャンネル長方向に前記ワード線が
延在し、 前記ワード線に直交して前記ビット線が延在しているこ
とを特徴とする半導体メモリ装置によって解決される。

〔作用〕

一般にメモリセルの転送用ＦＥＴは微小電荷を転送する
だけであるからそのゲート幅は極めてせまい。したがっ
て転送用ＦＥＴはソース・ドレイン方向すなわちチャン
ネル長方向には長く、これと直角方向には短い。それ故
、デー１−電極をチャンネル幅方向へそのまま延ばして
ワード線とし、ワード線に直交してビット線を形成する
ならばピノｌ−線のピッチ（ＢＬピッチ）に対して、ワ
ード線のピンチ（ＷＬピンチ）は大となる。

従来−本のワード線にはデコーダ用のＦＥＴが１個対応
ずればよく、ＷＬピッチには余裕があったが、−本のビ
ット線に対してはＳ／Ａの２個のＦＥＴが対応しなけれ
ばならず、ＢＬビノヂとＳ／Ａピッチが整合しなかった
のである。

従って、本発明のようにＢＬ、ＷＬを形成するならばＢ
Ｌピンチは長くなり、ＷＬピンチは短くなり、それぞれ
センスアンプやデコーダと整合がとり易くなる。

上記のように従来に比べてビット線とワード線の方向を
入れ換えるために、本発明においてはビット線を半導体
基板のなかに埋設形成したり、或いはソースの真上に形
成したりする。またワード線も場合によっては転送用Ｆ
ＥＴの真上に形成される。これによってキャパシタをセ
ル面積−杯を使って形成することができるので容量形成
部面積とセル面積の比を最大限に大きくすることが可能
となり、メモリセルの面積を最大限に活用することがで
きる。　またワード線を転送用ＰＩＦ、Ｔやキャパシタ
に重ねて配設するのでメモリセル面積は最小となり、素
子の集積度は最大となる。このことは以下に述べる実施
例より明らかとなろう。

〔実施例〕

以下、図面に沿って本発明の実施例を詳述する。

第１図に本発明によるメモリセルのレイアウトの第一の
実施例であり、（１）はメモリセルアレイの部分平面図
、（２）及び（３）はそれぞれ　ＸＸおよびＹ−Ｙ線に
沿った断面図である。図中、１１は半導体基板、２１は
ビット線、２２はワード線、２３はコンタクトホール、
２４はゲート、２５はドレイン、２６は蓄積電極、２７
は対向電極、２８は絶縁体層、２９はフィールド酸化物
、３０は絶縁膜である。第１３図とくらべて転送トラン
ジスタのチャンネルの延長方向が両図で同方向であるの
に対して、ビット線２１とワード線２２の方向が入れ換
わっていることが理解されよう。これにより前述の如く
ピント線ピッチの方がワード線ピッチより大きくなるか
ら、周辺回路とのピンチ整合が良くなる。

第１図の実施例に特徴的なことはＷ　Ｌが転送トランジ
スタのチャンネル長方向に延在していること、蓄積電極
がピント線近傍まで拡大されておりセル面積が有効に利
用されていること、また同図（２）に見るごとくビット
線２１は半導体基板１１のなかに拡ｆｉＩ１．やイオン
注入等によって埋設されている。この埋設層２１は転送
用ＦＥＴのソースの一部をかねている。ドレーン２５も
ソースと同時に形成される。ゲート２４はゲート酸化膜
を介して基板１１の上につくられる。ゲート２４とワー
ド線２２は一体の導電膜で形成されている。２６は蓄積
電極であり、ドレーン２５に結合されており、絶縁膜２
８を介して対向電極２７との間にキャパシタを形成する
。２９は素子領域を規定するフィールド酸化膜、３０は
絶縁層である。このような構造にすることにより蓄積電
極の面積はピノｌ−線２１やワード線２２に妨げられる
ことなくセル面積−杯に拡大することができる。

従って蓄積キャパシタの容量値が大きくなり、メモリの
安定化やりフレッシュサイクルの改良に大いに寄与する
。

次ぎに第１図の実施例を形成する製造工程について説明
する。以下の本発明の説明において使用する材料や寸法
等も一例であるからこれらは設計目的に応じて各種公知
の半導体技術を用いて任意に変更修正することを妨げな
い。

第２図（ａ）〜（ｅ）は製造方法の各ステップを第１図
（１）におけるメモリセルのＸ−Ｘ断面図によって示し
たものである。

まず第２図（ａ）に示すように通常の選択酸化によりｐ
形シリコン基板１１上に素子分離用に所望の厚さの二酸
化シリコン（Ｓ１０□）からなるフィールド絶縁膜２９
を形成する。その後イオン注入法により、注入エネルギ
ー６０ｋｅＶ、ドーズＭｔ４ｘｌＯＩ５ｃｍ−”で砒素
（Ａｓ）を選択注入してビット線となるべき　ｎ゛層２
１を形成する。　ビット線２１はソースの一部を兼ねる
がソースと異なり、紙面に垂直方向に延長している。こ
のために必要なマスク工程やフォトリソグラフイエ程は
極めて通常のものであるから記述を省略する。

次に同図（ｂ）のごとく標準的プロセスによってゲート
酸化膜３１を形成し、続いて化学気相堆積法（Ｃｈｅｍ
ｉｃａｌ　Ｖａｐｏｕｒ　Ｄｅｐｏｓｉｔｉｏｎ、　Ｃ
ＶＤ）によりポリシリコン１　、０００　人、更にタン
グステンシリサイド（ＷＳｉ）　１，５００人を積層堆
積せしめ、ホトリソグラフィによりゲート電極を兼ねる
ワード線２４を形成する。

次いで同図（Ｃ）のごとく加速電圧６０　ｋｅＶにより
ドーズ量１ｘｌＯ”　ｃｍ−２のＡｓのイオン注入を行
ってソース３２、ドレーン２５を形成する。ソース３２
及びドレーン２５はゲート２４にセルファラインされて
いる。またソース、ドレーンの不純物濃度はワード線の
それよりも低い。

次いで同図（ｄ）のように絶縁膜３０として厚さ１．０
００人の５ｉＯｚをＣＶＤ法によって全面に形成し、フ
ォトリソグラフィによってこれをパターニングして後、
更に反応性イオンエツチング（ＲｅａｃｔｉｖｅＩｏｎ
　Ｅｔｃｈｉｎｇ、　ＲＩＥ）によってドレイン部にコ
ンタクトホール３９を形成する。しかる後ポリシリコン
１　、０００　人をＣＶＤ法により堆積せしめこれに５
０ｋｅＶ。

１ｘｌＯＩ５ｃｍ−２でＡｓイオン注入を施して導電性
を付した後、ホトリソグラフィを用いて蓄積電極２６を
形成する。

次いで同図（ｅ）のように、まず蓄積電極２６の表面を
熱酸化して１００人の絶縁体膜（ＳｉＯｚ）　２Ｂを形
成した後、ポリシリコン膜１　、０００人をＣＶＤ法に
よって堆積し、これにオキシ塩化燐（ＰＯＣｌ２）を熱
拡散させて対向電極２７を形成する。以下素子を完成さ
せるための電極配線や表面非活性化のための処理手順や
工程は省略する。

上記第１の実施例の利点は蓄積電極を最大限に形成し得
ること、及び対向電極のパターニングが不要な点である
。

次ぎに本発明の第二の実施例を第３図に示す。

第３図（１）はメモリセルアレイの部分平面図、（２）
及び（３）はそれぞれＸ−ＸおよびＹ−Ｙ腺に沿った断
面図である。図においてビット線５１は転送用ＦＥＴの
ソース５１の一部を兼ね、ドレーン５５とともに半導体
基板５０に不純物拡散層により形成されている。ワード
線５２は転送用ＦＥＴのゲートを兼ね、且つ該転送用Ｆ
ＥＴの上部に重ねて配設されている。

第３図（２）　、（３）よりわかるように、ワード線５
２は転送用ＦＥＴからゲート酸化膜６２及びフィールド
酸化膜５９によって絶縁されており、またその上面は第
２の絶縁膜６０によって覆われている。

コンタクトホール５３はドレーン５５の部分に設けられ
ているがその側面は後述のごとく絶縁膜で覆われ、その
中を通って蓄積電極５６がドレーン５５に接続されてい
る。同図（３）に見られるように、ワード線５２の幅は
コンタクトホールより広いのでコンタクトホール５３の
部分でワード線５２が左右に切断されることはない。蓄
積電極５６は第二の絶縁膜６０の上面でセル面積−杯に
広がっており、絶縁膜５８を介して対向電極５７ととも
にキャパシタを形成する。

第二の実施例は第１図の第一の実施例とくらべて蓄積電
極がワード線にセルファラインされ転送用ＦＥＴのドレ
インにコンタクトしていること、及びワード線５２が転
送用ＦＥＴの上部に重なって配設されていることが特徴
である。即ち第一の実施例ではワード線は転送用ＦＥＴ
の横を通るように配設されていたが、本実施例において
はワード線５２は転送用ＦＥＴの上部に重ねて配置する
ことによりワード線ピッチをさらに縮めることが可能と
なる。これによりメモリセルの面積をさらに縮小し素子
密度をさらに増加させることができる。

しかもビット線ピッチがワード線ピッチより大きいと言
う特徴は維持され、周辺回路とのピッチ整合は容易であ
る。

第４図（ａ）〜（ｅ）は第二の実施例の製造工程の各ス
テップを、第３図（１）及び（２）のメモリセルのＸ−
Ｘ断面図によって示したものである。

まず同図（ａ）のごとく　ｐ形シリコン基板５０にフィ
ールド絶縁膜５９及びビット線及びソースを構成する拡
散層５４及びドレイン５５を構成する拡散層を選択イオ
ン注入により形成する。

次いで（ｂ）のごとくゲート酸化膜６２を形成し、続い
てゲート電極を兼ねるＷＬ５２を形成する。

同図（ｃ）においては、第２図（ｄ）と同様に、絶縁ｊ
ＩＱ　（Ｓｉ０２）６０を形成し、ＲＩＥを利用してド
レイン部にコンタクトホール５３を形成する。

同図（ｄ）においては、コンタクＩ・ボール５３内のド
レイン表面及び全体に熱酸化膜２００人を形成し更にＣ
ＶＤによって１　、０００人の酸化膜を積層する。

次にＩ？ＩＥを用いて該酸化膜を異方性エツチングする
。その結果コンタクトホールの側壁のみに該酸化膜６３
が残される。なお以下の説明や図面においては酸化膜６
０と６３を区別しないで説明をすすめる。

次いで同図（ｅ）においては、第２図（ｄ）と同様にＣ
ＶＤ法を用いて蓄積電極５６が堆積、整形される。

更に第２図（ｅ）におけると同様に、誘電体膜及び対向
電極が形成される。（図示せず） 次ぎに本発明の第三の実施例を第５図に示す。

第５図において、（１）はメモリセルアレイの部分平面
図、（２）及び（３）はそれぞれＸ−ＸおよびＹ−Ｙ線
に沿った断面図である。図において８１はピッｌ−線、
８２はワード線、　８４はソース、８５はドレーンであ
る。ドレーン８５には蓄積電極８６がコンタクトホール
８３を介して接続され、対向電極８７ともにキャパシタ
を形成する。８８．８９．９０．９１、は絶縁体膜であ
る。

第１図の実施例と比べると第三実施例においてはピッ１
４１８１が半導体基板８０内ではなくその上面に導電体
膜によって形成されていることである。

このようにすることによって第一の実施例に較べ半導体
基板内のｐ−ｎ接合の面積が減少し、ソフトエラー発生
の確率をより低くすることができる。

第６図（ａ）〜（ｆ’）に第三の実施例の製造工程を示
す。工程は前述の実施例とほぼ同じである。まず（ａ）
のごとく　ｐ形基板シリコン８０にフィールド絶縁膜８
９及びゲート酸化膜９３を形成し、続いてゲ−Ｉ−電極
を兼ねるワード線８２を形成する。次ぎに第６図（ｂ）
においてはソース８４、ドレイン８５を選択イオン注入
を用いて形成する。続いて第６図（ｃ）のごとく絶縁膜
としてシリコン酸化膜（ＳｉＯ□）９０を形成し、さら
にソース８４上にコンタクトホール８３′を形成する。

次ぎに第６図（ｄ）においては、まず全面に導電性ポリ
シリコン５００人及びタングステン・シリサイド　（ｗ
−ｓ；）　１．５００人を堆積しこれをホトリソグラフ
ィによりパターニングしてビット線８１を形成する。

続いて第６図（ｅ）においてはＣＶＤ法を用いてＳｉＯ
□膜９１全９１、０００　人堆積して後ＲＩＥによりコ
ンタクトホール８３′を形成する。つづいて第６図（ｆ
）のごと＜　　ＣＶＤとホトリソグラフィにより蓄積電
極８６を形成する。以下は一般の半導体素子を完成させ
るための諸工程であるから説明を省略する。

以上説明した第三の実施例においては第１図の場合と同
様にＷＬは転送用ＦＥＴ０側方に設けられているが、も
ちろん第３図に示した第二実施例のようにＷＬを転送用
ＦＥＴの上部に重ねるように配置することは当業者の容
易に理解するところであろう。したがって敢えてこれ以
」二の説明は省略するが、第３図のように変形した第三
実施例において前記第二実施例とほぼ同じ効果が期待さ
れる。

本発明の第四の実施例を第７図に示す。第四の実施例で
はビット線及び蓄積電極がワード線にセルファラインさ
れ転送ｌ・ランジスタのソース及びドレインにそれぞれ
コンタクトしている点が第三の実施例と異なるところで
その他の総て同様である。

第７図におイテ、１１１はＢＬ、１１２はＷＬ。

１１３はコンタクトホール、１１４はソース、１１５は
トレイン、１１６は蓄積電極、１１７は対向電極、１１
８は絶縁体層、１１９はフィールド酸化物である。

第８図（ａ）〜（ｇ）は本実施例の製造方法を各ステッ
プにおけるセルのＸ−Ｘ断面図によって示したものであ
る。第８図（ａ）においてはｐ型基板シリコン１２１に
フィールド絶縁体１１９を作成し、更にソース　１１４
、ドレイン１１５を選択イオン注入により形成する。

第８図（ｂ）においては第２図（ｂ）におけると同様の
ゲート・プロセスによってゲート酸化膜１２４を形成し
、続いてゲート電極を兼ねるＷ　Ｌ　１１２を形成する
。

第８図（ｃ）においては、第２図（ｄ）におけると同様
に厚さ１０００人の絶縁膜（Ｓｉ（ｈ）　１２８をＣＶ
Ｄにより形成し、第２図（ｃ）におけると同方法により
ソース１２６、ドレイン１２７にそれぞれコンタクトホ
ール１２９．１３０を形成する。

尚、このコンタクトホールに整合してソース、ドレイン
の不純物を注入してもよい。ただしこの場合は第８図（
ａ）のソース・ドレイン形成は不要となりマスク層−層
が減少することになる。

第８図（ｄ）においては、コンタクトホール１２９．１
３０内のソース、ドレイン表面及び全体に熱酸化膜２０
０人とＣＶＤによる１０００人の酸化膜を形成する。次
にＲＩＥにより該酸化膜をエツチングする。その結果コ
ンタクトホールの側壁とドレイン表面の周辺部には該酸
化膜１３１が残される。

第８図（ｅ）においては、第４図（ｄ）と同様にＣＶＤ
法によりＷＬ１１２にセルファラインされ且つソース１
１４、ドレイン１１５にそれぞれコンタクトシたＢＬ１
１ｉ蓄積電極引き出し電極１３３が堆積される。第８図
（ｆ）においてはＣＶＤ法により絶縁体層（酸化膜）１
３４を形成する。

第８図（ｇ）においては第４図（ｄ）　、（ｅ）と同様
の方法によりコンタクトホールを形成し、ポリシリコン
を成長させてからバターニングして蓄積電極１１６を形
成する。この後、絶縁体膜を形成して対向電極を形成す
る。（図示せず） 以上は本発明の代表的な実施例であるが、それらの諸元
を従来の構造と比較してその効果を説明する。

第９図は第°１３図のような従来構造のオープンビット
線形式の素子に本発明による第一、第二、第三、第四の
実施例のような設計思想を４人して装作した場合、それ
ぞれのセンスアンプピッチ、・フード線ビ、チ、セル面
積、蓄積電極面積及び蓄積電極面積とセル面積の比を一
覧表にした図である。又参考のために従来のフォールデ
ッドＢＬ形式の場合も付記した。

第９図よりわかる如く本発明によればいずれもセンスア
ンプ（Ｓ／Ａ）ピンチはワード線（ＷＬ）ピッチよりも
長く、周辺回路との整合はよい。同図において従来形式
のものも（Ｓ／Δ）ピッチは（ＷＬ）ピッチより長くな
っているが、これは現時点での加工精度でつくり得るセ
ンスアンプの最小の大きさに整合するためにビット線ピ
ッチをここまで広げたためである。

第一の実施例では、センスアンプピッチ及び蓄積電極面
積は従来オープンＢＬ形式より大であるにも係わらず、
セル面積の利用率が向上しているためにセル面積は従来
オープンＢＬ形式よりも小さい。

第二、第四の実施例では、従来オープンＢＬ形式の半分
に近いセル面積において同一のセンスアンプピンチが得
ることができる。

又、従来のフォールデッドＢＬ形式よりもセル面積が小
さいにも係わらずセル面積利用率が高いので、蓄積電極
面積はフォールデッドＢＬ形式よりも大きい。従って二
＝センスアンプピンチをフォールデッドＢＬ形式と同様
にすればより大きい容量が得られる。

第三の実施例では、セル面積の利用率は最大で、従来オ
ープンＢＬ形式よりセンスアンプピッチも蓄積電極面積
も大きく、セル面積は小ざい。

又、センスアンプピッチが従来のフォールデッドＢＬ形
式と同じ場合、セル面積の増加なしに蓄積電極面積を約
２倍にすることができる。

尚、第９図の数値は以下に述べる方法によって得られた
ものである。

第１０図（ａ）から第１Ｏ図（ｆ）までは本発明の各実
施例及び従来のオープンＢＬ形式とフォールデッドＢＬ
形式に対して、それぞれのセルの平面構造の部分拡大図
を示したものである。図中、点線で囲ま抗た部分は蓄積
′電極を表す。又、図中、ａばホトリソグラフィにおけ
る最小線幅、ｂはマスク合わせにおける位置ずれを見込
んだマージン、Ｃは更に導電層の短絡防止をも含めたマ
ージン、そしてｄは選択酸化におけるバーズビークを表
すものとする。

第１０図（ａ）から第１０図（ｆ）までの各図にはセン
スアンプ（Ｓ／Ａ）ピッチ（ｐ　（Ｓ／Ａ）　）　、ワ
ード線（ＷＬ）ピッチ（ｐ（礼）〕と蓄蓄積電極面積ｓ
）が記されている。第１０図（ｆ）において、ｐ　（Ｓ
／Ａ）はセンスアンプの最小限の大きさである４ａｑ　
２ｃにとられている。又、第９図の各数値は、通常１現
定されるように、ａ＝ｏ、７　ｐ、　　ｂ＝ｏ、３　ｕ
。

ｃ　＝０．４５　　ｐ、　　　ｄ　＝０．１５　　μと
して得られたものである。

以上説明した本発明の実施例においては各転送用ＦＥＴ
はビット線に対して互い違いに配列されていたが、本発
明はこれ以外の配列、例えばビット線に対して片側のみ
に配置したり、あるいはビット線に対して対称に配置す
ることを排除するものでないことば明白であろう。

また上記の本発明の説明において製造工程に関すること
がらは略述するにとどめたが各種の半導体技術を用いて
種々の変形変更が可能である。例えば月科を変更するこ
とも可能である。また説明においてはｎチャンネルＦＥ
Ｔを主として説明したがこれをｐチャンネルＦＥＴに変
更することも勿論可能であることは当業者の容易に推測
しうるところであろう。したがってこれらの変形や変更
はすべて本発明の包含するところである。

〔発明の効果〕

本発明はスタソクトキャパシタ形メモリセルを有するオ
ープンビット線形式の半導体メモリ装置において、セル
サイズを増加させることなくビ・ノド線ピッチを拡大す
ることによりピント線とセンスアンプとのレイアウト上
の整合性を向上させ、総合的にメモリ装置の素子密度を
最大にするとともに、設計上の柔軟性が著しく増加する
。

また本発明の構造はメモリセル内の面積を最大躍に利用
し、蓄積電極とメモリセルの面積比を改善して蓄積電極
を従来のものに比べて太き（し、動作の安定化とリフレ
ッシュ間隔を大きくすることが可能となる。

【図面の簡単な説明】

第１図（１）、（２）及び（３）はそれぞれ本発明の第
一の実施例の平面図と断面構造図、第２図（ａ）〜（ｅ
）は本発明の第一の実施例の製造工程を示す断面図、 第３図（１）、（２）及び（３）はそれぞれ本発明の第
二の実施例の平面図と断面構造図、第４図（ａ）〜（ｅ
）は本発明の第二実施例の製造工程を示す断面図、 第５図（１）、（２）及び（３）はそれぞれ本発明の第
三実施例の平面図と断面構造図、第６図（ａ）〜（［）
は本発明の第三の実施例の製造工程を示す断面図、 第７図（１）及び（２）はそれぞれ本発明の第四の実施
例の平面図と断面構造図、 第８図（ａ）〜（ｇ）は本発明の第四の実施例の製造工
程を示す断面図、 第９図は本発明の各実施例及び従来例の諸元を示す図、 第１０図（ａ）〜（ｆ）は本発明の各実施例及び従来例
におけるメモリセルの寸法図、 第１１図は半４体ＤＲＡＭ装置のブロックダイヤグラム
の一部 第１２図（ａ）、（ｂ）　　はセンスアンプと半導体Ｄ
ＲＡＭセルの接続図、 第１３図（１）及び（２）は従来のＤＲＡＭセルアレイ
の平面図及び断面図である。 図において。 １はメモリアレイ、３はロウデコーダ、５はセンスアン
プ、 ２１、５Ｌ　８Ｌ　１１Ｌ２１１　はビット線、２２、
５２．８２．１１２．２１２はワード線、２３、５３．
８３．８３　’　、２０６はコンタクトホール、３２、
５４．８４，２０１はソース、 ２５、５５．８５，２０２はドレイン、２６、５６．８
６，２０３は蓄積電極、２７、５７．８７，２０４は対
向電極、２８、５８．８８，２０５は蓄積・対向電極間
の絶縁体層、を示す。 ２９、５９．８９はフィールド酸化物、１１、５０．８
０は基板シリコン、 ３１、６２．９３はゲート酸化膜、 ３０、６０．９０．９１は絶縁膜 Ｘ −Ｙ ｑ ／ｆ発１月の第二ω英りａ使ｑの製造ブａπス跡丁ｍｉ
ｃ鱈４　ｙ 第 ら 凶 、不−沁明の第四の実方巳イ列の平面７に１バ面汀コ第
７図 不発ａｆＪ（１））ふ寅力ｄ列皮びイ之呆（ＪＩＪの謡
形乞示了口第ｑ図 ント′か月の第二の寅方己４列（二おｔ７ろメモ、１）
１：）しのゴ法第　　（０（ｆｉ弓　（レジ 、６　＝（３０＋２Ｃ＋２ｄ）＜２（１−Ｎ；＋＋Ｃ）
第 図Ｃｄ） ＤＲＡＭプロ・ンフダイＶグラムの一部（θ、） （ｂノ イ芝オイカフｆ−ルデ・ンドＢＬ形式（二お（するメ七
す亡１しの寸うム第　　１０　　Ｑ口　（Ｃノ Ｃ５釆のオーブンＢＬ形式（二お（１ろメ七す℃１しの
寸法第　１０　図　（ナノ イ逍釆のｌ）ＲＡＭじ１し了レイの平面０乙酢面１ｆＥ
］第　１３　　ｔ＝司

Claims (4)

【特許請求の範囲】
1. （１）転送用ＦＥＴ、該転送用ＦＥＴの上部に配置され
   た蓄積電極、対向電極を有するキャパシタよりなる複数
   個のメモリセルと、前記キャパシタに前記転送用ＦＥＴ
   を介して接続されるビット線と、前記転送用ＦＥＴを制
   御するワード線とを具備し、 前記転送用ＦＥＴのチャンネル長方向に前記ワード線が
   延在し、 前記ワード線に直交して前記ビット線が延在しているこ
   とを特徴とする半導体メモリ装置。
2. （２）前記ビット線が半導体基板の中に拡散層で形成さ
   れ、且つ前記転送用ＦＥＴのソースと接続されているこ
   とを特徴とする請求項（１）記載の半導体メモリ装置。
3. （３）前記ワード線が前記転送用ＦＥＴのソース、ドレ
   インに重なるように延在しており、前記蓄積電極が前記
   ワード線に形成された開口を介して前記ドレインに接続
   されていることを特徴とする請求項（１）記載の半導体
   メモリ装置。
4. （４）前記ビット線及びワード線は半導体基板の上面に
   形成された絶縁膜の上に配設され、前記キャパシタはこ
   れらの上面を覆う第二の絶縁膜の上に配設されているこ
   とを特徴とする請求項（１）項記載の半導体メモリ装置
   。