JPS6324659A - Ｍｉｓ型半導体記憶装置 - Google Patents
Ｍｉｓ型半導体記憶装置Info
- Publication number
- JPS6324659A JPS6324659A JP61166691A JP16669186A JPS6324659A JP S6324659 A JPS6324659 A JP S6324659A JP 61166691 A JP61166691 A JP 61166691A JP 16669186 A JP16669186 A JP 16669186A JP S6324659 A JPS6324659 A JP S6324659A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- region
- recessed groove
- capacitor
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 239000003990 capacitor Substances 0.000 claims abstract description 24
- 239000012535 impurity Substances 0.000 abstract description 12
- 238000000034 method Methods 0.000 abstract description 7
- 239000011229 interlayer Substances 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 9
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000001568 sexual effect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は一つのＭＩＳ型トランジスタと一つの容量とで
メモリセルを構成するＭｉｓ型半導体記憶装置に関し、
特にメモリセルの微細化及び高密度化を図った半導体記
憶装置に関する。
メモリセルを構成するＭｉｓ型半導体記憶装置に関し、
特にメモリセルの微細化及び高密度化を図った半導体記
憶装置に関する。
従来、一つのＭＩＳ型トランジスタと一つの容量（キャ
パシタ）とでメモリセルを構成したダイナミック型半導
体記憶装置が知られている。
パシタ）とでメモリセルを構成したダイナミック型半導
体記憶装置が知られている。
第５図（ａ）、 （ｂ）はその−例の平面レイアウト
図及びＢＢＩＩＩＡ断面図である。この例では、Ｐ型半
導体基板３１上にフィールド領域３２を形成して素子活
性領域を画成し、この素子活性領域にゲート絶縁膜３３
及びゲート電極３４を形成し、更にＮ型不純物を自己整
合的にイオン注入してソース領域３５及びドレイン領域
３６を形成している。そして、第１の眉間絶縁膜３７を
形成し、ドレイン領域３６に容量部コンタクト孔４１を
開設し、ここに容量部電極３８．容量絶縁膜３９及び容
量部対向電極４０を形成して容量を構成する。
図及びＢＢＩＩＩＡ断面図である。この例では、Ｐ型半
導体基板３１上にフィールド領域３２を形成して素子活
性領域を画成し、この素子活性領域にゲート絶縁膜３３
及びゲート電極３４を形成し、更にＮ型不純物を自己整
合的にイオン注入してソース領域３５及びドレイン領域
３６を形成している。そして、第１の眉間絶縁膜３７を
形成し、ドレイン領域３６に容量部コンタクト孔４１を
開設し、ここに容量部電極３８．容量絶縁膜３９及び容
量部対向電極４０を形成して容量を構成する。
また、第２の眉間絶縁膜４２を形成した上で、ソース領
域３５にコンタクト孔４３を開設し、これを通してソー
ス領域３５に導通されるビット線としてのソース電極４
４を形成している。
域３５にコンタクト孔４３を開設し、これを通してソー
ス領域３５に導通されるビット線としてのソース電極４
４を形成している。
上述した従来のＭＩＳ型半導体記憶装置では、装置記憶
容量を増大させるためには、メモリセルの占有面積を可
及的に小さくする必要があり、これを達成するためには
、ＭＩＳトランジスタ及び容量部の占有面積を小さく形
成することが要求される。しかしながら、容量部では容
量値が占有面積に比例するため、容量値を所定値以上と
するためにはその面積を低減させることは難しい。また
、ＭＩＳトランジスタはチャネル長を低減することによ
りその微細化を達成することは可能であるが、この種の
ＭＩＳトランジスタにおけるソース・ドレイン間のバン
チスルーを防止するためにはある程度のゲート長を確保
することが必要であり、ＭＩＳＩ−ランジスタの占有面
積を低減することは困難である。
容量を増大させるためには、メモリセルの占有面積を可
及的に小さくする必要があり、これを達成するためには
、ＭＩＳトランジスタ及び容量部の占有面積を小さく形
成することが要求される。しかしながら、容量部では容
量値が占有面積に比例するため、容量値を所定値以上と
するためにはその面積を低減させることは難しい。また
、ＭＩＳトランジスタはチャネル長を低減することによ
りその微細化を達成することは可能であるが、この種の
ＭＩＳトランジスタにおけるソース・ドレイン間のバン
チスルーを防止するためにはある程度のゲート長を確保
することが必要であり、ＭＩＳＩ−ランジスタの占有面
積を低減することは困難である。
このため、従来のこの種のメモリセルからなる半導体記
憶装置では、ＭＩＳトランジスタ及び容量部のいずれの
微細化を図ることも困難であり、結果としてチップ寸法
を大型化しない限りその大容量化を達成することは難し
い。
憶装置では、ＭＩＳトランジスタ及び容量部のいずれの
微細化を図ることも困難であり、結果としてチップ寸法
を大型化しない限りその大容量化を達成することは難し
い。
本発明のＭＩＳ型半導体記憶装置は、ＭＩＳトランジス
タのと有面積を低減してメモリセルの微細化を図り、こ
れにより半導体記憶装置の大容量化を達成することを実
現するものである。
タのと有面積を低減してメモリセルの微細化を図り、こ
れにより半導体記憶装置の大容量化を達成することを実
現するものである。
本発明のＭＩＳ型半導体記憶装置は、半導体基板に形成
した凹溝の側壁に沿ってチャネル領域を構成し、かつこ
の凹溝の底面及びこれに隣接する半導体基板表面にソー
ス・ドレイン領域を構成したＭＩＳトランジスタと、こ
のソース・ドレイン領域の一方に形成した容量部とでメ
モリセルを構成している。
した凹溝の側壁に沿ってチャネル領域を構成し、かつこ
の凹溝の底面及びこれに隣接する半導体基板表面にソー
ス・ドレイン領域を構成したＭＩＳトランジスタと、こ
のソース・ドレイン領域の一方に形成した容量部とでメ
モリセルを構成している。
次に、本発明を図面を参照して説明する。
第１図（ａ）、 （ｂ）は本発明の一実施例の平面レ
イアウト図及びそのＡＡ線に沿う断面図である。
イアウト図及びそのＡＡ線に沿う断面図である。
図示のように、Ｐ型半導体基板１にチャネルストッパと
してのＰ型頭域２及びフィールド絶縁膜３を形成して素
子活性領域を画成し、この素子活性領域内には深さ１．
５〜２．０μｍ程度の凹溝４を形成している。この凹溝
４−の内面及び前記半導体基板１の表面にはゲート絶縁
膜５を形成し、かつ凹８４内には側壁に沿ってゲート電
極６を深さ方向に形成している。また、凹溝４の底面及
び凹溝４に隣接する半導体基板１の表面には夫々Ｎ型不
純物を導入し、凹溝底面にはソース領域７を、隣接する
半導体基板表面にはドレイン領域８を夫々形成し、これ
でＭ工ＳトランジスタＴＲを構成している。
してのＰ型頭域２及びフィールド絶縁膜３を形成して素
子活性領域を画成し、この素子活性領域内には深さ１．
５〜２．０μｍ程度の凹溝４を形成している。この凹溝
４−の内面及び前記半導体基板１の表面にはゲート絶縁
膜５を形成し、かつ凹８４内には側壁に沿ってゲート電
極６を深さ方向に形成している。また、凹溝４の底面及
び凹溝４に隣接する半導体基板１の表面には夫々Ｎ型不
純物を導入し、凹溝底面にはソース領域７を、隣接する
半導体基板表面にはドレイン領域８を夫々形成し、これ
でＭ工ＳトランジスタＴＲを構成している。
更に、全体に第１の層間絶縁膜９を形成した上で、前記
ドレイン領域８にコンタクト孔１０を開設し、ここに容
量部電極１１．容量絶縁膜１２及び容量部対向電極１３
を積層形成して容量部Ｃを形成している。
ドレイン領域８にコンタクト孔１０を開設し、ここに容
量部電極１１．容量絶縁膜１２及び容量部対向電極１３
を積層形成して容量部Ｃを形成している。
なお、第２の層間絶縁膜１４を形成した上で、前記ソー
ス領域７に対向してコンタクト孔１５を開設し、これを
通してソース領域７に導通ずるビット線としてのソース
電極１６を形成している。
ス領域７に対向してコンタクト孔１５を開設し、これを
通してソース領域７に導通ずるビット線としてのソース
電極１６を形成している。
また、第３の眉間絶縁膜１７を形成し、この上にはコン
タクト孔１９を通して前記ゲート電極６に導通するワー
ド線裏打ち配線１８を形成している。
タクト孔１９を通して前記ゲート電極６に導通するワー
ド線裏打ち配線１８を形成している。
したがって、この構成によれば、ＭＩＳトランジスタＴ
Ｒは凹溝４の側壁に沿ってゲート電極６を形成し、この
側壁を挟む位置の凹溝底面及び半導体基板表面にソース
・ドレイン領域７．８を形成しているので、チャネル領
域は半導体基板１の深さ方向に形成されることになる。
Ｒは凹溝４の側壁に沿ってゲート電極６を形成し、この
側壁を挟む位置の凹溝底面及び半導体基板表面にソース
・ドレイン領域７．８を形成しているので、チャネル領
域は半導体基板１の深さ方向に形成されることになる。
このため、ＭＩｓトランジスタＴＲにおけるパンチスル
ーを防止するためにチャネル長を長く設定しても、この
長さは深さ方向にのみ現れ、平面方向には現れない。こ
れにより、このＭＩＳトランジスタＴＲはチャネル長に
関わらず平面占有面積の低減を図ることができ、メモリ
セルの微細化及び半導体記憶装置の大容量化を実現でき
る。
ーを防止するためにチャネル長を長く設定しても、この
長さは深さ方向にのみ現れ、平面方向には現れない。こ
れにより、このＭＩＳトランジスタＴＲはチャネル長に
関わらず平面占有面積の低減を図ることができ、メモリ
セルの微細化及び半導体記憶装置の大容量化を実現でき
る。
前記半導体記憶装置の製造方法を第２図（ａ）〜（ｆ）
及び第３図（ａ）、（ｂ）に示す。
及び第３図（ａ）、（ｂ）に示す。
先ず、第２図（ａ）のように、Ｐ型半導体装置１に深さ
１．５〜２．５μｍ程度の断面矩形状の凹溝４を選択エ
ツチング法等により形成する。そして、同図（ｂ）のよ
うに表面に５００人の厚さの酸化膜２１を形成し、更に
この上に１０００〜２０００人の窒化膜等の耐酸化性膜
２２を形成する。これら酸化膜２１及び耐酸化性膜２２
は、図外のフォトレジストを用いた選択エツチング法に
よりバターニングし、素子活性領域に対応する領域にの
み残存させる。次いで、３ Ｘ １ ｈＯ””〜Ｉ Ｘ
１０ Ｉ３ａｍ−”のドーズ量で５０〜１００ＫｅＶ
のエネルギでＰ型不純物をイオン注入してチャネルスト
ッパ２を形成する。このとき、イオン注入は半導体基板
１の表面に対して斜め方向から行い、前記凹溝４の側壁
面にも不純物が注入されるようにする。
１．５〜２．５μｍ程度の断面矩形状の凹溝４を選択エ
ツチング法等により形成する。そして、同図（ｂ）のよ
うに表面に５００人の厚さの酸化膜２１を形成し、更に
この上に１０００〜２０００人の窒化膜等の耐酸化性膜
２２を形成する。これら酸化膜２１及び耐酸化性膜２２
は、図外のフォトレジストを用いた選択エツチング法に
よりバターニングし、素子活性領域に対応する領域にの
み残存させる。次いで、３ Ｘ １ ｈＯ””〜Ｉ Ｘ
１０ Ｉ３ａｍ−”のドーズ量で５０〜１００ＫｅＶ
のエネルギでＰ型不純物をイオン注入してチャネルスト
ッパ２を形成する。このとき、イオン注入は半導体基板
１の表面に対して斜め方向から行い、前記凹溝４の側壁
面にも不純物が注入されるようにする。
なお、このときの平面構成は第３図（ａ）の通りである
。
。
次に、前記耐酸化性膜２２をマスクにして半導体基板１
の表面酸化を行い、第２図（Ｃ）のように前記チャネル
ストツバ２上に６０００〜８０００人程度の厚さのフィ
ールド絶縁膜３を形成する。
の表面酸化を行い、第２図（Ｃ）のように前記チャネル
ストツバ２上に６０００〜８０００人程度の厚さのフィ
ールド絶縁膜３を形成する。
次いで、前記耐酸化性膜２２及び酸化膜２１を除去した
後、改めて全面を熱酸化して２００〜４００人程度の厚
さのゲート絶縁膜５を形成する。この後、上述と同様に
斜め方向からのイオン注入により、凹溝４の側壁面にｌ
Ｘｌ０”〜ｌ ｘ ｌ Ｑ １２ｅ１ｍ −”程度の不
純物をイオン注入しておく。
後、改めて全面を熱酸化して２００〜４００人程度の厚
さのゲート絶縁膜５を形成する。この後、上述と同様に
斜め方向からのイオン注入により、凹溝４の側壁面にｌ
Ｘｌ０”〜ｌ ｘ ｌ Ｑ １２ｅ１ｍ −”程度の不
純物をイオン注入しておく。
そして、全面に多結晶シリコン膜を２０００〜５０００
人の厚さに成長させ、コンタクト孔１９の箇所をフォト
レジストでマスクした状態で異方性工・ノチングを行な
い、第２図（ｄ）のように凹′ａ４の側壁にのみ多結晶
シリコン膜を残存させてこれをゲート電極６とする。更
に、半導体基板１の表面垂直方向からＮ型不純物を３Ｘ
１０”〜ｌＸｌ０”Ｃ１１−”のドーズ量でイオン注入
し、第２図（ｅ）のように、凹溝４の底面にソース領域
７を、また凹溝４に隣接する半導体基板１の表面にドレ
イン領域８を夫々形成し、ＭＩＳトランジスタＴＲを完
成する。
人の厚さに成長させ、コンタクト孔１９の箇所をフォト
レジストでマスクした状態で異方性工・ノチングを行な
い、第２図（ｄ）のように凹′ａ４の側壁にのみ多結晶
シリコン膜を残存させてこれをゲート電極６とする。更
に、半導体基板１の表面垂直方向からＮ型不純物を３Ｘ
１０”〜ｌＸｌ０”Ｃ１１−”のドーズ量でイオン注入
し、第２図（ｅ）のように、凹溝４の底面にソース領域
７を、また凹溝４に隣接する半導体基板１の表面にドレ
イン領域８を夫々形成し、ＭＩＳトランジスタＴＲを完
成する。
次いで、ＣＶＤ法等により第１の眉間絶縁膜９を全面に
形成し、第２図（ｆ）のように前記ドレイン領域８に対
向する位置にコンタクト孔１０を開設する。このときの
平面状態を第３図（ｂ）に示す。
形成し、第２図（ｆ）のように前記ドレイン領域８に対
向する位置にコンタクト孔１０を開設する。このときの
平面状態を第３図（ｂ）に示す。
以下、これまでと同様に容量部電極１１を選択形成し、
かつこの容量部電極１１の表面を覆うように容量絶縁膜
１２を形成し、さらにこの上に容量部対向電極１３を形
成することにより容量部Ｃを完成する。更に、第２の眉
間絶縁膜１４及びコンタクト孔１５を開設後にソース電
極１６を形成し、続いて第３の眉間絶縁膜１７及びコン
タクト孔１９を開設した上でビット線裏打ち配線１８を
形成し、これにより第１図の構成を完成する。
かつこの容量部電極１１の表面を覆うように容量絶縁膜
１２を形成し、さらにこの上に容量部対向電極１３を形
成することにより容量部Ｃを完成する。更に、第２の眉
間絶縁膜１４及びコンタクト孔１５を開設後にソース電
極１６を形成し、続いて第３の眉間絶縁膜１７及びコン
タクト孔１９を開設した上でビット線裏打ち配線１８を
形成し、これにより第１図の構成を完成する。
ここで、前記工程の一部を第４図（ａ）〜（Ｃ）の工程
に代えることもできる。
に代えることもできる。
この工程は、第２図（Ｃ）までは同様であるが、その後
に半導体基板１の垂直方向からＮ型不純物をイオン注入
し、第４図（ａ）のように凹溝４の底面及び半導体基板
１の表面に夫々Ｎ型不純物層２３．２４を形成しておく
。
に半導体基板１の垂直方向からＮ型不純物をイオン注入
し、第４図（ａ）のように凹溝４の底面及び半導体基板
１の表面に夫々Ｎ型不純物層２３．２４を形成しておく
。
そして、この状態でゲート絶縁膜５としての酸化膜を成
長させると、Ｎ型不純物層２３．２４の領域では酸化膜
の成長が速く、第４図（ｂ）のようにこの領域には厚い
酸化膜が形成される。
長させると、Ｎ型不純物層２３．２４の領域では酸化膜
の成長が速く、第４図（ｂ）のようにこの領域には厚い
酸化膜が形成される。
したがって、この後の工程において多結晶シリコン膜を
用いたゲート電極６の形成に際しては、半導体基板１の
垂直方向に向けられた酸化膜が厚く形成されていること
から、多結晶シリコン膜の異方性エツチングに際しての
エツチングの制御を容易なものにできる。
用いたゲート電極６の形成に際しては、半導体基板１の
垂直方向に向けられた酸化膜が厚く形成されていること
から、多結晶シリコン膜の異方性エツチングに際しての
エツチングの制御を容易なものにできる。
以下の工程は、前例と同じであり、このＮ型不純物層２
３．２４が夫々ソース・ドレイン領域として構成される
ことは言うまでもない。
３．２４が夫々ソース・ドレイン領域として構成される
ことは言うまでもない。
以上説明したように本発明は、メモリセルを構成するＭ
ＩＳトランジスタを、半導体基板に形成した凹溝の側壁
に沿ってチャネル領域を形成し、かつこの凹溝の底面及
びこれに隣接する半導体基板表面にソース・ドレイン領
域を形成した構成としているので、ＭＩＳトランジスタ
のチャネル領域は半導体基板の深さ方向に形成されるこ
とになる。このため、ＭＩＳトランジスタにおけるパン
チスルーを防止するためにチャネル長を長く設定しても
、この長さは深さ方向にのみ現れて平面方向に現れるこ
とはなく、ＭＩＳトランジスタのチャネル長に関わらず
平面占有面積の低減を図ることができ、メモリセルの微
細化及び半導体記憶装置の大容量化を実現できる。
ＩＳトランジスタを、半導体基板に形成した凹溝の側壁
に沿ってチャネル領域を形成し、かつこの凹溝の底面及
びこれに隣接する半導体基板表面にソース・ドレイン領
域を形成した構成としているので、ＭＩＳトランジスタ
のチャネル領域は半導体基板の深さ方向に形成されるこ
とになる。このため、ＭＩＳトランジスタにおけるパン
チスルーを防止するためにチャネル長を長く設定しても
、この長さは深さ方向にのみ現れて平面方向に現れるこ
とはなく、ＭＩＳトランジスタのチャネル長に関わらず
平面占有面積の低減を図ることができ、メモリセルの微
細化及び半導体記憶装置の大容量化を実現できる。
第１図（ａ）、 （ｂ）は本発明の一実施例の平面レ
イアウト図とそのＡＡ線断面図、第２図（ａ）〜（ｆ）
は本発明の半導体記憶装置の製造方法を説明するための
工程断面図、第３図（ａ）、（ｂ）はその製造工程途中
における平面図、第４図（ａ）〜（Ｃ）は一部の異なる
工程を説明するための工程断面図、第５図（ａ）、
（ｂ）は従来構造の平面レイアウト図とそのＢＢ線断面
図である。 ■・・・半導体基板、２・・・チャネルス）７パ、３・
・・フィールド絶縁膜、４・・・凹溝、５・・・ゲート
絶縁膜、６・・・ゲート電極、７・・・ソース領域、８
・・・ドレイン領域、９・・・第１の眉間絶縁膜、１０
・・・コンタクト孔、１１・・・容量部電極、１２・・
・容量絶縁膜、１３・・・容量部対向電極、１４・・・
第２の眉間絶縁膜、１５・・・コンタクト孔、１６・・
・ソース電極、１７・・・第３の層間絶縁膜、１８等ワ
ード線裏打ち配線、２１・・・酸化膜、２２・・・耐酸
化性膜、２３．２４・・・Ｎ型不純物層、３１・・・半
導体基板、３４・・・ゲート電極、３５・・・ソース領
域、３６・・・ドレイン領域、３８・・・容量部電極、
３９・・・容量絶縁膜、４０・・・容量部対向電極、４
４・・・ソース電極。 第１図（ａ） 第２図 第２図 第２図 第３図 （ｂ）
イアウト図とそのＡＡ線断面図、第２図（ａ）〜（ｆ）
は本発明の半導体記憶装置の製造方法を説明するための
工程断面図、第３図（ａ）、（ｂ）はその製造工程途中
における平面図、第４図（ａ）〜（Ｃ）は一部の異なる
工程を説明するための工程断面図、第５図（ａ）、
（ｂ）は従来構造の平面レイアウト図とそのＢＢ線断面
図である。 ■・・・半導体基板、２・・・チャネルス）７パ、３・
・・フィールド絶縁膜、４・・・凹溝、５・・・ゲート
絶縁膜、６・・・ゲート電極、７・・・ソース領域、８
・・・ドレイン領域、９・・・第１の眉間絶縁膜、１０
・・・コンタクト孔、１１・・・容量部電極、１２・・
・容量絶縁膜、１３・・・容量部対向電極、１４・・・
第２の眉間絶縁膜、１５・・・コンタクト孔、１６・・
・ソース電極、１７・・・第３の層間絶縁膜、１８等ワ
ード線裏打ち配線、２１・・・酸化膜、２２・・・耐酸
化性膜、２３．２４・・・Ｎ型不純物層、３１・・・半
導体基板、３４・・・ゲート電極、３５・・・ソース領
域、３６・・・ドレイン領域、３８・・・容量部電極、
３９・・・容量絶縁膜、４０・・・容量部対向電極、４
４・・・ソース電極。 第１図（ａ） 第２図 第２図 第２図 第３図 （ｂ）
Claims (2)
- （１）ＭＩＳトランジスタと、容量部とでメモリセルを
構成してなる半導体記憶装置において、前記ＭＩＳトラ
ンジスタは、半導体基板に形成した凹溝の側壁に沿って
チャネル領域を構成し、かつこの凹溝の底面及びこれに
隣接する半導体基板表面にソース・ドレイン領域を構成
したことを特徴とするＭＩＳ型半導体記憶装置。 - （２）凹溝の側壁にゲート絶縁膜及びゲート電極を形成
し、この側壁を挟むように凹溝底面と半導体基板表面に
ソース・ドレイン領域を形成してなる特許請求の範囲第
１項記載のＭＩＳ型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61166691A JPS6324659A (ja) | 1986-07-17 | 1986-07-17 | Ｍｉｓ型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61166691A JPS6324659A (ja) | 1986-07-17 | 1986-07-17 | Ｍｉｓ型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6324659A true JPS6324659A (ja) | 1988-02-02 |
Family
ID=15835951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61166691A Pending JPS6324659A (ja) | 1986-07-17 | 1986-07-17 | Ｍｉｓ型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6324659A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01173751A (ja) * | 1987-12-28 | 1989-07-10 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0456269A (ja) * | 1990-06-25 | 1992-02-24 | Matsushita Electron Corp | 半導体記憶装置とその製造方法 |
| JPH04144279A (ja) * | 1990-10-05 | 1992-05-18 | Nec Corp | Ｍｏｓ型半導体記憶装置とその製造方法。 |
-
1986
- 1986-07-17 JP JP61166691A patent/JPS6324659A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01173751A (ja) * | 1987-12-28 | 1989-07-10 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0456269A (ja) * | 1990-06-25 | 1992-02-24 | Matsushita Electron Corp | 半導体記憶装置とその製造方法 |
| JPH04144279A (ja) * | 1990-10-05 | 1992-05-18 | Nec Corp | Ｍｏｓ型半導体記憶装置とその製造方法。 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5492851A (en) | Method for fabricating attached capacitor cells in a semiconductor device having a thin film transistor | |
| US5470776A (en) | Method for fabricating stacked dynamic random access memory cell | |
| JPH01125858A (ja) | 半導体装置およびその製造方法 | |
| JPH02263473A (ja) | 半導体装置及び半導体記憶装置 | |
| JP2002026139A (ja) | 半導体装置及び半導体装置の製造方法 | |
| US5350708A (en) | Method of making dynamic random access semiconductor memory device | |
| US5156993A (en) | Fabricating a memory cell with an improved capacitor | |
| JPH01287956A (ja) | 半導体記憶装置およびその製造方法 | |
| JP3270250B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JPH03173174A (ja) | 半導体記憶装置 | |
| JPS6324659A (ja) | Ｍｉｓ型半導体記憶装置 | |
| JPH1022471A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPS63227050A (ja) | 半導体記憶装置及びその製造方法 | |
| JPH0239473A (ja) | トレンチ溝側壁にチャンネルを持つ半導体装置 | |
| JPH1174475A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH03257859A (ja) | 半導体装置の製造方法 | |
| JP3063203B2 (ja) | 半導体メモリ及びその製造方法 | |
| JP2583123B2 (ja) | メモリセルの形成方法 | |
| JPH04234165A (ja) | 半導体記憶装置 | |
| JPS62136869A (ja) | 半導体記憶装置 | |
| JP2633577B2 (ja) | ダイナミックメモリセル及びその製造方法 | |
| JP3120633B2 (ja) | 半導体記憶装置とその製造方法 | |
| JPS61134058A (ja) | 半導体装置の製造方法 | |
| JP2794750B2 (ja) | 半導体メモリセルとその製造方法 | |
| JPH03212974A (ja) | 半導体メモリ装置 |