JP2794750B2 - 半導体メモリセルとその製造方法 - Google Patents
半導体メモリセルとその製造方法Info
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は大規模化に好適な１トランジスタ・１キャパ
シタ型半導体メモリセルとその製造方法に関する。
シタ型半導体メモリセルとその製造方法に関する。
MOSダイナミックメモリは、1970年の1Kビットダイナ
ミック・ランダム・アクセス・メモリの発売を出発点と
して、以後３年に４倍の割合で大規模化がなされ、その
メモリセルの面積は一世代に0.3〜0.4倍に縮小されてき
た。
ミック・ランダム・アクセス・メモリの発売を出発点と
して、以後３年に４倍の割合で大規模化がなされ、その
メモリセルの面積は一世代に0.3〜0.4倍に縮小されてき
た。
メモリセルは縮小しても、ソフトエラー耐性は低下さ
せないといった観点から、セル容量の確保が重要な問題
となっている。
せないといった観点から、セル容量の確保が重要な問題
となっている。
この問題を解決する方法の一つに電子情報通信学会技
術報告〔シリコン材料・デバイス〕SDM88−39、53ペー
ジに「16メガビットDRAMのプロセス技術」と題して発表
された方法がある。この方法では第３図に示すようにシ
リコン基板１に形成された溝内に電荷蓄積電極８を含む
容量部を埋込みセル面積を増大させることなく容量を確
保している。
術報告〔シリコン材料・デバイス〕SDM88−39、53ペー
ジに「16メガビットDRAMのプロセス技術」と題して発表
された方法がある。この方法では第３図に示すようにシ
リコン基板１に形成された溝内に電荷蓄積電極８を含む
容量部を埋込みセル面積を増大させることなく容量を確
保している。
このような構造で、メモリ動作に必要な容量を確保し
ながらセル面積を縮小するためには、小さい開口面積で
深い溝を形成する技術が必要となる。しかし、そのよう
な溝の加工は、シリコン基板のダメージ、溝形成の崩れ
といった問題を生じ、実現できない。そのため、このよ
うな構造でのセル面積の縮小は溝加工技術の限界により
制限されてしまう。さらに、メモリセル間隔が小さくな
ることによる溝容量間のリークも重要な問題となってく
る。
ながらセル面積を縮小するためには、小さい開口面積で
深い溝を形成する技術が必要となる。しかし、そのよう
な溝の加工は、シリコン基板のダメージ、溝形成の崩れ
といった問題を生じ、実現できない。そのため、このよ
うな構造でのセル面積の縮小は溝加工技術の限界により
制限されてしまう。さらに、メモリセル間隔が小さくな
ることによる溝容量間のリークも重要な問題となってく
る。
本発明の目的は、メモリセルの面積を増大することな
く、より大きな容量を確保すると共に、溝容量間のリー
クを抑制することのできるメモリセルとその構造方法を
提供することにある。
く、より大きな容量を確保すると共に、溝容量間のリー
クを抑制することのできるメモリセルとその構造方法を
提供することにある。
本発明の半導体メモリセルは、情報蓄積部となる容量
と絶縁ゲート型電界効果トランジスタとを有する半導体
メモリセルにおいて、前記情報蓄積部が一導電型の半導
体基板に形成された溝の側壁に付された絶縁膜と前記溝
の底部と前記絶縁ゲート型電界効果トランジスタ上に沿
って形成され、且つ、前記情報蓄積部は前記絶縁ゲート
電界効果トランジスタのソース・ドレイン領域と前記溝
の上部で接続されると共に前記溝の底部の半導体基板に
形成された逆導電型の拡散層と前記溝の底部で接続され
ている。
と絶縁ゲート型電界効果トランジスタとを有する半導体
メモリセルにおいて、前記情報蓄積部が一導電型の半導
体基板に形成された溝の側壁に付された絶縁膜と前記溝
の底部と前記絶縁ゲート型電界効果トランジスタ上に沿
って形成され、且つ、前記情報蓄積部は前記絶縁ゲート
電界効果トランジスタのソース・ドレイン領域と前記溝
の上部で接続されると共に前記溝の底部の半導体基板に
形成された逆導電型の拡散層と前記溝の底部で接続され
ている。
本発明の半導体メモリセルの製造方法は、半導体基板
に絶縁ゲート電界効果トランジスタを設ける工程と、前
記半導体基板に溝を掘り込む工程と、前記溝の内面およ
び前記絶縁ゲート電界効果トランジスタのソース・ドレ
イン領域上に絶縁膜を形成する工程と、前記絶縁膜の異
方性エッチングにより前記溝の上部のソース・ドレイン
領域を露出させると同時に前記溝の底部の前記絶縁膜を
除去し前記溝の側壁に前記絶縁膜を残す工程と、前記溝
の側壁の絶縁膜、前記溝の底部および前記絶縁ゲート電
界効果トランジスタを被覆する多結晶シリコン層を形成
する工程と、前記多結晶シリコン層全面に不純物を導入
し前記溝の底部の半導体基板に拡散層を形成する工程
と、前記溝の上部のソース・ドレイン領域と前記拡散層
とに接続し前記溝の側壁の絶縁膜上と絶縁ゲート型電界
効果トランジスタ上に連続した情報蓄積部となる容量を
設ける工程とを含んで構成される。
に絶縁ゲート電界効果トランジスタを設ける工程と、前
記半導体基板に溝を掘り込む工程と、前記溝の内面およ
び前記絶縁ゲート電界効果トランジスタのソース・ドレ
イン領域上に絶縁膜を形成する工程と、前記絶縁膜の異
方性エッチングにより前記溝の上部のソース・ドレイン
領域を露出させると同時に前記溝の底部の前記絶縁膜を
除去し前記溝の側壁に前記絶縁膜を残す工程と、前記溝
の側壁の絶縁膜、前記溝の底部および前記絶縁ゲート電
界効果トランジスタを被覆する多結晶シリコン層を形成
する工程と、前記多結晶シリコン層全面に不純物を導入
し前記溝の底部の半導体基板に拡散層を形成する工程
と、前記溝の上部のソース・ドレイン領域と前記拡散層
とに接続し前記溝の側壁の絶縁膜上と絶縁ゲート型電界
効果トランジスタ上に連続した情報蓄積部となる容量を
設ける工程とを含んで構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のメモリセルの一実施例の断面図であ
る。
る。
シリコン基板１に形成されソース・ドレイン領域とし
て作用する二つの高濃度拡散層５と、ゲート酸化膜３を
介して積層されたゲート電極４とで電界効果トランジス
タが構成される。このゲート電極４は第１層間絶縁膜６
に埋め込まれる。また、二つの高濃度拡散層５のうちの
一つは、第１層間絶縁膜６に形成されたコンタクト孔を
通してビット線14に接続されている。
て作用する二つの高濃度拡散層５と、ゲート酸化膜３を
介して積層されたゲート電極４とで電界効果トランジス
タが構成される。このゲート電極４は第１層間絶縁膜６
に埋め込まれる。また、二つの高濃度拡散層５のうちの
一つは、第１層間絶縁膜６に形成されたコンタクト孔を
通してビット線14に接続されている。
容量部はシリコン基板１上に形成された溝内に埋込ま
れたセルプレート10と電荷蓄積電極８と両者を隔離する
容量絶縁膜９とからなり、電荷蓄積電極８と溝側壁の間
にはシリコン酸化膜７が介在し、また電荷蓄積電極８と
第１層間絶縁膜との間にもシリコン酸化膜７が介在す
る。溝底部には、電荷蓄積電極８より不純物拡散して形
成された拡散層12がある。またセルプレート10とビット
線14とは第２層間絶縁膜11で隔離され、素子分離はシリ
コン基板１に形成されたシリコン酸化膜２によりなされ
ている。
れたセルプレート10と電荷蓄積電極８と両者を隔離する
容量絶縁膜９とからなり、電荷蓄積電極８と溝側壁の間
にはシリコン酸化膜７が介在し、また電荷蓄積電極８と
第１層間絶縁膜との間にもシリコン酸化膜７が介在す
る。溝底部には、電荷蓄積電極８より不純物拡散して形
成された拡散層12がある。またセルプレート10とビット
線14とは第２層間絶縁膜11で隔離され、素子分離はシリ
コン基板１に形成されたシリコン酸化膜２によりなされ
ている。
電荷蓄積電極８は後に説明するように、素子分離領域
上から、溝の内面を含んで電界効果トランジスタの上に
まで延設した多結晶シリコン層を加工したものである。
上から、溝の内面を含んで電界効果トランジスタの上に
まで延設した多結晶シリコン層を加工したものである。
第２図（ａ）〜（ｆ）は本発明のメモリセルの製造方
法の実施例を説明するための工程順に示した断面図であ
る。
法の実施例を説明するための工程順に示した断面図であ
る。
以後、説明の便のためトランジスタとして、ｎチャネ
ル型を用いた例を示す。ｐチャネル型にするにはシリコ
ン基板と拡散層の導電型をそれぞれｎチャネルの場合と
逆にすれば良い。
ル型を用いた例を示す。ｐチャネル型にするにはシリコ
ン基板と拡散層の導電型をそれぞれｎチャネルの場合と
逆にすれば良い。
まず、第２図（ａ）に示すように、面方位（100）ｐ
型シリコン基板１に熱酸化により厚さ約40nmのマスク酸
化膜16を形成し、次に、CVD法によりシリコン窒化膜17
を約120nmの厚さに堆積し、ホトリソグラフィ技術を用
いて素子領域上にマスク酸化膜16とシリコン窒化膜17が
残る様にパターニングした後、熱酸化して厚さ約600nm
のシリコン酸化膜２を形成する。
型シリコン基板１に熱酸化により厚さ約40nmのマスク酸
化膜16を形成し、次に、CVD法によりシリコン窒化膜17
を約120nmの厚さに堆積し、ホトリソグラフィ技術を用
いて素子領域上にマスク酸化膜16とシリコン窒化膜17が
残る様にパターニングした後、熱酸化して厚さ約600nm
のシリコン酸化膜２を形成する。
次に、第２図（ｂ）に示すように、シリコン窒化膜17
とマスク酸化膜16をウェットエッチング法で除去した
後、950℃酸素雰囲気中で熱酸化して厚さ約20nmのゲー
ト酸化膜３を形成する。次に、CVD法により多結晶シリ
コン膜を約500nmの厚さに堆積し、通常のホトリソグラ
フィ技術によりゲート電極４を形成する。次に、ｎ−MO
SFET領域にヒ素を加速エネルギー100keV、ドーズ量５×
1015cm-2で注入し、ｎ型高濃度拡散層５を形成する。
とマスク酸化膜16をウェットエッチング法で除去した
後、950℃酸素雰囲気中で熱酸化して厚さ約20nmのゲー
ト酸化膜３を形成する。次に、CVD法により多結晶シリ
コン膜を約500nmの厚さに堆積し、通常のホトリソグラ
フィ技術によりゲート電極４を形成する。次に、ｎ−MO
SFET領域にヒ素を加速エネルギー100keV、ドーズ量５×
1015cm-2で注入し、ｎ型高濃度拡散層５を形成する。
次に、第２図（ｃ）に示すように、ゲート電極４の直
下のゲート酸化膜３を残して、他の部分をウェットエッ
チングする。次に、CVD法によりシリコン酸化膜を堆積
し、第１層間絶縁膜６とする。次に、通常のホトリソグ
ラフィ技術により、レジスト23のパターンを形成する。
下のゲート酸化膜３を残して、他の部分をウェットエッ
チングする。次に、CVD法によりシリコン酸化膜を堆積
し、第１層間絶縁膜６とする。次に、通常のホトリソグ
ラフィ技術により、レジスト23のパターンを形成する。
次に、第２図（ｄ）に示すように、レジスト23をマス
クにして異方性エッチングを行って溝24を形成し、溝24
の内面も含めたウェハー全面にCVD法によりシリコン酸
化膜７を堆積する。次に、CVD法によりシリコン酸化膜
７を堆積する。次に、ホトリソグラフィ技術によりレジ
スト26を形成する。
クにして異方性エッチングを行って溝24を形成し、溝24
の内面も含めたウェハー全面にCVD法によりシリコン酸
化膜７を堆積する。次に、CVD法によりシリコン酸化膜
７を堆積する。次に、ホトリソグラフィ技術によりレジ
スト26を形成する。
次に、第２図（ｅ）に示すように、レジスト26をマス
クにしてシリコン酸化膜７の第１層間絶縁膜６を異方性
エッチングする。次に、CVD法により多結晶シリコン層2
7を堆積させた後、ヒ素をイオン注入すると、多結晶シ
リコン層27を通して溝24の底部にヒ素が拡散し、拡散層
12が形成される。
クにしてシリコン酸化膜７の第１層間絶縁膜６を異方性
エッチングする。次に、CVD法により多結晶シリコン層2
7を堆積させた後、ヒ素をイオン注入すると、多結晶シ
リコン層27を通して溝24の底部にヒ素が拡散し、拡散層
12が形成される。
次に、第２図（ｆ）に示すように、多結晶シリコン層
27をホトリソグラフィ技術とドライエッチング技術によ
りエッチングして電荷蓄積電極８を形成する。熱酸化し
て電荷蓄積電極８の上に熱酸化膜の容量絶縁膜９を形成
する。この上にCVD法により多結晶シリコン膜を堆積さ
せ、ホトリソグラフィ技術としてドライエッチング技術
によりパターニングしてセルプレート10を形成する。
27をホトリソグラフィ技術とドライエッチング技術によ
りエッチングして電荷蓄積電極８を形成する。熱酸化し
て電荷蓄積電極８の上に熱酸化膜の容量絶縁膜９を形成
する。この上にCVD法により多結晶シリコン膜を堆積さ
せ、ホトリソグラフィ技術としてドライエッチング技術
によりパターニングしてセルプレート10を形成する。
次に、CVD法によりシリコン酸化膜の第２層間絶縁膜1
1を堆積した後、コンタクト孔をあけ、アルミニウムで
ビット線14を形成すると第１図に示すような構造のメモ
リセルが得られる。
1を堆積した後、コンタクト孔をあけ、アルミニウムで
ビット線14を形成すると第１図に示すような構造のメモ
リセルが得られる。
本実施例によって得られるメモリセルは電荷蓄積電極
か溝内のみならず、スイッチングトランジスタの上にま
で延設されているため、小さなセル面積で所望の容量を
得ることができ、また溝側壁と電荷蓄積電極とはシリコ
ン酸化膜７を介して絶縁されているので、セル間の干渉
も抑えられる。
か溝内のみならず、スイッチングトランジスタの上にま
で延設されているため、小さなセル面積で所望の容量を
得ることができ、また溝側壁と電荷蓄積電極とはシリコ
ン酸化膜７を介して絶縁されているので、セル間の干渉
も抑えられる。
上記実施例において、容量絶縁膜９としてシリコンの
熱酸化膜を用いたが、容量値を大きくすること、信頼性
を高めることを主目的としてシリコン酸化膜と、シリコ
ン窒化膜のどちらか一方あるいは両方を用いて１層〜３
層構造としても良いことはもちろんである。
熱酸化膜を用いたが、容量値を大きくすること、信頼性
を高めることを主目的としてシリコン酸化膜と、シリコ
ン窒化膜のどちらか一方あるいは両方を用いて１層〜３
層構造としても良いことはもちろんである。
以上説明したように、本発明によれば、容量部の構成
要素である電荷蓄積電極が溝内から連続してスイッチン
グトランジスタ上に延設されているため、小さなメモリ
セル面積で、大きな容量を確保できる。さらに、電荷蓄
積電極の埋め込まれている溝の側壁には絶縁膜が付され
ているので、セル間隔を小さくしてもセル間干渉が生じ
にくい構造となっている。また、スイッチングトランジ
スタと電荷蓄積電極の接合部分、いわゆるセルコンタク
トがセルファラインで形成されるため、メモリセル面積
の縮小に有利であるという効果が得られる。
要素である電荷蓄積電極が溝内から連続してスイッチン
グトランジスタ上に延設されているため、小さなメモリ
セル面積で、大きな容量を確保できる。さらに、電荷蓄
積電極の埋め込まれている溝の側壁には絶縁膜が付され
ているので、セル間隔を小さくしてもセル間干渉が生じ
にくい構造となっている。また、スイッチングトランジ
スタと電荷蓄積電極の接合部分、いわゆるセルコンタク
トがセルファラインで形成されるため、メモリセル面積
の縮小に有利であるという効果が得られる。
第１図は本発明のメモリセルの一実施例の断面図、第２
図（ａ）〜（ｆ）は本発明のメモリセルの製造方法の一
実施例を示した断面図、第３図は従来のメモリセルの一
例の断面図である。 １……ｐ型シリコン基板、２……シリコン酸化膜、３…
…ゲート酸化膜、４……ゲート電極、５……高濃度拡散
層、６……第１層間絶縁膜、７……酸化シリコン膜、８
……電荷蓄積電極、９……容量絶縁膜、10……セルプレ
ート、11……第２層間絶縁膜、12……拡散層、14……ビ
ット線、16……マスク酸化膜、17……シリコン窒化膜、
24……溝、27……多結晶シリコン層、30……層間絶縁
膜、37……拡散層。
図（ａ）〜（ｆ）は本発明のメモリセルの製造方法の一
実施例を示した断面図、第３図は従来のメモリセルの一
例の断面図である。 １……ｐ型シリコン基板、２……シリコン酸化膜、３…
…ゲート酸化膜、４……ゲート電極、５……高濃度拡散
層、６……第１層間絶縁膜、７……酸化シリコン膜、８
……電荷蓄積電極、９……容量絶縁膜、10……セルプレ
ート、11……第２層間絶縁膜、12……拡散層、14……ビ
ット線、16……マスク酸化膜、17……シリコン窒化膜、
24……溝、27……多結晶シリコン層、30……層間絶縁
膜、37……拡散層。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−177771（ＪＰ，Ａ) 特開 昭61−292956（ＪＰ，Ａ) 特開 昭61−107768（ＪＰ，Ａ) 特開 昭62−257764（ＪＰ，Ａ) 特開 昭63−84149（ＪＰ，Ａ) 特開 昭62−120070（ＪＰ，Ａ) 特開 昭62−136069（ＪＰ，Ａ) 特開 昭62−137863（ＪＰ，Ａ) 特開 昭63−228664（ＪＰ，Ａ) 特開 昭63−278268（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/8242 H01L 27/04 H01L 21/822
Claims (2)
- 【請求項１】情報蓄積部となる容量と絶縁ゲート電界効
果トランジスタとを有する半導体メモリセルにおいて、
前記情報蓄積部が、一導電型の半導体基板に形成された
溝の側壁に付された絶縁膜と前記溝の底部と前記絶縁ゲ
ート電界効果トランジスタ上に沿って形成され、且つ、
前記溝の上部で前記絶縁ゲート電界効果トランジスタの
ソース・ドレイン領域と接続されると共に前記溝の底部
で半導体基板に形成された逆導電型の拡散層と接続され
ていることを特徴とする半導体メモリセル。 - 【請求項２】半導体基板に絶縁ゲート電界効果トランジ
スタを設ける工程と、前記半導体基板に溝を掘り込む工
程と、前記溝の内面および前記絶縁ゲート電界効果トラ
ンジスタのソース・ドレイン領域上に絶縁膜を形成する
工程と、前記絶縁膜の異方性エッチングにより前記溝の
上部のソース・ドレイン領域を露出させると同時に前記
溝の底部の前記絶縁膜を除去し前記溝の側壁に前記絶縁
膜を残す工程と、前記溝の側壁の絶縁膜、前記溝の底部
および前記絶縁ゲート電界効果トランジスタを被覆する
多結晶シリコン層を形成する工程と、前記多結晶シリコ
ン層全面に不純物を導入し前記溝の底部の半導体基板に
拡散層を形成する工程と、前記溝の上部のソース・ドレ
イン領域と前記拡散層とに接続し前記溝の側壁の絶縁膜
上と前記絶縁ゲート電界効果トランジスタ上に連続した
情報蓄積部となる容量を設ける工程と、を含むことを特
徴とする半導体メモリセルの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1055317A JP2794750B2 (ja) | 1989-03-07 | 1989-03-07 | 半導体メモリセルとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1055317A JP2794750B2 (ja) | 1989-03-07 | 1989-03-07 | 半導体メモリセルとその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02234466A JPH02234466A (ja) | 1990-09-17 |
| JP2794750B2 true JP2794750B2 (ja) | 1998-09-10 |
Family
ID=12995176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1055317A Expired - Lifetime JP2794750B2 (ja) | 1989-03-07 | 1989-03-07 | 半導体メモリセルとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2794750B2 (ja) |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61107768A (ja) * | 1984-10-31 | 1986-05-26 | Fujitsu Ltd | 半導体記憶装置 |
| JPS61177771A (ja) * | 1985-02-04 | 1986-08-09 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS61292956A (ja) * | 1985-06-21 | 1986-12-23 | Hitachi Ltd | 半導体装置 |
| JPS62120070A (ja) * | 1985-11-20 | 1987-06-01 | Toshiba Corp | 半導体記憶装置 |
| JPS62136069A (ja) * | 1985-12-10 | 1987-06-19 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPH0795566B2 (ja) * | 1985-12-12 | 1995-10-11 | 松下電子工業株式会社 | 半導体メモリ装置 |
| JPS62257764A (ja) * | 1986-04-30 | 1987-11-10 | Sharp Corp | 半導体記憶装置 |
| JPS6384149A (ja) * | 1986-09-29 | 1988-04-14 | Hitachi Ltd | 半導体メモリの製造方法 |
| JPS63278268A (ja) * | 1987-03-10 | 1988-11-15 | Fujitsu Ltd | ダイナミツクランダムアクセスメモリセル |
| JPH0646652B2 (ja) * | 1987-03-18 | 1994-06-15 | 富士通株式会社 | ダイナミツクランダムアクセスメモリ装置 |
-
1989
- 1989-03-07 JP JP1055317A patent/JP2794750B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02234466A (ja) | 1990-09-17 |
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