JPS62120070A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPS62120070A
JPS62120070A JP60260452A JP26045285A JPS62120070A JP S62120070 A JPS62120070 A JP S62120070A JP 60260452 A JP60260452 A JP 60260452A JP 26045285 A JP26045285 A JP 26045285A JP S62120070 A JPS62120070 A JP S62120070A
Authority
JP
Japan
Prior art keywords
capacitor
groove
substrate
pattern
conductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60260452A
Other languages
English (en)
Inventor
Satoru Maeda
哲 前田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP60260452A priority Critical patent/JPS62120070A/ja
Priority to US06/925,547 priority patent/US4794563A/en
Priority to EP86309110A priority patent/EP0223616A3/en
Publication of JPS62120070A publication Critical patent/JPS62120070A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors with potential-jump barrier or surface barrier
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H01L29/945—Trench capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体記憶１Ａ置に関し、特にダイナミックＲ
ＡＭとして用いられる半導体記ｍ装置の改良に係る。
（発明の技Ｖｉ的背廻） 近年、ダイナミックＲＡＭの集積度は一層向上している
が、これに伴いメモリセルのキャパシタ面積は益々小さ
くなってきている。しかしながら、α線によるソフトエ
ラーを防止するためには、最低限５０〜６０ｆＦ程度の
キャパシタ容量が必要である。そこで、小さいキャパシ
タ面積であっても一定のキャパシタ容量を確保するため
に、第２図に示すように半導体基板に溝を設け、この溝
部にキャパシタを形成することが試みられている。
第２図において、例えばｐ型シリコン基板１表面にはフ
ィールド酸化１１！２が形成されており、このフィール
ド酸化ｇｉ２に囲まれた領域がメモリセルとなる。各メ
モリセルには溝３が形成されており、この溝３の内壁を
含む基板１表面にはキャパシタ酸化膜４が形成されてい
る。また、基板１上には一部が満３内部にキャパシタ酸
化ｌ１４を介して埋設され、フィールド酸化膜２を越え
て延長されて多数のメモリセルに共通の電極となるキャ
パシタ電極５が形成されている。以上のようにキャパシ
タ酸化１４とこれを挟んでいる基板１及びキャバシタ電
極５によりセルキャパシタが構成され、このセルキャパ
シタに電荷が蓄積される。
また、メモリセル内にはセルキャパシタに電荷を転送す
るトランスファトランジスタが形成されている。このト
ランスファトランジスタは基板１上に積層して形成され
た。ゲート酸化ｐｌＡ６及びトランスファゲート電極７
と、トランスファゲート電極７の両側の基板１表面に形
成されたｎ＋型ソース、ドレイン領域８．９とからなっ
ている。
このような構造のダイナミックＲＡＭにおいて、電荷は
トランスファトランジスタを通ってセルキャパシタに出
入りし、電荷はセルキャパシタ内でキャパシタ酸化［１
４近傍の基板１に蓄積される。
前記キャパシタ電極５には常に所定の電圧が印加されて
いるため、］−ランスファゲートｍｉ７に与える電圧を
制御することにより、セルキャパシタを充放電すること
ができる。
上述したように基板１に溝を設けることにより、小さな
キャパシタ面積でも所定のキャパシタ容量か確保できる
。
〔背景技術の問題点〕
しかし、上述した従来のダイナミックＲＡＭでは、集積
度を向上させるためにキャパシタ面積を更に小さくした
場合、ソフトエラー防止のために所定のキャパシタ容量
を確保するためには溝を益々深くする必要がある。例え
ば、溝の開孔部をａｐｔＸａ、ｃｉｍの正方形とし、深
さをｈ−として溝内部の表面積を計算すると、４ａｈ＋
８２　（ｕ１ｎ２）となる。したがって、集積度が高ま
りａが小さくなれば、ｈをかなり大きくしないと同じキ
ャパシタ容量を確保することができない。ところが、溝
の深さを深くすればするほど、溝を形成するためのエツ
チングあるいは溝内の洗浄等の工程が非常に困難となり
、実際には溝の深さには限度がある。
一方、キャパシタ酸化膜４の膜厚を薄くすることによっ
てキャパシタ容量を増加させることも考えられる。しか
し、キャパシタ酸化膜を薄くした場合、特に溝底部のエ
ツジに電界が集中し、トンネル電流が発生して絶縁破壊
が生じるおそれがあり、キャパシタ酸化膜の厚みを一定
以上に薄くすることはできない。
〔発明の目的〕
本発明は上記事情を考慮してなされたものであり、集積
度を向上させても一定のキャパシタ容量を確保すること
ができる半導体記憶装置を提供しようとするものである
。
〔発明の概要〕
本発明の半導体記憶装置は、第１導電型の半導体基板上
に積層して形成されたゲート絶縁膜及びゲート絶縁膜と
、該ゲート電極の両側の基板表面に形成され、いずれか
一方が溝部を有する第２導電型のソース、ドレイン領域
と、一部が溝部に埋設されてソース又はドレイン領域と
接続され、一部が絶縁膜を介して前記ゲート電極上に重
なるように延長された導体層と、該導体層上に形成され
たキャパシタ絶縁膜と、該キャパシタ絶縁股上に形成さ
れたキャパシタ′ｉ！１極とを具備したことを特徴とす
るものである。
このような半導体記憶ｇｉ′ａでは、導体層、キャパシ
タ絶縁膜及びキャパシタ電極でキャパシタが構成され、
導体層に電荷が蓄積される。この導体層は溝に沿って縦
方向に、またゲート雪掻上方まで横方向に広い範囲にわ
たって形成されているので、キャパシタの面積は非常に
広くなる。したがって、メモリセル面積が小さくなって
もソフトエラーを防止するのに充分なキャパシタ容量を
得ることができる。
〔発明の実施例〕
以下、本発明の実施例を第１図（ａ）〜（ｄ）を参照し
、製造方法を併記して説明する。
まず、例えばｐ型シリコン基板１１表面にフィールド酸
化１１１２を形成した後、フィールド酸化ｗＡ１２に囲
まれたメモリセル領域表面にゲート酸化ｌｌ１Ｋ１２を
形成し、更に全面に第１の多結晶シリコン膜を堆積し、
不純物をドープする。次に、第１の多結晶シリコン膜を
バターニングしてトランスファゲート電極１４を形成す
る。つづいて、トランスファゲート電極１４及びフィー
ルド酸化膜１２をマスクとして例えばヒ素をイオン注入
することによりｎ＋型ソース、ドレイン領域１５．１６
を形成する（第１図（ａ）図示）。次いで、全面にｃｖ
ｏｉ化腹１化合１７する。つづいて、ドレインｔＲ域１
６上のＣＶＤＭ化膜１７の一部を選択的にエツチングし
、更に基板１１の一部をエツチングして溝１８を形成す
る（同図（ｂ）図示）。
次いで、溝１８の側壁及び底面に沿うように全面に第２
の多結晶シリコン膿を堆積し、不純物をドープする。つ
づいて、第２の多結晶シリコン膜をバターニングするこ
とにより、一部が溝１８に埋設され、一部がＣＶＤ酸化
！１１７を介してトランスフアゲ−１〜′Ｒ極１４上に
重なる多結晶シリコン膜パターン１９を形成する。つづ
いて、熱処理により多結晶シリコン膜パターン１９から
基板１１に不純物を拡散させてｎ＋型トドレイン領域１
６′形成する（同図（Ｃ）図示）。次いで、多結晶シリ
コン腹パターン１９表面にキャパシタ酸化１１１２２０
を形成する。つづいて、全面に第３の多結晶シリコン膜
を堆積し、不純物をドープした後、バターニングしてキ
ャパシタ電極（セルプレート）２１を形成する。つづい
て、全面にＣＶＤ酸化膜２２を堆積した後、コンタクト
ホールを開孔する。つづいて、全面にＡ℃膜を蒸着した
債、バターニングしてビット線２３を形成し、ダイナミ
ックＲＡＭ＠製造する（同図（ｄ）図示）。
第１図（ｄ）図示のダイナミックＲＡＭは、ｐ型シリコ
ン基板１１上に積層して形成されたゲート酸化１１１３
及びトランスファゲート電極１４と、このトランスファ
ゲート電極１４の両側の基板１１表面に形成されたｎ＋
＋ソース領域１５及び溝１８を有するｎ＋型トドレイン
領域１６１６′と、一部が溝１８に埋設−されてドレイ
ン領域１６．１６′と接続され、一部がＣＶＤ酸化膜１
７を介してトランスファゲート電極１４上に重なるよう
に延長された多結晶シリコン膜パターン１９と、この多
結晶シリコン膜パターン１９上に形成されたキャパシタ
酸化１［１２０と、このキャパシタ酸化ｖＡ２０上に形
成されたキャパシタＮ極２１とを具備した構造となって
いる。
このような構造のダイナミックＲＡＭでは、多結晶シリ
コン膜パターン１９、その表面に形成されるキャパシタ
酸化膜２０及びキャパシタ電極２１でキャパシタが構成
され、多結晶シリコン膜パターン１９に電荷が蓄積され
る。そして、多結晶シリコン膜パターン１９はＣＶＤ酸
化１１１７及び基板１１をエツチングして形成された溝
１８の内壁に沿っており、しかも一部がトランスファゲ
ート電極１４上にＣＶＤ酸化１１１７を介して腫なって
おり、横方向及び縦方向の広い範囲にわたって延長され
ているので、キャパシタの面積は非常に広くなる。この
ため、集積度を向上するためにメモリセル面積を小さく
しても、溝１８を形成する際に基板１１のエツチング深
さを第２図図示の従来のダイナミックＲＡＭのように深
くする必要はない。したがって、溝１８を形成するため
のエツチング工程や洗浄工程の困難を伴うことなく、ソ
フトエラーを防止するのに充分なキャパシタ容量を得る
ことができる。
また、従来のダイナミックＲＡＭでは、蓄積容めを形成
するために誘起した反転層からのリーク電流が発生する
が、上記実施例のダイナミックＲＡＭでは多結晶シリコ
ン膜パターン１９に電荷が蓄積され、上記のような原因
に基づくリーク電流が存在しないので、情報記憶時間が
著しく長くなるという利点もある。
〔発明の効果〕
以上詳述した如く本発明によれば、集積度を向上させて
も一定のキャパシタ容量を確保することができ、ソフト
エラーに対する耐性が高く、しかも情報記憶時間が長い
半導体記憶装置を提供できるものである。
【図面の簡単な説明】
第１図（ａ）〜（ｄ）は本発明の実施例におけるダイナ
ミックＲＡ　Ｍを得るための製造工程を示す断面図、第
２図は従来のダイナミックＲＡＭの断面図である。 １１・・・ｐ型シリコン基板、１２・・・フィールド酸
化膜、１３・・・ゲート酸化膜、１４・・・トランスフ
ァ酸化膜、１８・・・溝、１９・・・多結晶シリコン膜
パタ−ン、２０・・・キャパシタ酸化膜、２１・・・キ
ャパシタ電橋、２３・・・ビット線。 出願人代理人　弁理士　鈴江武彦 （ａ） （ｂ） 第１図

Claims (1)

    【特許請求の範囲】
  1. 第１導電型の半導体基板上に積層して形成されたゲート
    絶縁膜及びゲート電極と、該ゲート電極の両側の基板表
    面に形成され、いずれか一方が溝部を有する第２導電型
    のソース、ドレイン領域と、一部が溝部に埋設されてソ
    ース又はドレイン領域と接続され、一部が絶縁膜を介し
    て前記ゲート電極上に重なるように延長された導体層と
    、該導体層上に形成されたキャパシタ絶縁膜と、該キャ
    パシタ絶縁膜上に形成されたキャパシタ電極とを具備し
    たことを特徴とする半導体記憶装置。
JP60260452A 1985-11-20 1985-11-20 半導体記憶装置 Pending JPS62120070A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP60260452A JPS62120070A (ja) 1985-11-20 1985-11-20 半導体記憶装置
US06/925,547 US4794563A (en) 1985-11-20 1986-10-31 Semiconductor memory device having a high capacitance storage capacitor
EP86309110A EP0223616A3 (en) 1985-11-20 1986-11-20 Semiconductor memory device and manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60260452A JPS62120070A (ja) 1985-11-20 1985-11-20 半導体記憶装置

Publications (1)

Publication Number Publication Date
JPS62120070A true JPS62120070A (ja) 1987-06-01

Family

ID=17348137

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60260452A Pending JPS62120070A (ja) 1985-11-20 1985-11-20 半導体記憶装置

Country Status (3)

Country Link
US (1) US4794563A (ja)
EP (1) EP0223616A3 (ja)
JP (1) JPS62120070A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01101664A (ja) * 1987-10-15 1989-04-19 Nec Corp 半導体集積回路装置
JPH02234466A (ja) * 1989-03-07 1990-09-17 Nec Corp 半導体メモリセルとその製造方法

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0797625B2 (ja) * 1986-11-19 1995-10-18 三菱電機株式会社 半導体記憶装置
DE3851102D1 (de) * 1987-07-10 1994-09-22 Siemens Ag Hochintegrierbare Speicherzelle und Verfahren zu ihrer Herstellung.
US5046043A (en) * 1987-10-08 1991-09-03 National Semiconductor Corporation Ferroelectric capacitor and memory cell including barrier and isolation layers
KR910009805B1 (ko) * 1987-11-25 1991-11-30 후지쓰 가부시끼가이샤 다이나믹 랜덤 액세스 메모리 장치와 그의 제조방법
US5851871A (en) * 1987-12-23 1998-12-22 Sgs-Thomson Microelectronics, S.R.L. Process for manufacturing integrated capacitors in MOS technology
US20010008288A1 (en) * 1988-01-08 2001-07-19 Hitachi, Ltd. Semiconductor integrated circuit device having memory cells
JP2590171B2 (ja) * 1988-01-08 1997-03-12 株式会社日立製作所 半導体記憶装置
US5374576A (en) * 1988-12-21 1994-12-20 Hitachi, Ltd. Method of fabricating stacked capacitor cell memory devices
JP2755592B2 (ja) * 1988-02-23 1998-05-20 株式会社東芝 半導体記憶装置およびその製造方法
US4951175A (en) * 1988-05-18 1990-08-21 Kabushiki Kaisha Toshiba Semiconductor memory device with stacked capacitor structure and the manufacturing method thereof
DE3918924C2 (de) * 1988-06-10 1996-03-21 Mitsubishi Electric Corp Herstellungsverfahren für eine Halbleiterspeichereinrichtung
US5180683A (en) * 1988-06-10 1993-01-19 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing stacked capacitor type semiconductor memory device
JP2838412B2 (ja) * 1988-06-10 1998-12-16 三菱電機株式会社 半導体記憶装置のキャパシタおよびその製造方法
US5225704A (en) * 1988-07-08 1993-07-06 Mitsubishi Denki Kabushiki Kaisha Field shield isolation structure for semiconductor memory device and method for manufacturing the same
JPH0221652A (ja) * 1988-07-08 1990-01-24 Mitsubishi Electric Corp 半導体記憶装置
US5334547A (en) * 1988-12-27 1994-08-02 Nec Corporation Method of manufacturing a semiconductor memory having an increased cell capacitance in a restricted cell area
JPH02177359A (ja) * 1988-12-27 1990-07-10 Nec Corp 半導体記憶装置
US5175121A (en) * 1989-05-10 1992-12-29 Samsung Electronics Co., Ltd. Method for manufacturing a stacked capacitor DRAM semiconductor device
US5183772A (en) * 1989-05-10 1993-02-02 Samsung Electronics Co., Ltd. Manufacturing method for a DRAM cell
KR920010695B1 (ko) * 1989-05-19 1992-12-12 삼성전자 주식회사 디램셀 및 그 제조방법
JPH0770618B2 (ja) * 1989-05-22 1995-07-31 三菱電機株式会社 半導体記憶装置およびその製造方法
US5185284A (en) * 1989-05-22 1993-02-09 Mitsubishi Denki Kabushiki Kaisha Method of making a semiconductor memory device
JPH02312269A (ja) * 1989-05-26 1990-12-27 Toshiba Corp 半導体記憶装置およびその製造方法
KR910013554A (ko) * 1989-12-08 1991-08-08 김광호 반도체 장치 및 그 제조방법
KR930006973B1 (ko) * 1989-08-23 1993-07-24 금성일렉트론 주식회사 디램의 스택 트렌치 커패시터 제조방법
KR950000500B1 (ko) * 1989-08-31 1995-01-24 금성일렉트론 주식회사 디램셀 커패시터 제조방법 및 구조
KR920004028B1 (ko) * 1989-11-20 1992-05-22 삼성전자 주식회사 반도체 장치 및 그 제조방법
JPH03278573A (ja) * 1990-03-28 1991-12-10 Mitsubishi Electric Corp 半導体記憶装置
KR930000718B1 (ko) * 1990-05-21 1993-01-30 삼성전자 주식회사 반도체장치의 제조방법
EP0468218B1 (en) * 1990-06-26 1996-09-18 Sharp Kabushiki Kaisha Semiconductor memory device
US5241205A (en) * 1990-06-26 1993-08-31 Sharp Kabushiki Kaisha Semiconductor memory device
DE4122038C2 (de) * 1990-07-03 1994-08-25 Mitsubishi Electric Corp Herstellungsverfahren für einen DRAM
KR930006144B1 (ko) * 1990-07-12 1993-07-07 삼성전자 주식회사 반도체 장치 및 방법
KR930001418B1 (ko) * 1990-08-07 1993-02-27 삼성전자 주식회사 반도체 장치의 제조방법
US5170372A (en) * 1990-08-16 1992-12-08 Texas Instruments Incorporated Memory device having bit lines over a field oxide
KR930005738B1 (ko) * 1990-10-11 1993-06-24 삼성전자 주식회사 Mist형 다이나믹 랜덤 액세스 메모리셀 및 그의 제조방법
US5202279A (en) * 1990-12-05 1993-04-13 Texas Instruments Incorporated Poly sidewall process to reduce gated diode leakage
JP3055242B2 (ja) * 1991-09-19 2000-06-26 日本電気株式会社 半導体装置およびその製造方法
JP2868359B2 (ja) * 1992-04-03 1999-03-10 シャープ株式会社 半導体装置の製造方法
US5416348A (en) * 1993-07-15 1995-05-16 Micron Semiconductor, Inc. Current leakage reduction at the storage node diffusion region of a stacked-trench DRAM cell by selectively oxidizing the floor of the trench
US5492853A (en) * 1994-03-11 1996-02-20 Micron Semiconductor, Inc. Method of forming a contact using a trench and an insulation layer during the formation of a semiconductor device
KR100190834B1 (ko) 1994-12-08 1999-06-01 다니구찌 이찌로오, 기타오카 다카시 반도체장치및그제조방법
US5608249A (en) * 1995-11-16 1997-03-04 Micron Technology, Inc. Reduced area storage node junction
US6150211A (en) 1996-12-11 2000-11-21 Micron Technology, Inc. Methods of forming storage capacitors in integrated circuitry memory cells and integrated circuitry
KR20010065293A (ko) * 1999-12-29 2001-07-11 박종섭 반도체 소자의 트랜지스터 제조방법
US11532669B2 (en) * 2019-08-23 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and manufacturing method thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61107768A (ja) * 1984-10-31 1986-05-26 Fujitsu Ltd 半導体記憶装置
JPS61177771A (ja) * 1985-02-04 1986-08-09 Mitsubishi Electric Corp 半導体装置の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4613889A (en) * 1976-09-13 1986-09-23 Texas Instruments Incorporated Random access MOS/memory cell with capacitor and transistor formed in recess
US4335450A (en) * 1980-01-30 1982-06-15 International Business Machines Corporation Non-destructive read out field effect transistor memory cell system
JPS60206163A (ja) * 1984-03-30 1985-10-17 Toshiba Corp 半導体記憶装置
JPS60224260A (ja) * 1984-04-20 1985-11-08 Toshiba Corp 半導体記憶装置
KR900000170B1 (ko) * 1984-06-05 1990-01-23 가부시끼가이샤 도오시바 다이내믹형 메모리셀과 그 제조방법
US4688063A (en) * 1984-06-29 1987-08-18 International Business Machines Corporation Dynamic ram cell with MOS trench capacitor in CMOS
US4672410A (en) * 1984-07-12 1987-06-09 Nippon Telegraph & Telephone Semiconductor memory device with trench surrounding each memory cell
JPS61140168A (ja) * 1984-12-12 1986-06-27 Toshiba Corp 半導体記憶装置
US4673962A (en) * 1985-03-21 1987-06-16 Texas Instruments Incorporated Vertical DRAM cell and method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61107768A (ja) * 1984-10-31 1986-05-26 Fujitsu Ltd 半導体記憶装置
JPS61177771A (ja) * 1985-02-04 1986-08-09 Mitsubishi Electric Corp 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01101664A (ja) * 1987-10-15 1989-04-19 Nec Corp 半導体集積回路装置
JPH02234466A (ja) * 1989-03-07 1990-09-17 Nec Corp 半導体メモリセルとその製造方法

Also Published As

Publication number Publication date
EP0223616A2 (en) 1987-05-27
EP0223616A3 (en) 1989-06-07
US4794563A (en) 1988-12-27

Similar Documents

Publication Publication Date Title
JPS62120070A (ja) 半導体記憶装置
KR900000207B1 (ko) 반도체 기억장치와 그 제조방법
JPH0365905B2 (ja)
JPH01287956A (ja) 半導体記憶装置およびその製造方法
JPS61140168A (ja) 半導体記憶装置
KR920010695B1 (ko) 디램셀 및 그 제조방법
KR940005729B1 (ko) 디램셀의 제조방법 및 구조
JPS6155258B2 (ja)
KR100238609B1 (ko) 메모리 셀용 스위칭 트랜지스터 및 캐패시터
KR920010204B1 (ko) 초고집적 디램셀 및 그 제조방법
JPH0347588B2 (ja)
JPH0680805B2 (ja) Ｍｉｓ型半導体記憶装置
JPH02177359A (ja) 半導体記憶装置
JPH0365904B2 (ja)
JPS6156444A (ja) 半導体装置
JPS62213273A (ja) ダイナミツクランダムアクセスメモリ
JP2534776B2 (ja) Ｓｄｈｔ構造を有するｄｒａｍセル及びその製造方法
JPS6110271A (ja) 半導体装置
KR950012551B1 (ko) 디램 셀의 구조 및 제조방법
KR960006746B1 (ko) 워드라인 매립형 dram 셀 및 그 제조방법
JPH04137557A (ja) メモリーセル
JPS61207058A (ja) Ｍｉｓ型半導体記憶装置
JPS63287054A (ja) １トランジスタ型ダイナミツクメモリセル
JPH0226066A (ja) 半導体メモリ装置
JPH06342887A (ja) Ｍｉｓｔ型ダイナミックランダムアクセスメモリセル及びその製造方法