JPH0680805B2 - Ｍｉｓ型半導体記憶装置 - Google Patents
Ｍｉｓ型半導体記憶装置Info
- Publication number
- JPH0680805B2 JPH0680805B2 JP60115710A JP11571085A JPH0680805B2 JP H0680805 B2 JPH0680805 B2 JP H0680805B2 JP 60115710 A JP60115710 A JP 60115710A JP 11571085 A JP11571085 A JP 11571085A JP H0680805 B2 JPH0680805 B2 JP H0680805B2
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- JP
- Japan
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- groove
- memory device
- type semiconductor
- semiconductor memory
- word line
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- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はMIS型半導体記憶装置、特に１個のトランジス
タ及び１個の容量より成る１トランジスタ型記憶装置に
関する。
タ及び１個の容量より成る１トランジスタ型記憶装置に
関する。
絶縁ゲート型電界効果トランジスタを用いた記憶装置
（以下MIS型半導体記憶装置という）として今日、最も
広く用いられているものは、一個のトランジスタ及びそ
れに隣接して設けられた容量とによって構成されたいわ
ゆる１トランジスタ型記憶装置である。
（以下MIS型半導体記憶装置という）として今日、最も
広く用いられているものは、一個のトランジスタ及びそ
れに隣接して設けられた容量とによって構成されたいわ
ゆる１トランジスタ型記憶装置である。
近年、半導体装置の集積化の進展に伴い、素子の微細化
が要請されているが、１トランジスタ型記憶装置の微細
化に於ては、情報判定の容易さ、放射線への耐性を維持
するために、記憶セルの容量値の減少は極力避けねばな
らない。
が要請されているが、１トランジスタ型記憶装置の微細
化に於ては、情報判定の容易さ、放射線への耐性を維持
するために、記憶セルの容量値の減少は極力避けねばな
らない。
このため、従来のMIS型半導体記憶装置に於ては、絶縁
膜の膜厚を薄くすることによって容量値の低下を抑えて
いたが、この方法も薄膜化に伴うピンホール密度の増
加、或いは、耐圧の低下などの欠点のために、必ずしも
充分な方法とは言えなかった。
膜の膜厚を薄くすることによって容量値の低下を抑えて
いたが、この方法も薄膜化に伴うピンホール密度の増
加、或いは、耐圧の低下などの欠点のために、必ずしも
充分な方法とは言えなかった。
本発明の目的は、上記欠点を除去し、容量値が低下する
ことがなく、しかも高密度化されたMIS型半導体記憶装
置を提供することにある。
ことがなく、しかも高密度化されたMIS型半導体記憶装
置を提供することにある。
本発明のMIS型半導体記憶装置は、１導電型半導体基板
上に形成された１個の絶縁ゲート型電界効果トランジス
タとこのトランジスタに接続された容量を情報単位と
し、ビット線とワード線とが直交して設けられたMIS型
半導体記憶装置において、前記ビット線と平行に前記半
導体基板に形成され絶縁物が埋設された深い第１の溝か
らなるメモリセル間の分離領域と、前記ワード線と平行
に前記半導体基板に形成された浅い第２の溝と、この第
２の溝の底面部に形成され１導電型不純物の拡散層から
なるメモリセル間の分離領域と、前記第２の溝の表面に
形成された絶縁膜を介してこの第２の溝の一定の深さま
で埋設された導電性物質からなる容量電極と、この容量
電極上に形成された絶縁膜を介して電気的に分離され前
記第２の溝内に埋設された２本のワード線電極とを有す
るものである。
上に形成された１個の絶縁ゲート型電界効果トランジス
タとこのトランジスタに接続された容量を情報単位と
し、ビット線とワード線とが直交して設けられたMIS型
半導体記憶装置において、前記ビット線と平行に前記半
導体基板に形成され絶縁物が埋設された深い第１の溝か
らなるメモリセル間の分離領域と、前記ワード線と平行
に前記半導体基板に形成された浅い第２の溝と、この第
２の溝の底面部に形成され１導電型不純物の拡散層から
なるメモリセル間の分離領域と、前記第２の溝の表面に
形成された絶縁膜を介してこの第２の溝の一定の深さま
で埋設された導電性物質からなる容量電極と、この容量
電極上に形成された絶縁膜を介して電気的に分離され前
記第２の溝内に埋設された２本のワード線電極とを有す
るものである。
次に、図面を参照しながら、本発明の一実施例について
説明する。
説明する。
第１図及び第２図は本発明の一実施例の上面図及びA-
A′断面図である。
A′断面図である。
第１図及び第２図に於て、Ｐ型シリコン基板１内に溝が
形成され溝底部にはＰ型不純物が導入されて隣接セル間
の絶縁を行うP+領域２を形成している。溝内面のシリコ
ン基板１表面には絶縁膜３が形成され埋め込まれた多結
晶シリコンからなる容量電極４と共に容量部を構成して
いる。更に絶縁膜６を介してワード線電極５が容量電極
４上に埋め込まれており、空げき部分には絶縁膜６が充
てんされている。シリコン基板１表面にはＮ型不純物層
７が形成され、コンタクト開口部11を通じてビット線８
に連絡されている。
形成され溝底部にはＰ型不純物が導入されて隣接セル間
の絶縁を行うP+領域２を形成している。溝内面のシリコ
ン基板１表面には絶縁膜３が形成され埋め込まれた多結
晶シリコンからなる容量電極４と共に容量部を構成して
いる。更に絶縁膜６を介してワード線電極５が容量電極
４上に埋め込まれており、空げき部分には絶縁膜６が充
てんされている。シリコン基板１表面にはＮ型不純物層
７が形成され、コンタクト開口部11を通じてビット線８
に連絡されている。
このように構成された本実施例においては、容量部及び
ワード線が溝中に形成されるため容量値を低下させるこ
となく高密度のMIS型半導体記憶装置が得られる。
ワード線が溝中に形成されるため容量値を低下させるこ
となく高密度のMIS型半導体記憶装置が得られる。
尚第１図において、９は隣接セル間の記憶情報の漏洩を
防止するために設けられた深い溝であり、容量電極等が
設けられた溝より深く設けられ、絶縁物で充てんされて
いるものである。
防止するために設けられた深い溝であり、容量電極等が
設けられた溝より深く設けられ、絶縁物で充てんされて
いるものである。
次にその製造方法について簡単に説明する。
第３図〜第５図は本発明の一実施例の工程断面図であ
る。まず第３図に示すように、深い溝９（図示せず）が
堀られ絶縁物が充てんされたＰ型シリコン基板１上に浅
い溝10を形成したのち溝底にＰ型不純物を導入してP+領
域２を形成する。次に溝内面のシリコン基板１表面に薄
い絶縁膜３を形成したのち多結晶シリコン4aを全面に被
着し、溝内部を完全に充てんする。
る。まず第３図に示すように、深い溝９（図示せず）が
堀られ絶縁物が充てんされたＰ型シリコン基板１上に浅
い溝10を形成したのち溝底にＰ型不純物を導入してP+領
域２を形成する。次に溝内面のシリコン基板１表面に薄
い絶縁膜３を形成したのち多結晶シリコン4aを全面に被
着し、溝内部を完全に充てんする。
次に、第４図に示すようにエッチングにより、シリコン
基板１表面上の多結晶シリコン4aを除去し多結晶シリコ
ン4aを溝内部のみに残存させ容量電極４を形成する。こ
の容量電極４の取り出しはセル配列の端部で行う。次に
酸化膜６を形成して絶縁を行った後、再び多結晶シリコ
ン5aを被着する。
基板１表面上の多結晶シリコン4aを除去し多結晶シリコ
ン4aを溝内部のみに残存させ容量電極４を形成する。こ
の容量電極４の取り出しはセル配列の端部で行う。次に
酸化膜６を形成して絶縁を行った後、再び多結晶シリコ
ン5aを被着する。
次に第５図に示すように反応性イオンエッチングにより
シリコン基板１上面及び溝底部の多結晶シリコン5aを除
去し、溝側面にのみ多結晶シリコン5aを残存させワード
線電極５とする。次にイオン注入によりＮ型不純物を導
入しＮ型不純物層７を形成する。
シリコン基板１上面及び溝底部の多結晶シリコン5aを除
去し、溝側面にのみ多結晶シリコン5aを残存させワード
線電極５とする。次にイオン注入によりＮ型不純物を導
入しＮ型不純物層７を形成する。
以下絶縁膜６を被着し、コンタクト開口部11を設け、ビ
ット線を形成して第２図に示した構造のMIS型半導体記
憶装置が得られる。
ット線を形成して第２図に示した構造のMIS型半導体記
憶装置が得られる。
尚上記実施例においてはＰ型シリコン基板を用いた場合
について説明したが、Ｎ型シリコン基板を用いた場合で
あってもよいことは勿論である。
について説明したが、Ｎ型シリコン基板を用いた場合で
あってもよいことは勿論である。
以上説明した様に、本発明によれば、容量部及びワード
線電極を溝内部に造り込むことによりメモリセルの面積
を著しく減少したMIS型半導体記憶装置が得られるので
記憶装置の大容量化に大きな効果がある。
線電極を溝内部に造り込むことによりメモリセルの面積
を著しく減少したMIS型半導体記憶装置が得られるので
記憶装置の大容量化に大きな効果がある。
第１図及び第２図は本発明の一実施例の上面図及び断面
図、第３図〜第５図はその工程断面図である。 １……Ｐ型シリコン基板、２……P+領域、３……絶縁
膜、４……容量電極、５……ワード線電極、６……絶縁
膜、７……Ｎ型不純物層、８……ビット線、９……深い
溝、10……浅い溝、11……コンタクト開口部。
図、第３図〜第５図はその工程断面図である。 １……Ｐ型シリコン基板、２……P+領域、３……絶縁
膜、４……容量電極、５……ワード線電極、６……絶縁
膜、７……Ｎ型不純物層、８……ビット線、９……深い
溝、10……浅い溝、11……コンタクト開口部。
Claims (1)
- 【請求項１】１導電型半導体基板上に形成された１個の
絶縁ゲート型電界効果トランジスタとこのトランジスタ
に接続された容量を情報単位とし、ビット線とワード線
とが直交して設けられたMIS型半導体記憶装置におい
て、前記ビット線と平行に前記半導体基板に形成され絶
縁物が埋設された深い第１の溝からなるメモリセル間の
分離領域と、前記ワード線と平行に前記半導体基板に形
成された浅い第２の溝と、この第２の溝の底面部に形成
され１導電型不純物の拡散層からなるメモリセル間の分
離領域と、前記第２の溝の表面に形成された絶縁膜を介
してこの第２の溝の一定の深さまで埋設された導電性物
質からなる容量電極と、この容量電極上に形成された絶
縁膜を介して電気的に分離され前記第２の溝内に埋設さ
れた２本のワード線電極とを有することを特徴とするMI
S型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60115710A JPH0680805B2 (ja) | 1985-05-29 | 1985-05-29 | Ｍｉｓ型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60115710A JPH0680805B2 (ja) | 1985-05-29 | 1985-05-29 | Ｍｉｓ型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61274355A JPS61274355A (ja) | 1986-12-04 |
| JPH0680805B2 true JPH0680805B2 (ja) | 1994-10-12 |
Family
ID=14669277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60115710A Expired - Lifetime JPH0680805B2 (ja) | 1985-05-29 | 1985-05-29 | Ｍｉｓ型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680805B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0682799B2 (ja) * | 1985-06-25 | 1994-10-19 | 沖電気工業株式会社 | 半導体記憶装置 |
| JPS62257763A (ja) * | 1986-04-30 | 1987-11-10 | Nec Corp | 半導体記憶装置 |
| US4769786A (en) * | 1986-07-15 | 1988-09-06 | International Business Machines Corporation | Two square memory cells |
| JP2621612B2 (ja) * | 1990-08-11 | 1997-06-18 | 日本電気株式会社 | 半導体集積回路 |
| US6587978B1 (en) | 1994-02-14 | 2003-07-01 | Micron Technology, Inc. | Circuit and method for varying a pulse width of an internal control signal during a test mode |
| US5831918A (en) | 1994-02-14 | 1998-11-03 | Micron Technology, Inc. | Circuit and method for varying a period of an internal control signal during a test mode |
| US5991214A (en) * | 1996-06-14 | 1999-11-23 | Micron Technology, Inc. | Circuit and method for varying a period of an internal control signal during a test mode |
| US6074909A (en) * | 1998-07-31 | 2000-06-13 | Siemens Aktiengesellschaft | Apparatus and method for forming controlled deep trench top isolation layers |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5636164U (ja) * | 1979-08-27 | 1981-04-07 | ||
| JPS5919366A (ja) * | 1982-07-23 | 1984-01-31 | Hitachi Ltd | 半導体記憶装置 |
| JPH0648719B2 (ja) * | 1984-01-20 | 1994-06-22 | 株式会社日立製作所 | 半導体記憶装置 |
| JPH0793367B2 (ja) * | 1985-05-24 | 1995-10-09 | 日本電信電話株式会社 | 半導体記憶装置およびその製造方法 |
| JPH0682800B2 (ja) * | 1985-04-16 | 1994-10-19 | 株式会社東芝 | 半導体記憶装置 |
-
1985
- 1985-05-29 JP JP60115710A patent/JPH0680805B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61274355A (ja) | 1986-12-04 |
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