JPH0682803B2 - Ｍｉｓ型半導体記憶装置 - Google Patents
Ｍｉｓ型半導体記憶装置Info
- Publication number
- JPH0682803B2 JPH0682803B2 JP60196247A JP19624785A JPH0682803B2 JP H0682803 B2 JPH0682803 B2 JP H0682803B2 JP 60196247 A JP60196247 A JP 60196247A JP 19624785 A JP19624785 A JP 19624785A JP H0682803 B2 JPH0682803 B2 JP H0682803B2
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- JP
- Japan
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- insulating film
- groove
- electrode
- word line
- semiconductor substrate
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 本発明はMIS型半導体記憶装置に関し、特に一個の容量
と一個のトランジスタからなる１トランジスタ型MIS型
半導体記憶装置に関するものである。
と一個のトランジスタからなる１トランジスタ型MIS型
半導体記憶装置に関するものである。
従来１トランジスタ型MIS型半導体記憶装置（以後１ト
ランジスタ型記憶セルと記す）は、平面上に１個のトラ
ンジスタと１個の容量を形成するものが多く用いられて
きた。
ランジスタ型記憶セルと記す）は、平面上に１個のトラ
ンジスタと１個の容量を形成するものが多く用いられて
きた。
本構造ではMIS型電界効果トランジスタに付随して設け
られた容量の蓄積電荷の有無が情報の1,0に対応する。
蓄積容量の値は、容量部の面積をS,容量絶縁膜の厚さを
t,誘電率をεとすれば、Ｃ＝εS/tで与えられる。
られた容量の蓄積電荷の有無が情報の1,0に対応する。
蓄積容量の値は、容量部の面積をS,容量絶縁膜の厚さを
t,誘電率をεとすれば、Ｃ＝εS/tで与えられる。
近年、記憶装置の大容量化に伴い、素子の集積度を向上
させるために、記憶セルの縮小化の要請が強まってき
た。記憶セルの縮小化に於ては、情報判定の容易さ、放
射性耐性の維持のために蓄積信号電荷の量は維持されな
ければならない。
させるために、記憶セルの縮小化の要請が強まってき
た。記憶セルの縮小化に於ては、情報判定の容易さ、放
射性耐性の維持のために蓄積信号電荷の量は維持されな
ければならない。
しかしながら、従来の１トランジスタ型記憶セルでは記
憶セルの面積を縮小した場合、容量を維持するために容
量絶縁膜の膜厚を薄くすると膜の絶縁耐圧が低下して素
子の歩留り低下を招くという欠点があった。
憶セルの面積を縮小した場合、容量を維持するために容
量絶縁膜の膜厚を薄くすると膜の絶縁耐圧が低下して素
子の歩留り低下を招くという欠点があった。
本発明は上述した従来の欠点を除去し、容量絶縁膜の絶
縁耐圧を低下させることなく、記憶セルの面積を著しく
縮小し、大容量化されたMIS型半導体記憶装置を提供す
ることを目的とする。
縁耐圧を低下させることなく、記憶セルの面積を著しく
縮小し、大容量化されたMIS型半導体記憶装置を提供す
ることを目的とする。
本発明は基板に溝を形成し、溝の側壁をトランジスタの
チャネル部として利用し、更に溝内部に埋め込まれた電
極に電荷を蓄積することにより、一個の溝の内部にトラ
ンジスタと容量を併設し記憶セルの面積縮小を行うもの
である。
チャネル部として利用し、更に溝内部に埋め込まれた電
極に電荷を蓄積することにより、一個の溝の内部にトラ
ンジスタと容量を併設し記憶セルの面積縮小を行うもの
である。
即ち、本発明のMIS型半導体記憶装置の構成は、一導電
型の半導体基板と、前記半導体基板の主表面上に一様に
形成された反対導電型の半導体層と、前記半導体層表面
から内部へ向って形成されかつ底部が前記半導体基板内
にまで到達して形成された溝と、前記溝の底面のうちの
周縁部、前記溝の側面及び前記半導体層の上面に形成さ
れた第１の絶縁膜と、前記第１の絶縁膜上に形成された
ワード線電極と、前記ワード線電極を覆うように形成さ
れた第２の絶縁膜と、前記第２の絶縁膜のうち少なくと
も前記溝の側面部分上と前記溝の底面の中央部分を形成
する反対導電型の不純物拡散層上とに形成された電荷蓄
積電極と、前記電荷蓄積電極を覆うように形成された容
量絶縁膜と、前記容量絶縁膜上に形成され、かつ前記ワ
ード線電極と平面上直交するように形成されたビット線
電極を備えたことを特徴とする。
型の半導体基板と、前記半導体基板の主表面上に一様に
形成された反対導電型の半導体層と、前記半導体層表面
から内部へ向って形成されかつ底部が前記半導体基板内
にまで到達して形成された溝と、前記溝の底面のうちの
周縁部、前記溝の側面及び前記半導体層の上面に形成さ
れた第１の絶縁膜と、前記第１の絶縁膜上に形成された
ワード線電極と、前記ワード線電極を覆うように形成さ
れた第２の絶縁膜と、前記第２の絶縁膜のうち少なくと
も前記溝の側面部分上と前記溝の底面の中央部分を形成
する反対導電型の不純物拡散層上とに形成された電荷蓄
積電極と、前記電荷蓄積電極を覆うように形成された容
量絶縁膜と、前記容量絶縁膜上に形成され、かつ前記ワ
ード線電極と平面上直交するように形成されたビット線
電極を備えたことを特徴とする。
次に、本発明について図面を参照して説明する。第１図
は本発明の一実施例の断面図、第２図は第１図の平面図
である。
は本発明の一実施例の断面図、第２図は第１図の平面図
である。
第１図において、低濃度不純物半導体基板１には基板と
反対導電型の不純物を高濃度にドープされた反対導電型
導電層２が形成されている。導電層２の形成はエピタキ
シャル成長法を用いても、あるいはイオン注入を用いて
反対導電型不純物層を形成し熱処理により基板内に拡散
させてもよい。基板には溝が形成され、溝底部は半導体
基板１内に到達している。溝側壁上にはゲート酸化膜３
が形成され、溝内に埋め込まれた導電性物質４がゲート
電極を形成し、反対導電型層２及び溝底部に形成された
基板と反対導電型の拡散層７とがソース，ドレインを形
成する。
反対導電型の不純物を高濃度にドープされた反対導電型
導電層２が形成されている。導電層２の形成はエピタキ
シャル成長法を用いても、あるいはイオン注入を用いて
反対導電型不純物層を形成し熱処理により基板内に拡散
させてもよい。基板には溝が形成され、溝底部は半導体
基板１内に到達している。溝側壁上にはゲート酸化膜３
が形成され、溝内に埋め込まれた導電性物質４がゲート
電極を形成し、反対導電型層２及び溝底部に形成された
基板と反対導電型の拡散層７とがソース，ドレインを形
成する。
更に、溝内部には、導電性物質６が埋め込まれ、溝底部
の拡散層７と連結されて電荷蓄積電極６を形成する。更
に電荷蓄積電極上には薄い容量絶縁膜８が形成され、ビ
ット線電極９が埋め込まれている。
の拡散層７と連結されて電荷蓄積電極６を形成する。更
に電荷蓄積電極上には薄い容量絶縁膜８が形成され、ビ
ット線電極９が埋め込まれている。
また、第２図においては、10は溝パターン、６は電荷蓄
積電極パターン、４はワード線、９はビット線をあらわ
す。
積電極パターン、４はワード線、９はビット線をあらわ
す。
ワード線となるゲート電極４及びビット線となるビット
電極９とは別に設けられている基準電位（SL）線は、第
１図の基板と反対導電型導電層２に接続されている（図
示はされていない）。電荷蓄積電極６と連結している拡
散層７と導電層２との間の電気導通を、ワード線電極４
が制御する。ビット電極９は、電荷蓄積電極６と容量結
合している。
電極９とは別に設けられている基準電位（SL）線は、第
１図の基板と反対導電型導電層２に接続されている（図
示はされていない）。電荷蓄積電極６と連結している拡
散層７と導電層２との間の電気導通を、ワード線電極４
が制御する。ビット電極９は、電荷蓄積電極６と容量結
合している。
データの読み出しは、ビット線のビット電極９を一定電
位にプリチャージした後、ワード線４を開くと、容量結
合により電荷の再分布が生じて、蓄積電荷の有無に応じ
て、容量結合によりビット電極９の電位が変化し、これ
により情報「１」，「０」を判定する。
位にプリチャージした後、ワード線４を開くと、容量結
合により電荷の再分布が生じて、蓄積電荷の有無に応じ
て、容量結合によりビット電極９の電位が変化し、これ
により情報「１」，「０」を判定する。
第３図乃至第５図は本発明の一実施例の製造方法を説明
するために工程順に示した断面図である。
するために工程順に示した断面図である。
まず、第３図に示すように、シリコン基板１上には反対
導電型の不純物を高濃度に含む導電層２が形成される。
次に溝を形成し、溝の底部は半導体基板１まで達するよ
うに形成される。次いで、溝内壁及び基板表面にゲート
絶縁膜３を形成する。次に、導電性物質、例えば多結晶
シリコン４を被着しゲート電極（ワード線）とする。
導電型の不純物を高濃度に含む導電層２が形成される。
次に溝を形成し、溝の底部は半導体基板１まで達するよ
うに形成される。次いで、溝内壁及び基板表面にゲート
絶縁膜３を形成する。次に、導電性物質、例えば多結晶
シリコン４を被着しゲート電極（ワード線）とする。
次に、第４図に示すように、基板表面をマスク11で被覆
し、この状態で反応性イオンエッチングを行ない溝底部
の多結晶シリコン４を除去する。なおマスク11は例えば
リンガラスの気相成長により形成することができる。
し、この状態で反応性イオンエッチングを行ない溝底部
の多結晶シリコン４を除去する。なおマスク11は例えば
リンガラスの気相成長により形成することができる。
次に、第５図に示すように、多結晶シリコン４上に厚い
絶縁膜５を形成し、次いで底面の絶縁膜を除去し、更に
電荷蓄積電極６を埋め込み、溝底部中央の半導体基板内
に基板と反対導電型不純物拡散層７を形成する。
絶縁膜５を形成し、次いで底面の絶縁膜を除去し、更に
電荷蓄積電極６を埋め込み、溝底部中央の半導体基板内
に基板と反対導電型不純物拡散層７を形成する。
次に、第１図（ａ）に示したように、電荷蓄積電極６上
に容量絶縁膜８を形成し、ビット線電極９を埋め込むと
本実施例の素子が完成する。
に容量絶縁膜８を形成し、ビット線電極９を埋め込むと
本実施例の素子が完成する。
以上説明したように、本発明によれば、溝内を利用して
いるから、蓄積容量の調節は、溝を深くするだけで済
み、また溝内にも容量結合構造を有しているから、他の
部分に容量を形成する場合に比較して、より高密度に配
置でき、容量絶縁膜の絶縁耐圧を低下させることなく、
記憶セルの面積を著しく縮小し、大容量化が可能となる
という効果がある。
いるから、蓄積容量の調節は、溝を深くするだけで済
み、また溝内にも容量結合構造を有しているから、他の
部分に容量を形成する場合に比較して、より高密度に配
置でき、容量絶縁膜の絶縁耐圧を低下させることなく、
記憶セルの面積を著しく縮小し、大容量化が可能となる
という効果がある。
第１図は本発明の一実施例の断面図、第２図は第１図の
一実施例の平面図、第３図〜第５図は本発明の一実施例
の製造方法を説明するために工程順に示した断面図であ
る。 １…半導体基板、２…基板と反対導電型導電層、ゲート
絶縁膜、４…ゲート電極（ワード線）、５…絶縁膜、６
…電荷蓄積電極、７…基板と反対導電型拡散層、８…容
量絶縁膜、９…ビット電極、10…パターン、11…マス
ク。
一実施例の平面図、第３図〜第５図は本発明の一実施例
の製造方法を説明するために工程順に示した断面図であ
る。 １…半導体基板、２…基板と反対導電型導電層、ゲート
絶縁膜、４…ゲート電極（ワード線）、５…絶縁膜、６
…電荷蓄積電極、７…基板と反対導電型拡散層、８…容
量絶縁膜、９…ビット電極、10…パターン、11…マス
ク。
Claims (1)
- 【請求項１】一導電型の半導体基板と、前記半導体基板
の主表面上に一様に形成された反対導電型の半導体層
と、前記半導体層の表面から内部へ向って形成されかつ
底部が前記半導体基板内にまで到達して形成された溝
と、前記溝の底面のうちの周縁部、前記溝の側面及び前
記半導体層の上面に形成された第１の絶縁膜と、前記第
１の絶縁膜上に形成されたワード線電極と、前記ワード
線電極を覆うように形成された第２の絶縁膜と、前記第
２の絶縁膜のうち少なくとも前記溝の側面部分上と前記
溝の底面の中央部分を形成する反対導電型の不純物拡散
層上とに形成された電荷蓄積電極と、前記電荷蓄積電極
を覆うように形成された容量絶縁膜と、前記容量絶縁膜
上に形成されかつ前記ワード線電極と平面上直交するよ
うに形成されたビット線電極を備えたことを特徴とする
MIS型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60196247A JPH0682803B2 (ja) | 1985-09-04 | 1985-09-04 | Ｍｉｓ型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60196247A JPH0682803B2 (ja) | 1985-09-04 | 1985-09-04 | Ｍｉｓ型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6254955A JPS6254955A (ja) | 1987-03-10 |
| JPH0682803B2 true JPH0682803B2 (ja) | 1994-10-19 |
Family
ID=16354630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60196247A Expired - Lifetime JPH0682803B2 (ja) | 1985-09-04 | 1985-09-04 | Ｍｉｓ型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682803B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2519216B2 (ja) * | 1986-08-20 | 1996-07-31 | 株式会社東芝 | 半導体記憶装置 |
| US5244824A (en) * | 1990-09-05 | 1993-09-14 | Motorola, Inc. | Trench capacitor and transistor structure and method for making the same |
| JPH056977A (ja) * | 1990-11-30 | 1993-01-14 | Toshiba Corp | ダイナミツク型半導体記憶装置およびその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136369A (ja) * | 1983-12-26 | 1985-07-19 | Toshiba Corp | 半導体装置及びその製造方法 |
-
1985
- 1985-09-04 JP JP60196247A patent/JPH0682803B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6254955A (ja) | 1987-03-10 |
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