JPS6254955A - Ｍｉｓ型半導体記憶装置 - Google Patents
Ｍｉｓ型半導体記憶装置Info
- Publication number
- JPS6254955A JPS6254955A JP60196247A JP19624785A JPS6254955A JP S6254955 A JPS6254955 A JP S6254955A JP 60196247 A JP60196247 A JP 60196247A JP 19624785 A JP19624785 A JP 19624785A JP S6254955 A JPS6254955 A JP S6254955A
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- JP
- Japan
- Prior art keywords
- substrate
- groove
- insulating film
- conductivity type
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭＩＳ型半導体記憶装置に関し、特に−個の容
量と一個のトランジスタからなる１トランジスタ型ＭＩ
Ｓ型半導体記憶装置に関するものである。
量と一個のトランジスタからなる１トランジスタ型ＭＩ
Ｓ型半導体記憶装置に関するものである。
従来１トランジスタ型ＭＩＳ型半導体記憶装置（以後１
トランジスタ型記憶セルと記す）は、平面上に１個のト
ランジスタと１個の容量を形成するものが多く用いられ
てきた。
トランジスタ型記憶セルと記す）は、平面上に１個のト
ランジスタと１個の容量を形成するものが多く用いられ
てきた。
本構造ではＭＩＳ型電界効果トランジスタに付随して設
けられた容量の蓄積電荷の有無が情報の１．０に対応す
る。蓄積容量の値は、容量部の面積をＳ、容量絶縁膜の
厚さをｔ、誘電率をεとすれば、Ｃ＝εＳ／ｌで与えら
れる。
けられた容量の蓄積電荷の有無が情報の１．０に対応す
る。蓄積容量の値は、容量部の面積をＳ、容量絶縁膜の
厚さをｔ、誘電率をεとすれば、Ｃ＝εＳ／ｌで与えら
れる。
近年、記憶装置の大容量化に伴い、素子の集積度を向上
させるために、記憶セルの縮小化の要請が強まってきた
。記憶セルの縮小化に於ては、情報判定の容易さ、放射
性耐性の維持のために蓄積信号電荷の量は維持されなけ
ればならない。
させるために、記憶セルの縮小化の要請が強まってきた
。記憶セルの縮小化に於ては、情報判定の容易さ、放射
性耐性の維持のために蓄積信号電荷の量は維持されなけ
ればならない。
しかしながら、従来の１トランジスタ型記憶セルでは記
憶セルの面積を縮小した場合、容量を維持するために容
量絶縁膜の膜厚を薄くすると膜の絶縁耐圧が低下して素
子の歩留り低下を招くという欠点があった。
憶セルの面積を縮小した場合、容量を維持するために容
量絶縁膜の膜厚を薄くすると膜の絶縁耐圧が低下して素
子の歩留り低下を招くという欠点があった。
本発明は上述した従来の欠点を除去し、容量絶縁膜の絶
縁耐圧を低下させることなく、記憶セルの面積を著しく
縮小し、大容量化されたＭＩＳ型半導体記憶装置を提供
することを目的とする。
縁耐圧を低下させることなく、記憶セルの面積を著しく
縮小し、大容量化されたＭＩＳ型半導体記憶装置を提供
することを目的とする。
本発明は基板に溝を形成し、溝の側壁をトランジスタの
チャネル部として利用し、更に溝内部に埋め込まれた電
極に電荷を蓄積することにより、−個の溝の内部にトラ
ンジスタと容量を併設し記憶セルの面積縮小を行うもの
である。
チャネル部として利用し、更に溝内部に埋め込まれた電
極に電荷を蓄積することにより、−個の溝の内部にトラ
ンジスタと容量を併設し記憶セルの面積縮小を行うもの
である。
ずなわり本発明のＭＩＳ型半導体記憶装置は、一導電型
半導体基板上に形成された該半導体基板と反対導電型の
半導体層と、該半導体層の表面から内部へ向って形成さ
れその底部が前記一導電型半導体基板内に到達して形成
された溝と、該溝の側面及び底面の周縁部の半導体基板
上に形成された絶縁膜と、該絶縁膜上に形成された導電
性物質よりなるワード線電極と、該ワード線電極上を被
覆して形成された絶縁膜と、該絶縁膜上に形成され前記
溝の底面の中央部分の前記半導体基板内に設けられた前
記基板とは反対導電型の不純物拡散層と連結された導電
性物質よりなるビット線電極とを含んで構成される。
半導体基板上に形成された該半導体基板と反対導電型の
半導体層と、該半導体層の表面から内部へ向って形成さ
れその底部が前記一導電型半導体基板内に到達して形成
された溝と、該溝の側面及び底面の周縁部の半導体基板
上に形成された絶縁膜と、該絶縁膜上に形成された導電
性物質よりなるワード線電極と、該ワード線電極上を被
覆して形成された絶縁膜と、該絶縁膜上に形成され前記
溝の底面の中央部分の前記半導体基板内に設けられた前
記基板とは反対導電型の不純物拡散層と連結された導電
性物質よりなるビット線電極とを含んで構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の断面図、第２図は第１図の
平面図である。
平面図である。
第１図において、低濃度不純物半導体基板１には基板と
反対導電型の不純物を高濃度にドープされた反対導電型
導電層２が形成されている。導電層２の形成はエピタキ
シャル成長法を用いても、あるいはイオン注入を用いて
反対導電型不純物層を形成し熱処理により基板内に拡散
させてもよい。
反対導電型の不純物を高濃度にドープされた反対導電型
導電層２が形成されている。導電層２の形成はエピタキ
シャル成長法を用いても、あるいはイオン注入を用いて
反対導電型不純物層を形成し熱処理により基板内に拡散
させてもよい。
基板には溝が形成され、溝底部は半導体基板１内に到達
している。溝側壁上にはゲート酸化膜３が形成され、溝
内に埋め込まれた導電性物質４がゲート電極を形成し、
反対導電型層２及び溝底部に形成された基板と反対導電
型の拡散層７とがソース、ドレインを形成する。
している。溝側壁上にはゲート酸化膜３が形成され、溝
内に埋め込まれた導電性物質４がゲート電極を形成し、
反対導電型層２及び溝底部に形成された基板と反対導電
型の拡散層７とがソース、ドレインを形成する。
更に、溝内部には、導電性物質６が埋め込まれ、溝底部
の拡散層７と連結されて電荷蓄積電極を形成する。更に
電荷蓄積電極上には薄い容量絶縁膜８が形成され、ビッ
ト線電極９が埋め込まれている。
の拡散層７と連結されて電荷蓄積電極を形成する。更に
電荷蓄積電極上には薄い容量絶縁膜８が形成され、ビッ
ト線電極９が埋め込まれている。
また、第２図においては、１０は溝パターン、６は電荷
蓄積電極パターン、４はワード線、９はビット線をあら
れす。
蓄積電極パターン、４はワード線、９はビット線をあら
れす。
第３図乃至第５図は本発明の一実施例の製造方法を説明
するために工程順に示した断面図である。
するために工程順に示した断面図である。
まず１、第３図に示すように、シリコン基板１上には反
対導電型の不純物を高濃度に含む導電層２が形成される
。次に溝を形成し、溝の底部は半導体基板１まで達する
ようにされる。次いで、溝内壁及び基板表面にゲート絶
縁膜３を形成する。次に、導電性物質、例えば多結晶シ
リコン４を被着しゲート電極（ワード線）とする。
対導電型の不純物を高濃度に含む導電層２が形成される
。次に溝を形成し、溝の底部は半導体基板１まで達する
ようにされる。次いで、溝内壁及び基板表面にゲート絶
縁膜３を形成する。次に、導電性物質、例えば多結晶シ
リコン４を被着しゲート電極（ワード線）とする。
次に、第４図に示すように、基板表面をマスク１１で被
覆し、この状態で反応性イオンエツチングを行ない溝底
部の多結晶シリコン４を除去する。
覆し、この状態で反応性イオンエツチングを行ない溝底
部の多結晶シリコン４を除去する。
なおマスク１１は例えばリンガラスの気相成長により形
成することができる。
成することができる。
次に、第５図に示すように、多結晶リレコン４上に厚い
絶縁膜５を形成し、次いで底面の絶縁膜を除去し、更に
電荷蓄積電極６を埋め込み、溝底部中央の半導体基板内
に基板と反対導電型不純物拡散層７を形成する。
絶縁膜５を形成し、次いで底面の絶縁膜を除去し、更に
電荷蓄積電極６を埋め込み、溝底部中央の半導体基板内
に基板と反対導電型不純物拡散層７を形成する。
次に、第１図（ａ）に示したように、電荷蓄積電極６上
に容量絶縁膜８を形成し、ビット線電極９を埋め込むと
本実施例の素子が完成する。
に容量絶縁膜８を形成し、ビット線電極９を埋め込むと
本実施例の素子が完成する。
以上説明したように、本発明によれば、容量絶縁膜の絶
縁耐圧を低下させることなく、記憶セルの面積を著しく
縮小し、大容量化されたＭＩＳ型半導体記憶装置を得る
ことができる。
縁耐圧を低下させることなく、記憶セルの面積を著しく
縮小し、大容量化されたＭＩＳ型半導体記憶装置を得る
ことができる。
第１図は本発明の一実施例の断面図、第２図は第１図の
一実施例の平面図、第３図〜第５図は本発明の一実施例
の製造方法を説明するために工程順に示した断面図であ
る。 １・・・半導体基板、２・・・基板と反対導電型導電層
、ゲート絶縁膜、４・・・ゲート電極（ワード線）、５
・・・絶縁膜、６・・・電荷蓄積電極、７・・・基板と
反対導電型拡散層、８・・・容量絶縁膜、９・・・ピッ
１〜電極、１０・・・パターン、１１・・・マスク。 代理人 弁理士 内 原 音 第 ２ 図
一実施例の平面図、第３図〜第５図は本発明の一実施例
の製造方法を説明するために工程順に示した断面図であ
る。 １・・・半導体基板、２・・・基板と反対導電型導電層
、ゲート絶縁膜、４・・・ゲート電極（ワード線）、５
・・・絶縁膜、６・・・電荷蓄積電極、７・・・基板と
反対導電型拡散層、８・・・容量絶縁膜、９・・・ピッ
１〜電極、１０・・・パターン、１１・・・マスク。 代理人 弁理士 内 原 音 第 ２ 図
Claims (1)
- 一導電型半導体基板上に形成された該半導体基板と反
対導電型の半導体層と、該半導体層の表面から内部へ向
って形成されその底部が前記一導電型半導体基板内に到
達して形成された溝と、該溝の側面及び底面の周縁部の
半導体基板上に形成された絶縁膜と、該絶縁膜上に形成
された導電性物質よりなるワード線電極と、該ワード線
電極上を被覆して形成された絶縁膜と、該絶縁膜上に形
成され前記溝の底面の中央部分の前記半導体基板内に設
けられた前記基板とは反対導電型の不純物拡散層と連結
された導電性物質よりなるビット線電極とを含むことを
特徴とするＭＩＳ型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60196247A JPH0682803B2 (ja) | 1985-09-04 | 1985-09-04 | Ｍｉｓ型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60196247A JPH0682803B2 (ja) | 1985-09-04 | 1985-09-04 | Ｍｉｓ型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6254955A true JPS6254955A (ja) | 1987-03-10 |
| JPH0682803B2 JPH0682803B2 (ja) | 1994-10-19 |
Family
ID=16354630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60196247A Expired - Lifetime JPH0682803B2 (ja) | 1985-09-04 | 1985-09-04 | Ｍｉｓ型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682803B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6350056A (ja) * | 1986-08-20 | 1988-03-02 | Toshiba Corp | 半導体記憶装置 |
| US5244824A (en) * | 1990-09-05 | 1993-09-14 | Motorola, Inc. | Trench capacitor and transistor structure and method for making the same |
| US5250830A (en) * | 1990-11-30 | 1993-10-05 | Kabushiki Kaisha Toshiba | Dynamic type semiconductor memory device and its manufacturing method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136369A (ja) * | 1983-12-26 | 1985-07-19 | Toshiba Corp | 半導体装置及びその製造方法 |
-
1985
- 1985-09-04 JP JP60196247A patent/JPH0682803B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136369A (ja) * | 1983-12-26 | 1985-07-19 | Toshiba Corp | 半導体装置及びその製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6350056A (ja) * | 1986-08-20 | 1988-03-02 | Toshiba Corp | 半導体記憶装置 |
| US5244824A (en) * | 1990-09-05 | 1993-09-14 | Motorola, Inc. | Trench capacitor and transistor structure and method for making the same |
| US5250830A (en) * | 1990-11-30 | 1993-10-05 | Kabushiki Kaisha Toshiba | Dynamic type semiconductor memory device and its manufacturing method |
| US5350708A (en) * | 1990-11-30 | 1994-09-27 | Kabushiki Kaisha Toshiba | Method of making dynamic random access semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0682803B2 (ja) | 1994-10-19 |
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