JPS62155557A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS62155557A JPS62155557A JP60296913A JP29691385A JPS62155557A JP S62155557 A JPS62155557 A JP S62155557A JP 60296913 A JP60296913 A JP 60296913A JP 29691385 A JP29691385 A JP 29691385A JP S62155557 A JPS62155557 A JP S62155557A
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- capacitor
- semiconductor substrate
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- 239000000758 substrate Substances 0.000 claims abstract description 26
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特に基準電位電極を有
する１トランジスタ１キヤパシタ型の半導体記憶装置に
関する。
する１トランジスタ１キヤパシタ型の半導体記憶装置に
関する。
従来の基準電位電極を有する１トランジスタ１キヤパシ
タ型の半導体記憶装置としては、持公開昭５７−第２３
２ Ｃ＞ １号がある。
タ型の半導体記憶装置としては、持公開昭５７−第２３
２ Ｃ＞ １号がある。
この半導体記憶装置はスイッチ用Ｍｏ５ｔ〜ランジスタ
のソース（又はドレイン）電極が基準電位電極に接続さ
れ、トレイン（又はソース）電極がキャパシタの一方の
電極に接続され、デー１〜電極かワード線に接続され、
キャパシタの他方の電極がピッＩ・線に接続されて構成
される。
のソース（又はドレイン）電極が基準電位電極に接続さ
れ、トレイン（又はソース）電極がキャパシタの一方の
電極に接続され、デー１〜電極かワード線に接続され、
キャパシタの他方の電極がピッＩ・線に接続されて構成
される。
この種の半導体記憶装置では、キャパシタに電荷が蓄積
されているか否かで情報の有無を判定している。従って
、容量値は大きいことが望ましい。
されているか否かで情報の有無を判定している。従って
、容量値は大きいことが望ましい。
従来の半導体記憶装置は、キャパシタ電極を半導体基板
に平面状に形成しているため、容量を大きくすることは
半導体基板の面積増大につながる。
に平面状に形成しているため、容量を大きくすることは
半導体基板の面積増大につながる。
近年、半導体記憶装置の大容量化に伴い、素子の集積度
が向上し、記憶セル面積の縮小化が重要な課題とな−）
てきた。
が向上し、記憶セル面積の縮小化が重要な課題とな−）
てきた。
また、１トランジスタ１キヤパシタ型記憶セルにおいて
は、放射線耐性を維持する上で、蓄積容量の値を小さく
することは好ましくない。
は、放射線耐性を維持する上で、蓄積容量の値を小さく
することは好ましくない。
［発明が解決しようとする問題点〕
上述した従来の半導体記憶装置は、記憶セルの表面積を
短縮すると蓄積容量は減少してしまい、容量の減少を抑
えるために誘電体である絶縁膜の膜厚を薄くすると、膜
の絶縁耐圧が劣化して素子の歩留りが低下するため、記
憶セルの表面積が増大するという問題点がある。
短縮すると蓄積容量は減少してしまい、容量の減少を抑
えるために誘電体である絶縁膜の膜厚を薄くすると、膜
の絶縁耐圧が劣化して素子の歩留りが低下するため、記
憶セルの表面積が増大するという問題点がある。
本発明の目的は、記憶セルの表面積を増大すること無く
容量値を大きくできる半導体記憶装置を提供することに
ある。
容量値を大きくできる半導体記憶装置を提供することに
ある。
本発明の半導体記憶装置は、−導電型の半導体基板と、
該半導体基板に設けられた溝と、前記半導体基板の表面
及び前記溝の側面に形成された前記半導体基板と逆導電
型の第１の拡散層と、前記溝の底面に形成された前記第
１の拡散層と同一導電型の第２の拡散層と、前記第１の
拡散層の上面に形成された第１の絶縁膜と、該第１の絶
縁膜の上面に形成された導電性物質から成るワード線と
、該ワード線の上面に形成された第２の絶縁膜と、前記
溝の前記第２の絶縁膜の上面と前記第２の拡散層の上面
とに形成され前記第２の拡散層と電気的に接続された導
電性物質から成る１方のキャパシタ電極と、該１方のキ
ャパシタ電極を覆って形成された第３の絶縁膜と、該第
３の絶縁膜の上部に前記溝に埋設して形成される導電性
物質から成る他方のキャパシタ電極とを含んで構成され
る。
該半導体基板に設けられた溝と、前記半導体基板の表面
及び前記溝の側面に形成された前記半導体基板と逆導電
型の第１の拡散層と、前記溝の底面に形成された前記第
１の拡散層と同一導電型の第２の拡散層と、前記第１の
拡散層の上面に形成された第１の絶縁膜と、該第１の絶
縁膜の上面に形成された導電性物質から成るワード線と
、該ワード線の上面に形成された第２の絶縁膜と、前記
溝の前記第２の絶縁膜の上面と前記第２の拡散層の上面
とに形成され前記第２の拡散層と電気的に接続された導
電性物質から成る１方のキャパシタ電極と、該１方のキ
ャパシタ電極を覆って形成された第３の絶縁膜と、該第
３の絶縁膜の上部に前記溝に埋設して形成される導電性
物質から成る他方のキャパシタ電極とを含んで構成され
る。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の平面図、第２図は第１図の
半導体記憶装置のＡ−Ａ′線断面図である。。
半導体記憶装置のＡ−Ａ′線断面図である。。
第１図及び第２図に示すように、半導体記憶装置は一導
電型の半導体基板１に穿たれた溝１０内にトランジスタ
及びキャパシタが形成されている。
電型の半導体基板１に穿たれた溝１０内にトランジスタ
及びキャパシタが形成されている。
即ち、半導体基板１の表面及び７Ｉ＄１０の側壁には半
導体基板１と逆導電型の不純物が拡散された第１の拡散
層が形成され、所定の基準電位が設定されたドレイン（
又はソース）電極としての基準電位電極２となる。
導体基板１と逆導電型の不純物が拡散された第１の拡散
層が形成され、所定の基準電位が設定されたドレイン（
又はソース）電極としての基準電位電極２となる。
基準電位電極２の上面には第１の絶縁膜としてゲート酸
化膜４が形成され、ゲーＩ・酸化１摸４の上面に導電性
物質５から成るゲート電極としてのワード線５が形成さ
れる。
化膜４が形成され、ゲーＩ・酸化１摸４の上面に導電性
物質５から成るゲート電極としてのワード線５が形成さ
れる。
満１０の底面に形成された半導体基板１と逆導電型を有
する第２の拡散層３がソース（又はドレイン）電極を形
成する。
する第２の拡散層３がソース（又はドレイン）電極を形
成する。
更に、ゲート電極５の上面には第２の絶縁１１ｉ６を介
して導電性物質からなる一方のキャパシタ電ｆｆ１７が
形成される。満１０内に埋込まれたキャパシタ電極７の
先端面は拡散層３と電気的に接続される。
して導電性物質からなる一方のキャパシタ電ｆｆ１７が
形成される。満１０内に埋込まれたキャパシタ電極７の
先端面は拡散層３と電気的に接続される。
更に、キャパシタ電極７の表面は薄い第３の絶縁膜８に
覆われ、絶縁膜８の上面には導電性物質から成る他方の
キャパシタ電極としてのビット線９が涌１０に埋込まれ
て形成される。
覆われ、絶縁膜８の上面には導電性物質から成る他方の
キャパシタ電極としてのビット線９が涌１０に埋込まれ
て形成される。
従って、ワード線５とビット線９との交点の溝１０内に
１ビ・ソトの記憶セルを形成でき、記憶セルの面積を著
しく縮小して、しがも、キャパシタの電極面積を増大で
きる。
１ビ・ソトの記憶セルを形成でき、記憶セルの面積を著
しく縮小して、しがも、キャパシタの電極面積を増大で
きる。
次に、第３図（ａ）〜（ｆ＞は第１図に示す半導体記憶
装置の各製造工程における断面図である。
装置の各製造工程における断面図である。
第３図（ａ＞に示すように、−導電型の半導体基板１に
溝１０を穿ち、？ｌ１１０の内壁及び半導体基板１の表
面に半導体基板１と逆導電型を有する不純物をイオン注
入法を用いて導入し、第１の拡散層を形成する。この拡
散層が基準電位電極２でドレイン（又はソース）電極と
なる。
溝１０を穿ち、？ｌ１１０の内壁及び半導体基板１の表
面に半導体基板１と逆導電型を有する不純物をイオン注
入法を用いて導入し、第１の拡散層を形成する。この拡
散層が基準電位電極２でドレイン（又はソース）電極と
なる。
次に、第３図（ｂ）に示すように、半導体装置１の表面
のみをマスク１１で覆い、反応性イオンエツチンクによ
り、 ｍ １０の底部の拡散層を除去する。マスク１１
の形成は、例えば、リンガラス層を気相成長法で被着す
ることにより行われる。
のみをマスク１１で覆い、反応性イオンエツチンクによ
り、 ｍ １０の底部の拡散層を除去する。マスク１１
の形成は、例えば、リンガラス層を気相成長法で被着す
ることにより行われる。
渦が充分に深ければリンカラス層はｍ １０の底部まで
充分に堆積されず、半導体基板１の表面に堆積した部分
の厚さを選択的に厚くできる。
充分に堆積されず、半導体基板１の表面に堆積した部分
の厚さを選択的に厚くできる。
次に、りンカラスＪＷ１１を除去した後、第３図（ｃン
に示すように、全表面に酸化ｊ摸のゲート絶縁膜４を形
成した後、ゲート絶縁膜４の上面に導電性物質、例えば
、多結晶シリコン５′を被着する。
に示すように、全表面に酸化ｊ摸のゲート絶縁膜４を形
成した後、ゲート絶縁膜４の上面に導電性物質、例えば
、多結晶シリコン５′を被着する。
次に第３図（ｄ）に示すように、上記した第３図（ｂ）
の場合と同様の方法で溝１０の底部の多結晶シリコンを
除去すると共に、溝部以外の部分でも加工を行い、ゲー
ト電極としてのワード線５を形成する１、 次に、第３図（ｅ）に示すように、ワード線５の表面に
厚い絶縁膜６を形成する。この際、ゲート絶縁膜４に、
例えば、シリコン窒化膜を用いれば、溝底部での酸化膜
の成長を抑えることができる。
の場合と同様の方法で溝１０の底部の多結晶シリコンを
除去すると共に、溝部以外の部分でも加工を行い、ゲー
ト電極としてのワード線５を形成する１、 次に、第３図（ｅ）に示すように、ワード線５の表面に
厚い絶縁膜６を形成する。この際、ゲート絶縁膜４に、
例えば、シリコン窒化膜を用いれば、溝底部での酸化膜
の成長を抑えることができる。
次に、第３図（ｆ＞に示すように、溝底部の絶縁膜を除
去した後、満１０及び溝周辺の半導体基板１の絶縁膜６
上に多結晶シリコンを成長させ一方のキャパシタ電極７
を形成すると共に、半導体基板１と逆導電型の不純物を
ドーピングする。これにより、溝１０の底部に逆導電型
の拡散層３が形成される。拡散層３がソース（又はドレ
イン）となる。
去した後、満１０及び溝周辺の半導体基板１の絶縁膜６
上に多結晶シリコンを成長させ一方のキャパシタ電極７
を形成すると共に、半導体基板１と逆導電型の不純物を
ドーピングする。これにより、溝１０の底部に逆導電型
の拡散層３が形成される。拡散層３がソース（又はドレ
イン）となる。
次に、一方のキャパシタ電極７の表面を覆って誘電体と
しての薄い絶縁膜８を形成し、ビ・ソ１〜線９を埋込ん
でフォトエツチング工程により加工し、第２図に示す半
導体記憶装置が得られる。
しての薄い絶縁膜８を形成し、ビ・ソ１〜線９を埋込ん
でフォトエツチング工程により加工し、第２図に示す半
導体記憶装置が得られる。
以上説明したように本発明の半導体記憶装置は、半導体
基板に形成された溝内部にトランジスタ及びキャパシタ
を併設することにより、記憶セルの表面積を著しく縮小
できると共に、容量を増大できるという効果がある。
基板に形成された溝内部にトランジスタ及びキャパシタ
を併設することにより、記憶セルの表面積を著しく縮小
できると共に、容量を増大できるという効果がある。
第１図は本発明の一実施例の平面図、第２図は第１図の
半導体記憶装置のＡ−Ａ’線断面図、第３図（ａ）〜（
ｆ）は第１図に示す半導体記憶装置の各製造工程におけ
る断面図である。 １・・・半導体基板、２・・・基準電位電極、３・・・
拡散層、４・・・ゲート絶縁膜、５・・・ワード線、６
・・・絶縁膜、７・・・一方のキャパシタ電極、８・・
・絶縁膜、９・・・ビット線、１０・・・溝、１１・・
・マスク。 Ｉ：’７３４イ＊”！＆＊ ２：基草電イｔｒｅｉ
ヨｉｉ ３：＃ス゛ｒ％４：”ｒ″−ｈｒｇｇ
訳’７−ドＦｒｃ ６ ： ｎｕｎ７
：−’ｙｒｔＩｒｓｒｗ二りｅｔｉ！ ｌｊ：ｅｔａ
！：ヒー１．＝ｌ’＜ ｙｏ：＄茅２回
半導体記憶装置のＡ−Ａ’線断面図、第３図（ａ）〜（
ｆ）は第１図に示す半導体記憶装置の各製造工程におけ
る断面図である。 １・・・半導体基板、２・・・基準電位電極、３・・・
拡散層、４・・・ゲート絶縁膜、５・・・ワード線、６
・・・絶縁膜、７・・・一方のキャパシタ電極、８・・
・絶縁膜、９・・・ビット線、１０・・・溝、１１・・
・マスク。 Ｉ：’７３４イ＊”！＆＊ ２：基草電イｔｒｅｉ
ヨｉｉ ３：＃ス゛ｒ％４：”ｒ″−ｈｒｇｇ
訳’７−ドＦｒｃ ６ ： ｎｕｎ７
：−’ｙｒｔＩｒｓｒｗ二りｅｔｉ！ ｌｊ：ｅｔａ
！：ヒー１．＝ｌ’＜ ｙｏ：＄茅２回
Claims (1)
- 一導電型の半導体基板と、該半導体基板に設けられた
溝と、前記半導体基板の表面及び前記溝の側面に形成さ
れた前記半導体基板と逆導電型の第１の拡散層と、前記
溝の底面に形成された前記第１の拡散層と同一導電型の
第２の拡散層と、前記第１の拡散層の上面に形成された
第１の絶縁膜と、該第１の絶縁膜の上面に形成された導
電性物質から成るワード線と、該ワード線の上面に形成
された第２の絶縁膜と、前記溝の前記第２の絶縁膜の上
面と前記第２の拡散層の上面とに形成され前記第２の拡
散層と電気的に接続された導電性物質から成る１方のキ
ャパシタ電極と、該１方のキャパシタ電極を覆って形成
された第３の絶縁膜と、該第３の絶縁膜の上部に前記溝
に埋設して形成される導電性物質から成る他方のキャパ
シタ電極とを含むことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60296913A JPS62155557A (ja) | 1985-12-27 | 1985-12-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60296913A JPS62155557A (ja) | 1985-12-27 | 1985-12-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62155557A true JPS62155557A (ja) | 1987-07-10 |
Family
ID=17839788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60296913A Pending JPS62155557A (ja) | 1985-12-27 | 1985-12-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62155557A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6350056A (ja) * | 1986-08-20 | 1988-03-02 | Toshiba Corp | 半導体記憶装置 |
| JPS6372150A (ja) * | 1986-09-16 | 1988-04-01 | Matsushita Electronics Corp | ダイナミツクｒａｍ |
| US5045904A (en) * | 1987-12-21 | 1991-09-03 | Yutaka Kobayashi | Semiconductor device including an improved trench arrangement |
| US5250830A (en) * | 1990-11-30 | 1993-10-05 | Kabushiki Kaisha Toshiba | Dynamic type semiconductor memory device and its manufacturing method |
| US5346213A (en) * | 1992-01-23 | 1994-09-13 | Daiwa Golf Co., Ltd. | Golf club head |
| US7042040B2 (en) | 2000-09-11 | 2006-05-09 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| US20120285926A1 (en) * | 2002-08-21 | 2012-11-15 | Micron Technology, Inc. | Dual-damascene bit line structures for microelectronic devices and methods of fabricating microelectronic devices |
-
1985
- 1985-12-27 JP JP60296913A patent/JPS62155557A/ja active Pending
Cited By (9)
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