JPS6249649A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6249649A JPS6249649A JP60190703A JP19070385A JPS6249649A JP S6249649 A JPS6249649 A JP S6249649A JP 60190703 A JP60190703 A JP 60190703A JP 19070385 A JP19070385 A JP 19070385A JP S6249649 A JPS6249649 A JP S6249649A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に絶縁ゲートａ電界効果
トランジスタを含む半導体装置に関する。
トランジスタを含む半導体装置に関する。
シリコン単結晶等の半導体基板表面に形成される記憶装
置としては、情報蓄積部が１個の絶縁ゲート型電界効果
トランジスタ（以下ＭＩ８ＦＥＴと称す）と１個の容量
部で構成される構造が最も高密度化、大容量化に適して
いると考えられている。このような中にあって、更に１
メガビット以上の大容量化を計るため、従来、この種の
半導体装置では、上記容１部を半導体基板内に延在した
溝側壁に形成する試みがなされている。
置としては、情報蓄積部が１個の絶縁ゲート型電界効果
トランジスタ（以下ＭＩ８ＦＥＴと称す）と１個の容量
部で構成される構造が最も高密度化、大容量化に適して
いると考えられている。このような中にあって、更に１
メガビット以上の大容量化を計るため、従来、この種の
半導体装置では、上記容１部を半導体基板内に延在した
溝側壁に形成する試みがなされている。
上述した従来の半導体装置の溝側壁に形成された容量部
では、情報電荷が溝側壁の半導体表面側に蓄積されるた
め隣接した他の容量部の干渉を受は易（ｅり、そのため
隣接した情報蓄積部相互の間隔をせばめて高密度化する
ことに限界があり、更に集積度を向上させることが不可
能となる欠点を有している。この干渉は、情報電荷に相
当した電位が溝内側の容量電極に与えられた時に誘電体
を介して半導体表面に空乏層が生じ、この空乏層により
他の隣接した情報蓄積部に情報電荷が移送されるために
起る。更に、又との空乏層が生じると空乏層内に６る電
荷の再結合中心ｌに起因するリーク電流が増加し、蓄積
した情報電荷が消失し易くなるということ、構造上べ粒
子の透過によるソフトエラーが多発し易くなるという大
きな欠点をも有している。
では、情報電荷が溝側壁の半導体表面側に蓄積されるた
め隣接した他の容量部の干渉を受は易（ｅり、そのため
隣接した情報蓄積部相互の間隔をせばめて高密度化する
ことに限界があり、更に集積度を向上させることが不可
能となる欠点を有している。この干渉は、情報電荷に相
当した電位が溝内側の容量電極に与えられた時に誘電体
を介して半導体表面に空乏層が生じ、この空乏層により
他の隣接した情報蓄積部に情報電荷が移送されるために
起る。更に、又との空乏層が生じると空乏層内に６る電
荷の再結合中心ｌに起因するリーク電流が増加し、蓄積
した情報電荷が消失し易くなるということ、構造上べ粒
子の透過によるソフトエラーが多発し易くなるという大
きな欠点をも有している。
本発明の目的は、情報蓄積容量部相互の電気的干渉を減
らし、半導体記憶装置の素子密度をさらに向上させるこ
とができる半導体装置を提供することにある。
らし、半導体記憶装置の素子密度をさらに向上させるこ
とができる半導体装置を提供することにある。
本発明の半導体装置は、不純吻ａ度が１０１７〜け、該
溝の側壁に沼って不純物濃度が１０１（１０”原子／ｃ
ｄｌの一導′ｗ１塁高濃度不純物領域を設け、前記溝の
側壁部表面に誘電体膜を設け、該誘電体膜を被覆し前記
溝を埋込む姿態に容量１１ｔ極を設け、該容量電極の上
部表面に絶縁膜を介して、ソースが前記溝内部に設けら
れた前記容量電極と接続した絶縁ゲート盤電界効果トラ
ンジスタを設けることにより構成される。
溝の側壁に沼って不純物濃度が１０１（１０”原子／ｃ
ｄｌの一導′ｗ１塁高濃度不純物領域を設け、前記溝の
側壁部表面に誘電体膜を設け、該誘電体膜を被覆し前記
溝を埋込む姿態に容量１１ｔ極を設け、該容量電極の上
部表面に絶縁膜を介して、ソースが前記溝内部に設けら
れた前記容量電極と接続した絶縁ゲート盤電界効果トラ
ンジスタを設けることにより構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す断面図である。
この実ｈ４例では、ｐ戯シリコン基板１０１表面ＫＩＩ
Ａ縁膜１０２を設け、この絶縁膜１０２で覆っていない
ｌ’５１シリコン基板１０１表面からＰ温シリコン基板
１０１内部に延在する姿態に溝を形成し、この溝の側壁
表面には溝を囲むようにＰ型不純物領域１０３を設けて
いる。ここでｖＭ不純物領域１０３０温度は１０１８〜
１０！１原子／ｃｕｔである。
Ａ縁膜１０２を設け、この絶縁膜１０２で覆っていない
ｌ’５１シリコン基板１０１表面からＰ温シリコン基板
１０１内部に延在する姿態に溝を形成し、この溝の側壁
表面には溝を囲むようにＰ型不純物領域１０３を設けて
いる。ここでｖＭ不純物領域１０３０温度は１０１８〜
１０！１原子／ｃｕｔである。
更に溝側壁に沿って誘電体■１０４を被覆し、誘電体膜
１０４に接するようにして＠白部に埋込まれる姿態にリ
ン又は砒素のようなＪｊｌ不純物を含有する多結晶シリ
コン又は高融点金属又はそのシリサイド等の導体で容量
電極１０５を形成する。
１０４に接するようにして＠白部に埋込まれる姿態にリ
ン又は砒素のようなＪｊｌ不純物を含有する多結晶シリ
コン又は高融点金属又はそのシリサイド等の導体で容量
電極１０５を形成する。
次に、一部に開孔部１０６を設けたシリコン酸化膜又は
シリコン窒化膜等により絶縁膜１０７を上記容量電極１
０５を被覆して堆積した後、上記絶縁膜１０７上にシリ
コン薄膜層を形成し、所定の場所にリン又は砒素等のＮ
型不純物を拡散し、１０９とで挾まれたチャネル領域１
１４の表面にゲート絶Ｒ膜１１０とゲート電極１１１と
を形成する。最後に、金属配線１１２と酸化膜カバー１
１３を設けて本発明のｗｌｌの実施例である半導体装置
ができる。
シリコン窒化膜等により絶縁膜１０７を上記容量電極１
０５を被覆して堆積した後、上記絶縁膜１０７上にシリ
コン薄膜層を形成し、所定の場所にリン又は砒素等のＮ
型不純物を拡散し、１０９とで挾まれたチャネル領域１
１４の表面にゲート絶Ｒ膜１１０とゲート電極１１１と
を形成する。最後に、金属配線１１２と酸化膜カバー１
１３を設けて本発明のｗｌｌの実施例である半導体装置
ができる。
ここで、Ｎ型不純物を含むソース領域１０９と容量電極
１０５は開孔部１０６を通して電気的に接続しており、
情報電荷はドレイン領域１０８からＭＩＳＦＥＴ の
チャネル領域１１４とソース領域１０９とを通って容量
電極１０５内に蓄積される。又、高濃度のＰ型不純物を
含有する側壁表面のＰ＋を不純物領域１０３はシリコン
側壁表面の反転を防止し情報蓄積の容量値の低下を抑え
る役目を果している。勿論、Ｐ型シリコン基板１０１の
不純物濃度を高くしておくことができればこの反転を防
止することができる。
１０５は開孔部１０６を通して電気的に接続しており、
情報電荷はドレイン領域１０８からＭＩＳＦＥＴ の
チャネル領域１１４とソース領域１０９とを通って容量
電極１０５内に蓄積される。又、高濃度のＰ型不純物を
含有する側壁表面のＰ＋を不純物領域１０３はシリコン
側壁表面の反転を防止し情報蓄積の容量値の低下を抑え
る役目を果している。勿論、Ｐ型シリコン基板１０１の
不純物濃度を高くしておくことができればこの反転を防
止することができる。
第２図は本発明の第２の実施例を示す断面図である。
この第２の実施例は８１！１の実施例と共通する部分が
多いので、異なる点を重点に説明する。
多いので、異なる点を重点に説明する。
第２の実施例では、容量電極１０５の上に開孔部１０６
と開孔部１１５とを有する絶縁膜１０７を形成し、その
上にシリコン薄膜層を形成する。
と開孔部１１５とを有する絶縁膜１０７を形成し、その
上にシリコン薄膜層を形成する。
開孔部１１５を介して単結晶のＰ型シリコン基板１０１
と直接接しているために、開孔部１１５を通してシリコ
ン薄膜層の結晶化が促進し、この結晶性の良いシリコン
薄膜層にＭＩＳＦＦＩ！Ｔ のドレイン領域１０８、
ソース領域１０９及びチャネル領域１１４を設けること
ができる。従って、この第２の実施例では、良好な電気
的特性を有するＭＩＳＦＥＴ を有する半導体装置が
できる。
と直接接しているために、開孔部１１５を通してシリコ
ン薄膜層の結晶化が促進し、この結晶性の良いシリコン
薄膜層にＭＩＳＦＦＩ！Ｔ のドレイン領域１０８、
ソース領域１０９及びチャネル領域１１４を設けること
ができる。従って、この第２の実施例では、良好な電気
的特性を有するＭＩＳＦＥＴ を有する半導体装置が
できる。
＠３図（ａ）Ｓ（ｈ）は本発明の第１の実施例の製造方
法を説明するための工程順に示した半導体チップの断面
図である。
法を説明するための工程順に示した半導体チップの断面
図である。
第３図（ａ）に示すように、Ｐ型シリコン基板１０１表
面に選択的に絶磯膜１０２を形成する。
面に選択的に絶磯膜１０２を形成する。
次に第３図（ｂｌに示すようにＰ型シリコン基板１０１
をシリコン酸化膜等のマスク材１１７を用いてリアクテ
ィブイオンエツチングし、溝１１Ｂを形成した後、拡散
炉で高濃度のホウ素拡散を行い溝壁表面にＰ 型不純物
領域１０３を形成し、上記マスク材１１７を除去する。
をシリコン酸化膜等のマスク材１１７を用いてリアクテ
ィブイオンエツチングし、溝１１Ｂを形成した後、拡散
炉で高濃度のホウ素拡散を行い溝壁表面にＰ 型不純物
領域１０３を形成し、上記マスク材１１７を除去する。
次に、第３図（ｄ）に示すように膜厚５０〜２００λの
シリコン酸化膜又はシリコン窒化膜を堆積し誘電体膜１
０４を形成する。
シリコン酸化膜又はシリコン窒化膜を堆積し誘電体膜１
０４を形成する。
次に、第３図（ｄ）に示すように、多結晶シリコン膜１
０５をこの誘電体膜１０４に接し溝参守噌の内部を埋込
む姿態に形成する。
０５をこの誘電体膜１０４に接し溝参守噌の内部を埋込
む姿態に形成する。
次に、第３図（ｅ）に示すように、ＣＶＤ法によりシリ
コン酸化膜等で絶縁膜１０７を形成後、開孔部１０６を
設ける。
コン酸化膜等で絶縁膜１０７を形成後、開孔部１０６を
設ける。
次に、第３図（ｆ）に示すように、ＣＶＤ法によりシリ
コン薄膜層１１９を形成する。
コン薄膜層１１９を形成する。
次に、第３図（ｇ）に示すように、ゲート酸化膜１１０
及びゲート電極１１１を形成した後、砒素をイオン注入
し、ＭＩＳＦＥＴ のドレイン領域１０８とソース領
域１０９ｔ−形成する。
及びゲート電極１１１を形成した後、砒素をイオン注入
し、ＭＩＳＦＥＴ のドレイン領域１０８とソース領
域１０９ｔ−形成する。
最後に、第３図（ｈ）に示すように、絶縁膜１１６と金
属配線１１２と酸化膜カバー１１３を設けることにより
本発明の第１の実施例の半導体装置ができる。
属配線１１２と酸化膜カバー１１３を設けることにより
本発明の第１の実施例の半導体装置ができる。
上記、第１及び第２の実施例において、ゲート電極１１
１をワード線とし、金属配線１１２をビット線とすれば
、本発明の半導体装置は半導体記憶装置の情報蓄積部を
構成することは明らかである。
１をワード線とし、金属配線１１２をビット線とすれば
、本発明の半導体装置は半導体記憶装置の情報蓄積部を
構成することは明らかである。
以上説明したように１本発明は、＃ＩＩ＠壁に絶縁物で
ある誘電体膜を形成し、誘電体膜に接し溝部を埋込む姿
態に形成した容量電極に情報電荷を蓄積するよう（なっ
ている。このため、リーク電流が減少し、従って情報蓄
積電荷の保時時間が非常に長くなると共に、情報蓄積部
相互間の電気的干渉が減少することによりｔ′／ＩＩ報
４ｆ偵部間隔をせばめることが可能となる。しかも情報
の出し入れに用いるＭＩＳＦＥＴ 友容量電極上部に
絶縁膜を挾んで設けられるため集積度が飛謙的く向上す
るので、大容盆の記ｔｍ装ｆＭＫ適した半導体装置が得
られるという効果がある。
ある誘電体膜を形成し、誘電体膜に接し溝部を埋込む姿
態に形成した容量電極に情報電荷を蓄積するよう（なっ
ている。このため、リーク電流が減少し、従って情報蓄
積電荷の保時時間が非常に長くなると共に、情報蓄積部
相互間の電気的干渉が減少することによりｔ′／ＩＩ報
４ｆ偵部間隔をせばめることが可能となる。しかも情報
の出し入れに用いるＭＩＳＦＥＴ 友容量電極上部に
絶縁膜を挾んで設けられるため集積度が飛謙的く向上す
るので、大容盆の記ｔｍ装ｆＭＫ適した半導体装置が得
られるという効果がある。
第１因及び第２図はそれぞ１本発明の＝Ｚ を及び第２
の実施例の断面図、ｆＪｃ３図（ａ）〜ｔｈ）は本発明
の第１の実施例の製造方法全説明するだめの工程順に示
した半導体チップの断面図である。 １０１・・・・・・Ｐ型シリコン基板、１０２・・・・
・・絶縁膜、１０３・・・・・・Ｐ＋型不純物頌域、１
０４・・団・誘電体膜、１０５・・・・・・容Ｊ−１１
，１０６・・・・・・開孔部、１０７・・・・・・絶縁
膜、１０８・・・・・・ドレイン領域、１０９・・・・
・・ソース領域、１１０・・・・・・ゲート絶縁膜。 １１１・・・・・・ゲート電極、１１２・・・・・・金
属配線、１１３・・・・・・酸化膜カバー、１１４・・
・・・・チャネル領域、１１５・・−・・・開孔部、１
１Ｇ・・・・・・絶縁膜、１１７・・・・・・マスク材
、１１８・・−・・・溝、１１９・・・・−・シリコン
層。 ソーズ々！七岐 第２ 図 （ｏＪ） （
ｅ）（ｂン
（ｆ）第３日
の実施例の断面図、ｆＪｃ３図（ａ）〜ｔｈ）は本発明
の第１の実施例の製造方法全説明するだめの工程順に示
した半導体チップの断面図である。 １０１・・・・・・Ｐ型シリコン基板、１０２・・・・
・・絶縁膜、１０３・・・・・・Ｐ＋型不純物頌域、１
０４・・団・誘電体膜、１０５・・・・・・容Ｊ−１１
，１０６・・・・・・開孔部、１０７・・・・・・絶縁
膜、１０８・・・・・・ドレイン領域、１０９・・・・
・・ソース領域、１１０・・・・・・ゲート絶縁膜。 １１１・・・・・・ゲート電極、１１２・・・・・・金
属配線、１１３・・・・・・酸化膜カバー、１１４・・
・・・・チャネル領域、１１５・・−・・・開孔部、１
１Ｇ・・・・・・絶縁膜、１１７・・・・・・マスク材
、１１８・・−・・・溝、１１９・・・・−・シリコン
層。 ソーズ々！七岐 第２ 図 （ｏＪ） （
ｅ）（ｂン
（ｆ）第３日
Claims (1)
- 不純物濃度が１０＾１＾７〜１０＾２＾１原子／ｃｍ＾
３を含有する一導電型半導体基板の表面から該一導電型
半導体基板内部に延在して溝を設け、該溝の側壁に沿っ
て不純物濃度が１０＾１＾８〜１０＾２＾１原子／ｃｍ
＾３の一導電型高濃度不純物領域を設け、前記溝の側壁
部表面に誘電体膜を設け、該誘電体膜を被覆し前記溝を
埋込む姿態に容量電極を設け、該容量電極の上部表面に
絶縁膜を介して、ソースが前記溝内部に設けられた前記
容量電極と接続した絶縁ゲート型電界効果トランジスタ
を設けたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60190703A JPS6249649A (ja) | 1985-08-28 | 1985-08-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60190703A JPS6249649A (ja) | 1985-08-28 | 1985-08-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6249649A true JPS6249649A (ja) | 1987-03-04 |
Family
ID=16262437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60190703A Pending JPS6249649A (ja) | 1985-08-28 | 1985-08-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6249649A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62298153A (ja) * | 1986-06-18 | 1987-12-25 | Hitachi Ltd | 半導体記憶装置 |
| JPS63217656A (ja) * | 1987-03-05 | 1988-09-09 | Sony Corp | 半導体記憶装置の製造方法 |
| JPS63244770A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | 半導体記憶装置 |
| JPH0260163A (ja) * | 1988-08-25 | 1990-02-28 | Sony Corp | 半導体メモリの製造方法 |
| US5841182A (en) * | 1994-10-19 | 1998-11-24 | Harris Corporation | Capacitor structure in a bonded wafer and method of fabrication |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS60136366A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 半導体集積回路装置 |
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1985
- 1985-08-28 JP JP60190703A patent/JPS6249649A/ja active Pending
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