JPH021164A - 埋込みトランジスタ・コンデンサの形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体集積回路の形成方法に関するものであり
、更に詳細には、溝形記憶格納セルの形成方法に関する
。

（従来の技術） 半導体基板の溝に形成された埋込みトランジスタおよび
コンデンサを利用してダイナミック半導体記憶セルを形
成することは当業者に公知である。

このような埋込みトランジスタ・コンデンサ・セルは＃
Ｉ潔であるから、非常に多数のこのようなセルを単一半
導体チップに、たとえば、チップあたり４メ力ピツト以
上を、収容することができる。

従来の典型的な構造と方法については Ａ、Ｈ，５ｈａｈがＩＥＥＥジャーナル固体回路篇、Ｖ
ｏ　１．５Ｃ−２１，Ｎｏ５．１９８６年１０月、１）
ｌ）、６１８〜６２６に［溝形トランジスタ・セルを有
する４メガビツトＤ　ＲＡ　Ｍ　Ｊと題して述べている
。

（発明か解決しようとする課題） 従来の溝形トランジスタ・コンデンサ・セルは非常にビ
ット数の多い単一チップ半導体メモリを形成する可能性
を実証したか、このような従来のセルおよびメモリには
制限や欠点が多い。たとえば、（固々のトランジスタ・
コンデンサ領域を互いに一層近接するように動かして詰
込み密度とビット数とを大きくするに従って、個々のセ
ルを互いに分離するのか更に更に困難になる。その上、
従来の構造と方法とは接触抵抗と線抵抗とが不適当に高
く、これによりメモリの速さが制限される。

その他、従来用いられている拡散セル接触域が比較的大
きいので、記憶セルがソフト・ビット・エラーを生ずる
懸念が増大する。

従って、本発明の一目的は、半導体メモリおよび他の領
域機能のための埋込みトランジスタ・コンデンサの改良
した形成方法を提供することでおる。

本発明の他の目的は同じチップ面積に一層近接して詰込
み、ビット数を大きくすることができるように従来のセ
ルより足跡の小さい改良したセルの形成方法を提供する
ことである。

本発明の他の目的は埋込みＭＯＳＦＥＴ・コンデンサを
使用し、ＭＯＳＦＥＴのチャネル領域を形成する材料を
半導体基板の残りの部分とは切離して付着するようにし
た改良したセルの形成方法を提供することである。

本発明の更に他の目的は接触およびセル間接続の抵抗が
低い改良したセルの形成方法を提供することである。

本発明の別の目的は埋込みトランジスタ・コンデンサの
構造がセルフ７ラインされる改良したセルの形成方法を
提供することである。

（課題を解決するための手段および作用）これらおよび
他の目的が本芹明に従った形成方法により達成される。

説明の便宜のため、ここに例示する構造と方法において
、一定の半導体領域をＰまたはＮと記す。

ただし、当業者はこれは単に説明を容易にするためであ
って限定を目的とするものではないこと、７および説明
している本発明は誘電形式が反転した配列あるいはＰ領
域とＮ領域との異なる組合せを使用した配列を含んでい
ることを理解するであろう。溝および空洞という言葉は
ここでは交換可能に使用しており、半導体ウェーハまた
は半導体層の主表面から、ウェーハの厚さまたは層の途
中まで延びる開口を言うことにする。

たとえば、濃くドープされた（たとえばＰ　）埋込み領
域と薄くドープされた（ＩたとえばＰ−）表面層とを有
する誘電体被覆半導体ウェーハはその中に溝または空洞
を形成するようにエッチされる。空洞は薄くドープされ
た表面層を通して下層の濃くドープされた領域内に延び
ることが望ましい。誘電体のライニングが空洞の内面に
形成される。誘電体でライニングされた空洞には半導体
、たとえば、濃くドープされた（たとえばＮ　）ポリシ
リコン（以下、「ポリ」と呼ぶ）を部分的に詰込んで誘
電体のライニングにより空洞の半導体側壁から絶縁され
たポリ・プラグが形成される。

ポリ・プラグ上方の誘電体ライニングは薄くドープされ
た表面層の側壁を再露出するように除去される。

次に別の半導体が誘電体被膜上方のウェーハの上面およ
び空洞内に付着される。この付加半導体層料は最初は中
性であるか、おるいは、たとえば、半導体表面層と同じ
型に薄くドープされていることか望ましい。付着した半
導体の第１の部分はポリ・プラグ上に別のポリを形成し
、空洞内のプラグのレベルをわずか上昇させている。こ
れは最初のポリ・プラグからの外部拡散によって甚だし
くドープされている。第２の部分は表面層の側壁に別の
、未ドープの、またはわずかにドープされた単結晶材料
を形成しており、横方向に空洞内に延びている。第３の
部分は空洞の側壁上に形成されている前記別の単結晶材
料の上方に、これと接触してウェーハの誘電体被覆され
た上面と空洞の上縁とに別のポリを形成している。第３
の部分（ポリの縁を含む）は、たとえば、ポリ・プラグ
と同程度に、）閃りドープされている。前記付加半導体
層の部分はすべて同時に形成され、連続して接続されて
いる。

第２の誘電体か次に空洞内の前記付加半導体材ｉｌｌ上
に設けられ、その上に導体が付着される。この導体は都
合良く空洞内に埋込みＭＯＳＦＥＴのゲートを形成して
あり、空洞間で記憶アレイのワードラインと結合してい
る。更に他の誘電体と導体とがビットライン用に設けら
れている。

濃くドープされた（たとえばＰ　）基板は埋込みコンデ
ンサの一つの極板を形成しており、空洞内の濃くドープ
された（たとえばＮ　）ポリ・プラグは他の極板として
動く。空洞の側壁に形成されている前記別の未ドープの
、または薄くドープされた（たとえばＰ”　）単結晶材
料は埋込みＭＯＳＦＥＴのチャンネル領域となる。濃く
ドープされた（たとえばＮ”　）ポリ・プラグの一部が
空洞内のこの付加単結晶材料と接触し、埋込みＭＯＳＦ
ＥＴのソースとして働く。濃くドープされたくたとえば
Ｎ”　）ポリの縁も付加単結晶材料と接触し、ＭＯＳＦ
ＥＴのドレインとして動く。第２の誘電体はゲート誘電
体であり、その上に設けられた導体はＭＯ３ＦＥＴゲー
トである。それ故ＭＯ３ＦＥＴのチャネルを流れる電流
は空洞の深さ方向にほぼ平行でおると共に、付加単結晶
半導体材料の元の空洞側壁にほぼ平行で定距離のところ
にある。

溌くドープされたくたとえばＮ＋）ポリ縁トレインとウ
ェーハの誘電体被覆面上に延びる）農くドープされた（
たとえばＮ　）ポリとを集積することにより大ぎなドレ
イン−基板ＰＮ接合域か無くても、またセル相互接続接
触に対する別のトレインか無くても一つのセルを他のセ
ルに接続することが可能になる。これによりセル間導体
抵抗が低くなると共にソフト・エラー感受性が小さくな
る。

また、ポリ・ドレインはその面積が拡散トレインと比較
して小さいので隣接セル間に必要な分離距離が小さくな
る。更に、チャネルが形成している付加単結晶子Ａ村内
のドーパント濃度とプロフィルとは表面層のものとは異
ならしめることができるので、ドレイン領域の表面層内
への拡大が制御される。本発明の構造のこれらの性質を
組合せて一層簡潔な構造にすることができる。これらは
本発明の箸しい特徴である。

本発明の＠造および方法の、これらのおよび他の特徴と
利点とは添付図面と次に述べる実施例の説明とを考察す
ることにより一層容易に理解されよう。

（実施例） 第１図はトランジスタ・コンデンサ記゛臣格納セル１０
の電気的概要図を示す。セル１０は直列に接続されたト
ランジスタ１１とコンデンサ１２とから構成されている
。コンデンサ１２は接地端子１４に結合された極板１３
とトランジスタ１１のソース１６に結合された極板１５
とから構成されている。トランジスタ１１のゲート１７
はワードライン１８に、ドレイン１９はビットライン２
０に接続されている。この回路は当業者には周知でおる
。

非常にビット数の大きいメモリを製作するとき、回路１
０で表わされる個々の記憶セルは半導体層あるいは基板
に形成された溝または空洞の中に形成するのが望ましい
。第２図は上層のビットライン２５およびワードライン
２５Ａにより相互接続された、半導体基板２３の、実質
上同じ記憶セル２２の部分アレイ２１の甚だしく簡略化
した平面図である。第３図は実質上同じセル２２が基板
２３の中に延びている溝または空洞２４の中に形成され
ていることを示す、アレイ２１を通る甚だしく簡略化し
た断面図でおる。本発明はセル２２を空洞２４の中に形
成する改良した方法および構造に特に関係するものであ
って、これらを非常に簡潔にし、セル間の間隙を一層近
づけ、性能を向上させる。

第４図〜第８図は第３図と同じ断面図であるが、本発明
による、溝２４の中のセル２２の内部構造を一層詳細に
且つ異なる製作段階で示している。

第４図〜第８図は詳細な図であるが、これらはけル構の
重要な特徴を例示することを目的とした実際のセル断面
の簡略な概要図であることを当業者は理解づ−るであろ
う。

さて第４図を参照すると、半導体ウェー八基板２３が、
濃くドープされた埋込み領域３０と３ＯＡの上に接合さ
れている薄くドープされた表面層または領域３１とで形
成されている。領域３０と３１とは連続に、すなわち、
ウェーハ仝体を占めるようにすることができ、あるいは
局部的に、すなわち、ウェーハ内の一定の場所にだけ形
成するようにすることもできる。領域３０として濃くド
ープされたウェーハを用い、この上に薄くドープされた
層すなわち領域３１をエピタキシーにより成長させるこ
とにより基板２３を形成するのが便利である、がこれは
必ずしもこうする必要はない。

このような技法は当業界では周知である。ただし、領域
３０または３１をアレイの特定の場所に局限したい場合
には、領域３０と３１とを局限ドーピングとエピタキシ
ャル成長またはそのどちらかにより形成することができ
る。このような技法は当業界では周知である。シリコン
は基板２３として便利な材料であるが、たとえば、絶縁
または半絶縁の基板上に成長した、他の半導体ウェーハ
または半導体層のような、他の基板を使用することもで
きる。

層３１の表面３１Ａに、たとえば、酸化シリコンおよび
／または窒化シリコンまたはその組合せの誘電体層３２
が設けられている。熱酸化は酸化シリコンをシリコン上
に形成する好ましい方法であり、低圧化学熱＠　（ＬＰ
ＧＶＤ）は酸化シリコンと窒化シリコンとのいずれかま
たは両者あるいはその混合体をシリコンまたは他の半導
体の上に形成する周知の技法である。スパッタリングま
たは蒸着も使用することかできる。

マスク層３３が誘電体３２に適用され、＠３２と基板２
３とをエッチして表面層３１を通って下層下部領域また
は層３０の中に延びる空洞３４（第３図の空洞２４と類
似）を形成する貫通開口３３Ａが設けられている。空洞
３４には第５図に示すような誘電体ライニングまたは内
張り３６が設けられる。これは厚さおよび性質が精密に
知られている半導体上に誘電体層を形成する周知の技法
である熱酸化により便利に行うことができる。

ただし、たとえば、陽（※処理、ＬＰＧＶＤ、プラズマ
ＣＶＤ、スパッタリングなどのＪ：うな当業界で周知の
伯の技法も使用することができる。

次ＧＬホＩ）＃プラグ（＋）ＯＩＶ　１）Ｉｌｌ（］）
　３８を空洞３４の誘電体ライニング３６の上に形成し
空洞３４が一部だけ詰まるようにする（第５図を参照）
。ポリ・プラグ３８の上面４０は濃くドープされた領１
或３０と薄くドープされた領域３１との間の界面３０Ａ
より上にあるのが望ましい。ポリ・プラグ３８はウェー
ハ仝体にポリ（ｐｏｌｙ）を付着し、次いで表面３’　
２　Ａと空洞３４の中から余分のポリを選択エツチング
により除去することにより便利に形成することができる
。誘電体３２．３６に関してポリを付着し、選択的にエ
ッチする手段は当業界では周知であるみただし、ポリ・
プラグ３８を形成する他の手段も使用することができる
。マスキング操作は不要であるが、付着またはエツチン
グの工程でウェーハの他の部分を保護しなければならな
い場合には使用することができる。

次に、ポリ・プラグ３８の表面４０の上方にある誘電体
部分３７をたとえば、単純浸漬エッチにより除去する（
第６図を参照）。マスキング操作は不要であるが、ウェ
ーハの他の部分を保護したい場合には使用することがで
きる。誘電体ライニング３６の部分３７を除去して、空
洞３４の中の表面４０より上方の下層３１の側壁を再露
出させる（第６図を参照）。

次に半導体層４２をウェーハ２３に付加する（第７図を
参照）。付着条件は当業界に周知の手段を用いて調節さ
れるので層４２は下層の物質により種結晶（ｓａｅｄ）
が作られる。ずなわら、ポリ・プラグ３８の表面４０の
上に形成される層４２の部分４４はプラグ３８に付加す
る付加多結晶材料であり、層３１の単結晶側壁３９の上
に形成する部分４６は横方向に空洞３４の中に延びる付
加単結晶材料であり、誘電体層３２の上に形成する部分
４８は多結晶材料でおる。部分４８は誘電体３２の直上
に成長する部分４７と層３２の横方向縁３２Ｅから種結
晶が与えられ付加単結晶領域４６の上に成長する部分４
９とを備えている。部分４９は誘電体３２の上方の付加
ポリ４７と付加単結晶領１ｆＡ４６との双方に連続的に
接続され、表面３１Ａの周りで空洞３４の上端を囲んで
いる多結晶半導体の縁を形成している。付加単結晶領域
４６の下端は４５の位置でポリ・プラグ３８の付加領域
４４と連続的に接続されている。

付加半導体層４２は好ましくは未ドープまたは非常に薄
くドープされて付着されるので、領域４６は未ドープの
まままたは非常に薄くドープされたままとなり、埋込み
ＭＯＳＦＥＴのチャネル領域を含むのに好適となる。た
だし、ここに述べたことに基いて当業者が認めるように
、付加層４２のドーピングは調節することができ、付着
中に傾斜をゆるくすることができるので領域４６は所望
の平均ドーピング及びドーパント・プロフィルとを備え
るようになる。

部分４６の形成中にドーピング・プロフィルを変えると
、表面層３１のドーピング・プロフィルは空洞壁への法
線方向くすなわち、第７図の水平方向）の関数として変
る。これに対して、表面層３１のドーピング・プロフィ
ルは、基板表面への法線（すなわち、第７図の垂′直方
向）の関数として変る。これらの効果を組合せて溝形ト
ランジスタ・チャネル領域の２次元ドーピング・プロフ
ィル制御を行うことができる。

空洞内の付加単結晶材料のドーピング・プロフィルを変
える能力は本発明の著しい特徴でおり、埋込みＭＯＳＦ
ＥＴのしきい電圧と他の性質とを、チャネル植込み調節
その他の処理を行わずに制御することができる。これら
の処理は平面ＭＯ３ＦＥ　Ｔに広く使用されているが、
このような溝または空洞の内部に埋込まれた側壁ＭＯ３
ＦＥＴで行うことは不可能ではないまでも極めて困難で
ある。

付加半導体４２の部分４６は埋込みＭＯＳＦＥＴのチャ
ネルとなる。層４２のポリ部分４５は埋込みＭＯＳＦＥ
Ｔのソースとして働き、ポリ領域４９は埋込みＭＯＳＦ
ＥＴのドレインとして動く。

従って、領域４５および４９は濃くドープされているこ
とが重要でおり、部分４６がドープされている場合には
、４５および４９は４６とは反対形式であることが重要
である。これは本発明の方法と構造とにより容易に行う
ことができる。

層４２のポリ部分４４．４５は淵くドープされたポリ・
プラグ３８により種結晶が与えられ、層４２の付着期間
中にポリ・プラグ３８から自動的にドープされる。従っ
て、ポリ・プラグがＮ　である場合には、部分４４．４
５もＮ　になる。このＮ　は、未ドープのまたは薄くト
ープされたＰ領域４６にＮチャネルＭＯ８Ｆ　Ｅ　Ｔを
設ける場合に適切な形式と濃度である。ポリ内のドーパ
ントの移動度は単結晶材料内よりはるかに大ぎいので、
ポリ・プラグ３８から部分４４．４５へのドーパント移
動は単結晶側壁３９から付加単結晶領域４６へのドーパ
ント移動よりはるかに大きく、はるかに低い温度で発生
する。従って、ソース領域４５は濃くドープされること
になるが、チャネル領域４６は層４２の付着期間中に与
えられたドーピングを実質上維持することができる。た
だし、側壁３９からチャネル領域４６へのドーピングは
領域４６の付着中または付着後領域を更に加熱すること
により増大することかできる。−これは垂直ドーピング
勾配を付加単結晶部分４６に形成したい場合に特に有用
である。

層４２の部分４８（部分４７．４９を含む）は部分４４
．４５の場合のようにドーパント源により形成されるの
ではないので実質上付着したままのドーピングでおる。

従って、ポリ部分４９を）閃くドープして低抵抗ドレイ
ン接触として動かせるためには、部分４８を別にドープ
しなければならない。これは、誘電体３２の上方の部分
４７と単結晶部４６の上方の部分４９とを含んで、部分
４８に高ドーパント濃度、低抵抗を生ずるようにイオン
インプランテーションを行うことにより便利に実施され
る。イオンインプランテーションは基板に実質上垂直に
、または基板の法線に対して多くともわずかな角度で行
われる。従って、側壁３９の部分４６には実質上インプ
ランテーションは行われない。部分４６は部分４８のド
ーピング中は実買上トープされないままになっている。

従って、部分４９は付加単結晶部分４６に形成された埋
込みＭＯＳ）−ＥＴに対する効果的なドレイン接触とな
る。部分４７．４９を含み、部分４８にドープするのに
マスキング操作は不要である。Ｎチャネル領域が欲しい
場合には、Ｎ　ドーピングを行う。

誘電体層５０（第９図を参照）が層４２とその上に形成
されている導体５２とにわたって設けられる。層５０は
層４２を付着してから何時でも、たとえば、部分４８の
ドーピングの前か後かに設けることができる。誘電体５
０はチャネル領域４６の上方のゲート誘電体として識く
と共にゲート導体５２（ワードラインに結合している）
をポリ・プラグ３８．４４から分離している。付加誘電
体５４が導体５２の上に設けられその上にビットライン
接続または他の導体５６が設置される。

ドレイン接触部４９のドーピングの前か後かに、隣接セ
ル間の層４８の部分４７はアレイ２１の一方向にエッチ
し去ってセルをこの方向に分離するようにすることがで
きる。これを第８図に示す。

ただし、他の、直交方向では、埋込みＭＯＳＦＥＴのド
レインを接続するのが望ましい。これを第９図に示す。

第９図は第２図のアレイ２１を第８図に示すもの′とは
直角の方向で切った断面図で、その他の点では第８図と
同じである。

第８図〜第９図から、縁形のポリ・ドレイン４９の面積
はチャネル領域４６の大きさに対して微小であることか
明らかである。当業者はまたこのポリ・トレインが従来
使用されてきた拡散ドレインより実質上小さいことを認
めるであろう。更に、隣接セル間で直交方向に延びるポ
リ４８の部分７１１７（第９図を参照）は誘電体３２の
上にある。

これに対して従来の領域では、基板の表面３１Ａに存在
する拡散接続か頻繁に使用されている。拡散相互接続に
よるよりも層３２による方か分離を大ぎくキャパシタン
スを小さくすることかでき、しかも直列抵抗を非常に小
さくできる。ドレイン接合面積をできる限り小ざくし、
相互接続接合領域を使用しないことにより、α粒子ソフ
ト・ヒツト・エラーに対する記憶セルの感度がはるかに
改善される。

その他に、本発明の方法と構造によれば、従来の拡散ド
レイン接合に対して横方向の拡がり余裕はほとんどまた
は全く設ける必要かない。従って、セル間分離のため設
けなければならない間隙が小ざくなり、セルを互いに更
に近接させて設置することができる。このため構造が一
層簡潔になり、更に直列抵抗と分路キャパシタンスとが
減る。これら二つの効果は共に性能の改良に役立つ。

以下にチップあたり４メガビット以上の高ビツト数記憶
チップに使用するセルに適する各種の層および開口の寸
法の典型的な例を示す。当業者はこれらの寸法は説明を
目的とするものであって限定しようとするものではない
ことを理解するであろう。とりわけ、これらの寸法は当
業者に周知の手段により大きくしたり小さくしたりする
ことができる。

空洞３４は約２〜３マイクロメートル平方が便利であり
、代表的には約２．５マイクロメートルであり、深さは
約５〜１０マイクロメートルで約７マイクロメードルが
代表的である。表面層３１の厚さは約２〜５マイクロメ
ートルが便利でおり約４マイクロメートルが代表的でお
る。空洞のライニング誘電体は、コンデンサ誘電体を形
成するが、その厚さは典型的には約８０〜２００オング
ストローム単位の範囲にあり約１２０オングストローム
単位が便利である。層４２の、特に部分４６の厚さは典
型的には約０．５〜１．２マイクロメートルの範囲にあ
り約０．８マイクロメートルが便利である。ポリとして
種結晶をもたらす層４２の部分４４．４８は、ポリの成
長割合が単結晶部分４６の成長割合より大きければ、幾
分厚くすることができるが、これは有害ではなく、直列
抵抗に関する限り望ましいことである。誘電体層３２の
処理後の仕上り厚さは典型的には約０．５〜１．２マイ
クロメートルであり約０．７マイクロメードルが便利で
ある。有効ソース・ドレイン幅（すなわち、ポリ部分４
５と４９との間の単結晶領域４６の垂直方向に沿う幅）
は典型的には約０．８・〜１．６マイクロメードルで約
０．８マイクロメートルが便利である。ゲート誘電体５
０の厚さは典型的には約１００〜４００オングストロー
ムであり約２５０オングストロームが便利である。ワー
ドライン５２は典型的には約３〜４マイクロメートルの
厚さであり、たとえば、ケイ化タングステンなどのよう
な、伝導度の高い金属間化合物から形成するのが望まし
い。このような材料を形成する手段は当業界で周知であ
る。ビットライン相互接続５６はドープしたポリ、金属
間化合物、または金属のような便利な導体なら何でもよ
く、その厚さは数十分の−から数マイクロメートルの範
囲が有利である。ここに示した説明を基に当業者に認め
られるとおり、より大きな、およびより小ざな溝や空洞
の厚さを使用することができる。当業者はこのような層
のキャパシタンスや抵抗がその寸法の関数としてどう変
るかを理解するでおろう。

本発明について一定の材料、たとえば、シリコン、醸化
シリコン、窒化シリコンなどにより説明し、溝空洞の形
状を長方形であるとして説明して来たが、当業者には類
似の性質を有する他の材料をも使用することができるこ
と、および本発明をＮおよびＰドーピングの広範囲の組
合せと溝または空洞の異なる幾何学的形状寸法に適用す
ることができることが明らかであろう。従って、特許請
求の範囲で定まる本発明の範囲内にはこのような変形の
すべてが包含される。

（発明の効果） 上に述べたように、本発明によれば半導体記憶領域およ
び他の回路機能のための埋込みトランジスタ・コンデン
サ・セルに関する改良された構造および方法が提供され
ること、改良された記憶セルは横方向の大きざが小さく
なっており以前よりも互いに一層近接してパックするこ
とができること、および溝セル内の要素は自動的にセル
フ・アラインされることが明らかである。仝休として、
空洞あるいは溝の内部にトランジスタ・コンデンサの組
合せを形成する工程にはマスキングの段階をほとんど必
要とせず、これは製造目的には非常な利点である。

【図面の簡単な説明】

第１図はトランジスタ・コンデンサ記憶セルの電気的概
略図を示す。 第２図は溝形記憶セルの部分アレイの簡略平面図を示す
。 第３図は記憶セルを形成する溝を示す第２図の３−３線
に沿った部分アレイを通る非常に簡略化した断面図であ
る。 第４図〜第８図は第３図と同様の簡略断面図であるが、
本発明に従った異なる各製造段階での様子を詳細に示′
している。 第９図は第８図と同様の断面図であるが、第２図の９−
９線に沿ったアレイを通る第８図と直角方向の断面図で
ある。 １・・・トランジスタ、１２・・・コンデンサ、２・・
・記憶セル、２３・・・半導体基板、４．３４・・・空
洞、２５・・・ビットライン、５Ａ・・・ワードライン
、 Ｏ・・・濃くドープされた領域、 １・・・薄くドープされた領域、 ２．５０・・・誘電体層、３６・・・誘電体ライニング
、８・・・ポリ・プラグ、４５・・・ソース領域、６・
・・チャネル領域。

Claims (1)

1. 【特許請求の範囲】 １、埋込み半導体構造を形成する方法であって：上面を
   有する単結晶半導体基板を準備する工程；該基板上にエ
   ピタキシャル層を形成する工程；該エピタキシャル層を
   通して前記基板内に延びる空洞を形成する工程； 該空洞の表面に誘電体を形成する工程； 該誘電体上に付着した第１の多結晶半導体で前記空洞を
   部分的に充填する工程； 前記誘電体を除去することにより前記空洞内の前記第１
   の多結晶半導体上方の前記エピタキシャル層を露出させ
   る工程； 前記空洞内の前記第１の多結晶半導体上に第２の多結晶
   半導体を、および前記空洞内の前記エピタキシャル層の
   少くとも一部に単結晶半導体領域を同時に形成し、以て
   前記第２の多結晶半導体が前記空洞内の第１の表面を形
   成し、前記単結晶半導体領域か前記空洞内の第２の表面
   を形成するようにする工程；並びに 前記第１および第２の表面に更に誘電体を形成する工程
   ； から成ることを特徴とする方法。 ２、埋込み半導体構造を形成する方法であって：上面を
   有する単結晶半導体基板を準備する工程；該基板上にエ
   ピタキシャル層を形成する工程；該エピタキシャル層を
   通して前記基板内に延びる空洞を形成する工程； 該空洞の表面に誘電体を形成する工程； 該誘電体上に付着した第１の多結晶半導体で前記空洞を
   部分的に充填する工程； 前記誘電体を除去することにより前記空洞内の前記第１
   の多結晶半導体上方の前記エピタキシャル層を露出させ
   る工程； 前記空洞内の前記第１の多結晶半導体上に第２の多結晶
   半導体を、および前記空洞内の前記エピタキシャル層の
   少くとも一部に単結晶半導体領域を同時に形成する工程
   であつて、更に前記エピタキシャル層の上部表面上方で
   前記空洞とその外部とを横方向から包囲する第３の多結
   晶半導体を形成することを含む工程； から成ることを特徴とする方法。 ３、基板の空洞内に直列接続した埋込みトランジスタ・
   コンデンサ領域を形成する方法であり、前記空洞か部分
   的に誘電的にライニングされ且つ第１の多結晶半導体で
   部分的に充填されている方法であって、同時に、（ａ）
   前記空洞内の前記第１の多結晶半導体に第２の多結晶半
   導体を付着させ、（ｂ）前記第１の多結晶半導体上方の
   前記空洞の側壁に単結晶半導体領域をエピタキシャル成
   長させ、（ｃ）前記空洞か延びている基板の主要表面上
   で且つ横方向に前記空洞を包囲して他の多結晶半導体を
   形成する、ことから成ることを特徴とする方法。