JP3431734B2 - Ｓｏｉ形電界効果トランジスタおよびその製造方法 - Google Patents
Ｓｏｉ形電界効果トランジスタおよびその製造方法Info
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- 230000005669 field effect Effects 0.000 title claims description 6
- 238000004519 manufacturing process Methods 0.000 title description 2
- 239000000758 substrate Substances 0.000 claims description 57
- 125000006850 spacer group Chemical group 0.000 claims description 54
- 238000000034 method Methods 0.000 claims description 39
- 239000004020 conductor Substances 0.000 claims description 25
- 239000004065 semiconductor Substances 0.000 claims description 12
- 238000005468 ion implantation Methods 0.000 claims description 8
- 239000013078 crystal Substances 0.000 claims description 6
- 230000005684 electric field Effects 0.000 claims description 6
- 239000006185 dispersion Substances 0.000 claims description 2
- 150000002500 ions Chemical class 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 description 37
- 239000010703 silicon Substances 0.000 description 37
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 36
- 239000012212 insulator Substances 0.000 description 36
- 230000008569 process Effects 0.000 description 21
- 239000010408 film Substances 0.000 description 17
- 239000007943 implant Substances 0.000 description 17
- 238000005530 etching Methods 0.000 description 16
- 238000009792 diffusion process Methods 0.000 description 15
- 239000000463 material Substances 0.000 description 15
- 238000012545 processing Methods 0.000 description 14
- 210000000746 body region Anatomy 0.000 description 13
- 230000008901 benefit Effects 0.000 description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 230000002829 reductive effect Effects 0.000 description 12
- 229920005591 polysilicon Polymers 0.000 description 11
- 230000000694 effects Effects 0.000 description 10
- 238000007667 floating Methods 0.000 description 10
- 230000008878 coupling Effects 0.000 description 9
- 238000010168 coupling process Methods 0.000 description 9
- 238000005859 coupling reaction Methods 0.000 description 9
- 230000003071 parasitic effect Effects 0.000 description 7
- 238000005498 polishing Methods 0.000 description 7
- 239000002019 doping agent Substances 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 229910052785 arsenic Inorganic materials 0.000 description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 229910052760 oxygen Inorganic materials 0.000 description 5
- 239000001301 oxygen Substances 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 230000035945 sensitivity Effects 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 238000004088 simulation Methods 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 229910052582 BN Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 description 2
- -1 Oxygen ions Chemical class 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000000670 limiting effect Effects 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 230000015654 memory Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 241000293849 Cordylanthus Species 0.000 description 1
- 208000032750 Device leakage Diseases 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 150000002926 oxygen Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021426 porous silicon Inorganic materials 0.000 description 1
- BALXUFOVQVENIU-KXNXZCPBSA-N pseudoephedrine hydrochloride Chemical compound [H+].[Cl-].CN[C@@H](C)[C@@H](O)C1=CC=CC=C1 BALXUFOVQVENIU-KXNXZCPBSA-N 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 235000015067 sauces Nutrition 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 241000894007 species Species 0.000 description 1
- 239000010421 standard material Substances 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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-
- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Description
【０００１】
【発明の属する技術分野】本発明は、一般的には、シリ
コン・オン・インシュレータ（ＳＯＩ）形電界効果トラ
ンジスタ（ＦＥＴ）に関する。より具体的には、本発明
は、トランジスタのボディ領域へのコンタクトを有する
ＳＯＩ ＦＥＴに関する。さらに具体的には、本発明
は、トランジスタのボディ領域と基板とを接続するため
のボディ・コンタクトを有するＳＯＩ ＦＥＴに関す
る。
コン・オン・インシュレータ（ＳＯＩ）形電界効果トラ
ンジスタ（ＦＥＴ）に関する。より具体的には、本発明
は、トランジスタのボディ領域へのコンタクトを有する
ＳＯＩ ＦＥＴに関する。さらに具体的には、本発明
は、トランジスタのボディ領域と基板とを接続するため
のボディ・コンタクトを有するＳＯＩ ＦＥＴに関す
る。
【０００２】
【従来の技術】従来のＳＯＩ ＦＥＴは、バルク・デバ
イスを上回る利点をもたらすが、明確な欠点ももたら
す。利点としては、ラッチアップ耐性、放射線硬度、接
合容量の低減、接合漏れ電流の低減などがある。さら
に、完全デプリーション化ＳＯＩデバイスは、上記以外
の利点をもたらす。このようなデバイスは、短チャネル
効果の低減、ほぼ理想的な サブスレッショルドの傾
き、トランスコンダクタンスの増加、ボディ・ドーピン
グ、チャネル長、温度、基板電圧の変化に対するしきい
電圧（Ｖｔ）感度の低減をもたらす。追加の利点は、部
分デプリーション化デバイスに比べ、完全デプリーショ
ン化デバイスでは、ボディ充電によるキンク効果および
Ｖｔシフトが大幅に低減される点である。完全デプリー
ション化ＳＯＩデバイスとは、半導体層の厚さが十分に
薄いので、ＳＯＩデバイスがオフ状態の時、多数キャリ
ヤがボディ領域、すなわちチャネル領域、から完全に排
出されて、ソース／ドレインの両拡散領域が接地電位に
あるＳＯＩデバイスのことである。
イスを上回る利点をもたらすが、明確な欠点ももたら
す。利点としては、ラッチアップ耐性、放射線硬度、接
合容量の低減、接合漏れ電流の低減などがある。さら
に、完全デプリーション化ＳＯＩデバイスは、上記以外
の利点をもたらす。このようなデバイスは、短チャネル
効果の低減、ほぼ理想的な サブスレッショルドの傾
き、トランスコンダクタンスの増加、ボディ・ドーピン
グ、チャネル長、温度、基板電圧の変化に対するしきい
電圧（Ｖｔ）感度の低減をもたらす。追加の利点は、部
分デプリーション化デバイスに比べ、完全デプリーショ
ン化デバイスでは、ボディ充電によるキンク効果および
Ｖｔシフトが大幅に低減される点である。完全デプリー
ション化ＳＯＩデバイスとは、半導体層の厚さが十分に
薄いので、ＳＯＩデバイスがオフ状態の時、多数キャリ
ヤがボディ領域、すなわちチャネル領域、から完全に排
出されて、ソース／ドレインの両拡散領域が接地電位に
あるＳＯＩデバイスのことである。
【０００３】しかし、従来のＳＯＩ ＦＥＴには、ＦＥ
Ｔのボディまたはチャネル領域が絶縁物上に位置し、固
定電位に電気的に接続されていない「浮遊ボディ」があ
る。浮遊ボディＳＯＩデバイスでは、漏れ電流が多くな
り、寄生バイポーラ作用が発生する可能性がある。この
欠点は、基板または表面へボディ・コンタクトを設けて
ボディを固定電位に結合することにより、解消すること
ができる。
Ｔのボディまたはチャネル領域が絶縁物上に位置し、固
定電位に電気的に接続されていない「浮遊ボディ」があ
る。浮遊ボディＳＯＩデバイスでは、漏れ電流が多くな
り、寄生バイポーラ作用が発生する可能性がある。この
欠点は、基板または表面へボディ・コンタクトを設けて
ボディを固定電位に結合することにより、解消すること
ができる。
【０００４】ＳＯＩデバイス用のボディ・コンタクト
は、マグド（Magdo）他による米国特許第４３９６９３
３号（「９３３号特許」）およびタケモト（Takemoto）
他による米国特許第４８１４２８７号（「２８７号特
許」）に示すように、ゲートの下に位置して形成されて
いる。しかし、チャネル領域にボディ・コンタクトを有
するＳＯＩデバイスでは、ゲートがバルク電荷とＳＯＩ
電荷の両方に静電結合されたままになり、ＳＯＩ構造の
利点が損なわれる。
は、マグド（Magdo）他による米国特許第４３９６９３
３号（「９３３号特許」）およびタケモト（Takemoto）
他による米国特許第４８１４２８７号（「２８７号特
許」）に示すように、ゲートの下に位置して形成されて
いる。しかし、チャネル領域にボディ・コンタクトを有
するＳＯＩデバイスでは、ゲートがバルク電荷とＳＯＩ
電荷の両方に静電結合されたままになり、ＳＯＩ構造の
利点が損なわれる。
【０００５】本発明者は、静電結合問題に加え、チャネ
ル領域にボディ・コンタクトを有するＳＯＩデバイスで
はＤＲＡＭセル内の基板バイアス感度がバルク・デバイ
ス程度に高くなることに気づいた。ノードを充電するに
つれて、ソースから基板への電圧であるバック・バイア
スが増加する（ノードはセル・キャパシタに結合された
トランジスタの電極である。キャパシタに高レベルを書
き込むと、ノードはトランジスタのソースになる）。基
板感度に応じて、このバック・バイアスが増加するにつ
れ、Ｖｔが増加する。固定ゲート電位の場合は、Ｖｔの
増加とＶｇｓの減少によりノード電位が増加すると、デ
バイスはそれ自体をオフにし始める。これは、デバイス
をオンに維持するにはより高いゲート電位が必要である
ことを意味する。より高いゲート電位を提供するには、
ワード線電圧（Ｖｇｓ）を上げてチップを設計しなけれ
ばならない。しかし、Ｖｇｓが高くなると、ホット電子
効果やゲート絶縁破壊などの信頼性の懸念が生じる。他
のすべての点が等しい場合、Ｖｇｓを上げたチップでは
消費電力が増し、高速論理チップおよびメモリ・チップ
の重大問題になる。したがって、ＳＯＩデバイスが使用
可能な基板感度の低減が得られないことにより、ボディ
・ンタクトを達成しようとする従来の試みでは、ＳＯＩ
の重要なパフォーマンス上の利点が犠牲になる。
ル領域にボディ・コンタクトを有するＳＯＩデバイスで
はＤＲＡＭセル内の基板バイアス感度がバルク・デバイ
ス程度に高くなることに気づいた。ノードを充電するに
つれて、ソースから基板への電圧であるバック・バイア
スが増加する（ノードはセル・キャパシタに結合された
トランジスタの電極である。キャパシタに高レベルを書
き込むと、ノードはトランジスタのソースになる）。基
板感度に応じて、このバック・バイアスが増加するにつ
れ、Ｖｔが増加する。固定ゲート電位の場合は、Ｖｔの
増加とＶｇｓの減少によりノード電位が増加すると、デ
バイスはそれ自体をオフにし始める。これは、デバイス
をオンに維持するにはより高いゲート電位が必要である
ことを意味する。より高いゲート電位を提供するには、
ワード線電圧（Ｖｇｓ）を上げてチップを設計しなけれ
ばならない。しかし、Ｖｇｓが高くなると、ホット電子
効果やゲート絶縁破壊などの信頼性の懸念が生じる。他
のすべての点が等しい場合、Ｖｇｓを上げたチップでは
消費電力が増し、高速論理チップおよびメモリ・チップ
の重大問題になる。したがって、ＳＯＩデバイスが使用
可能な基板感度の低減が得られないことにより、ボディ
・ンタクトを達成しようとする従来の試みでは、ＳＯＩ
の重要なパフォーマンス上の利点が犠牲になる。
【０００６】ボディ・コンタクトの上記以外の方式で
は、チャネル領域で多量にドーピングした層を絶縁物上
に設ける必要があり、これらの方式では、９３３号特許
および２８７号特許が示すボディ・コンタクトのよう
に、いつでもバルク電荷が使用可能になり、デバイスが
完全ディプレーション化に達するのを妨げる。さらに他
の方式では、チップ面積を大幅に増加するような表面へ
のボディ・コンタクトを設け、ＳＯＩの利点の一部を損
なっている。
は、チャネル領域で多量にドーピングした層を絶縁物上
に設ける必要があり、これらの方式では、９３３号特許
および２８７号特許が示すボディ・コンタクトのよう
に、いつでもバルク電荷が使用可能になり、デバイスが
完全ディプレーション化に達するのを妨げる。さらに他
の方式では、チップ面積を大幅に増加するような表面へ
のボディ・コンタクトを設け、ＳＯＩの利点の一部を損
なっている。
【０００７】したがって、先行技術では、浮遊ボディを
有するＳＯＩ構造が提供されていた。また、先行技術で
は、ボディ・コンタクトを設けることによって浮遊ボデ
ィ問題を解決しようと試みていた。しかし、先行技術の
ボディ・コンタクトは、チップ占有面積を増加しないが
完全ディプレーション化を妨げるような位置にあるか、
または相当な量の追加チップ面積を占有するような位置
にある。このため、浮遊ボディまたはボディ・コンタク
トの他の方式がもたらす欠点を伴わずにＳＯＩの利点を
保持するには改良が必要である。
有するＳＯＩ構造が提供されていた。また、先行技術で
は、ボディ・コンタクトを設けることによって浮遊ボデ
ィ問題を解決しようと試みていた。しかし、先行技術の
ボディ・コンタクトは、チップ占有面積を増加しないが
完全ディプレーション化を妨げるような位置にあるか、
または相当な量の追加チップ面積を占有するような位置
にある。このため、浮遊ボディまたはボディ・コンタク
トの他の方式がもたらす欠点を伴わずにＳＯＩの利点を
保持するには改良が必要である。
【０００８】
【発明が解決しようとする課題】したがって、本発明の
一目的は、デバイスが完全ディプレーション化に達する
のを妨げず、広い表面積を必要としない、ボディ・コン
タクトを形成する構造および方法を提供することにあ
る。
一目的は、デバイスが完全ディプレーション化に達する
のを妨げず、広い表面積を必要としない、ボディ・コン
タクトを形成する構造および方法を提供することにあ
る。
【０００９】本発明の他の目的は、ゲートとほぼ相互位
置合せしたゲートの１つの側面に位置する、設計ルール
上の最小線幅寸法よりも狭い寸法のディ・コンタクトを
形成する構造および方法を提供することにある。
置合せしたゲートの１つの側面に位置する、設計ルール
上の最小線幅寸法よりも狭い寸法のディ・コンタクトを
形成する構造および方法を提供することにある。
【００１０】本発明の特徴の１つは、ボディ・コンタク
トが実質的に、ＦＥＴの動作時のゲート電界の範囲の外
側に形成されることである。
トが実質的に、ＦＥＴの動作時のゲート電界の範囲の外
側に形成されることである。
【００１１】
【課題を解決するための手段】本発明の上記およびその
他の目的および特徴は、半導体基板上に位置するＦＥＴ
を含む半導体構造によって実施される。この半導体基板
は、基板の下部領域および上部領域を規定する埋込み誘
電体領域を有し、その上部領域は単結晶である。ＦＥＴ
は、上部領域の一部に位置するゲート誘電体層と、その
ゲート誘電体層の上に位置するゲート導体とを含み、ま
た、ゲート導体は、少なくとも第１、第２および第３の
３つの側面を有する。ソース領域は前記第１のゲート側
面に沿って、そしてドレイン領域は前記第２のゲート側
面に沿ってそれぞれ自己整合により前記上部領域内に拡
散形成され、これらの両領域によりチャネル領域（すな
わちアクティブ・ゲート領域）を規定する。前記上部領
域および前記下部領域間にはボディ・コンタクト（領
域）が設けられ、このボディ・コンタクトのエッジは前
記第３のゲート側面とは所定のエッジ（実施例ではスペ
ーサ内側壁）を基準に相互位置合せ関係で、かつ、前記
第３のゲート側面から離れた位置であるチャネル領域の
外側に形成される。この位置のボディ・コンタクトのゲ
ートまたはワード線に対する結合は、従来のゲート下に
位置するボディ・コンタクトの場合に比べて大幅に低減
される。
他の目的および特徴は、半導体基板上に位置するＦＥＴ
を含む半導体構造によって実施される。この半導体基板
は、基板の下部領域および上部領域を規定する埋込み誘
電体領域を有し、その上部領域は単結晶である。ＦＥＴ
は、上部領域の一部に位置するゲート誘電体層と、その
ゲート誘電体層の上に位置するゲート導体とを含み、ま
た、ゲート導体は、少なくとも第１、第２および第３の
３つの側面を有する。ソース領域は前記第１のゲート側
面に沿って、そしてドレイン領域は前記第２のゲート側
面に沿ってそれぞれ自己整合により前記上部領域内に拡
散形成され、これらの両領域によりチャネル領域（すな
わちアクティブ・ゲート領域）を規定する。前記上部領
域および前記下部領域間にはボディ・コンタクト（領
域）が設けられ、このボディ・コンタクトのエッジは前
記第３のゲート側面とは所定のエッジ（実施例ではスペ
ーサ内側壁）を基準に相互位置合せ関係で、かつ、前記
第３のゲート側面から離れた位置であるチャネル領域の
外側に形成される。この位置のボディ・コンタクトのゲ
ートまたはワード線に対する結合は、従来のゲート下に
位置するボディ・コンタクトの場合に比べて大幅に低減
される。
【００１２】別の態様では、本発明は、基板の下部領域
と上部領域を規定する埋込み誘電体領域を有する半導体
基板を設けるステップと、前記下部領域と前記上部領域
との間にボディ・コンタクト（領域）を形成するステッ
プと、前記上部領域の一部にゲート誘電体層を形成する
ステップと、ゲート誘電体層上に、少なくとも第１，第
２および第３の３つの側面を有するゲートを形成するス
テップと、前記上部領域内部にソース領域およびドレイ
ン領域をそれぞれ形成し、その間にボディ領域を残すス
テップであって、前記ソース領域が前記第１のゲート側
面に位置合せされ、前記ドレイン領域が前記第２のゲー
ト側面に位置合せされるステップと、前記下部領域と上
部領域との間にボディ・コンタクト（領域）を形成する
ステップが、前記ボディ・コンタクトを、前記第３のゲ
ート側面とは所定のエッジを基準に相互位置合せ関係
で、形成することを含む、ことを特徴とする、ＳＯＩ形
電界効果トランジスタを形成する方法から成る。
と上部領域を規定する埋込み誘電体領域を有する半導体
基板を設けるステップと、前記下部領域と前記上部領域
との間にボディ・コンタクト（領域）を形成するステッ
プと、前記上部領域の一部にゲート誘電体層を形成する
ステップと、ゲート誘電体層上に、少なくとも第１，第
２および第３の３つの側面を有するゲートを形成するス
テップと、前記上部領域内部にソース領域およびドレイ
ン領域をそれぞれ形成し、その間にボディ領域を残すス
テップであって、前記ソース領域が前記第１のゲート側
面に位置合せされ、前記ドレイン領域が前記第２のゲー
ト側面に位置合せされるステップと、前記下部領域と上
部領域との間にボディ・コンタクト（領域）を形成する
ステップが、前記ボディ・コンタクトを、前記第３のゲ
ート側面とは所定のエッジを基準に相互位置合せ関係
で、形成することを含む、ことを特徴とする、ＳＯＩ形
電界効果トランジスタを形成する方法から成る。
【００１３】本明細書中で使用する、ボディ・コンタク
ト（エッジ）がゲート（側面）に「相互位置合せ」され
るという句は、ゲート（側面）が実質的に位置合わされ
る基準としての所定のエッジ（たとえば、マスク・エッ
ジ）に、ボディ・コンタクト（エッジ）も共通の基準と
して実質的に位置合せされる整合関係、あるいは、ゲー
ト（側面）およびボディ・コンタクト（エッジ）の一方
または両方が、マスク・エッジのような基準としての所
定のエッジから生成されたスペーサ・エッジ（側面）な
どの別のエッジを共通の基準として実質的に位置合せさ
れる間接的な整合関係を意味する。このような実質的に
相互位置合せされている構造のボディ・コンタクトおよ
びゲート側面は、別々のフォトリソグラフィ・ステップ
の使用によっては形成できない。すなわち、どちらの構
造も同じマスク・エッジに位置合せされ、単一のマスキ
ング・ステップから形成されるので、別々のフォトリソ
グラフィ・ステップを使用するプロセスに比べ、必要な
占有表面積はほとんど増加しない。
ト（エッジ）がゲート（側面）に「相互位置合せ」され
るという句は、ゲート（側面）が実質的に位置合わされ
る基準としての所定のエッジ（たとえば、マスク・エッ
ジ）に、ボディ・コンタクト（エッジ）も共通の基準と
して実質的に位置合せされる整合関係、あるいは、ゲー
ト（側面）およびボディ・コンタクト（エッジ）の一方
または両方が、マスク・エッジのような基準としての所
定のエッジから生成されたスペーサ・エッジ（側面）な
どの別のエッジを共通の基準として実質的に位置合せさ
れる間接的な整合関係を意味する。このような実質的に
相互位置合せされている構造のボディ・コンタクトおよ
びゲート側面は、別々のフォトリソグラフィ・ステップ
の使用によっては形成できない。すなわち、どちらの構
造も同じマスク・エッジに位置合せされ、単一のマスキ
ング・ステップから形成されるので、別々のフォトリソ
グラフィ・ステップを使用するプロセスに比べ、必要な
占有表面積はほとんど増加しない。
【００１４】好ましい実施例のボディ・コンタクト（エ
ッジ）は、ゲート真下の電界よりも可成り弱い電界強度
を有する上部領域部分において、ＦＥＴのゲート側面の
うちで、ソース領域およびドレイン領域により占有され
ていない第３のゲート側面（すなわち、チャネル長に平
行なゲート側面）に相互位置合せされ、かつ、その第３
のゲート側面から離れている位置に形成される。このボ
ディ・コンタクトは、トランジスタ・ボディ領域を基板
に接続し、そのボディ領域を固定電位付近に保持する。
ボディ・コンタクトが前記第３のゲート側面を横切って
ゲート誘電体層およびゲート導体の真下の領域にまで延
びていないことが最適である。実際には、電界がさらに
弱くなる位置にまで、このボディ・コンタクトを前記ゲ
ート側面から離すことが好ましい。ＤＲＡＭなどのアレ
イでは、ボディ・コンタクトがワード線の下に位置する
が、その上側層の厚い酸化物がワード線をボディ・コン
タクトから分離する。一般に、厚い酸化物のキャパシタ
ンスはゲート誘電体層のキャパシタンスに比べ、約１０
倍程度小さい。したがって、ワード線およびＦＥＴのゲ
ートがその全電位まで充電されるとき、ボディ・コンタ
クトには、ゲート外部電界のごくわずかな部分しか印加
されない。ゲート外部電界の強さは前記第３のゲート側
面からの距離につれて急速に低下し、本発明はボディ・
コンタクトをこの第３のゲート側面から離すための手段
を提供する。したがって、ボディ・コンタクトとワード
線またはゲートとの間の静電結合は、薄いゲート誘電体
層の下に位置する従来のボディ・コンタクトの場合に比
べて、大幅に減少する。
ッジ）は、ゲート真下の電界よりも可成り弱い電界強度
を有する上部領域部分において、ＦＥＴのゲート側面の
うちで、ソース領域およびドレイン領域により占有され
ていない第３のゲート側面（すなわち、チャネル長に平
行なゲート側面）に相互位置合せされ、かつ、その第３
のゲート側面から離れている位置に形成される。このボ
ディ・コンタクトは、トランジスタ・ボディ領域を基板
に接続し、そのボディ領域を固定電位付近に保持する。
ボディ・コンタクトが前記第３のゲート側面を横切って
ゲート誘電体層およびゲート導体の真下の領域にまで延
びていないことが最適である。実際には、電界がさらに
弱くなる位置にまで、このボディ・コンタクトを前記ゲ
ート側面から離すことが好ましい。ＤＲＡＭなどのアレ
イでは、ボディ・コンタクトがワード線の下に位置する
が、その上側層の厚い酸化物がワード線をボディ・コン
タクトから分離する。一般に、厚い酸化物のキャパシタ
ンスはゲート誘電体層のキャパシタンスに比べ、約１０
倍程度小さい。したがって、ワード線およびＦＥＴのゲ
ートがその全電位まで充電されるとき、ボディ・コンタ
クトには、ゲート外部電界のごくわずかな部分しか印加
されない。ゲート外部電界の強さは前記第３のゲート側
面からの距離につれて急速に低下し、本発明はボディ・
コンタクトをこの第３のゲート側面から離すための手段
を提供する。したがって、ボディ・コンタクトとワード
線またはゲートとの間の静電結合は、薄いゲート誘電体
層の下に位置する従来のボディ・コンタクトの場合に比
べて、大幅に減少する。
【００１５】ゲートによって形成された電荷パターンを
実質的に混乱させないようにＳＯＩＭＯＳＦＥＴデバイ
スのボディ領域にボディ・コンタクトを接続させること
により、寄生バイポーラ効果を除去しながら、ＳＯＩ
ＭＯＳＦＥＴの望ましい属性が維持される。ボディ・コ
ンタクトは、ソースおよびドレインの両領域間のアクテ
ィブ・ゲート領域（すなわちチャ、ル領域）の外部に位
置し、ボディ電位を設定し、基板およびボディ領域間の
キャリヤの交換を可能にするためにのみ機能するので、
前述のＳＯＩ ＭＯＳＦＥＴの利点が保持される。ボデ
ィ領域は完全にデプリーション化することができ、しき
い電圧のソース／基板間電圧感度がかなり低減される。
実質的に混乱させないようにＳＯＩＭＯＳＦＥＴデバイ
スのボディ領域にボディ・コンタクトを接続させること
により、寄生バイポーラ効果を除去しながら、ＳＯＩ
ＭＯＳＦＥＴの望ましい属性が維持される。ボディ・コ
ンタクトは、ソースおよびドレインの両領域間のアクテ
ィブ・ゲート領域（すなわちチャ、ル領域）の外部に位
置し、ボディ電位を設定し、基板およびボディ領域間の
キャリヤの交換を可能にするためにのみ機能するので、
前述のＳＯＩ ＭＯＳＦＥＴの利点が保持される。ボデ
ィ領域は完全にデプリーション化することができ、しき
い電圧のソース／基板間電圧感度がかなり低減される。
【００１６】
【発明の実施の形態】本発明は、デバイスが完全デプリ
ーション化に達するのを妨げず、広い表面積を必要とし
ない、ボディ・コンタクトを備えたＳＯＩ ＦＥＴを形
成する構造および方法を提供する。ボディ・コンタクト
は、ＦＥＴに隣接して選択された領域内に配置され、こ
の選択領域は、ボディ・コンタクトおよびゲート間の静
電結合がゲート下に位置する電荷への結合に比べ、可成
り小さくなる位置に選択される。ボディ・コンタクト
は、ＦＥＴのゲート側面のうちで、ソース領域およびド
レイン領域により占有されていない第３の側面に相互位
置合せされて形成される。前述の定義から明らかなよう
に、ボディ・コンタクトおよび第３のゲート側面を「相
互位置合せ」させるということは、これらの両方が、そ
れぞれ所定のエッジを共通の基準にして、あるいは、こ
れらの一方または両方がその所定のエッジを基準に生成
される複数の別のエッジを共通の基準にして、実質的に
位置合せさせることを意味する。当然のことながら、水
平方向の注入分散（straggle）、高温処理ステップ、エ
ッチング、スペーサの形成、その他の処理ステップによ
って、それらが実際の位置合せから移動してしまう可能
性があるが、それらの位置は別々のマスクによって決定
されたわけではないので、依然として共通エッジに「自
己位置合せ」されており、互いにほぼ相互位置合せされ
ていると見なされる。
ーション化に達するのを妨げず、広い表面積を必要とし
ない、ボディ・コンタクトを備えたＳＯＩ ＦＥＴを形
成する構造および方法を提供する。ボディ・コンタクト
は、ＦＥＴに隣接して選択された領域内に配置され、こ
の選択領域は、ボディ・コンタクトおよびゲート間の静
電結合がゲート下に位置する電荷への結合に比べ、可成
り小さくなる位置に選択される。ボディ・コンタクト
は、ＦＥＴのゲート側面のうちで、ソース領域およびド
レイン領域により占有されていない第３の側面に相互位
置合せされて形成される。前述の定義から明らかなよう
に、ボディ・コンタクトおよび第３のゲート側面を「相
互位置合せ」させるということは、これらの両方が、そ
れぞれ所定のエッジを共通の基準にして、あるいは、こ
れらの一方または両方がその所定のエッジを基準に生成
される複数の別のエッジを共通の基準にして、実質的に
位置合せさせることを意味する。当然のことながら、水
平方向の注入分散（straggle）、高温処理ステップ、エ
ッチング、スペーサの形成、その他の処理ステップによ
って、それらが実際の位置合せから移動してしまう可能
性があるが、それらの位置は別々のマスクによって決定
されたわけではないので、依然として共通エッジに「自
己位置合せ」されており、互いにほぼ相互位置合せされ
ていると見なされる。
【００１７】受け入れられる程度に低いオフ電流で通常
動作時に完全デプリーション化を達成するには、その構
造は、ＳＯＩ厚さと、ボディ・ドーピングと、ゲート仕
事関数とを適切に組み合わせたものでなければならな
い。通常、５ｎｍ〜５００ｎｍの範囲の非常に薄いＳＯ
Ｉ層を使用するが、５ｎｍ〜１００ｎｍの範囲の方が好
ましい。ボディ・ドーピングは一般に１０１７の範囲で
ある。ゲート電圧がゼロのときにボディが完全にデプリ
ーション化されるようにその厚さおよびドーピングが材
料の仕事関数に応じて調整されていれば、一般に使用さ
れるどのゲート材料でも適している。たとえば、中間ギ
ャップ仕事関数を有するゲートを備えたｎＦＥＴの場
合、４００Å未満のＳＯＩ厚さで完全デプリーションが
発生する。高パフォーマンス・デバイス用のオフ電流の
実用値を得るには、４００Åの厚さではボディ・ドーピ
ングは約３．５×１０１７のｐ型になり、３００Åの厚
さでは約２．５×１０１７になり、２００Åの厚さでは
約７．０×１０１６になる。ｎ＋ゲートの場合には、厚
さが２００Å未満であれば、高パフォーマンス・デバイ
ス用の有用なオフ電流を持つ完全デプリーション化デバ
イスを形成することができる。２００Åでは、ドーピン
グを約１．５×１０１７にする必要がある。
動作時に完全デプリーション化を達成するには、その構
造は、ＳＯＩ厚さと、ボディ・ドーピングと、ゲート仕
事関数とを適切に組み合わせたものでなければならな
い。通常、５ｎｍ〜５００ｎｍの範囲の非常に薄いＳＯ
Ｉ層を使用するが、５ｎｍ〜１００ｎｍの範囲の方が好
ましい。ボディ・ドーピングは一般に１０１７の範囲で
ある。ゲート電圧がゼロのときにボディが完全にデプリ
ーション化されるようにその厚さおよびドーピングが材
料の仕事関数に応じて調整されていれば、一般に使用さ
れるどのゲート材料でも適している。たとえば、中間ギ
ャップ仕事関数を有するゲートを備えたｎＦＥＴの場
合、４００Å未満のＳＯＩ厚さで完全デプリーションが
発生する。高パフォーマンス・デバイス用のオフ電流の
実用値を得るには、４００Åの厚さではボディ・ドーピ
ングは約３．５×１０１７のｐ型になり、３００Åの厚
さでは約２．５×１０１７になり、２００Åの厚さでは
約７．０×１０１６になる。ｎ＋ゲートの場合には、厚
さが２００Å未満であれば、高パフォーマンス・デバイ
ス用の有用なオフ電流を持つ完全デプリーション化デバ
イスを形成することができる。２００Åでは、ドーピン
グを約１．５×１０１７にする必要がある。
【００１８】ボディ・コンタクトの必要性とその位置、
そのサイズおよび構造は、ＳＯＩデバイスにとって重要
な考慮事項である。まず、ボディ・コンタクトの必要性
について考慮すると、位置、サイズ、構造を改良した本
発明を提示することになる。本発明者は、別のアレイ・
デバイスにアクセスしたときに１つの浮遊ボディＳＯＩ
デバイス内で強い寄生バイポーラ作用が発生することに
気づいている。アクセスされないが、アクセスされる別
のアレイ・デバイスと同一ビット線を共用するｎチャネ
ルＤＲＡＭアレイ・デバイスの場合について検討された
い（図１ないし図２）。このデバイスは、そのゲート
（またはワード線）がローで、その記憶ノードとそのビ
ット線の両方がハイの状態で、所定の期間、不活性状態
になっていたと想定する。この状態でゲート（ワード
線）はボディより電位が低くなるので、熱生成の結果と
して正孔がボディ内に蓄積し、ボディ電位がソース／ド
レイン拡散領域の電位に向かって漏れる（図１）。
そのサイズおよび構造は、ＳＯＩデバイスにとって重要
な考慮事項である。まず、ボディ・コンタクトの必要性
について考慮すると、位置、サイズ、構造を改良した本
発明を提示することになる。本発明者は、別のアレイ・
デバイスにアクセスしたときに１つの浮遊ボディＳＯＩ
デバイス内で強い寄生バイポーラ作用が発生することに
気づいている。アクセスされないが、アクセスされる別
のアレイ・デバイスと同一ビット線を共用するｎチャネ
ルＤＲＡＭアレイ・デバイスの場合について検討された
い（図１ないし図２）。このデバイスは、そのゲート
（またはワード線）がローで、その記憶ノードとそのビ
ット線の両方がハイの状態で、所定の期間、不活性状態
になっていたと想定する。この状態でゲート（ワード
線）はボディより電位が低くなるので、熱生成の結果と
して正孔がボディ内に蓄積し、ボディ電位がソース／ド
レイン拡散領域の電位に向かって漏れる（図１）。
【００１９】図２のデバイスのワード線はローに保持さ
れるが、ボディ領域内に蓄積した正孔が寄生バイポーラ
・トランジスタをオンにするので、ビット線が引き下げ
られると、デバイスは伝導を開始する。ビット線がロー
の場合、ビット線拡散とボディとの間の障壁が下がり、
ボディ（疑似ベース）から正孔がビット線拡散（疑似エ
ミッタ）に注入され、ビット線拡散領域から電子がボデ
ィ内に注入される。これらの電子は、ノード拡散領域に
隣接する空間電荷領域によって収集され、その結果、蓄
えられていたハイ・レベルが失われる。したがって、ワ
ード線はデバイスをオフに維持する能力を失ってしま
う。デバイスは、ビット線がローのままである間、また
はボディ領域が蓄積正孔をディプレーション化するま
で、強力に伝導を続ける。これは、数ミリ秒になる可能
性がある。
れるが、ボディ領域内に蓄積した正孔が寄生バイポーラ
・トランジスタをオンにするので、ビット線が引き下げ
られると、デバイスは伝導を開始する。ビット線がロー
の場合、ビット線拡散とボディとの間の障壁が下がり、
ボディ（疑似ベース）から正孔がビット線拡散（疑似エ
ミッタ）に注入され、ビット線拡散領域から電子がボデ
ィ内に注入される。これらの電子は、ノード拡散領域に
隣接する空間電荷領域によって収集され、その結果、蓄
えられていたハイ・レベルが失われる。したがって、ワ
ード線はデバイスをオフに維持する能力を失ってしま
う。デバイスは、ビット線がローのままである間、また
はボディ領域が蓄積正孔をディプレーション化するま
で、強力に伝導を続ける。これは、数ミリ秒になる可能
性がある。
【００２０】本発明者は、ドレインの電子なだれによっ
て正孔が発生した結果として接地したソース構成にも寄
生バイポーラ伝導が発生する可能性があることに気づい
ている。このような正孔は寄生ベース電流を供給し、そ
の電流がデバイスの漏れをさらに悪化させ、デバイスの
ラッチアップやヒステリシス効果の原因になる可能性が
ある。
て正孔が発生した結果として接地したソース構成にも寄
生バイポーラ伝導が発生する可能性があることに気づい
ている。このような正孔は寄生ベース電流を供給し、そ
の電流がデバイスの漏れをさらに悪化させ、デバイスの
ラッチアップやヒステリシス効果の原因になる可能性が
ある。
【００２１】１９９２年５月にthe Proceedings of the
Electrochemical society Conferenceで発表された
Ｍ．マトロービアン（Matloubian）の論文"Body Contac
ts forSOI MOSFETs"では、従来の浮遊ボディＳＯＩデバ
イスから発生する諸問題を検討し、表面からボディに接
触する方式について説明している。しかし、この論文が
指摘しているように、このような方式では面積と速度の
両面で不利な条件が課せられる。本出願人に譲渡された
バイルシュタイン（Beilstein）他による米国特許第５
０５５８９８号（「８９８特許」）では、浮遊ボディ効
果を低減または除去するために活性デバイス領域を基板
または表面に結合するための構造が開示されている。し
かし、８９８号特許で述べているように、ボディと基板
との接触を提供するこの構造では、ＤＲＡＭセル用のセ
ル・サイズを大幅に拡大する必要があり、歩留まりが低
下し、コストが増加する。しかも、この構造では、それ
を形成するために追加の最小寸法マスクと高価な処理ス
テップを使用する必要がある。
Electrochemical society Conferenceで発表された
Ｍ．マトロービアン（Matloubian）の論文"Body Contac
ts forSOI MOSFETs"では、従来の浮遊ボディＳＯＩデバ
イスから発生する諸問題を検討し、表面からボディに接
触する方式について説明している。しかし、この論文が
指摘しているように、このような方式では面積と速度の
両面で不利な条件が課せられる。本出願人に譲渡された
バイルシュタイン（Beilstein）他による米国特許第５
０５５８９８号（「８９８特許」）では、浮遊ボディ効
果を低減または除去するために活性デバイス領域を基板
または表面に結合するための構造が開示されている。し
かし、８９８号特許で述べているように、ボディと基板
との接触を提供するこの構造では、ＤＲＡＭセル用のセ
ル・サイズを大幅に拡大する必要があり、歩留まりが低
下し、コストが増加する。しかも、この構造では、それ
を形成するために追加の最小寸法マスクと高価な処理ス
テップを使用する必要がある。
【００２２】本発明者は、上記のすべての問題を回避
し、浮遊ボディ問題を除去し、デバイスを完全デプリー
ション化にすることができ、チップの表面積をほとんど
使用しない、ボディ・コンタクトを提供する構造および
処理を見つけた。本発明のボディ・コンタクトは、ボデ
ィ／基板間接続部とも呼ばれる。
し、浮遊ボディ問題を除去し、デバイスを完全デプリー
ション化にすることができ、チップの表面積をほとんど
使用しない、ボディ・コンタクトを提供する構造および
処理を見つけた。本発明のボディ・コンタクトは、ボデ
ィ／基板間接続部とも呼ばれる。
【００２３】図３ないし図１８に示す処理に使用する単
結晶半導体ウェハは、シリコン、ゲルマニウム、ガリウ
ムヒ素などの材料から形成される。シリコンは最も広く
使用され、そのエッチング特性が最もよく知られている
ので、以下では例示としてシリコンを使用する。このウ
ェハは、以下に説明する一連の処理手順に取りかかる前
に注入、拡散、酸化、その他の処理ステップが完了して
いてもよい。また、ウェハには、ＳＯＩ ＦＥＴが組み
込まれるプレーナ表面がある。上、下、真下、真下、真
上、上部、下部などの前置詞は、チップが実際に保持さ
れている向きとは無関係に、チップまたはウェハの上面
にあるこのプレーナ表面に関して定義する。本出願で使
用する「水平」という用語は、チップが実際に保持され
ている向きとは無関係に、半導体チップまたはウェハの
従来のプレーナ表面に対して平行な平面として定義す
る。
結晶半導体ウェハは、シリコン、ゲルマニウム、ガリウ
ムヒ素などの材料から形成される。シリコンは最も広く
使用され、そのエッチング特性が最もよく知られている
ので、以下では例示としてシリコンを使用する。このウ
ェハは、以下に説明する一連の処理手順に取りかかる前
に注入、拡散、酸化、その他の処理ステップが完了して
いてもよい。また、ウェハには、ＳＯＩ ＦＥＴが組み
込まれるプレーナ表面がある。上、下、真下、真下、真
上、上部、下部などの前置詞は、チップが実際に保持さ
れている向きとは無関係に、チップまたはウェハの上面
にあるこのプレーナ表面に関して定義する。本出願で使
用する「水平」という用語は、チップが実際に保持され
ている向きとは無関係に、半導体チップまたはウェハの
従来のプレーナ表面に対して平行な平面として定義す
る。
【００２４】本発明の第１の実施例を図３ないし図１４
に示し、以下に詳細な説明を示す。まず、簡単に説明す
ると、この実施例は、ウェハ２２の表面２９の上に形成
された厚い絶縁層２０のエッジ（図面上は側壁）２８に
形成された複数のスペーサ２６により規定された溝２４
を介してドーパントをウエハ内へ注入することによっ
て、スペーサ２６に自己整合した埋込み誘電体層３４が
ウエハ内部に形成されている。次に、複数のスペーサの
１つと大量にドーピングされた領域をエッチングして水
平トレンチを形成し、次にそのトレンチを誘電体でコー
ティングまたは充填する。ボディ・コンタクトは、この
水平トレンチのエッジを規定する厚い絶縁物の下で、基
板の上部部分および下部部分の間に位置する。スペーサ
間の領域にＦＥＴのゲートを形成するので、そのゲート
のエッジは基板へのボディ・コンタクトとほぼ相互位置
合せされている。このコンタクトからゲートまでの距離
は、ゲートに最も近いコンタクトの垂直部分のエッジか
らゲートまでの距離程度である。
に示し、以下に詳細な説明を示す。まず、簡単に説明す
ると、この実施例は、ウェハ２２の表面２９の上に形成
された厚い絶縁層２０のエッジ（図面上は側壁）２８に
形成された複数のスペーサ２６により規定された溝２４
を介してドーパントをウエハ内へ注入することによっ
て、スペーサ２６に自己整合した埋込み誘電体層３４が
ウエハ内部に形成されている。次に、複数のスペーサの
１つと大量にドーピングされた領域をエッチングして水
平トレンチを形成し、次にそのトレンチを誘電体でコー
ティングまたは充填する。ボディ・コンタクトは、この
水平トレンチのエッジを規定する厚い絶縁物の下で、基
板の上部部分および下部部分の間に位置する。スペーサ
間の領域にＦＥＴのゲートを形成するので、そのゲート
のエッジは基板へのボディ・コンタクトとほぼ相互位置
合せされている。このコンタクトからゲートまでの距離
は、ゲートに最も近いコンタクトの垂直部分のエッジか
らゲートまでの距離程度である。
【００２５】図３に示すように、第１のステップでは、
シリコン基板２２上に従来の手段によってＣＶＤフィー
ルド酸化物（ＦＯＸ）などの絶縁層２０を付着させる。
絶縁層２０は、基板２２の熱酸化によって形成すること
もできる。その他の様々な絶縁材も使用することができ
る。次に、標準のフォトリソグラフィを使用して、絶縁
層２０をエッチングして細長い溝２４を形成して絶縁層
２０のストライプを残す（平面図については図８を参
照）。次に、絶縁層２０の溝２４の側壁２８にスペーサ
２６を形成する。このスペーサは、薄い窒化物層を基板
表面上に全面付着して被付着表面と相似の窒化物層を形
成し（共形付着と言う）、続いて、水平表面上の材料を
除去してシリコン表面２９を露出させる指向性エッチン
グによって、窒化ケイ素や窒化ホウ素などの材料を含
む、絶縁層２０とは異なるエッチング特性を有する材料
から形成される。
シリコン基板２２上に従来の手段によってＣＶＤフィー
ルド酸化物（ＦＯＸ）などの絶縁層２０を付着させる。
絶縁層２０は、基板２２の熱酸化によって形成すること
もできる。その他の様々な絶縁材も使用することができ
る。次に、標準のフォトリソグラフィを使用して、絶縁
層２０をエッチングして細長い溝２４を形成して絶縁層
２０のストライプを残す（平面図については図８を参
照）。次に、絶縁層２０の溝２４の側壁２８にスペーサ
２６を形成する。このスペーサは、薄い窒化物層を基板
表面上に全面付着して被付着表面と相似の窒化物層を形
成し（共形付着と言う）、続いて、水平表面上の材料を
除去してシリコン表面２９を露出させる指向性エッチン
グによって、窒化ケイ素や窒化ホウ素などの材料を含
む、絶縁層２０とは異なるエッチング特性を有する材料
から形成される。
【００２６】図４に示す次のステップでは、スペーサ２
６間の溝２４内の露出したシリコン表面２９上に薄い熱
酸化物３０を成長させる。次に、スペーサ２６間の薄い
酸化物３０からシリコンにヒ素またはリンなどのｎ型ド
ーパントを注入し、埋込みｎ＋層３４を形成する。好ま
しい例では、１ｃｍ２当たり１０１５程度の投与量と４
５０ＫｅＶの範囲のエネルギーで、１ｃｍ３当たり約５
×１０１７でドーピングしたシリコン基板に１００Åの
スクリーン酸化物を介してヒ素を注入する。数通りのエ
ネルギーで行った注入のシミュレーションについては、
図１５および図１６に示す。この注入は、シリコン表面
に最も接近して形成した接合部が絶縁物の上部エッジが
必要な場所近辺になるように調整する。図１５および図
１６に示すように、この注入は厚さ２４０ÅのＳＯＩシ
リコン膜と、厚さ約５６００Åのヒ素ドーピング領域と
をもたらし、注入の水平分散の結果、ドーピング領域は
マスク・エッジを超えて約１８５０Åの間隔が横方向に
設けられている。この場合、そのマスク・エッジはスペ
ーサ２６の外部エッジ３５である（これは、本注入のマ
スク・エッジを提供することに加え、後でゲート導体の
エッジも画定する。また、注入の分散のため、埋込みｎ
層３４の側壁接合に丸みが付けられ（図５）、その結
果、その後に形成される水平トレンチの側壁にも丸みが
付けられることになる（図６））。
６間の溝２４内の露出したシリコン表面２９上に薄い熱
酸化物３０を成長させる。次に、スペーサ２６間の薄い
酸化物３０からシリコンにヒ素またはリンなどのｎ型ド
ーパントを注入し、埋込みｎ＋層３４を形成する。好ま
しい例では、１ｃｍ２当たり１０１５程度の投与量と４
５０ＫｅＶの範囲のエネルギーで、１ｃｍ３当たり約５
×１０１７でドーピングしたシリコン基板に１００Åの
スクリーン酸化物を介してヒ素を注入する。数通りのエ
ネルギーで行った注入のシミュレーションについては、
図１５および図１６に示す。この注入は、シリコン表面
に最も接近して形成した接合部が絶縁物の上部エッジが
必要な場所近辺になるように調整する。図１５および図
１６に示すように、この注入は厚さ２４０ÅのＳＯＩシ
リコン膜と、厚さ約５６００Åのヒ素ドーピング領域と
をもたらし、注入の水平分散の結果、ドーピング領域は
マスク・エッジを超えて約１８５０Åの間隔が横方向に
設けられている。この場合、そのマスク・エッジはスペ
ーサ２６の外部エッジ３５である（これは、本注入のマ
スク・エッジを提供することに加え、後でゲート導体の
エッジも画定する。また、注入の分散のため、埋込みｎ
層３４の側壁接合に丸みが付けられ（図５）、その結
果、その後に形成される水平トレンチの側壁にも丸みが
付けられることになる（図６））。
【００２７】次に、ポリシリコンなどの第３のエッチン
グ特性を有する材料を付着させ、絶縁層２０の上面まで
研磨し、マンドレル４０を形成する。次に、熱酸化など
の方法により、マンドレル４０の上面に酸化膜４２を形
成する。次に、ＣＶＤ酸化膜４４を付着させる。
グ特性を有する材料を付着させ、絶縁層２０の上面まで
研磨し、マンドレル４０を形成する。次に、熱酸化など
の方法により、マンドレル４０の上面に酸化膜４２を形
成する。次に、ＣＶＤ酸化膜４４を付着させる。
【００２８】次に、図５に示すように、ＣＶＤ酸化膜４
４をフォトリソグラフィでマスクしてエッチングし、１
つおきの窒化物スペーサ２６'の頂部に窓を開ける。Ｃ
ＶＤ酸化膜のエッチング速度は熱酸化膜よりかなり速い
ので、ＣＶＤ酸化膜４４をエッチングしても熱酸化膜４
２にはほとんど影響しない。次に、１つおきの窒化物ス
ペーサ２６'を浸せきエッチングする。それにより露出
されるシリコンをＲＩＥエッチングして垂直トレンチ４
６を形成する。このトレンチはｎ＋埋込み領域３４と交
差する。このＲＩＥエッチング・ステップの間、熱酸化
膜４２がマンドレル４０を保護する。ｎ＋注入はスペー
サ２６と自己位置合せされているので、トレンチ４６は
ｎ＋埋込み領域３４と位置合せされる。
４をフォトリソグラフィでマスクしてエッチングし、１
つおきの窒化物スペーサ２６'の頂部に窓を開ける。Ｃ
ＶＤ酸化膜のエッチング速度は熱酸化膜よりかなり速い
ので、ＣＶＤ酸化膜４４をエッチングしても熱酸化膜４
２にはほとんど影響しない。次に、１つおきの窒化物ス
ペーサ２６'を浸せきエッチングする。それにより露出
されるシリコンをＲＩＥエッチングして垂直トレンチ４
６を形成する。このトレンチはｎ＋埋込み領域３４と交
差する。このＲＩＥエッチング・ステップの間、熱酸化
膜４２がマンドレル４０を保護する。ｎ＋注入はスペー
サ２６と自己位置合せされているので、トレンチ４６は
ｎ＋埋込み領域３４と位置合せされる。
【００２９】１／３／８の割合のＨＦ、ＨＮＯ３、ＣＨ
３ＣＯＯＨの溶液など、ｎ＋シリコンに優先的に作用す
るエッチング液を使用して、ｎ＋層３４をくりぬき、図
６に示す水平トレンチ４８を形成する。このエッチング
は、ホリー（Horie）他の論文"A New SOI Fabrication
Technique for Ultrathin Active Layer of Less than
80nm"（1990 VLSI Technology Symposium）ではｎ＋層
をくりぬくために使用されている。水平トレンチ４８
は、結晶エッチングなどの方法や、参照により本明細書
に組み込まれ、本出願人に譲渡された１９９４年８月１
１日出願のドン・ケニー（Don Kenney）による関連特許
出願に記載されている（ヒ素ではなくホウ素の注入によ
って形成された）ｐ＋層の多孔性シリコン・エッチング
によって形成することもできる。この水平トレンチは、
注入種の接合部まで伸び、したがって、スペーサ２６の
内部エッジ３５を超えて伸びている。
３ＣＯＯＨの溶液など、ｎ＋シリコンに優先的に作用す
るエッチング液を使用して、ｎ＋層３４をくりぬき、図
６に示す水平トレンチ４８を形成する。このエッチング
は、ホリー（Horie）他の論文"A New SOI Fabrication
Technique for Ultrathin Active Layer of Less than
80nm"（1990 VLSI Technology Symposium）ではｎ＋層
をくりぬくために使用されている。水平トレンチ４８
は、結晶エッチングなどの方法や、参照により本明細書
に組み込まれ、本出願人に譲渡された１９９４年８月１
１日出願のドン・ケニー（Don Kenney）による関連特許
出願に記載されている（ヒ素ではなくホウ素の注入によ
って形成された）ｐ＋層の多孔性シリコン・エッチング
によって形成することもできる。この水平トレンチは、
注入種の接合部まで伸び、したがって、スペーサ２６の
内部エッジ３５を超えて伸びている。
【００３０】次に、熱酸化シリコンまたはＣＶＤ酸化膜
などの低誘電率を有する絶縁物４９を付着させて、水平
トレンチ４８を内張りし、埋込み絶縁物５０を形成し、
接続している垂直トレンチ４６を充填する。水平トレン
チ４８の高さが垂直トレンチ４６の幅以下であれば、水
平トレンチ４８を完全に絶縁物４９で充填してもよい。
ただし、ギャップまたは真空は使用可能な固体絶縁物よ
り誘電率が低いので、図６に示すように水平トレンチ４
８にギャップ５１を残すと、改良された誘電体が形成さ
れる。それにより、付着させた絶縁物４９より効果的に
厚い誘電体を形成することができる。ヒ素注入を横方向
に分散すると、自動的に埋込み絶縁物５０がスペーサ２
６の外部エッジ３５を超えて水平に伸びる。したがっ
て、トレンチ４８のエッジ５２にあるボディ・コンタク
ト７８は、以降のステップで形成されるゲート導体キャ
パシタ・プレートのエッジから遠く離れたものになる。
などの低誘電率を有する絶縁物４９を付着させて、水平
トレンチ４８を内張りし、埋込み絶縁物５０を形成し、
接続している垂直トレンチ４６を充填する。水平トレン
チ４８の高さが垂直トレンチ４６の幅以下であれば、水
平トレンチ４８を完全に絶縁物４９で充填してもよい。
ただし、ギャップまたは真空は使用可能な固体絶縁物よ
り誘電率が低いので、図６に示すように水平トレンチ４
８にギャップ５１を残すと、改良された誘電体が形成さ
れる。それにより、付着させた絶縁物４９より効果的に
厚い誘電体を形成することができる。ヒ素注入を横方向
に分散すると、自動的に埋込み絶縁物５０がスペーサ２
６の外部エッジ３５を超えて水平に伸びる。したがっ
て、トレンチ４８のエッジ５２にあるボディ・コンタク
ト７８は、以降のステップで形成されるゲート導体キャ
パシタ・プレートのエッジから遠く離れたものになる。
【００３１】次のステップでは、マンドレル４０上の酸
化膜４９および４２を除去するために非選択エッチング
を使用することができる。このステップに続いて、化学
的機械的研磨などの平坦化処理が行われ、図６に示すよ
うにプレーナ表面をもたらし、ポリシリコン４０を露出
する。次に、図７に示すように、ポリシリコン４０を浸
せきエッチングして、薄いシリコン５３の上に薄い酸化
膜３０を残す。
化膜４９および４２を除去するために非選択エッチング
を使用することができる。このステップに続いて、化学
的機械的研磨などの平坦化処理が行われ、図６に示すよ
うにプレーナ表面をもたらし、ポリシリコン４０を露出
する。次に、図７に示すように、ポリシリコン４０を浸
せきエッチングして、薄いシリコン５３の上に薄い酸化
膜３０を残す。
【００３２】図８は、絶縁層２０のストライプ間に位置
する薄い酸化膜３０によって覆われたＳＯＩの細長い溝
２４を示す、処理のこの時点での構造の平面図である。
絶縁層２０のストライプは、絶縁層２０に隣接した１つ
おきの窒化物スペーサ２６とＣＶＤ酸化膜スペーサ４９
とを有し、スペーサ４９は水平トレンチ４８まで下に伸
びている。
する薄い酸化膜３０によって覆われたＳＯＩの細長い溝
２４を示す、処理のこの時点での構造の平面図である。
絶縁層２０のストライプは、絶縁層２０に隣接した１つ
おきの窒化物スペーサ２６とＣＶＤ酸化膜スペーサ４９
とを有し、スペーサ４９は水平トレンチ４８まで下に伸
びている。
【００３３】図９に示すように、次にマスクによって溝
２４内の活性域を規定する。溝２４内の未保護域５６で
は、薄い酸化膜３０と薄いシリコン５３（図７を参照）
を水平トレンチ４８までエッチングし、溝２４内の隣接
トランジスタのソース・ドレイン電極になるものの間を
分離する。未保護域５６は、後述するように絶縁物６４
で内張りされる（図１２を参照）。
２４内の活性域を規定する。溝２４内の未保護域５６で
は、薄い酸化膜３０と薄いシリコン５３（図７を参照）
を水平トレンチ４８までエッチングし、溝２４内の隣接
トランジスタのソース・ドレイン電極になるものの間を
分離する。未保護域５６は、後述するように絶縁物６４
で内張りされる（図１２を参照）。
【００３４】必要であれば、所望のチャネル・ドーピン
グ濃度を確立するために薄いシリコン領域５３にドーパ
ントを注入する。一般に、ボディ領域では１ｃｍ３当た
り１０１７〜１０１８程度のホウ素濃度が望ましく、こ
れは標準の注入とアニールで達成される。図１０および
図１１に示すように、シリコン表面２９上に事前に形成
された薄い熱酸化膜３０を除去する。次に、スペーサ２
６と４９との間の露出したシリコン表面２９上に従来の
手段によってゲート誘電体６０を形成する。次に、ゲー
ト導体６２を全面付着させ、化学的機械的研磨などの方
法を使用して平坦化研磨し、この研磨動作を窒化物スペ
ーサ２６の頂部で停止する。次に、フォトレジストを使
用してマスクを形成し、このマスク保護領域６２'を除
いた溝２４内のゲート導体をさらにエッチングする。溝
２４の他の領域ではエッチングによりゲート誘電体６０
を露出する。
グ濃度を確立するために薄いシリコン領域５３にドーパ
ントを注入する。一般に、ボディ領域では１ｃｍ３当た
り１０１７〜１０１８程度のホウ素濃度が望ましく、こ
れは標準の注入とアニールで達成される。図１０および
図１１に示すように、シリコン表面２９上に事前に形成
された薄い熱酸化膜３０を除去する。次に、スペーサ２
６と４９との間の露出したシリコン表面２９上に従来の
手段によってゲート誘電体６０を形成する。次に、ゲー
ト導体６２を全面付着させ、化学的機械的研磨などの方
法を使用して平坦化研磨し、この研磨動作を窒化物スペ
ーサ２６の頂部で停止する。次に、フォトレジストを使
用してマスクを形成し、このマスク保護領域６２'を除
いた溝２４内のゲート導体をさらにエッチングする。溝
２４の他の領域ではエッチングによりゲート誘電体６０
を露出する。
【００３５】図１２に示す次のステップでは、絶縁層を
共形付着させ、エッチングにより、溝２４内のゲート導
体６２の２つのマスク規定側面６３上に絶縁スペーサ６
４を形成する。絶縁スペーサ６４は、ＣＶＤ酸化膜など
の材料から形成する。次に、自己位置合せしたソース／
ドレイン拡散６６および６８にブランケット注入を施し
て、ゲート導体２４、スペーサ絶縁物６４、スペーサ２
６および４９、絶縁層２０によって保護されていない活
性域にドーパントを施す。当技術分野で既知のように、
ソース／ドレイン拡散用のドーパントは、ドーピングし
たポリシリコンなどの付着材料から拡散することができ
る。次に、当技術分野で既知の処理でウェハをアニール
し、ドーパントを活性化する。次に、ワード線７０など
のゲート・コネクタを付着させ、図１３に示すようにフ
ォトリソグラフィで規定し、各ゲート導体６２へのコン
タクトを形成する。ゲート・コネクタは、ドーピングし
たポリシリコン、タングステン、アルミニウムなどの標
準材料から作成される。最後に、ソースおよびドレイン
に必要なコンタクトを従来の方法で形成する（図示せ
ず）。その結果、図１１ないし図１４に示すように絶縁
層２０とスペーサ２６の下にボディ・コンタクト７８が
設けられたＳＯＩトランジスタ７２が得られる（図１４
では明確にするために絶縁層２０とスペーサ２６が省略
されている）。
共形付着させ、エッチングにより、溝２４内のゲート導
体６２の２つのマスク規定側面６３上に絶縁スペーサ６
４を形成する。絶縁スペーサ６４は、ＣＶＤ酸化膜など
の材料から形成する。次に、自己位置合せしたソース／
ドレイン拡散６６および６８にブランケット注入を施し
て、ゲート導体２４、スペーサ絶縁物６４、スペーサ２
６および４９、絶縁層２０によって保護されていない活
性域にドーパントを施す。当技術分野で既知のように、
ソース／ドレイン拡散用のドーパントは、ドーピングし
たポリシリコンなどの付着材料から拡散することができ
る。次に、当技術分野で既知の処理でウェハをアニール
し、ドーパントを活性化する。次に、ワード線７０など
のゲート・コネクタを付着させ、図１３に示すようにフ
ォトリソグラフィで規定し、各ゲート導体６２へのコン
タクトを形成する。ゲート・コネクタは、ドーピングし
たポリシリコン、タングステン、アルミニウムなどの標
準材料から作成される。最後に、ソースおよびドレイン
に必要なコンタクトを従来の方法で形成する（図示せ
ず）。その結果、図１１ないし図１４に示すように絶縁
層２０とスペーサ２６の下にボディ・コンタクト７８が
設けられたＳＯＩトランジスタ７２が得られる（図１４
では明確にするために絶縁層２０とスペーサ２６が省略
されている）。
【００３６】トランジスタ７２は、論理回路やメモリな
どの各種応用分野で使用する。たとえば、図１３では、
トランジスタ７２の端子７４を従来の手段によって標準
のトレンチまたはスタックト・キャパシタ（図示せず）
に接続し、ビット線を端子７６に接続して、ＤＲＡＭセ
ルのアレイ・デバイスを形成することができる。
どの各種応用分野で使用する。たとえば、図１３では、
トランジスタ７２の端子７４を従来の手段によって標準
のトレンチまたはスタックト・キャパシタ（図示せず）
に接続し、ビット線を端子７６に接続して、ＤＲＡＭセ
ルのアレイ・デバイスを形成することができる。
【００３７】図１４には、ソースおよびドレイン拡散領
域によって占有されていない他の側面上にトランジスタ
に隣接してボディ・コンタクト（領域）を有する本発明
のトランジスタを示す。厚い絶縁層２０および２６（明
確にするため図示せず）は、ボディ・コンタクト７８
と、ゲート導体６２上を接触して行状または列状に延び
るゲート・コネクタ７０、すなわちワード線（図１３と
図１１を参照）との間のゲート導体６２に隣接してい
る。ボディ・コンタクトは、ヒ素注入の水平方向の分散
により、ゲート導体から離隔されている。この間隔は、
ｎ＋注入またはゲート導体の付着の前にスペーサ２６に
隣接して追加スペーサを設けるなどの方法により、増減
することができる。したがって、ボディ・コンタクト領
域内の電荷へのゲート電界結合は、ゲート下に位置する
コンタクトの場合に比べ、大幅に低減される。図１４に
示すように、ソースおよびドレイン拡散領域７４および
７６は、ボディ・コンタクト７８とは異なるゲート６２
の側面上に位置する。埋込み絶縁物５０のエッジ５２に
あるボディ・コンタクト７８はゲート導体６２とほぼ相
互位置合せされており、このコンタクト７８の形成には
危険なフォトリソグラフィ・ステップが不要なので、ボ
ディ・コンタクト７８を設けても、チップ表面積はほと
んど増加しない。
域によって占有されていない他の側面上にトランジスタ
に隣接してボディ・コンタクト（領域）を有する本発明
のトランジスタを示す。厚い絶縁層２０および２６（明
確にするため図示せず）は、ボディ・コンタクト７８
と、ゲート導体６２上を接触して行状または列状に延び
るゲート・コネクタ７０、すなわちワード線（図１３と
図１１を参照）との間のゲート導体６２に隣接してい
る。ボディ・コンタクトは、ヒ素注入の水平方向の分散
により、ゲート導体から離隔されている。この間隔は、
ｎ＋注入またはゲート導体の付着の前にスペーサ２６に
隣接して追加スペーサを設けるなどの方法により、増減
することができる。したがって、ボディ・コンタクト領
域内の電荷へのゲート電界結合は、ゲート下に位置する
コンタクトの場合に比べ、大幅に低減される。図１４に
示すように、ソースおよびドレイン拡散領域７４および
７６は、ボディ・コンタクト７８とは異なるゲート６２
の側面上に位置する。埋込み絶縁物５０のエッジ５２に
あるボディ・コンタクト７８はゲート導体６２とほぼ相
互位置合せされており、このコンタクト７８の形成には
危険なフォトリソグラフィ・ステップが不要なので、ボ
ディ・コンタクト７８を設けても、チップ表面積はほと
んど増加しない。
【００３８】「注入酸素による分離」（ＳＩＭＯＸ）な
ど、代替方法を使用して埋込み絶縁物５０を形成するこ
ともできる。この第２の実施例は、ｎ＋注入と水平トレ
ンチを形成する必要がないという点で、前述の処理とは
異なっている。図１７に示すように、１×１０１８／ｃ
ｍ２程度の量と約２００ＫｅＶのエネルギーで酸素イオ
ンを注入する。１３００℃で約６時間アニールすると、
ＳＩＭＯＸ絶縁物８０上に厚さ約１０００Åの単結晶シ
リコン膜５３が生成される。この酸素注入は、シリコン
表面に最も接近して形成された酸素／シリコン間接合部
がＳＩＭＯＸ絶縁物８０の上部エッジが必要な場所近辺
になるように調整する。この注入は、第１の実施例のよ
うにポリシリコン４０を付着させる前に行う（図３ない
し図４を参照）か、または窒化物スペーサ２６を除去
し、垂直トレンチ４６をエッチングし、ＣＶＤ酸化膜４
９を真空スペーサ内に付着させ、ポリシリコン４０を除
去した後で行う（図５ないし図７および図１７を参
照）。次に、図１８に示すようにかつ第１の実施例のよ
うに、ゲート誘電体６０を成長させ、ゲート導体６２を
付着させる。
ど、代替方法を使用して埋込み絶縁物５０を形成するこ
ともできる。この第２の実施例は、ｎ＋注入と水平トレ
ンチを形成する必要がないという点で、前述の処理とは
異なっている。図１７に示すように、１×１０１８／ｃ
ｍ２程度の量と約２００ＫｅＶのエネルギーで酸素イオ
ンを注入する。１３００℃で約６時間アニールすると、
ＳＩＭＯＸ絶縁物８０上に厚さ約１０００Åの単結晶シ
リコン膜５３が生成される。この酸素注入は、シリコン
表面に最も接近して形成された酸素／シリコン間接合部
がＳＩＭＯＸ絶縁物８０の上部エッジが必要な場所近辺
になるように調整する。この注入は、第１の実施例のよ
うにポリシリコン４０を付着させる前に行う（図３ない
し図４を参照）か、または窒化物スペーサ２６を除去
し、垂直トレンチ４６をエッチングし、ＣＶＤ酸化膜４
９を真空スペーサ内に付着させ、ポリシリコン４０を除
去した後で行う（図５ないし図７および図１７を参
照）。次に、図１８に示すようにかつ第１の実施例のよ
うに、ゲート誘電体６０を成長させ、ゲート導体６２を
付着させる。
【００３９】この第２の実施例では、埋込み水平トレン
チをエッチングし、次に絶縁物を付着させて埋込み誘電
体領域を形成するために、スペーサを除去する必要がな
い。しかし、どの実施例でも、水平トレンチ４６から埋
込み酸化物５０まで伸びるスペーサ２６は、隣接トラン
ジスタ間に絶縁体を設けるために貴重なものである。そ
れにより隣接トランジスタの拡散間で長い経路が達成さ
れるので、パンチ・スルーが回避される。ただし、ＳＩ
ＭＯＸ注入とゲート導体６２がスペーサ２６のエッジと
ほぼ相互位置合せされていることに留意されたい。当然
のことながら、酸素イオンが横方向に分散されるので、
実際には埋込み絶縁物５０のエッジ５２は、基板へのボ
ディ・コンタクト７８のように、ゲート導体６２のエッ
ジを超えて離隔されることになる。
チをエッチングし、次に絶縁物を付着させて埋込み誘電
体領域を形成するために、スペーサを除去する必要がな
い。しかし、どの実施例でも、水平トレンチ４６から埋
込み酸化物５０まで伸びるスペーサ２６は、隣接トラン
ジスタ間に絶縁体を設けるために貴重なものである。そ
れにより隣接トランジスタの拡散間で長い経路が達成さ
れるので、パンチ・スルーが回避される。ただし、ＳＩ
ＭＯＸ注入とゲート導体６２がスペーサ２６のエッジと
ほぼ相互位置合せされていることに留意されたい。当然
のことながら、酸素イオンが横方向に分散されるので、
実際には埋込み絶縁物５０のエッジ５２は、基板へのボ
ディ・コンタクト７８のように、ゲート導体６２のエッ
ジを超えて離隔されることになる。
【００４０】図１９ないし図２４に示す第３の実施例で
は、ウェハをほぼ横切って伸びる埋込み絶縁物のブラン
ケット層を有するＳＯＩウェハが出発材料として使用さ
れている。以下に詳述するこの処理を要約すると、マス
キング・ステップでＳＯＩを複数のメサに分割し、エッ
チングが埋込み絶縁体領域を貫通してシリコン基板の下
部部分まで達する。次に上部部分と下部部分との間に、
好ましくはエピタキシャル成長によりシリコン接続部領
域を形成する。このシリコン接続部領域はマスクされな
いままになり、酸化される。この酸化絶縁物間にゲート
を形成する。したがって、上部部分と下部部分との間の
接続部はゲートの側面とほぼ相互位置合せされている。
は、ウェハをほぼ横切って伸びる埋込み絶縁物のブラン
ケット層を有するＳＯＩウェハが出発材料として使用さ
れている。以下に詳述するこの処理を要約すると、マス
キング・ステップでＳＯＩを複数のメサに分割し、エッ
チングが埋込み絶縁体領域を貫通してシリコン基板の下
部部分まで達する。次に上部部分と下部部分との間に、
好ましくはエピタキシャル成長によりシリコン接続部領
域を形成する。このシリコン接続部領域はマスクされな
いままになり、酸化される。この酸化絶縁物間にゲート
を形成する。したがって、上部部分と下部部分との間の
接続部はゲートの側面とほぼ相互位置合せされている。
【００４１】図１９には、埋込み絶縁物１０２と単結晶
シリコンＳＯＩ層１０４の薄い層とを有する基板１００
を含むブランケットＳＯＩウェハを示す。ブランケット
ＳＯＩ層を形成する適当な方法は、１９８５年１２月に
IEDM Conferenceで発表されたJ. B.ラスキー（Lasky）
他による"Silicon-On-Insulator (SOI) by Bonding and
Etch-Back"という論文に記載されている。ブランケッ
トＳＯＩウェハは、主要ウェハ表面の１つの上にブラン
ケット酸化物を設けることによって形成することができ
る。次にこの主要表面を第２のウェハに結合し、第１の
ウェハの第２の主要表面を薄くするか、または第２のウ
ェハを薄くして、所望の厚さのＳＯＩを形成する。この
ＳＯＩ膜は、約５ｎｍ〜５００ｎｍまで様々になる可能
性がある。標準の洗浄ステップ後、従来のパッド誘電体
１０６を付着させる。パッド誘電体１０６は、熱成長ま
たは付着させた窒化ケイ素や、熱成長または付着させた
二酸化ケイ素の下部層と窒化ケイ素の上部層とを含む複
合膜などの材料から形成する。窒化物の厚さは、後続の
研磨ステップおよびエッチング・ステップに耐えるのに
必要なものによって決まり、約５０〜１００ｎｍにな
る。パッド酸化物は厚さ１００ｎｍの範囲内である。
シリコンＳＯＩ層１０４の薄い層とを有する基板１００
を含むブランケットＳＯＩウェハを示す。ブランケット
ＳＯＩ層を形成する適当な方法は、１９８５年１２月に
IEDM Conferenceで発表されたJ. B.ラスキー（Lasky）
他による"Silicon-On-Insulator (SOI) by Bonding and
Etch-Back"という論文に記載されている。ブランケッ
トＳＯＩウェハは、主要ウェハ表面の１つの上にブラン
ケット酸化物を設けることによって形成することができ
る。次にこの主要表面を第２のウェハに結合し、第１の
ウェハの第２の主要表面を薄くするか、または第２のウ
ェハを薄くして、所望の厚さのＳＯＩを形成する。この
ＳＯＩ膜は、約５ｎｍ〜５００ｎｍまで様々になる可能
性がある。標準の洗浄ステップ後、従来のパッド誘電体
１０６を付着させる。パッド誘電体１０６は、熱成長ま
たは付着させた窒化ケイ素や、熱成長または付着させた
二酸化ケイ素の下部層と窒化ケイ素の上部層とを含む複
合膜などの材料から形成する。窒化物の厚さは、後続の
研磨ステップおよびエッチング・ステップに耐えるのに
必要なものによって決まり、約５０〜１００ｎｍにな
る。パッド酸化物は厚さ１００ｎｍの範囲内である。
【００４２】図２０に示すように、フォトレジスト１０
８を付着させ、パターン形成する。次に、ＳＯＩペデス
タル１１２間のパッド誘電体１０６、ＳＯＩ層１０４、
埋込み絶縁物１０２に細長い溝１１０をエッチングす
る。溝１１０は側壁１１１を有する。この結果、埋込絶
縁物み１０２は２つのほぼ垂直な側壁を持つことにな
る。
８を付着させ、パターン形成する。次に、ＳＯＩペデス
タル１１２間のパッド誘電体１０６、ＳＯＩ層１０４、
埋込み絶縁物１０２に細長い溝１１０をエッチングす
る。溝１１０は側壁１１１を有する。この結果、埋込絶
縁物み１０２は２つのほぼ垂直な側壁を持つことにな
る。
【００４３】図２１に示すように、スペーサ１１４を共
形付着させる。このスペーサ１１４は、約１０〜２００
ｎｍの厚さを有する窒化ケイ素などの材料から形成す
る。次に、前述の処理によって二酸化ケイ素などの材料
からスペーサ１１６を形成する。次に、窒化ケイ素また
は窒化ホウ素など、スペーサ１１６とは異なるエッチン
グ特性を有する材料から形成した絶縁材１１８を付着さ
せて、スペーサ１１６間のギャップを充填する。絶縁材
１１８は、以下に詳述するように隣接トランジスタ間を
絶縁する。次に、化学的機械的研磨などの技法を使用し
てウェハを平坦化し、絶縁層１１４上でとどまる。
形付着させる。このスペーサ１１４は、約１０〜２００
ｎｍの厚さを有する窒化ケイ素などの材料から形成す
る。次に、前述の処理によって二酸化ケイ素などの材料
からスペーサ１１６を形成する。次に、窒化ケイ素また
は窒化ホウ素など、スペーサ１１６とは異なるエッチン
グ特性を有する材料から形成した絶縁材１１８を付着さ
せて、スペーサ１１６間のギャップを充填する。絶縁材
１１８は、以下に詳述するように隣接トランジスタ間を
絶縁する。次に、化学的機械的研磨などの技法を使用し
てウェハを平坦化し、絶縁層１１４上でとどまる。
【００４４】次のステップでは、図２２に示すように、
等方性エッチングまたは異方性エッチングのいずれかに
よってスペーサ１１６をエッチングして除去する。次
に、絶縁層１１４を指向性エッチングにさらし、図２２
に示すように、側壁１１１に沿ってスペーサ１１４'を
形成し、現在は空のスペーサ１２２の底部に基板１００
の裸シリコン１２０を露出する。
等方性エッチングまたは異方性エッチングのいずれかに
よってスペーサ１１６をエッチングして除去する。次
に、絶縁層１１４を指向性エッチングにさらし、図２２
に示すように、側壁１１１に沿ってスペーサ１１４'を
形成し、現在は空のスペーサ１２２の底部に基板１００
の裸シリコン１２０を露出する。
【００４５】図２３に示すように、空きスペーサ領域１
２２をフォトレジスト１２４などの材料で充填する。次
に、フォトレジストをリセス・エッチングして、スペー
サ１１４'の各部分を露出する。次に、スペーサ１１４'
の露出した部分をエッチングで除去し、シリコンＳＯＩ
層１０４の裸シリコン側壁１１１を露出する。次に残っ
ているフォトレジスト１２４を除去する。
２２をフォトレジスト１２４などの材料で充填する。次
に、フォトレジストをリセス・エッチングして、スペー
サ１１４'の各部分を露出する。次に、スペーサ１１４'
の露出した部分をエッチングで除去し、シリコンＳＯＩ
層１０４の裸シリコン側壁１１１を露出する。次に残っ
ているフォトレジスト１２４を除去する。
【００４６】次に、単結晶または多結晶シリコン１２６
をエピタキシャル成長または付着させ、シリコンＳＯＩ
層１０４のシリコン側壁１２５を図２４に示すスペーサ
領域１２２の底部の基板１００のシリコン１２０と接続
し、所望のボディ・コンタクトを形成する。そのままｐ
ドーピングした単結晶シリコンをエピタキシャル成長さ
せ、裸シリコン１２０と露出した側壁１２５からシーデ
ィングし、側壁１１４'に沿ってスペーサ領域１２２を
通って伸ばす。あるいは、側壁１１４'に沿って多結晶
シリコンを付着させ、シリコン１２０と側壁１２５を相
互接続する。
をエピタキシャル成長または付着させ、シリコンＳＯＩ
層１０４のシリコン側壁１２５を図２４に示すスペーサ
領域１２２の底部の基板１００のシリコン１２０と接続
し、所望のボディ・コンタクトを形成する。そのままｐ
ドーピングした単結晶シリコンをエピタキシャル成長さ
せ、裸シリコン１２０と露出した側壁１２５からシーデ
ィングし、側壁１１４'に沿ってスペーサ領域１２２を
通って伸ばす。あるいは、側壁１１４'に沿って多結晶
シリコンを付着させ、シリコン１２０と側壁１２５を相
互接続する。
【００４７】単結晶選択シリコンを接続部として使用す
ると、ポリシリコンやその他の可能な導電材料よりかな
り有利になる。単結晶選択シリコンは、ソース／ドレイ
ン拡散とＦＥＴのボディ領域との境界面での高い接合漏
れ電流を回避するための手段を提供する。しかし、ドレ
イン・デプリーション領域に達する範囲内でも、ポリシ
リコンの使用は可能である。ポリシリコンＰＦＥＴは、
薄膜トランジスタ・セルなど用として商業生産され、論
理回路およびＳＲＡＭで使用するために十分低い漏れ電
流を達成している。
ると、ポリシリコンやその他の可能な導電材料よりかな
り有利になる。単結晶選択シリコンは、ソース／ドレイ
ン拡散とＦＥＴのボディ領域との境界面での高い接合漏
れ電流を回避するための手段を提供する。しかし、ドレ
イン・デプリーション領域に達する範囲内でも、ポリシ
リコンの使用は可能である。ポリシリコンＰＦＥＴは、
薄膜トランジスタ・セルなど用として商業生産され、論
理回路およびＳＲＡＭで使用するために十分低い漏れ電
流を達成している。
【００４８】次に、化学的機械的研磨などの平坦化ステ
ップを行ない、この研磨動作はパッド誘電体１０６上で
停止する。次に、図２４にも示すように、パッド１０６
によって保護されていないスペーサ領域の露出したシリ
コン上で、厚い酸化物１３０を成長させる。その結果、
ＳＯＩ層１０４の２つの側面に、ボディ・コンタクト１
３２を備えたＳＯＩ１０４が形成され、どちらのボディ
・コンタクトも厚い酸化物１３０の下に設けられる。
ップを行ない、この研磨動作はパッド誘電体１０６上で
停止する。次に、図２４にも示すように、パッド１０６
によって保護されていないスペーサ領域の露出したシリ
コン上で、厚い酸化物１３０を成長させる。その結果、
ＳＯＩ層１０４の２つの側面に、ボディ・コンタクト１
３２を備えたＳＯＩ１０４が形成され、どちらのボディ
・コンタクトも厚い酸化物１３０の下に設けられる。
【００４９】窒化物保護パッドに隣接して熱成長させた
厚い酸化物はバーズ・ビーク、すなわち、パッドの窒化
物の下に伸びる厚い酸化物の領域を伴って形成されるの
で、厚い酸化物の領域間の空間に形成したゲート誘電体
は、側壁１１１からわずかにシフトし、後で形成するゲ
ートとボディ・コンタクト１３２との間の静電結合が減
少する可能性がある。この結合は、このコンタクト１３
２の垂直部分をゲート・エッジからさらに離す側壁１１
１に沿ったスペーサ１１４の存在によっても低減され
る。この処理はスペーサ１１４を除去することによって
単純化することができ、特に幅広デバイスでは、基板と
の静電結合が増加してもこの複雑さと絶縁物１１４の含
有が保証されない可能性があることは明らかである。
厚い酸化物はバーズ・ビーク、すなわち、パッドの窒化
物の下に伸びる厚い酸化物の領域を伴って形成されるの
で、厚い酸化物の領域間の空間に形成したゲート誘電体
は、側壁１１１からわずかにシフトし、後で形成するゲ
ートとボディ・コンタクト１３２との間の静電結合が減
少する可能性がある。この結合は、このコンタクト１３
２の垂直部分をゲート・エッジからさらに離す側壁１１
１に沿ったスペーサ１１４の存在によっても低減され
る。この処理はスペーサ１１４を除去することによって
単純化することができ、特に幅広デバイスでは、基板と
の静電結合が増加してもこの複雑さと絶縁物１１４の含
有が保証されない可能性があることは明らかである。
【００５０】厚い酸化物１３０の領域間のＳＯＩ層１０
４にトランジスタを作成するために、前述し、図９ない
し図１４に示した同一順序の処理ステップを実行する。
上記の実施例のように、絶縁物１１８は隣接トランジス
タ間を絶縁し、基板まで下がり絶縁物１１８周辺を通り
隣接デバイスに至る経路は、妥当な基板ドーピングでパ
ンチスルー問題を回避するのに十分な長さになる。埋込
み絶縁物１０２の側壁１１１の位置は、最初の２つの実
施例より、この実施例の方がかなり正確に規定される。
この２つの実施例では、埋込み絶縁物のエッジが注入の
分散によって決まっており、前述のように１８５０Å程
度になり、デバイスをスケーリングできる程度をより小
さい寸法に制限していた。しかし、この第３の実施例で
は、側壁１１１がフォトリソグラフィで決まり、スペー
サ１１４を厚さ１０ナノメートル程度にするか、完全に
省略することができる。したがって、ゲート・エッジか
ら所望の距離にボディ・コンタクトを配置し、厳密な形
状寸法を提供しながら基板への静電結合を低減すること
ができる。さらに、この実施例は、注入から形成した埋
込み絶縁物を有する実施例に比べ、より小さい寸法まで
スケーラブルのようである。
４にトランジスタを作成するために、前述し、図９ない
し図１４に示した同一順序の処理ステップを実行する。
上記の実施例のように、絶縁物１１８は隣接トランジス
タ間を絶縁し、基板まで下がり絶縁物１１８周辺を通り
隣接デバイスに至る経路は、妥当な基板ドーピングでパ
ンチスルー問題を回避するのに十分な長さになる。埋込
み絶縁物１０２の側壁１１１の位置は、最初の２つの実
施例より、この実施例の方がかなり正確に規定される。
この２つの実施例では、埋込み絶縁物のエッジが注入の
分散によって決まっており、前述のように１８５０Å程
度になり、デバイスをスケーリングできる程度をより小
さい寸法に制限していた。しかし、この第３の実施例で
は、側壁１１１がフォトリソグラフィで決まり、スペー
サ１１４を厚さ１０ナノメートル程度にするか、完全に
省略することができる。したがって、ゲート・エッジか
ら所望の距離にボディ・コンタクトを配置し、厳密な形
状寸法を提供しながら基板への静電結合を低減すること
ができる。さらに、この実施例は、注入から形成した埋
込み絶縁物を有する実施例に比べ、より小さい寸法まで
スケーラブルのようである。
【００５１】ボディ・コンタクトを持たない標準のＳＯ
Ｉデバイスと比較した場合の本発明のデバイスの電気特
性のシミュレーションを図２５に示す。浮遊ボディを有
するデバイスが（バイポーラ寄生トランジスタにより）
導電を続け、ビット線電圧が接地電位まで立ち上がった
直後に接触ボディ・デバイスの電流が急激に低下するこ
とが分かる。
Ｉデバイスと比較した場合の本発明のデバイスの電気特
性のシミュレーションを図２５に示す。浮遊ボディを有
するデバイスが（バイポーラ寄生トランジスタにより）
導電を続け、ビット線電圧が接地電位まで立ち上がった
直後に接触ボディ・デバイスの電流が急激に低下するこ
とが分かる。
【００５２】本発明は、表面まで伸びるボディ・コンタ
クトを有する方式に比べ、チップ面積が大幅に節約でき
る。たとえば、ビット線コンタクト、ＭＯＳＦＥＴ、キ
ャパシタとを含むＤＲＡＭセルの場合、ＭＯＳＦＥＴの
ボディから表面への余分なコンタクトをフォトリソグラ
フィで形成すると、セル面積が３０〜５０％増加するは
ずである。ＳＲＡＭの場合は、６つのＭＯＳＦＥＴすべ
てに接触ボディが必要であれば、本発明により、約２０
〜３０％の密度増加が得られるはずである。ランダム論
理回路の場合は、一般に、論理ベイが最少フィーチャ・
サイズの３５〜１００倍程度になる。本発明のボディ・
コンタクトは、各デバイスに最少フィーチャ・サイズの
約４倍のレリーフをもたらし、したがって、本発明によ
りｐウェルとｎウェル両方のコンタクトを形成すると、
４〜１２％の密度増加をもたらす。バルクＣＭＯＳでは
一般にラッチアップ免疫のために少なくとも１つのウェ
ルへのローカル・コンタクトが必要になり、これらのコ
ンタクトが表面積をとるので、本発明は、この点に関し
てはバルクＣＭＯＳより有利である。ＳＯＩでは、ウェ
ルへのローカル・コンタクトが不要なので、本発明のボ
ディ・コンタクトには面積上の相当な利点が与えられ
る。
クトを有する方式に比べ、チップ面積が大幅に節約でき
る。たとえば、ビット線コンタクト、ＭＯＳＦＥＴ、キ
ャパシタとを含むＤＲＡＭセルの場合、ＭＯＳＦＥＴの
ボディから表面への余分なコンタクトをフォトリソグラ
フィで形成すると、セル面積が３０〜５０％増加するは
ずである。ＳＲＡＭの場合は、６つのＭＯＳＦＥＴすべ
てに接触ボディが必要であれば、本発明により、約２０
〜３０％の密度増加が得られるはずである。ランダム論
理回路の場合は、一般に、論理ベイが最少フィーチャ・
サイズの３５〜１００倍程度になる。本発明のボディ・
コンタクトは、各デバイスに最少フィーチャ・サイズの
約４倍のレリーフをもたらし、したがって、本発明によ
りｐウェルとｎウェル両方のコンタクトを形成すると、
４〜１２％の密度増加をもたらす。バルクＣＭＯＳでは
一般にラッチアップ免疫のために少なくとも１つのウェ
ルへのローカル・コンタクトが必要になり、これらのコ
ンタクトが表面積をとるので、本発明は、この点に関し
てはバルクＣＭＯＳより有利である。ＳＯＩでは、ウェ
ルへのローカル・コンタクトが不要なので、本発明のボ
ディ・コンタクトには面積上の相当な利点が与えられ
る。
【００５３】その変更態様とともに本発明のいくつかの
実施例について本明細書で詳細に説明し、添付図面に示
してきたが、本発明の範囲を逸脱せずにさらに様々な変
更態様が可能であることは明らかである。たとえば、シ
リコン以外の基板にボディ接続部を形成するために同様
の構造および処理が使用される。また、ここに記載した
絶縁材料および導電材料は例示であり、その代わりに当
技術分野で既知の様々な材料を使用することもできる。
本明細書の上記の説明のいかなる部分も、特許請求の範
囲より狭い範囲に本発明を限定するものではない。示し
た例は、限定的なものではなく、例示のためのものにす
ぎない。
実施例について本明細書で詳細に説明し、添付図面に示
してきたが、本発明の範囲を逸脱せずにさらに様々な変
更態様が可能であることは明らかである。たとえば、シ
リコン以外の基板にボディ接続部を形成するために同様
の構造および処理が使用される。また、ここに記載した
絶縁材料および導電材料は例示であり、その代わりに当
技術分野で既知の様々な材料を使用することもできる。
本明細書の上記の説明のいかなる部分も、特許請求の範
囲より狭い範囲に本発明を限定するものではない。示し
た例は、限定的なものではなく、例示のためのものにす
ぎない。
【図１】先行技術のＳＯＩデバイスを示す断面図であ
る。
る。
【図２】先行技術のＳＯＩデバイスを示す断面図であ
る。
る。
【図３】標準基板上に本発明のＳＯＩデバイスを形成す
る１組の処理ステップを示す断面図である。
る１組の処理ステップを示す断面図である。
【図４】標準基板上に本発明のＳＯＩデバイスを形成す
る１組の処理ステップを示す断面図である。
る１組の処理ステップを示す断面図である。
【図５】標準基板上に本発明のＳＯＩデバイスを形成す
る１組の処理ステップを示す断面図である。
る１組の処理ステップを示す断面図である。
【図６】標準基板上に本発明のＳＯＩデバイスを形成す
る１組の処理ステップを示す断面図である。
る１組の処理ステップを示す断面図である。
【図７】標準基板上に本発明のＳＯＩデバイスを形成す
る１組の処理ステップを示す断面図である。
る１組の処理ステップを示す断面図である。
【図８】ドーピング・イオン注入により標準基板上に本
発明のＳＯＩデバイスを形成する処理の数ステップにお
ける構造を示す平面図である。
発明のＳＯＩデバイスを形成する処理の数ステップにお
ける構造を示す平面図である。
【図９】ドーピング・イオン注入により標準基板上に本
発明のＳＯＩデバイスを形成する処理の数ステップにお
ける構造を示す平面図である。
発明のＳＯＩデバイスを形成する処理の数ステップにお
ける構造を示す平面図である。
【図１０】ドーピング・イオン注入により標準基板上に
本発明のＳＯＩデバイスを形成する処理の数ステップに
おける構造を示す平面図である。
本発明のＳＯＩデバイスを形成する処理の数ステップに
おける構造を示す平面図である。
【図１１】標準基板上に本発明のＳＯＩデバイスを形成
する１組の処理ステップを示す断面図である。
する１組の処理ステップを示す断面図である。
【図１２】ドーピング・イオン注入により標準基板上に
本発明のＳＯＩデバイスを形成する処理の数ステップに
おける構造を示す平面図である。
本発明のＳＯＩデバイスを形成する処理の数ステップに
おける構造を示す平面図である。
【図１３】ドーピング・イオン注入により標準基板上に
本発明のＳＯＩデバイスを形成する処理の数ステップに
おける構造を示す平面図である。
本発明のＳＯＩデバイスを形成する処理の数ステップに
おける構造を示す平面図である。
【図１４】本発明のデバイスの概略斜視図である。
【図１５】接合深さと埋込み絶縁物の位置および構成と
を示すイオン注入のシミュレーション結果を示す図であ
る。
を示すイオン注入のシミュレーション結果を示す図であ
る。
【図１６】接合深さと埋込み絶縁物の位置および構成と
を示すイオン注入のシミュレーション結果を示す図であ
る。
を示すイオン注入のシミュレーション結果を示す図であ
る。
【図１７】ＳＩＭＯＸ注入により標準基板上に本発明の
ＳＯＩデバイスを形成する処理の数ステップにおける構
造を示す断面図である。
ＳＯＩデバイスを形成する処理の数ステップにおける構
造を示す断面図である。
【図１８】ＳＩＭＯＸ注入により標準基板上に本発明の
ＳＯＩデバイスを形成する処理の数ステップにおける構
造を示す断面図である。
ＳＯＩデバイスを形成する処理の数ステップにおける構
造を示す断面図である。
【図１９】ブランケットＳＯＩ基板上に本発明のＳＯＩ
デバイスを形成する処理の数ステップにおける構造を示
す断面図である。
デバイスを形成する処理の数ステップにおける構造を示
す断面図である。
【図２０】ブランケットＳＯＩ基板上に本発明のＳＯＩ
デバイスを形成する処理の数ステップにおける構造を示
す断面図である。
デバイスを形成する処理の数ステップにおける構造を示
す断面図である。
【図２１】ブランケットＳＯＩ基板上に本発明のＳＯＩ
デバイスを形成する処理の数ステップにおける構造を示
す断面図である。
デバイスを形成する処理の数ステップにおける構造を示
す断面図である。
【図２２】ブランケットＳＯＩ基板上に本発明のＳＯＩ
デバイスを形成する処理の数ステップにおける構造を示
す断面図である。
デバイスを形成する処理の数ステップにおける構造を示
す断面図である。
【図２３】ブランケットＳＯＩ基板上に本発明のＳＯＩ
デバイスを形成する処理の数ステップにおける構造を示
す断面図である。
デバイスを形成する処理の数ステップにおける構造を示
す断面図である。
【図２４】ブランケットＳＯＩ基板上に本発明のＳＯＩ
デバイスを形成する処理の数ステップにおける構造を示
す断面図である。
デバイスを形成する処理の数ステップにおける構造を示
す断面図である。
【図２５】標準のＳＯＩデバイスと比較した場合の本発
明のデバイスの電気特性の改良を示すグラフである。
明のデバイスの電気特性の改良を示すグラフである。
５０ 埋込み絶縁物
５２ エッジ
５３ シリコン
６０ ゲート誘電体層
６２ ゲート導体
７２ トランジスタ
７４ ソース／ドレイン拡散領域
７６ ソース／ドレイン拡散領域
７８ ボディ・コンタクト
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ジャック・アラン・マンデルマン
アメリカ合衆国12582−5707 ニューヨ
ーク州ストームヴィル ジャミー・レー
ン ５
(72)発明者 エドワード・ジョーゼフ・ノワク
アメリカ合衆国05452 バーモント州エ
セックス ワインリッジ・ロード ８
(56)参考文献 特開 平５−160396（ＪＰ，Ａ)
特開 平４−315440（ＪＰ，Ａ)
特開 平３−154381（ＪＰ，Ａ)
特開 平５−160402（ＪＰ，Ａ)
特開 平５−129551（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 21/336
Claims (6)
- 【請求項１】半導体基板の下部領域および上部領域を規
定する埋込み誘電体領域を有し、前記上部領域が単結晶
である、半導体基板と、 前記上部領域の一部上に位置するゲート誘電体層と、 前記ゲート誘電体層の上に位置し、少なくとも第１の側
面、第２の側面および第３の側面を有するゲート導体
と、 前記上部領域内にチャネル領域を規定するように、該上
部領域内に、前記第１のゲート側面に沿って設けられた
ソース領域および前記第２の側面に沿って設けられたド
レイン領域と、 前記上部領域および前記下部領域の間に形成されたボデ
ィ・コンタクトであって、該ボディ・コンタクトのエッ
ジが前記第３のゲート側面とは相互位置合せ関係で、か
つ、前記第３のゲート側面から離れた前記チャネル領域
の外側に位置するボディ・コンタクトと、 を含むことを特徴とする、ＳＯＩ形電界効果トランジス
タ。 - 【請求項２】前記ボディ・コンタクトはゲート導体下の
電界強度よりも弱い電界強度を有する位置に設けられて
いることを特徴とする、請求項１に記載のＳＯＩ形電界
効果トランジスタ。 - 【請求項３】ａ）溝により分離された複数列の厚い絶縁
層ストライプが表面上に形成され、前記溝の内面にスペ
ーサが形成された半導体基板を準備し、前記スペーサの
内側壁の間を通過するイオン注入を利用して前記スペー
サ内側壁に整合する埋込み誘電体領域を前記半導体基板
内部に形成し、該埋込み誘電体領域により前記半導体基
板を上部領域および下部領域に規定するステップと、 ｂ）前記ステップａ）における注入イオンの横方向分散
を利用して前記埋込み誘電体領域のエッジの位置を前記
スペーサ内側壁の位置を超えて横方向に延出させること
により、前記下部領域および前記上部領域の間にボディ
・コンタクトを前記スペーサ内側壁と相互位置合わせ関
係で形成するステップと、 ｃ）前記スペーサを含む前記溝内部にゲート誘電体層を
形成するステップと、 ｄ）前記ゲート誘電体層上に、前記溝と交差する方向の
第１の側面および第２の側面ならびに前記スペーサ内側
壁に整合する第３の側面を有するゲート導体を形成し、
それにより前記ゲート導体の前記第３の側面および前記
ボティ・コンタクトのエッジの間に相互位置合わせ関係
を確立するステップと、 ｅ）前記上部領域内に、前記第１のゲート側面および前
記第２の側面とそれぞれ位置合わせ関係でソース領域お
よびドレイン領域を形成し、これらの両領域によりチャ
ネル領域を規定するステップと、 を含むことを特徴とする、ＳＯＩ形電界効果トランジス
タを形成する方法。 - 【請求項４】前記ステップ（ｂ）が、前記スペーサ内側
壁に対する前記ボディ・コンタクトの位置が前記ボディ
が完全デプリーション化に達するのを妨げないように前
記ボディ・コンタクトを形成することを含むことを特徴
とする、請求項３に記載の方法。 - 【請求項５】前記ステップ（ｂ）が、前記ボディ・コン
タクトが２００ｎｍ未満の距離分だけ前記スペーサ内側
壁から離されるように前記ボディ・コンタクトを形成す
ることを含むことを特徴とする、請求項３に記載の方
法。 - 【請求項６】前記ステップ（ａ）が、２つの隣接埋込み
誘電体領域を形成することを含み、前記ステップ（ｂ）
が、前記２つの隣接埋込み誘電体領域間にギャップを残
すことによって前記ボディ・コンタクトを形成すること
を含むことを特徴とする、請求項３に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US310691 | 1994-09-22 | ||
| US08/310,691 US5587604A (en) | 1994-09-22 | 1994-09-22 | Contacted body silicon-on-insulator field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08111530A JPH08111530A (ja) | 1996-04-30 |
| JP3431734B2 true JP3431734B2 (ja) | 2003-07-28 |
Family
ID=23203688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24204895A Expired - Fee Related JP3431734B2 (ja) | 1994-09-22 | 1995-09-20 | Ｓｏｉ形電界効果トランジスタおよびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5587604A (ja) |
| JP (1) | JP3431734B2 (ja) |
| TW (1) | TW278226B (ja) |
Families Citing this family (47)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0161379B1 (ko) | 1994-12-23 | 1999-02-01 | 윤종용 | 반도체 소자의 다층배선 및 그 제조방법 |
| KR0176202B1 (ko) * | 1996-04-09 | 1999-04-15 | 김광호 | 에스.오.아이형 트랜지스터 및 그 제조방법 |
| US6641867B1 (en) * | 1998-03-31 | 2003-11-04 | Texas Instruments Incorporated | Methods for chemical vapor deposition of tungsten on silicon or dielectric |
| US6156589A (en) * | 1998-09-03 | 2000-12-05 | Micron Technology, Inc. | Compact SOI body contact link |
| KR100353471B1 (ko) | 1998-12-23 | 2002-11-18 | 주식회사 하이닉스반도체 | 데이터 센스 앰프 |
| US6890827B1 (en) | 1999-01-13 | 2005-05-10 | Agere Systems Inc. | Method of fabricating a silicon on insulator transistor structure for imbedded DRAM |
| US6111778A (en) * | 1999-05-10 | 2000-08-29 | International Business Machines Corporation | Body contacted dynamic memory |
| US6716728B2 (en) | 1999-08-03 | 2004-04-06 | Bae Systems Information And Electronic Systems Integration, Inc. | Radiation hardened silicon-on-insulator (SOI) transistor having a body contact |
| US6399989B1 (en) | 1999-08-03 | 2002-06-04 | Bae Systems Information And Electronic Systems Integration Inc. | Radiation hardened silicon-on-insulator (SOI) transistor having a body contact |
| US6281593B1 (en) | 1999-12-06 | 2001-08-28 | International Business Machines Corporation | SOI MOSFET body contact and method of fabrication |
| US6429099B1 (en) | 2000-01-05 | 2002-08-06 | International Business Machines Corporation | Implementing contacts for bodies of semiconductor-on-insulator transistors |
| US6287901B1 (en) | 2000-01-05 | 2001-09-11 | International Business Machines Corporation | Method and semiconductor structure for implementing dual plane body contacts for silicon-on-insulator (SOI) transistors |
| US6166420A (en) * | 2000-03-16 | 2000-12-26 | International Business Machines Corporation | Method and structure of high and low K buried oxide for SoI technology |
| US6326247B1 (en) | 2000-06-09 | 2001-12-04 | Advanced Micro Devices, Inc. | Method of creating selectively thin silicon/oxide for making fully and partially depleted SOI on same waffer |
| US6492209B1 (en) | 2000-06-30 | 2002-12-10 | Advanced Micro Devices, Inc. | Selectively thin silicon film for creating fully and partially depleted SOI on same wafer |
| US6537891B1 (en) * | 2000-08-29 | 2003-03-25 | Micron Technology, Inc. | Silicon on insulator DRAM process utilizing both fully and partially depleted devices |
| US6414355B1 (en) * | 2001-01-26 | 2002-07-02 | Advanced Micro Devices, Inc. | Silicon-on-insulator (SOI) chip having an active layer of non-uniform thickness |
| US6548369B1 (en) | 2001-03-20 | 2003-04-15 | Advanced Micro Devices, Inc. | Multi-thickness silicon films on a single semiconductor-on-insulator (SOI) chip using simox |
| US6646305B2 (en) * | 2001-07-25 | 2003-11-11 | International Business Machines Corporation | Grounded body SOI SRAM cell |
| US6804502B2 (en) | 2001-10-10 | 2004-10-12 | Peregrine Semiconductor Corporation | Switch circuit and method of switching radio frequency signals |
| JP4173658B2 (ja) * | 2001-11-26 | 2008-10-29 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
| KR100442781B1 (ko) | 2001-12-24 | 2004-08-04 | 동부전자 주식회사 | 트렌치 캐패시터를 구비한 반도체소자 및 그 제조방법 |
| US7163851B2 (en) * | 2002-08-26 | 2007-01-16 | International Business Machines Corporation | Concurrent Fin-FET and thick-body device fabrication |
| US6888200B2 (en) * | 2002-08-30 | 2005-05-03 | Micron Technology Inc. | One transistor SOI non-volatile random access memory cell |
| US6917078B2 (en) * | 2002-08-30 | 2005-07-12 | Micron Technology Inc. | One transistor SOI non-volatile random access memory cell |
| US6576558B1 (en) * | 2002-10-02 | 2003-06-10 | Taiwan Semiconductor Manufacturing Company | High aspect ratio shallow trench using silicon implanted oxide |
| US6964897B2 (en) | 2003-06-09 | 2005-11-15 | International Business Machines Corporation | SOI trench capacitor cell incorporating a low-leakage floating body array transistor |
| US8125003B2 (en) | 2003-07-02 | 2012-02-28 | Micron Technology, Inc. | High-performance one-transistor memory cell |
| US7145186B2 (en) | 2004-08-24 | 2006-12-05 | Micron Technology, Inc. | Memory cell with trenched gated thyristor |
| JP2006073939A (ja) * | 2004-09-06 | 2006-03-16 | Toshiba Corp | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 |
| US7354806B2 (en) * | 2004-09-17 | 2008-04-08 | International Business Machines Corporation | Semiconductor device structure with active regions having different surface directions and methods |
| US7150516B2 (en) * | 2004-09-28 | 2006-12-19 | Hewlett-Packard Development Company, L.P. | Integrated circuit and method for manufacturing |
| KR100735929B1 (ko) * | 2005-06-11 | 2007-07-06 | 삼성전자주식회사 | 낸드형 플래시 메모리 어레이 및 그 동작 방법 |
| KR100603721B1 (ko) * | 2005-06-11 | 2006-07-24 | 삼성전자주식회사 | 에스오아이의 바디 바이어싱 구조 |
| US7910993B2 (en) | 2005-07-11 | 2011-03-22 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink |
| US7890891B2 (en) | 2005-07-11 | 2011-02-15 | Peregrine Semiconductor Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US9653601B2 (en) | 2005-07-11 | 2017-05-16 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| USRE48965E1 (en) | 2005-07-11 | 2022-03-08 | Psemi Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US20080076371A1 (en) | 2005-07-11 | 2008-03-27 | Alexander Dribinsky | Circuit and method for controlling charge injection in radio frequency switches |
| US7659579B2 (en) * | 2006-10-06 | 2010-02-09 | International Business Machines Corporation | FETS with self-aligned bodies and backgate holes |
| US7601569B2 (en) * | 2007-06-12 | 2009-10-13 | International Business Machines Corporation | Partially depleted SOI field effect transistor having a metallized source side halo region |
| US8217455B2 (en) * | 2008-04-14 | 2012-07-10 | International Business Machines Corporation | Semiconductor-on-insulator device structures with a body-to-substrate connection for enhanced electrostatic discharge protection, and design structures for such semiconductor-on-insulator device structures |
| US8796085B2 (en) * | 2012-10-12 | 2014-08-05 | Viktor Koldiaev | Vertical super-thin body semiconductor on dielectric wall devices and methods of their fabrication |
| US8829616B2 (en) | 2012-10-25 | 2014-09-09 | International Business Machines Corporation | Method and structure for body contacted FET with reduced body resistance and source to drain contact leakage |
| CN105974690B (zh) * | 2016-07-22 | 2019-04-26 | 京东方科技集团股份有限公司 | 一种掩模板、阵列基板、显示面板及显示装置 |
| FR3056331B1 (fr) * | 2016-09-19 | 2018-10-26 | Stmicroelectronics Sa | Polarisation de la region de substrat d'un transistor mos |
| JP7464554B2 (ja) | 2021-03-12 | 2024-04-09 | 株式会社東芝 | 高周波トランジスタ |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4396933A (en) * | 1971-06-18 | 1983-08-02 | International Business Machines Corporation | Dielectrically isolated semiconductor devices |
| US4554570A (en) * | 1982-06-24 | 1985-11-19 | Rca Corporation | Vertically integrated IGFET device |
| JPS6072243A (ja) * | 1983-09-28 | 1985-04-24 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| US4946799A (en) * | 1988-07-08 | 1990-08-07 | Texas Instruments, Incorporated | Process for making high performance silicon-on-insulator transistor with body node to source node connection |
| US5055898A (en) * | 1991-04-30 | 1991-10-08 | International Business Machines Corporation | DRAM memory cell having a horizontal SOI transfer device disposed over a buried storage node and fabrication methods therefor |
| JP3058954B2 (ja) * | 1991-09-24 | 2000-07-04 | ローム株式会社 | 絶縁層の上に成長層を有する半導体装置の製造方法 |
| US5298773A (en) * | 1992-08-17 | 1994-03-29 | United Technologies Corporation | Silicon-on-insulator H-transistor layout for gate arrays |
| US5317181A (en) * | 1992-09-10 | 1994-05-31 | United Technologies Corporation | Alternative body contact for fully-depleted silicon-on-insulator transistors |
| JPH0794721A (ja) * | 1993-09-24 | 1995-04-07 | Nippon Steel Corp | 半導体装置及びその製造方法 |
| US5405795A (en) * | 1994-06-29 | 1995-04-11 | International Business Machines Corporation | Method of forming a SOI transistor having a self-aligned body contact |
| US5591650A (en) * | 1995-06-08 | 1997-01-07 | Taiwan Semiconductor Manufacturing Company Ltd. | Method of making a body contacted SOI MOSFET |
-
1994
- 1994-09-22 US US08/310,691 patent/US5587604A/en not_active Expired - Lifetime
-
1995
- 1995-09-16 TW TW084109716A patent/TW278226B/zh not_active IP Right Cessation
- 1995-09-20 JP JP24204895A patent/JP3431734B2/ja not_active Expired - Fee Related
- 1995-10-13 US US08/542,592 patent/US5670388A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5587604A (en) | 1996-12-24 |
| TW278226B (ja) | 1996-06-11 |
| JPH08111530A (ja) | 1996-04-30 |
| US5670388A (en) | 1997-09-23 |
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Legal Events
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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