KR0161379B1 - 반도체 소자의 다층배선 및 그 제조방법 - Google Patents

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Abstract

폴리사이드와 다결정실리콘층 사이의 층간접촉구조 및 그 제조방법에 대해 기재되어 있다. 이는, 반도체기판상에 형성된 제1불순물함유도전층, 상기 제1불순물함유도전층 상에 형성되고, 접촉창 형성 영역의 두께가 그 이외 영역의 두께보다 얇은 제1실리사이드층, 상기 접촉창 형성 영역을 제외한 영역에 형성된 층간절연층, 그 두께가 다른 영역보다 얇은 상기 제1실리사이드층을 표면으로 노출시키는 접촉창, 및 상기 접촉창을 통해 상기 제1실리사이트층과 접속되는 제2불순물함유도전층을 포함하는 것을 특징으로 한다. 따라서, 불순물함유도전층 내에 도우프되어 있는 불순물이 불순물함유도전층과 실리사이드의 계면으로 확산하여 발생하는 접촉저항을 증가 문제를 방지하였다.

Description

반도체 소자의 다층배선 및 그 제조방법
제1도는 폴리사이드층과 다결정실리콘층 사이의 일반적인 층간접촉구조를 도시한 단면도이다.
제2도는 본 발명의 제1실시예에 의한 층간접촉구조를 도시한 단면도이다.
제3a도 내지 제3d도는 본 발명의 제1실시예에 의한 층간접촉구조를 제조하는 방법을 설명하기 위해 공정 단계별로 도시한 단면도들이다.
제4a도 및 제4b도는 상부 도전층과 하부 도전층 사이에 실리사이드가 개재된 경우와 그렇지 않은 경우의 층간접촉구조 도시한 단면도들이다.
제5도는 상기 제4a도 및 제4b도 각각의 층간접촉 저항을 측정한 측정치를 그래프화한 것이다.
제6도는 본 발명의 제2실시예에 의한 층간접촉구조를 도시한 단면도이다.
제7a도 내지 제7d도는 본 발명의 제2실시예에 의한 층간접촉구조를 제조하는 방법을 설명하기 위해 공정 단계별로 도시한 단면도들이다.
제8도는 상부 도전층과 하부 도전층 사이의 실리사이드층의 두께에 따른 접촉 저항값을 도시한 그래프이다.
본 발명은 다층배선 및 그 제조방법에 관한 것으로, 특히 최상부 표면이 실리사이드로 구성되어 있는 하부도전층을 접촉창을 통해 불순물함유도전층과 접속시키는 층간접촉구조 및 그 제조방법에 관한 것이다.
반도체 집적회로의 집적도를 증가시키기 위한 여러 가지 방법들이 제안되고 있다. 이들 이들 방법 중 특히, 도전층들을 다층의 구조로 형성하는 다층배선은 소자의 전기적 신뢰성을 떨어뜨리지 않으면서도 그 집적도를 증가시킬 수 있어, 반도체 소자의 집적도가 증가할수록 그 필요성은 더욱 커졌다.
고신뢰도의 다층배선 구조를 형성하는데 있어서 가장 중요한 요소는 도전층과 도전층 사이의 접촉저항이다. 이는, 낮은 저항을 갖는 도전물질로 배선을 형성한다 할지라도, 배선과 배선간의 접촉저항이 크면, 결과적으로 전체 배선의 저항을 증가시키게 되어, 소자의 전기적 특성을 크게 저하시키기 때문이다. 이러한 접촉저항은, 특히 배선과 배선을 접속시키는 접촉창의 크기에 많이 좌우하는데, 최근 집적도의 증가와 함께 접촉창의 면적도 점차 감소하는 추세이어서, 이에 따른 접촉창의 저항은 주요한 관심사가 되고 있다.
제1도는 폴리사이드층과 다결정실리콘층 사이의 일반적인 층간접촉구조를 도시한 단면도로서, 도면부호 10은 반도체기판을, 12는 제1다결정실리콘층을, 14는 제1실리사이드층을, 16은 층간절연층을, 18은 제2다결정실리콘층을, 그리고 1은 접촉창을 나타낸다.
종래에는, 배선을 구성하는 물질로 주로 알루미늄(Al)을 사용해 왔으나, 이는 낮은 면저항을 갖는다는 장점과 함께 융점이 낮다는 단점이 있어, 소자 제조를 위해 공급될 소정의 열에너지에 의해 배선의 모양이 변형될 염려가 크다. 따라서, 근래에는, 불순물의 도우프 농도에 따라 면저항의 크기를 조절할 수 있고, 융점이 높아 높은 열에너지가 공급되더라도 그 모양이 변형되지 않는 특성을 가지는 도전물질로, 예컨대 다결정실리콘과 같은 물질을 주로 배선의 재료로 사용한다.
다결정실리콘을 이용한 다층배선에 있어서, 순수 다결정실리콘에 불순물이온, 예컨대 N형 또는 P형 불순물이온이 도우프된 단층 구조의 다결정실리콘이나, 상기한 단층의 다결정실리콘 상에, 예컨대 텅스텐 실리사이드(WSix)와 같은 실리사이드(silicide)를 적층한 다층 구조의 폴리사이드(polycide)가 주로 사용된다.
제1도는 반도체기판(10) 상에 제1다결정실리콘층(12)과 제1실리사이드층(14)가 적층하여 형성된 폴리사이드 구조의 하부 도전층을 층간절연층(16)에 형성되어 있는 접촉창(1)을 통해 단층의 상부 도전층인 제2다결정실리콘층(18)과 접속시키는 층간접촉 구조를 도시한 것으로, 하부 도전층은 폴리사이드 구조이고, 상부 도전층은 적어도 그 최하면이 다결정실리콘층으로 구성된 구조이다.
한편, 당사의 몇몇 실험 결과에 의하면, 다결정실리콘층과 폴리사이드간의 접촉저항이 다결정실리콘층과 다결정실리콘간의 접촉저항보다 더 큰 것으로 나타났다(제5도 참조). 이는 다결정실리콘 내에 도우프되어 있는 불순물이 다결정실리콘과 실리사이드의 계면으로 흡수되어 이로 인해 접촉부위의 접촉저항을 높였기 때문이라고 추정된다.
순수 다결정실리콘은 면저항이 크기 때문에 도전물질로 사용할 수 없으나, 여기에 소정의 불순물이온을 도우프하면 그 면저항이 낮아져 도전물질로서 사용할 수 있다. 통상 순수 다결정실리콘에 불순물을 도우프하는 것은, 다결정실리콘을 증착한 후 또는 증착시에 행해진다. 또한, 실리사이드의 저항은 불순물이 도우프 된 다결정실리콘보다 훨씬 낮기 때문에, 통상 다결정실리콘 상에 이 실리사이드를 적층한 구조(폴리사이드)의 도전층을 많이 사용한다.
폴리사이드 구조를 채용한 일반적인 층간접촉 구조에 의하면, 다결정실리콘 상에 저저항의 실리사이드를 적층함으로써 배선의 저항을 감소시킬 수는 있었으나, 다결정실리콘 내에 도우프 되어 있는 불순물이온이 다결정실리콘과 실리사이드의 계면으로 확산되어 접촉저항을 높이는 문제점을 발생시켜, 소자의 전기적 특성 향상 및 집적도 향상을 저하시켰다.
따라서, 반도체소자의 집적도 향상 및 전기적 특성 향상을 위해서는, 다결정실리콘 내에 도우프 되어 있는 불순물이온이 다결정실리콘과 실리사이드의 경계면으로 확산하여 발생하는 접촉저항의 증가문제를 해결할 것이 요구되고 있다.
본 발명의 목적은 최상부 표면에 실리사이드가 형성되어 있는 하부도전층과 최하부 표면에 불순물함유도전층이 형성되어 있는 상부 도전층 사이의 접촉저항을 감소시켜 소자의 신뢰도를 높일 수 있는 반도체소자의 다층 배선을 제공하는데 있다.
본 발명의 다른 목적은 상기한 다층 배선을 제조하는데 있어서 그 적합한 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한, 본 발명에 의한 다층 배선은, 반도체기판 상에 형성된 제1불순물함유도전층; 상기 제1불순물함유도전층 상에 형성되고, 접촉창 형성 영역의 두께가 그 이외 영역의 두께보다 얇은 제1실리사이드층; 상기 접촉창 형성 영역을 제외한 영역에 형성된 층간절연층; 그 두께가 다른 영역보다 얇은 상기 제1실리사이드층을 표면으로 노출시키는 접촉창; 및 상기 접촉창을 통해 상기 제1실리사이드층과 접속되는 제2불순물함유도전층을 포함하는 것을 특징으로 한다.
본 발명에 의한 다층 배선에 있어서, 상기 제1 및 제2불순물함유도전층은 다결정실리콘으로 구성되어 있는 것이 바람직하다.
본 발명에 의한 다층 배선에 있어서, 상기 제2불순물함유도전층상에 형성된 제2실리사이드층을 더 포함하는 것이 바람직하다.
본 발명에 의한 다층 배선에 있어서, 상기 제1실리사이드층은 텅스텐 실리사이드(WSi2), 티타늄 실리사이드(TiSi2), 탈타늄 실리사이드(TaSi2) 및 몰리브덴 실리사이드(MoSi2) 등으로 이루어진 실리사이드 군에서 선택된 어느 하나로 구성되어 있는 것이 바람직하다.
상기 다른 목적을 달성하기 위한, 본 발명에 의한 반도체소자의 다층 배선의 제조방법은, 반도체기판 상에 부분적으로 제1불순물함유도전층을 형성하는 제1공정; 상기 제1불순물함유도전층 상에 제1실리사이드층을 형성하는 제2공정; 결과물 상에 층간절연층을 형성하는 제3공정; 상기 층간절연층을 부분적으로 식각하여 상기 제1실리사이드층을 표면으로 노출시키는 접촉창을 형성하는 제4공정; 상기 접촉창을 통해 표면으로 노출된 상기 제1실리사이드층을 상기 제1불순물함유도전층이 노출되지 않을 정도로 식각하는 제5공정; 및 결과물상에 식각된 상기 제1실리사이드층과 접속하는 제2불순물함유도전층을 형성하는 제6공정을 포함하는 것을 특징으로 한다.
본 발명에 의한 다층 배선의 제조방법에 있어서, 상기 제1 및 제2불순물함유도전층은 다결정실리콘을 사용하여 형성되는 것이 바람직하다.
본 발명에 의한 다층 배선의 제조방법에 있어서, 상기 제1실리사이드층은 텅스텐 실리사이드(WSiO2), 티타늄 실리사이드(TiSi2), 탈타늄 실리사이드(TaSi2) 및 몰리브덴 실리사이드(MoSi2) 등으로 이루어진 실리사이드 군에서 선택된 어느 하나를 사용하여 형성되는 것이 바람직하다.
본 발명에 의한 다층 배선의 제조방법에 있어서, 상기 제2공정시, 상기 제1실리사이드층은 1,200Å 정도의 두께로 형성되고, 상기 제5공정시, 상기 제1실리사이드층은 200Å 정도의 두께가 남을 때가지 식각된다.
본 발명에 의한 다층 배선의 제조방법에 있어서, 상기 제6공정 후, 상기 제2불순물함유도전층 상에 제2실리사이드층을 형성하는 공정을 더 포함하는 것이 바람직하다.
따라서, 본 발명에 의한 다층 배선 및 그 제조방법에 의하면, 접촉창 형성 영역에 형성되는 제1실리사이드층의 두께를 접촉창 형성영역외에 형성되는 제1실리사이드층의 두께보다 얇게 형성하므로, 불순물함유도전층 내에 도우프 되어 있는 불순물이 불순물함유도전층과 실리사이드의 계면으로 확산하여 발생하는 접촉저항을 증가 문제를 줄일 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 더욱 상세하게 설명하고자 한다. 계속해서 소개되는 도면들에 있어서, 상기 제1도에서 설명한 도면부호와 동일한 부호는 동일부분을 나타낸다.
[실시예 1]
제2도는 본 발명의 제1실시예에 의한 다층 배선을 도시한 단면도로서, 최상부 표면이 제1실리사이드층으로 형성된 하부도전층과 최하부 표면이 제2불순물함유도전층으로 형성된 상부도전층 사이의 층간접촉구조를 도시한 것이다. 하부 도전층을 구성하는 제1불순물함유도전층(12)과 상부 도전층을 구성하는 제2불순물함유도전층(18)이 접촉창(1)을 통해 직접적으로 연결되어 있다.
이때, 본 발명의 제1실시예에서는, 다결정실리콘을 사용하여 상기 제1 및 제2불순물함유도전층(12 및 18)을 형성하였다. 또한, 상기 제2불순물함유도전층(18) 상에 제2실리사이드층을 더 형성할 수 있음은 물론이다.
제1실리사이드층(14)은 접촉창(1)이 형성되는 영역을 제외한 제1불순물함유도전층(12) 상에 적층되어 있고, 제2불순물함유도전층(18)은 상기 접촉창을 통해 표면으로 노출되어 있는 제1불순물함유도전층(12)과 접속한다. 즉, 상부 도전층과 하부 도전층이 접촉하는 접속부에서, 실리사이드의 개재없이 불순물함유도전층 간의 접속이 이루어지므로, 불순물함유도전층 내에 도우프 되어 있는 불순물의 확산에 의한 접촉저항의 증가 문제는 발생하지 않는다.
따라서, 상부 도전층과 하부 도전층이 접속하는 접속부에서는 불순물함유도전층과 불순물함유도전층이 직접적으로 접속하는 구조로 형성하고, 그 외의 영역에서는 불순물함유도전층과 실리사이드가 적층된 구조로 형성함으로써, 배선의 저항을 낮게 유지하면서도 접촉부에서는 접촉저항이 작은 다층배선의 층간접촉 구조를 얻을 수 있다.
제3a도 내지 제3d도는 본 발명의 제1실시예에 의한 다층 배선을 형성하는 방법을 설명하기 위해 공정 단계별로 도시한 단면도들이다.
먼저, 제3a도는 제1불순물함유도전층(12) 및 제1실리사이드층(14)으로 이루어진 하부 도전층을 형성하는 공정을 도시한 것으로서, 이는, 반도체기판(10) 상에, 예컨대 다결정실리콘을 증착하여 제1불순물함유도전층(12)을 형성하는 제1공정, 상기 제1불순물함유도전층(12)에, 예컨대 As(아세닉), P(인) 또는 B(보론)등과 같은 N형 또는 P형 불순물이온을 도우프하는 제2공정 및 결과물 상에, 예컨대 텅스텐 실리사이드(WSiO2), 티타늄 실리사이드(TiSi2), 탈타늄 실리사이드(TaSi2) 및 몰리브덴 실리사이드(MoSi2) 등으로 이루어진 군에서 선택된 어느 하나를 적층하여 제1실리사이드층(14)을 형성함으로써 상기 제1불순물함유도전층(12) 상에 제1실리사이드층(14)이 적층된 구조의 하부 도전층을 형성하는 제3공정으로 진행된다.
제3b도는 접촉창(1)을 형성하는 공정을 도시한 것으로서, 이는, 하부 도전층이 형성되어 있는 결과물 상에, 예컨대 이산화실리콘(SiO2)과 같은 절연물질을 도포하여 층간절연막(16)을 형성하는 제1공정 및 접촉창이 형성될 부분의 상기 층간절연층을 식각함으로써 상기 제1실리사이드층(14)을 부분적으로 표면으로 노출시키는 접촉창(1)을 형성하는 제2공정으로 진행된다.
제3c도는 제1실리사이드층(14)을 식각하는 공정을 도시한 것으로서, 이는, 표면으로 노출된 제1실리사이드층을 제거함으로써 상기 제1실리사이드층 하부에 형성되어 있는 제1불순물함유도전층을 표면으로 노출시키는 공정으로 진행된다.
제3d도는 제2불순물함유도전층(18)을 형성하는 공정을 도시한 것으로서, 이는, 표면으로 노출된 제1실리사이드층이 제거된 결과물상에, 예컨대 다결정실리콘과 같은 도전물질을 증착하여 제2불순물함유도전층(18)을 형성한 후, 이에 불순물이온을 도우프하는 공정으로 진행된다.
이때, 제2불순물함유도전층에 도우프 되는 상기 불순물이온은, 상기 제1불순물함유도전층에 도우프 되어 있는 불순물이온과 같은 도전형(예컨대 N형 또는 P형)이어야 하고, 상기 제2불순물함유도전층(18)은 접촉창을 통해 표면으로 노출되어 있는 상기 제1불순물함유도전층(12)과 접속한다. 또한, 제2불순물함유도전층(18)을 형성하는 상기 공정 후, 상기 제2불순물함유도전층 상에, 예컨대 텅스텐 실리사이드(WSiO2), 티타늄 실리사이드(TiSi2), 탈타늄 실리사이드(TaSi2) 및 몰리브덴 실리사이드(MoSi2) 등으로 이루어진 실리사이드 군에서 선택된 하나를 증착하여 제2실리사이드층을 더 형성할 수도 있다.
제4a도 및 제4b도는 상부 도전층과 하부 도전층 사이에 실리사이드가 개재된 경우와 그렇지 않은 경우의 층간접촉구조 도시한 단면도들이다. 제4a도는 하부 도전층은 다결정실리콘으로만 구성되고, 상부 도전층은 다결정실리콘과 텅스텐 실리사이드가 적층된 구조로 상·하부 도전층 사이에는 실리사이드가 개재되어 있지 않다. 제4b도는 하부 도전층과 상부 도전층 모두 다결정실리콘과 실리사이드가 적층된 폴리사이드로 구성된 경우로 상·하부 도전층 사이에는 실리사이드가 개재되어 있다.
제5도는 상기 제4a도 및 제4b도 각각의 층간접촉 저항을 측정한 측정치를 그래프화한 것으로, A는 인 이온이 도우프 되어 있는 경우의 다결정실리콘간의 접촉저항을, B는 다결정실리콘에 보론이온이 도우프 되어 있는 경우의 폴리사이드와 다결정실리콘간의 접촉저항을, 그리고 C는 다결정실리콘에 아세닉 이온이 도우프 되어 있는 경우의 폴리사이드와 다결정실리콘간의 접촉저항을 표시한다.
상기 그래프에서 알 수 있듯이, 다결정실리콘과 다결정실리콘이 직접 접속할때의 접촉저항 보다 폴리사이드와 다결정실리콘을 접속할 때의 접촉저항이 훨씬 크다는 것을 알 수 있다.
[실시예 2]
제6도는 본 발명의 제2실시예에 의한 다층 배선을 도시한 단면도로서, 하부 도전층을 구성하는 제1불순물함유도전층(12)와 상부도전층을 구성하는 제2불순물함유도전층(18)은 제1실리사이드층(14)을 개재하여 접속되어 있다.
이때, 접촉창 형성 영역에 형성된 상기 제1실리사이드층은, 제1실시예에서와는 달리, 접촉창 형성 영역 이외의 영역에 형성된 제1실리사이드층보다 얇다. 바람직하게는, 접촉창 형성 영역에 형성된 최초의 제1실리사이드층의 두께는 2/3 이하 정도의 두께이다.
제7a도 내지 제7d도는 본 발명의 제2실시예에 의한 층간접촉구조를 제조하는 방법을 설명하기 위해 공정 단계별로 도시한 단면도들이다.
반도체기판(10)상에 제1불순물함유도전층(12)을, 예컨대 불순물이 도우프된 다결정실리콘을 증착하여 형성한 후, 그 상부에 제1실리사이드층(14)을, 예컨대 500Å - 3,000Å 정도의 두께로 적층한다(제7a도). 이어서 상기 실리사이드층(14) 상에 층간절연막(16)을 형성하고, 이를 부분적으로 식각하여 접촉창(1)을 형성한다(제7b도).
상기 접촉창(1)을 통해 표면으로 노출된 제1실리사이드층을 부분적으로, 예컨대 제1실리사이드층의 최초 두께의 2/3 이하 정도의 두께가 되도록 식각하여, 접촉창 형성 영역에 형성된 제1실리사이드층이 접촉창 형성 영역 이외의 영역에 형성된 제1실리사이드층보다 얇게 형성되도록 한다(제7c도). 제2불순물함유도전층(18) 형성 방법은 상기 제1실시예에서 설명한 바와 같다(제7d도).
제8도는 상부 도전층과 하부 도전층 사이의 실리사이드층의 두께에 따른 접촉 저항값을 도시한 그래프로서, A는 제1실리사이드층이 전혀 식각되지 않았을 때의 1/접촉면적에 대한 접촉저항을 나타내고, B는 제1실리사이드층이 700Å 정도 식각되었을때의 1/접촉면적에 대한 접촉저항을 나타내며, C는 제1실리사이드층이 1,000Å 정도 식각되었을때의 1/접촉면적에 대한 접촉저항을 나타낸다. 이때 제1실리사이드층의 최초 두께는 1,200Å으로 하였다.
상기 제8도의 그래프에 의하면, 접촉창 형성 영역에 형성된 제1실리사이드층이 얇을 수록, 상부도전층과 하부도전층 사이의 접촉저항은 줄어든다는 것을 알 수 있다.
상기 제8도의 그래프를 참조하면, 제1실리사이드층을 완전히 식각하는 것이 콘택 저항 측면에서는 가장 유리한 것으로 되어 있으나, 이러한 경우, 하부 도전층에서 주된 전류 통로(current path)로 작용하는 제1실리사이드층이 완전히 식각되는데 따른 배선 저항의 증가 문제가 발생하게 된다. 본 발명의 제2실시예는 이러한 문제점을 해결하기 위하여, 제1실리사이드층을 1/3 이상의 두께, 예컨대 1/2 정도만 식각하는 방법을 제안하고 있다. 본 발명의 제2실시예의 구조를 채용하는 경우, 제1실리사이층을 제거하지 않은데 따른 접촉 저항의 증가 문제와 제1실리사이드층을 제거하는데 따른 배선 저항의 증가 문제를 동시에 방지할 수 있는 수단을 제공한다.
이에 대해 더욱 상세히 설명하면, 하부 도전층을 흐르는 전류의 대부분은 제1불순물함유도전층보다 저항이 낮은 제1실리사이드층을 통하여 흐르게 된다. 따라서, 제1실리사이드층을 식각하지 않은 것이 하부 도전층의 전류의 흐름을 위해서는 가장 바람직하다. 그러나, 이러한 경우, 제1불순물함유도전층과 제2불순물함유도전층에 존재하는 불순물이 제1실리사이드층으로 확산되어 접촉 저항이 증가하는 문제점이 발생한다. 한편, 제1실리사이드층을 완전히 식각하는 것은, 접촉 저항의 측면에서는 가장 유리한, 하부 도전층의 전류 흐름(배선 저항) 측면에서는 가장 불리하다고 할 수 있다.
본 발명의 제2실시예는 이러한 트레이드-오프(trad-off) 관계에 있는 문제점을 해결하기 위해, 제1실리사이드층을 1/3 이상 식각할 것을 제안하고 있다.
상기 제8도의 그래프를 참조할 때, 제1실리사이드층을 1/2 가량 식각하는 경우의 접촉저항은 제1실리사이드층을 식각하지 않은 경우의 1/2이 됨을 알 수 있다. 이때, 하부 도전층의 배선 저항은 제1실리사이드층을 완전히 식각하는 것의 1/2 정도가 되므로(배선 저항은 전류의 통로가 되는 제1실리사이드의 면적에 반비례한다), 본 발명의 제2실시예는 제1실리사이드층을 식각하지 않은 경우와 완전히 식각하는 경우에 발생하는 문제점을 모두 만족시킬 수 있는 구조를 제공한다.
따라서, 본 발명에 의한 반도체 소자의 다층 배선 및 그 제조방법에 의하면, 불순물함유도전층 내에 함유되어 있는 불순물이 불순물함유도전층과 실리사이드의 계면으로 확산됨으로써 발생하는 접촉저항의 증가 현상을 방지하기 위해, 최상부 표면이 실리사이드층으로 형성된 하부 도전층과 최하부 표면이 불순물함유도전층으로 형성된 상부도전층을 접속시키는 접촉구조에 있어서, 하부도전층을 구성하는 상기 실리사이드층의 두께를 최소화(완전히 없애는 것도 포함)함으로써 상부 도전층과 하부 도전층간의 접촉저항을 저하시켰다.
본 발명의 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.

Claims (10)

  1. 반도체기판 상에 형성된 제1불순물함유도전층; 상기 제1불순물함유도전층 상에 형성되고, 접촉창 형성 영역의 두께가 그 이외 영역의 두께보다 얇은 제1실리사이드층; 상기 접촉창 형성 영역을 제외한 영역에 형성된 층간절연층; 그 두께가 다른 영역보다 얇은 상기 제1실리사이드층을 표면으로 노출시키는 접촉창; 및 상기 접촉창을 통해 상기 제1실리사이드층과 접속되는 제2불순물함유도전층을 포함하는 것을 특징으로 하는 반도체 소자의 다층배선.
  2. 제1항에 있어서, 상기 제1 및 제2불순물함유도전층은 다결정실리콘으로 구성되어 있는 것을 특징으로 하는 반도체 소자의 다층배선.
  3. 제1항에 있어서, 상기 제2불순물함유도전층상에 형성된 제2실리사이드층을 더 포함하는 것을 특징으로 하는 반도체 소자의 다층배선.
  4. 제1항에 있어서, 상기 제1실리사이드층은 텅스텐 실리사이드(WSi2), 티타늄 실리사이드(TiSi2), 탈타늄 실리사이드(TaSi2) 및 몰리브덴 실리사이드(MoSi2) 등으로 이루어진 실리사이드 군에서 선택된 하나로 구성되어 있는 것을 특징으로 하는 반도체 소자의 다층배선.
  5. 반도체기판 상에 제1불순물함유도전층을 형성하는 제1공정; 상기 제1불순물함유도전층 상에 제1실리사이드층을 형성하는 제2공정; 결과물 상에 층간절연층을 형성하는 제3공정; 상기 층간절연층을 부분적으로 식각하여 상기 제1실리사이드층을 표면으로 노출시키는 접촉창을 형성하는 제4공정; 상기 접촉창을 통해 표면으로 노출된 상기 제1실리사이드층을 상기 제1불순물함유도전층이 노출되지 않을 정도로 식각하는 제5공정; 및 결과물상에 식각된 상기 제1실리사이드층과 접속하는 제2불순물함유도전층을 형성하는 제6공정을 포함하는 것을 특징으로 하는 반도체 소자의 다층배선의 제조방법.
  6. 제5항에 있어서, 상기 제1 및 제2불순물함유도전층은 다결정실리콘을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 다층배선의 제조방법.
  7. 제5항에 있어서, 상기 제1실리사이드층은 텅스텐 실리사이드(WSi2), 티타늄 실리사이드(TiSi2), 탈타늄 실리사이드(TaSi2) 및 몰리브덴 실리사이드(MoSi2) 등으로 이루어진 실리사이드 군에서 선택된 하나를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 다층배선의 제조방법.
  8. 제5항에 있어서, 상기 제2공정시, 상기 제1실리사이드층은 500Å - 3,000Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 다층배선의 제조방법.
  9. 제5항에 있어서, 상기 제5공정시, 상기 제1실리사이드층은 식각 전 두께의 2/3 이하의 두께가 될 때까지 식각되는 것을 특징으로 하는 반도체 소자의 다층배선의 제조방법.
  10. 제5항에 있어서, 상기 제6공정후, 상기 제2불순물함유도전층상에 제2실리사이드층을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 다층배선의 제조방법.
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