KR0138308B1 - 층간접촉구조 및 그 방법 - Google Patents

층간접촉구조 및 그 방법

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Abstract

상부도전층과 하부도전층의 접촉 구조 및 그 방법에 대해 기재되어 있다. 이는 제1 도전층과 제1 실리사이드층이 적층된 구조의 하부도전층과 불순물이 도우프된 제2 도전층과 제2 실리사이드층이 적층된 구조의 상부도전층의 접촉구조에 있어서, 상기 제1 도전층과 상기 제2 도전층이 직접적으로 접촉하는 것을 특징으로 한다. DRAM에 있어서, 워드라인과 비트라인의 접촉구조에 해당한다. 따라서, 하부도전층과 상부도전층의 접촉 저항을 저하시켜, 소자의 전기적 특성을 향상시킨다.

Description

층간접촉구조 및 그 방법
제1A도 내지 제1D도는 종래 방법에 의한 워드라인과 비트라인과의 접촉방법을 설명하기 위해 도시된 단면도들이다.
제2도는 종래 방법에 의한 워드라인과 비트라인의 접촉구조에서의 접촉저항 특성을 나타내는 그래프이다.
제3도는 다결정실리콘/ 텅스텐실리사이드/ 다결정실리콘/ 텅스텐 실리사이드 구조에 있어서, 어닐링 전·후의 인이온의 분포를 나타내는 그래프이다.
제4도는 본 발명의 일 실시예에 의해 제조된 워드라인과 비트라인과의 접촉구조를 도시한 단면도이다.
제5A도 내지 제5E도는 본 발명의 일 실시예에 의한 워드라인과 비트라인과의 접촉방법을 설명하기 위해 도시된 단면도들이다.
제6A도 내지 제6B도는 본 발명의 다른 실시예에 의한 워드라인과 비트라인과의 접촉방법을 설명하기 위해 도시된 단면도들이다.
제7도는 본 발명에 의한 워드라인과 비트라인의 접촉구조에서의 접촉저항 특성을 나타내는 그래프이다.
본 발명의 반도체 메모리장치 및 그 제조방법에 관한 것으로서, 특히 워드라인과 비트라인의 접촉특성을 향상시키는 층간접촉구조 및 그 방법에 관한 것이다.
다이내믹 랜덤 억세스(이하, DRAM이라 칭함)소자에서는 워드라인에 전압을 인가하기 위해, SWD(Sub-Word line Driver)영역에서 메탈라인(metal line)과의 접촉(contact)이 필요하다. 그러나 메탈라인과 워드라인 간의 접촉을 형성하기 위해서는 매우 깊은 접촉층을 만들어야 한다. 그리고 워드라인과 메탈라인과의 직접적인 연결을 위해서는 매우 좁은 메탈라인의 피치(pitch)가 요구된다. 따라서, 접촉창의 깊이를 보상하고 메탈라인의 피치에 여유를 주기 위해, 워드라인/ 비트라인/ 메탈라인 구조가 이용되고 있다.
제1A도 내지 제1D도는 종래 방법에 의한 워드라인과 비트라인과의 접촉방법을 설명하기 위해 도시된 단면도들이다.
반도체기판(10) 상에, 예컨대 이산화실리콘(SiO2)와 같은 산화막을 도포하여 게이트산화막(12)을 형성하고, 그 상부에 인이온이 도우프된 제1 다결정실리콘(14), 제1 텅스텐 실리사이드 (WSix)(16) 및 캡핑층(18)을 차례대로 증착한 후, 패터닝하여 게이트전극을 형성한다. 이때 상기 캡핑층은 산화막 또는 질화막으로 형성된다(제1A도).
게이트전극이 형성되어 있는 결과물 상에, 예컨대 BPSG(Boro-Phosphorous Silicate Glass)등의 절연물질을 도포하여 층간절연층(20)을 형성한 후(제1B도), 상기 제1 텅스텐 실리사이드(16)의 일표면이 노출되도록 접촉창(1)을 형성한다(제1C도).
이어서, 결과물 전면에 인이온이 도우프된 제2 다결정실리콘(22)과 제2 텅스텐 실리사이드(24)을 적층한 후, 패터닝하여 상기 워드라인과 접촉하는 비트라인을 형성한다(제1D도).
제1 텅스텐 실리사이드(16)과 인이온이 도우프된 제2 다결정실리콘(22)가 직접 접촉하고 있는 종래 방법에 의한 워드라인 및 비트라인의 접촉구조에 의하면, 아래에 열거하는 바와 같은 원인들에 의해 접촉 저항값이 크게 된다.
첫째, 인이온이 도우프된 제2 다결정실리콘(22)내에 함유되어 있는 인이온들이 제1 텅스텐 실리사이드(16)와 제2 텅스텐 실리사이드(24)로 확산하여, 제2 다결정실리콘(22)과 제2 텅스텐 실리사이드 사이의 계면의 불순물 농도를 높인다.
둘째, 접촉창을 형성한 후, 제2 다결정실리콘을 증착하기 전에, 상기 제1 텅스텐 실리사이드 표면에 산화텅스텐(WO3)과 같은 자연산화막이 생성된다.
제2도는 종래 방법에 의한 워드라인과 비트라인의 접촉구조에서의 접촉저항 특성을 나타내는 그래프로서, 제1D도에 도시된 바와 같은 접촉구조로, 워드라인과 비트라인의 접촉을 형성하였을 경우의 접촉저항의 웨이퍼 간의 편차를 보여준다.
종래 방법에 의한 접촉구조에 따르면, 워드라인과 비트라인 사이의 접촉저항은, 통상 1000Ω 이상이 된다는 것을 알 수 있다. 일반적으로 워드라인과 비트라인의 접촉 저항값이 크게 되면 소자의 동작속도에 큰 영향을 주며, 약 10kΩ 이상인 경우, 소자가 작동하지 못하게 된다.
따라서, 소자동작의 특성을 향상시키기 위하여, 워드라인과 비트라인 사이의 접촉 저항값을 낮추는데 대한 연구가 행해지고 있다.
제3도는 다결정실리콘/ 텅스텐실리사이드/ 다결정실리콘/텅스텐 실리사이드 구조에 있어서, 어닐링 전·후의 인이온의 분포를 나타내는 그래프로서, 제1 텅스텐 실리사이드와 제2 다결정실리콘 사이에 인이온이 많이 분포되어 있음을 보여준다.
본 발명의 목적은 하부도전층과 상부도전층의 접촉특성을 향상시키는 층간접촉구조를 제공하는데 있다.
본 발명의 다른 목적은 하부도전층과 상부도전층 사이의 접촉저항값을 낮추는 층간접촉구조를 제공하는데 있다.
본 발명의 또 다른 목적은 상기한 층간접촉구조를 형성하는데 있어서, 그 적합한 제조방법을 제공하는데 있다.
상기 목적 및 다른 목적을 달성하기 위한 본 발명에 의한 층간접촉구조는, 제1 도전층과 제1 실리사이드층이 적층된 구조의 하부도전층과 불순물이 도우프된 제2 도전층과 제2 실리사이드층이 적층된 구조의 상부도전층의 접촉구조에 있어서. 상기 제1 도전층과 상기 제2 도전층이 직접적으로 접촉하는 것을 특징으로 한다.
본 발명의 일 실시예에 의한 층간접촉구조에 있어서, 상기 제1 및 제2 도전층은 비정질실리콘 및 다결정실리콘 중 선택된 어느 하나로 구성되어 있는 것이 바람직하다.
이때, 상기 제1 및 제2 실리사이드층은 텅스텐 실리사아드(WSi2), 티타늄 실리사이드(TiSi2), 몰리브덴 실리사이드(MoSi2) 및 탈타늄 실리사이드(TaSi2) 중 선택된 어느 하나로 구성되어 있는 것이 더욱 바람직하다.
상기 또 다른 목적을 달성하기 위한 본 발명에 의한 층간접촉방법은, 제1 도전층과 제1 실리사이드층이 적층된 하부도전층을 형성하는 제1 공정;
결과물 전면에 층간절연층을 형성하는 제2 공정;
상기 층간절연층을 부분적으로 식각하여 접촉창을 형성하는 제3 공정;
상기 접촉창을 통해 상기 제1 실리사이드층의 적어도 일부분을 제거하는 제4 공정; 및 상기 접촉창을 매몰하도록 결과물 상에 불순물이 도우프된 제2 도전층과 제2 실리사이드층을 적층한 후 패터닝하여 상부도전층을 형성하는 제5 공정을 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 의한 층간접촉방법에 있어서, 상기 제1 및 제2 도전층은 비정질실리콘 및 다결정실리콘 중 선택된 어느 하나를 사용하여 형성하는 것이 바람직하다.
이때, 더욱 바람직하게는, 상기 제1 및 제2 실리사이드층은 텅스텐 실리사이드(WSi2), 티타늄 실리사이드(TiSi2), 몰리브덴 실리사이드(MoSi2) 및 탈타늄 실리사이드(TaSi2) 중 선택된 어느 하나로 형성되고, 상기 불순물은 인(Phosphorus) 및 아세닉(Asenic)이온 중 선택된 어느 하나이다.
본 발명에 의한 층간접촉방법에 있어서, 상기 제4 공정은 등방성식각으로 진행되는 것이 바람직하고, 더욱 바람직하게는, 상기 등방성식각은 SC1(NH4OH, H2O2및 H2O의 혼합물) 용액을 사용한 습식식각 또는 Cl2/SF6가스를 사용한 건식식각이다.
또한, 본 발명의 일 실시예에 의한 층간접촉방법에 있어서, 상기 제4 공정 시, 상기 제1 실리사이드층은 제1 도전층이 표면으로 노출될 때까지 제거되는 것이 바람직하다.
따라서, 본 발명에 의한 층간접촉구조 및 그 제조방법에 의하면, 그 최상부에 실리사이드층(본 발명의 일 실시예에서는 제1 실리사이드층)이 형성되어 있는 하부도전층과 그 최하부에 불순물이 도우프된 도전층(본 발명의 일 실시예에서는 제2 도전층)이 형성되어 있는 상부도전층의 접촉저항값을 저하시킴으로써 접촉 특성을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 더욱 자세하게 설명하고자 한다.
먼저, 제4도는 본 발명의 일 실시예에 의해 제조된 워드라인과 비트라인과의 층간접촉구조를 도시한 단면도로서, 도면부호 10은 반도체기판을, 12는 게이트절연막을, 14은 제1 도전층을, 16은 제1 실리사이드층을, 18은 캡핑층을, 20은 층간절연층을, 22는 제2 도전층을, 그리고 24는 제2 실리사이드층을 나타낸다.
하부도전층은 제1 도전층(14)과 제1 실리사이드층(16)으로 구성되어 있고, 상부도전층은 제2 도전층(22)과 제2 실리사이드층(24)으로 구성되어 있다. 이때, 상부도전층의 상기 제2 도전층(24)은 하부도전층의 상기 제1 실리사이드층(16)과 직접 접촉하고 있다.
상기 제2도전층(22)은 불순물이 도우프된 도전물질, 예컨대 본 발명에서는 비정질실리콘 또는 다결정실리콘과 같은 물질로 구성되어 있고, 상기 제1 및 제2 실리사이드층(16 및 24)은, 예컨대 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSi2), 몰리브덴 실리사이드(MoSi2) 또는 탈타늄 실리사이드(TaSi2)와 같은 물질로 구성되어 있으며, 상기 불순물은 반도체기판의 도전형에 따라 달라지나, 본 발명에서는 인 또는 아세닉 이온을 사용하여 실험하였다.
또한, 상기 제1 및 제2 도전층(14 및 22)은 약 1,000Å 정도의 두께로 형성되어 있고, 상기 제1 및 제2 실리사이드층(16 및 24)은 약 1,500Å 정도의 두께로 형성되어 있다.
상기 제4도에서는 제1 도전층(14)과 제2 도전층(22)이 직접 접촉되도록 워드라인과 비트라인의 접촉구조가 형성되어 있으나, 다른 실시예로, 상기 제1 실리사이드층(16)이 제1 도전층(14)과 제2 도전층(22) 사이에 얇게 (최초의 두께보다 얇게) 남아 있는 구조로 상기 워드라인과 비트라인의 접촉구조를 형성할 수도 있다.
또한, 상기 층간절연층에 형성된 접촉창의 면적보다 상기 제2 도전층(22)이 하부도전층과 접촉하는 면적이 훨씬 더 크게 되도록, 상기 제1 실리사이드층이 식각되어 있다.
DRAM에 있어서, 상기 하부도전층은 워드라인으로 사용되고, 상기 상부도전층은 비트라인으로 사용된다.
따라서, 본 발명에 의한 층간접촉구조에 의하면, 제1 도전층과 실리사이드층이 적층되어 형성된 하부도전층과 불순물이 함유된 제2 도전층을 접촉시킬 때, 상기 실리사이드층의 두께를 최초 증착두께 보다 낮춤으로써, 상기 제2 도전층에 함유된 불순물이 실리사이드층으로 확산되어 두 층 사이의 접촉 저항값을 높이는 것을 방지할 수 있다.
[제1실시예]
제5A도 내지 제5E도는 본 발명의 일 실시예에 의한 워드라인과 비트라인과의 접촉방법을 설명하기 위해 도시된 단면도들이다.
먼저, 제5A도는 하부도전층(즉, DRAM에 있어서 워드라인)을 형성하는 공정을 도시한 것으로서, 이는 반도체기판(10) 상에, 예컨대 이산화실리콘과 같은 절연물질을 도포하여 게이트절연막(12)을 형성하는 제1 공정 및 상기 게이트절연막(12) 상에 제1 도전층(14), 제1 실리사이드층(16) 및 캡핑층(18)을 차례대로 적층한 후, 패터닝하여 상기 하부도전층을 형성하는 제2 공정으로 진행된다.
이때, 상기 제1 도전층(14)은, 예컨대 인이온이 도우프된 다결정실리콘을 약 1,000Å 정도의 두께로 증착하여 형성하고, 상기 제1 실리사이드층(16)은, 예컨대 텅스텐 실리사이드와 같은 실리사이드를 약 1,500Å 정도의 두께로 증착하여 형성한다.
또한, 상기 캡핑층(18)은 산화막이나 질화막과 같은 절연물질을 사용하여 형성하며, 이는 소자의 특성을 집적적으로 좌우하는 것이 아니므로 경우에 따라 형성하지 않을 수도 있다.
제5B도는 층간절연층(20)을 형성하는 공정을 도시한 것으로서, 이는 하부도전층이 형성되어 있는 결과물 상에, 예컨대 BPSG와 같은 절연물질을 도포한 후, 리플로우(reflow)시킴으로써 그 표면을 평탄화된 상기 층간절연층을 형성하는 공정으로 진행된다.
제5C도는 접촉창(1)을 형성하는 공정을 도시한 것으로서, 이는 상부도전층과 하부도전층을 접촉시켜야 할 영역의 상기 층간절연층 및 캡핑층을, 예컨대 RIE(Reactiv Ion Etch)와 같은 이방성식각으로 식각함으로써 상기 제1 실리사이드층(16)을 표면으로 노출시키는 접촉창(1)을 형성하는 공정으로 진행된다.
제5D도는 상기 제1 실리사이드층을 부분적으로 제거하는 공정을 도시한 것으로서, 이는 표면으로 노출된 상기 제1 실리사이드층(16)을 등방성식각으로 부분적으로 식각하는 공정으로 진행된다.
이때, 본 발명의 일 실시예에서는, 상기 등방성식각으로 SC1(NH4OH, H2O2및 H2O를 혼합한 식각용액) 용액을 사용한 습식식각 또는 Cl2/SF6가스를 사용한 건식식각을 이용하였다.
또한, 상기 등방성식각에 의하면, 표면으로 노출되는 제1 도전층의 면적이 접촉창의 면적보다 더 커지게 된다. 따라서, 제2 도전층과 접촉되는 제1 도전층의 면적은 상술한 종래 방법에서 보다 더 커지게 된다. 접촉면적이 커질 경우, 접촉 저항은 반비례하여 작아진다는 것은 당 분야에서 통상의 지식을 가진자에 의하여 명백하다.
제5E도는 상부도전층(즉, DRAM에 있어서 비트라인)을 형성하는 공정을 도시한 것으로서, 이는 결과물 전면에 제2 도전층(22) 및 제2 실리사이드층(24)를 차례대로 적층한 후, 이를 패터닝함으로써 상기 상부도전층을 형성하는 공정으로 진행된다.
이때, 본 발명의 일 실시예에서는, 상기 제2 도전층(22)을 구성하는 물질로, 예컨대 불순물이 도우프된 다결정실리콘을 사용하였고, 상기 제2 실리사이드층(24)을 구성하는 물질로, 예컨대 텅스텐 실리사이드를 사용하였다.
따라서, 본 발명의 일 실시예에 의한 층간접촉방법에 의하면, 첫째, 상부도전층과 하부도전층 사이의 접촉면적을 넓히므로, 상대적으로 접촉저항을 낮추었고, 둘째, 제1 도전층과 제2 도전층을 직접 접촉하도록 함으로써 제2 도전층에 함유된 불순물이 제1 실리사이드층으로 확산하여 발생하는 접촉저항 증가문제를 해결하였으며, 세째, 제1 실리사이드층 상의 자연산화막을 제거함으로써 접촉저항을 저하시켰다.
[제2 실시예]
제6A도 내지 제6B도는 본 발명의 다른 실시예에 의한 워드라인과 비트라인과의 접촉방법을 설명하기 위해 도시된 단면도들이다.
상기 제5C도까지의 공정으로 접촉창(1)까지 형성한 후, 상기 제1 실리사이드층(16)을 부분적으로 식각하는 등방성식각 시, 상기 제1 실시예에서는, 제1 도전층(14)의 표면이 노출될 때까지 상기 식각을 행하였으나, 본 실시예에서는 상기 제1 실리사이드층(16)이 제1 도전층(14) 상에 얇게(예컨대 최초의 제1 실리사이드층의 두께가 약 1,500Å인 경우, 약 500Å 정도) 남도록 행한다(제6A도). 이후의 공정은 상기 제5D도에서 설명한 바와 같다(제6B도).
본 발명의 다른 실시예에 의한 층간접촉방법에 의하면, 종래 방법에서의 접촉 저항값 보다 더 작은 접촉 저항값을 얻을 수 있다. 이는 제1 도전층(14)과 제2 도전층(22) 사이의 실리사이드층(16)의 두께가 최초의 증착두께 보다 얇아지기 때문에, 이에 따라 상기 실리사이드층에 존재하는 불순물의 양도 종래보다 작아지기 때문이다.
제7도는 본 발명에 의한 워드라인과 비트라인의 접촉구조에서의 접촉저항 특성을 나타내는 그래프로서, 웨이퍼 간의 편차를 나타낸것이다.
상기 그래프들에 의하면, 워드라인 (하부도전층)과 비트라인(상부도전층) 사이의 접촉저항이 종래 방법에서 보다 훨씬 저하된다는 것을 알 수 있다. 즉 종래 방법에서는 접촉저항이 1,000Ω 이상이었으나 (제2도 참조), 본 발명의 방법에서는 150-200Ω 정도로 저하된다. 따라서, 소자의 전기적 특성이 향상된다.
따라서, 본 발명에 의한 층간접촉구조 및 그 방법에 의하면, 하부도전층과 상부도전층의 접촉 저항을 저하시켜, 소자의 전기적 특성을 향상시킨다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명이 속한 기술적사상 내에서 당 분야에서 통상의 지식을 가진 자에 의해 가능함은 명백하다.

Claims (11)

  1. 제1 도전층과 제2 실리사이드층이 적층된 구조의 하부도전층과 불순물이 도우프된 제2 도전층과 제2 실리사이드층이 적층된 구조의 상부도전층의 접촉구조에 있어서.
    상기 제1 도전층과 상기 제2 도전층이 직접적으로 접촉하는 것을 특징으로 하는 층간접촉구조.
  2. 제1항에 있어서, 상기 제1 및 제2 도전층은 비정질실리콘 및 다결정실리콘 중 선택된 어느 하나로 구성되어 있는 것을 특징으로 하는 층간접촉구조.
  3. 제2항에 있어서, 상기 제1 및 제2 실리사이드층은 텅스텐 실리사이드(WSi2), 티타늄 실리사이드(TiSi2), 몰리브덴 실리사이드(MoSi2) 및 탈타늄 실리사이드(TaSi2) 중 선택된 어느 하나로 구성되어 있는 것을 특징으로 하는 층간접촉구조.
  4. 제1 도전층과 제1 실리사이드층이 적층된 하부도전층을 형성하는 제1 공정;
    결과물 전면에 층간절연층을 형성하는 제2 공정;
    상기 층간절연층을 부분적으로 식각하여 접촉창을 형성하는 제3 공정;
    상기 접촉창을 통해 상기 제1 실리사이드층의 적어도 일부분을 제거하는 제4 공정; 및
    상기 접촉창을 매몰하도록 결과물 상에 불순물이 도우프된 제2 도전층과 제2 실리사이드층을 적층한 후 패터닝하여 상부도전층을 형성하는 제5 공정을 포함하는 것을 특징으로 하는 층간접촉방법.
  5. 제4항에 있어서, 상기 제1 및 제2 도전층은 비정질실리콘 및 다결정실리콘 중 선택된 어느 하나를 사용하여 형성되는 것을 특징으로 하는 층간접촉방법.
  6. 제5항에 있어서, 상기 제1 및 제2 실리사이드층은 텅스텐 실리사이드(WSi2), 티타늄 실리사이드(TiSi2), 몰리브덴 실리사이드(MoSi2) 및 탈타늄 실리사이드(TaSi2) 중 선택된 어느 하나를 사용하여 형성되는 것을 특징으로 하는 층간접촉방법.
  7. 제6항에 있어서, 상기 불순물은 인(Phosphorus) 및 아세닉(Asenic)이온 중 선택된 어느 하나인 것을 특징으로 하는 층간접촉방법.
  8. 제4항에 있어서, 상기 제4 공정은 등방성식각으로 진행되는 것을 특징으로 하는 층간접촉 방법.
  9. 제8항에 있어서, 상기 등방성식각은 SC1(NH4OH, H2O2및 H2O의 혼합물)용액을 사용한 습식식각인 것을 특징으로 하는 층간접촉방법.
  10. 제8항에 있어서, 상기 등방성식각은 Cl2/SF6가스를 사용한 건식식각인 것을 특징으로 하는 층간접촉방법.
  11. 제8항, 제9항 및 제10항 중 어느 한 항에 있어서, 상기 제4 공정시 상기 제1 실리사이드층은 제1 도전층이 표면으로 노출될 때까지 제거되는 것을 특징으로 하는 층간접촉방법.
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