KR101354585B1 - 반도체 장치 및 그 형성 방법 - Google Patents

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Abstract

반도체 장치 및 그 형성 방법이 제공된다. 상기 반도체 장치는 기판 상에 위치하는 퓨즈 구조물을 포함한다. 층간 절연막이 상기 퓨즈 구조물을 덮는다. 제 1 콘택 플러그, 제 2 콘택 플러그 및 제 3 콘택 플러그가 상기 층간절연막을 관통하여 상기 퓨즈 구조물에 연결된다. 상기 제 1 콘택 플러그 및 상기 제 2 콘택 플러그와 각각 전기적으로 연결되는 제 1 도전 패턴 및 제 2 도전 패턴이 상기 층간절연막 상에 배치된다.
퓨즈, 더미 콘택 플러그, 전자 이동

Description

반도체 장치 및 그 형성 방법{Semiconductor Device And Method Of Forming The Same}
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 퓨즈를 갖는 반도체 장치 및 그 형성 방법에 관한 것이다.
일반적으로 반도체 장치는 전기적 테스트에 의해 불량 칩과 양호한 칩으로 분류된다. 상기 불량 칩은 불량 셀(failed cell)을 포함하는 경우가 많으며, 상기 불량 셀에 의해 불량 칩은 오동작하게 된다. 따라서 상기 불량 셀은 리페어 공정(repair process)을 통하여 여분의 셀(redundant cell)로 대체된다.
상기 리페어 공정을 위해서 퓨즈(fuse)를 사용하는 것이 일반적이다. 상기 불량 셀에 대응하는 퓨즈를 절단하고, 여분의 셀에 대응하는 퓨즈를 연결함으로써, 상기 불량 셀을 상기 여분의 셀로 대체할 수 있다. 그러나 퓨즈가 제대로 절단이 되지 않는 경우 불량 셀이 리페어되지 않는다.
따라서 불량 셀을 리페어하기 위해서는 퓨즈를 효과적으로 절단하는 것이 요구된다.
본 발명의 실시예들은 효과적으로 절단될 수 있는 퓨즈 구조물을 갖는 반도체 장치 및 그 형성 방법을 제공한다.
본 발명의 실시예들에 따른 반도체 장치는: 기판 상의 퓨즈 구조물; 상기 퓨즈 구조물을 덮는 층간절연막; 상기 층간절연막을 관통하여 상기 퓨즈 구조물에 연결되는 제 1 콘택 플러그, 제 2 콘택 플러그 및 제 3 콘택 플러그; 상기 층간절연막 상에 배치되고, 상기 제 1 콘택 플러그 및 상기 제 2 콘택 플러그와 각각 전기적으로 연결되는 제 1 도전 패턴 및 제 2 도전 패턴을 포함한다.
본 발명의 실시예들에 따른 반도체 장치의 형성 방법은: 기판 상에 퓨즈 구조물을 형성하는 단계; 상기 퓨즈 구조물을 덮는 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 상기 퓨즈 구조물을노출하는 제 1 콘택홀, 제 2 콘택홀 및 제 3 콘택홀을 형성하는 단계; 상기 제 1 콘택홀, 상기 제 2 콘택홀 및 상기 제 3 콘택홀 내에 각각 제 1 콘택 플러그, 제 2 콘택 플러그 및 제 3 콘택 플러그를 형성하는 단계; 및 상기 층간절연막 상에 상기 제 1 콘택 플러그 및 상기 제 2 콘택 플러그에 각각 연결되는 제 1 도전 패턴 및 제 2 도전 패턴을 형성하는 단계를 포함한다.
본 발명의 실시예들에 따르면, 더미 콘택 플러그와 접하는 영역 또는 인접한 영역에서 전자 이동을 증가시킬 수 있어 퓨즈 구조물이 빠르고 원활하게 절단될 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 제 1, 제2 등의 용어가 다양한 요소들(elements)을 기술하기 위해서 사용되었지만, 상기 요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이러한 용어들은 단지 상기 요소들을 서로 구별시키기 위해서 사용되었을 뿐이다. 또, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재될 수도 있다는 것을 의미한다. 도면들에서, 막 또는 영역들의 두께 등은 명확성을 기하기 위하여 과장되게 표현될 수 있다. 도면들에서 요소의 크기, 또는 요소들 사이의 상대적인 크기는 본 발명에 대한 더욱 명확한 이해를 위해서 다소 과장되게 도시될 수 있다. 또, 도면들에 도시된 요소의 형상이 제조 공정상의 변이 등에 의해서 다소 변경될 수 있을 것이다. 따라서, 본 명세서에서 개시된 실시예들은 특별한 언급이 없는 한 도면에 도시된 형상으로 한정되어서는 안 되며, 어느 정도의 변형을 포함하는 것으로 이해되어야 한다.
도 1 내지 도 4를 참조하여, 본 발명의 제 1 실시예에 따른 반도체 장치 및 그 형성 방법이 설명된다.
도 1 및 도 2를 참조하면, 기판(110) 상에 퓨즈 구조물(120)이 형성된다. 퓨즈 구조물(120)은 기판(110)에 형성된 절연막(미도시) 상에 형성될 수 있고, 제 1 방향(x)으로 신장할 수 있다. 퓨즈 구조물(120)은 하부의 반도체층(121) 및 상부의 금속 반도체 화합물층(122)을 포함할 수 있다. 즉, 퓨즈 구조물(120)은 반도체층(121) 및 금속 반도체 화합물층(122)이 차례로 적층되어 형성될 수 있다. 예를 들어, 반도체층(121)은 폴리 실리콘으로 형성될 수 있고, 금속 반도체 화합물층(122)은 금속 실리사이드로 형성될 수 있다. 상기 금속 실리사이드는 폴리 실리콘 상에 금속막을 형성한 후 열처리를 수행하는 것에 의해 형성될 수 있으며, 코발트 실리사이드, 니켈 실리사이드 등을 포함할 수 있다. 퓨즈 구조물(120)을 포함하여 기판(110) 상에 층간절연막(130)이 형성된다. 예를 들어, 층간절연막(130)은 화학기상증착 공정을 수행하는 것에 의해 실리콘 산화물로 형성될 수 있다.
도 1 및 도 3을 참조하면, 층간절연막(130)을 식각하여 퓨즈 구조물(130)을 노출하는 제 1 내지 제 3 콘택홀들(141,142,143)이 형성된다. 제 1 내지 제 3 콘택홀들(141,142,143)은 동시에 형성될 수도 있고, 순차적으로 형성될 수도 있다. 예를 들어, 제 1 및 제 2 콘택홀들(141,142)이 형성된 후에 제 3 콘택홀(143)이 형성될 수 있다.
제 1 내지 제 3 콘택홀들(141,142,143)은 제 1 방향(x)으로 제 1 콘택 홀(141), 제 3 콘택홀(143), 제 2 콘택홀(142)의 순서로 배열될 수 있다. 즉, 제 1 콘택홀(141) 및 제 2 콘택홀(142) 사이에 제 3 콘택홀(143)이 형성될 수 있다. 따라서 제 1 콘택홀(141) 및 제 2 콘택홀(142)은 퓨즈 구조물(120)의 양측 가장자리를 노출할 수 있고, 제 3 콘택홀(143)은 퓨즈 구조물(120)의 중앙부를 노출할 수 있다. 제 2 방향(y)에서의 제 3 콘택홀(143)의 폭(WH)이 퓨즈 구조물(120)의 폭(WF)보다 더 클 수 있다.
제 3 콘택홀(143)을 형성하는 단계는 층간절연막(130)을 식각하는 단계와 퓨즈 구조물(120)을 식각하는 단계를 포함할 수 있다. 층간절연막(130)을 식각하는 단계와 퓨즈 구조물(120)을 식각하는 단계는 서로 같은 식각 조건(예를 들어 식각 가스)을 사용할 수도 있고, 서로 다른 식각 조건을 사용할 수도 있다. 또, 층간절연막(130)을 과잉 식각 하는 것에 의해 퓨즈 구조물(120)이 식각될 수 있다. 이에 의해, 퓨즈 구조물(120)의 일부가 리세스되고, 제 3 콘택홀(143)의 밑면은 퓨즈 구조물(120)의 상부면보다 낮아진다. 예를 들어, 제 3 콘택홀(143)의 밑면은 금속 반도체 화합물층(122)의 하부면과 상부면 사이에 위치할 수 있다. 따라서 금속 반도체 화합물층(122)은 제 3 콘택홀(143)의 밑면과 접하는 부분에서 감소된 두께를 갖는다. 또, 퓨즈 구조물(120)은 제 3 콘택홀(143)의 밑면과 접하는 부분에서 감소된 두께를 갖는다. 제 1 내지 제 3 콘택홀들(141,142,143)이 동시에 형성되는 경우에는 제 1 및 제 2 콘택홀들(141,142)에서도 금속 반도체 화합물층(122)의 일부가 리세스될 수 있으며, 제 1 내지 제 3 콘택홀들(141,142,143)이 순차적으로 형성되는 경우에는 제 3 콘택홀(143)을 형성하기 위해 별도의 마스크를 사용하여 퓨즈 구조 물(120)이 식각될 수 있다.
도 1 및 도 4를 참조하면, 제 1 내지 제 3 콘택홀들(141,142,143) 내에 퓨즈 구조물(120)에 연결되는 제 1 콘택 플러그(151), 제 2 콘택 플러그(152) 및 더미 콘택 플러그(153)가 형성된다. 제 1 콘택 플러그(151) 및 제 2 콘택 플러그(152) 사이에 더미 콘택 플러그(153)가 형성된다. 즉, 제 1 및 제 2 콘택 플러그들(151,152)은 퓨즈 구조물(120)의 양측 가장자리에 형성되고, 더미 콘택 플러그(153)는 퓨즈 구조물(120)의 중앙부에 형성된다.
제 1 및 제 2 콘택 플러그들(151,152)과 더미 콘택 플러그(153)는 동시에 형성될 수 있다. 예를 들어, 제 1 및 제 2 콘택 플러그들(151,152)과 더미 콘택 플러그(153)는 제 1 내지 제 3 콘택홀들(141,142,143)을 포함하여 층간절연막(130) 상에 도전막을 형성한 후 층간절연막(130)의 상부면을 노출하는 평탄화 공정을 수행하는 것에 의해 형성될 수 있다. 예를 들어, 제 1 및 제 2 콘택플러그들(151,152)과 더미 콘택 플러그(153)는 텅스텐으로 형성될 수 있다. 또, 제 1 및 제 2 콘택플러그들(151,152)과 더미 콘택 플러그(153)를 형성하기 전에 제 1 내지 제 3 콘택홀들(141,142,143)의 내부 표면을 따라 베리어 메탈층이 더 형성될 수 있다. 예를 들어, 상기 베리어 메탈층은 Ti/TiN을 포함할 수 있다. 제 2 방향(y)에서의 더미 콘택 플러그(153)의 폭(WP)이 퓨즈 구조물(120)의 폭(WF)보다 더 클 수 있다.
더미 콘택 플러그(153)의 밑면은 퓨즈 구조물(120)의 상부면보다 낮다. 예를 들어, 더미 콘택 플러그(153)의 밑면은 금속 반도체 화합물층(122)의 하부면과 상부면 사이에 위치할 수 있다. 따라서 금속 반도체 화합물층(122)은 더미 콘택 플러그(153)의 밑면과 접하는 부분에서 감소된 두께를 갖는다. 또, 퓨즈 구조물(120)은 더미 콘택 플러그(153)의 밑면과 접하는 부분에서 감소된 두께를 갖는다.
층간절연막(130) 상에 제 1 및 제 2 콘택 플러그들(151,152)에 각각 연결되는 제 1 및 제 2 도전 패턴들(161,162)이 형성된다. 제 1 및 제 2 도전 패턴들(161,162)은 금속 라인 또는 금속 패드일 수 있다.
제 1 도전 패턴(161) 및/또는 제 2 도전 패턴(162)에 전기적 신호가 제공되면, 제 1 도전 패턴(161) 및 제 2 도전 패턴(162) 사이에 전류가 흐르게 되고, 상기 전류가 흐르는 방향과 반대로 전자가 이동하게 된다. 예를 들어 제 1 도전 패턴(161)에 제 1 신호 전압이 제공되고, 제 2 도전 패턴(162)에 상기 제 1 신호 전압보다 큰 제 2 신호 전압이 제공되면, 제 2 도전 패턴(162) → 제 2 콘택 플러그(152) → 퓨즈 구조물의 금속 반도체 화합물(122) → 제 1 콘택 플러그(151) → 제 1 도전 패턴(161)으로 전류가 흐르게 된다. 또, 상기 전류가 흐르는 방향과 반대로, 즉 제 1 도전 패턴(161) → 제 1 콘택 플러그(151) → 퓨즈 구조물의 금속 반도체 화합물(122) → 제 2 콘택 플러그(152) → 제 2 도전 패턴(162)으로 전자가 이동하게 된다. 이때, 더미 콘택 플러그(153)와 인접하는 금속 반도체 화합물층(122) 내 영역 중 보다 높은 신호 전압이 제공되는 제 2 도전 패턴(162)(또는 제 2 콘택 플러그(152))에 가까운 영역에서, 전류의 흐름에 대해 전자 이동(electromigragtion)이 증가하여, 금속 반도체 화합물층(122)이 보다 빨리 절단될 수 있다. 특히, 금속 반도체 화합물층(122)의 단면적이 감소된 영역에서 더 빨 리 절단될 수 있다.
도 5 내지 도 8를 참조하여, 본 발명의 제 2 실시예에 따른 반도체 장치 및 그 형성 방법이 설명된다.
도 5 및 도 6를 참조하면, 기판(210) 상에 퓨즈 구조물(220)이 형성된다. 퓨즈 구조물(220)은 기판(210)에 형성된 절연막(미도시) 상에 형성될 수 있고, 제 1 방향(x)으로 신장할 수 있다. 퓨즈 구조물(220)은 하부의 반도체층(221) 및 상부의 금속 반도체 화합물층(222)을 포함할 수 있다. 즉, 퓨즈 구조물(220)은 반도체층(221) 및 금속 반도체 화합물층(222)이 차례로 적층되어 형성될 수 있다. 예를 들어, 반도체층(221)은 폴리 실리콘으로 형성될 수 있고, 금속 반도체 화합물층(222)은 금속 실리사이드로 형성될 수 있다. 상기 금속 실리사이드는 폴리 실리콘 상에 금속막을 형성한 후 열처리를 수행하는 것에 의해 형성될 수 있으며, 코발트 실리사이드, 니켈 실리사이드 등을 포함할 수 있다. 퓨즈 구조물(220)을 포함하여 기판(210) 상에 층간절연막(230)이 형성된다. 예를 들어, 층간절연막(230)은 화학기상증착 공정을 수행하는 것에 의해 실리콘 산화물로 형성될 수 있다.
도 5 및 도 7을 참조하면, 층간절연막(230)을 식각하여 퓨즈 구조물(230)을 노출하는 제 1 내지 제 3 콘택홀들(241,242,243)이 형성된다. 제 1 내지 제 3 콘택홀들(241,242,243)은 제 1 방향(x)으로 제 1 콘택홀(241), 제 3 콘택홀(243), 제 2 콘택홀(242)의 순서로 배열될 수 있다. 즉, 제 1 콘택홀(241) 및 제 2 콘택홀(242) 사이에 제 3 콘택홀(243)이 형성될 수 있다. 따라서 제 1 콘택홀(241) 및 제 2 콘택홀(242)은 퓨즈 구조물(220)의 양측 가장자리를 노출할 수 있고, 제 3 콘택 홀(243)은 퓨즈 구조물(220)의 중앙부를 노출할 수 있다. 제 2 방향(y)에서의 제 3 콘택홀(243)의 폭(WH)이 퓨즈 구조물(220)의 폭(WF)보다 더 클 수 있다.
제 3 콘택홀(243)을 형성하는 단계는 층간절연막(230)을 식각하는 단계와 퓨즈 구조물(220)을 식각하는 단계를 포함할 수 있다. 퓨즈 구조물(220)을 식각하는 것에 의해 금속 반도체 화합물층(222)이 패터닝되고 반도체층(221)이 노출될 수 있다. 이에 의해 금속 반도체 화합물층(222)은 제 3 콘택홀(243)에 의해 두 부분으로 나뉘어질 수 있다.
제 1 내지 제 3 콘택홀들(241,242,243)은 동시에 형성될 수도 있고, 순차적으로 형성될 수도 있다. 예를 들어, 제 1 및 제 2 콘택홀들(241,242)이 형성된 후에 제 3 콘택홀(243)이 형성될 수 있다. 제 1 내지 제 3 콘택홀들(241,242,243)이 동시에 형성되는 경우에는 제 1 및 제 2 콘택홀들(141,142)에서도 금속 반도체 화합물층(122)이 패터닝되어 반도체층(221)이 노출될 수 있으며, 제 1 내지 제 3 콘택홀들(141,142,143)이 순차적으로 형성되는 경우에는 제 3 콘택홀(143)을 형성하기 위해 별도의 마스크를 사용하여 금속 반도체 화합물층(222)이 식각될 수 있다.
도 5 및 도 8을 참조하면, 제 1 내지 제 3 콘택홀들(241,242,243) 내에 퓨즈 구조물(220)에 연결되는 제 1 콘택 플러그(251), 제 2 콘택 플러그(252) 및 더미 콘택 플러그(253)가 형성된다. 제 1 콘택 플러그(251) 및 제 2 콘택 플러그(252) 사이에 더미 콘택 플러그(253)가 형성된다. 즉, 제 1 및 제 2 콘택 플러그들(251,252)은 퓨즈 구조물(220)의 양측 가장자리에 형성되고, 더미 콘택 플러그(253)는 퓨즈 구조물(220)의 중앙부에 형성된다.
제 1 및 제 2 콘택 플러그들(251,252)과 더미 콘택 플러그(253)는 동시에 형성될 수 있다. 예를 들어, 제 1 및 제 2 콘택 플러그들(251,252)과 더미 콘택 플러그(253)는 제 1 내지 제 3 콘택홀들(241,242,243)을 포함하여 층간절연막(230) 상에 도전막을 형성한 후 층간절연막(230)의 상부면을 노출하는 평탄화 공정을 수행하는 것에 의해 형성될 수 있다. 예를 들어, 제 1 및 제 2 콘택플러그들(251,252)과 더미 콘택 플러그(253)는 텅스텐으로 형성될 수 있다. 또, 제 1 및 제 2 콘택플러그들(251,252)과 더미 콘택 플러그(253)를 형성하기 전에 제 1 내지 제 3 콘택홀들(241,242,243)의 내부 표면을 따라 베리어 메탈층이 더 형성될 수 있다. 예를 들어 상기 베리어 메탈층은 Ti/TiN을 포함할 수 있다. 제 2 방향(y)에서의 더미 콘택 플러그(253)의 폭(WP)이 퓨즈 구조물(220)의 폭(WF)보다 더 클 수 있다.
더미 콘택 플러그(253)의 하부면은 퓨즈 구조물의 반도체층(221) 상부면과 접하고, 하부 측벽은 패터닝되어 분리된 금속 화합물 반도체층(222)의 측벽과 접한다.
층간절연막(230) 상에 제 1 및 제 2 콘택 플러그들(251,252)에 각각 연결되는 제 1 및 제 2 도전 패턴들(261,262)이 형성된다. 제 1 및 제 2 도전 패턴들(261,262)은 금속 라인 또는 금속 패드일 수 있다.
제 1 도전 패턴(261) 및/또는 제 2 도전 패턴(262)에 전기적 신호가 제공되면, 제 1 도전 패턴(261) 및 제 2 도전 패턴(262) 사이에 전류가 흐르게 되고, 상기 전류가 흐르는 방향과 반대로 전자가 이동하게 된다. 예를 들어 제 1 도전 패 턴(261)에 제 1 신호 전압이 제공되고, 제 2 도전 패턴(262)에 상기 제 1 신호 전압보다 큰 제 2 신호 전압이 제공되면, 제 2 도전 패턴(262) → 제 2 콘택 플러그(252) → 퓨즈 구조물의 금속 반도체 화합물(222) → 더미 콘택 플러그(253)→ 퓨즈 구조물의 금속 반도체 화합물(222) → 제 1 콘택 플러그(251) → 제 1 도전 패턴(261)으로 전류가 흐르게 된다. 또, 상기 전류가 흐르는 방향과 반대로, 즉 제 1 도전 패턴(261) → 제 1 콘택 플러그(251) → 퓨즈 구조물의 금속 반도체 화합물(222) → 더미 콘택 플러그(253) → 퓨즈 구조물의 금속 반도체 화합물(222) → 제 2 콘택 플러그(252) → 제 2 도전 패턴(262)으로 전자가 이동하게 된다. 이때, 더미 콘택 플러그(253)와 인접하는 금속 반도체 화합물층(222) 내 영역 중 보다 높은 신호 전압이 제공되는 제 2 도전 패턴(262)(또는 제 2 콘택 플러그(252))에 가까운 영역에서, 전류의 흐름에 대해 전자 이동(electromigragtion)이 증가하여, 금속 반도체 화합물층(222)이 보다 빨리 절단될 수 있다.
도 9 내지 도 12를 참조하여, 본 발명의 제 3 실시예에 따른 반도체 장치 및 그 형성 방법이 설명된다.
도 9 및 도 10을 참조하면, 기판(310) 상에 퓨즈 구조물(320)이 형성된다. 퓨즈 구조물(320)은 기판(310)에 형성된 절연막(미도시) 상에 형성될 수 있고, 제 1 방향(x)으로 신장할 수 있다. 퓨즈 구조물(320)은 하부의 반도체층(321) 및 상부의 금속 반도체 화합물층(322)을 포함할 수 있다. 즉, 퓨즈 구조물(320)은 반도체층(321) 및 금속 반도체 화합물층(322)이 차례로 적층되어 형성될 수 있다. 예를 들어, 반도체층(321)은 폴리 실리콘으로 형성될 수 있고, 금속 반도체 화합물 층(322)은 금속 실리사이드로 형성될 수 있다. 상기 금속 실리사이드는 폴리 실리콘 상에 금속막을 형성한 후 열처리를 수행하는 것에 의해 형성될 수 있으며, 코발트 실리사이드, 니켈 실리사이드 등을 포함할 수 있다. 퓨즈 구조물(320)을 포함하여 기판(310) 상에 층간절연막(330)이 형성된다. 예를 들어, 층간절연막(330)은 화학기상증착 공정을 수행하는 것에 의해 실리콘 산화물로 형성될 수 있다.
도 9 및 도 11을 참조하면, 층간절연막(330)을 식각하여 퓨즈 구조물(330)을 노출하는 제 1 내지 제 3 콘택홀들(341,342,343)이 형성된다. 제 1 내지 제 3 콘택홀들(341,342,343)은 제 1 방향(x)으로 제 1 콘택홀(341), 제 3 콘택홀(343), 제 2 콘택홀(342)의 순서로 배열될 수 있다. 즉, 제 1 콘택홀(341) 및 제 2 콘택홀(342) 사이에 제 3 콘택홀(343)이 형성될 수 있다. 따라서 제 1 콘택홀(341) 및 제 2 콘택홀(342)은 퓨즈 구조물(320)의 양측 가장자리를 노출할 수 있고, 제 3 콘택홀(343)은 퓨즈 구조물(320)의 중앙부를 노출할 수 있다. 제 2 방향(y)에서의 제 3 콘택홀(343)의 폭(WH)이 퓨즈 구조물(320)의 폭(WF)보다 더 클 수 있다.
제 3 콘택홀(343)을 형성하는 단계는 층간절연막(330)을 식각하는 단계와 퓨즈 구조물(320)을 식각하는 단계를 포함할 수 있다. 퓨즈 구조물(320)을 식각하는 것에 의해 금속 반도체 화합물층(322) 및 반도체층(321)이 패터닝되고 기판(310)이 노출될 수 있다. 이에 의해 퓨즈 구조물(320)은 제 3 콘택홀(343)에 의해 두 부분으로 나뉘어질 수 있다.
도 9 및 도 12를 참조하면, 제 1 내지 제 3 콘택홀들(341,342,343) 내에 퓨즈 구조물(320)에 연결되는 제 1 콘택 플러그(351), 제 2 콘택 플러그(352) 및 더 미 콘택 플러그(353)가 형성된다. 제 1 콘택 플러그(351) 및 제 2 콘택 플러그(352) 사이에 더미 콘택 플러그(353)가 형성된다. 즉, 제 1 및 제 2 콘택 플러그들(351,352)은 퓨즈 구조물(320)의 양측 가장자리에 형성되고, 더미 콘택 플러그(353)는 퓨즈 구조물(320)의 중앙부에 형성된다.
제 1 및 제 2 콘택 플러그들(351,352)과 더미 콘택 플러그(353)는 동시에 형성될 수 있다. 예를 들어, 제 1 및 제 2 콘택 플러그들(351,352)과 더미 콘택 플러그(353)는 제 1 내지 제 3 콘택홀들(341,342,343)을 포함하여 층간절연막(330) 상에 도전막을 형성한 후 층간절연막(330)의 상부면을 노출하는 평탄화 공정을 수행하는 것에 의해 형성될 수 있다. 예를 들어, 제 1 및 제 2 콘택플러그들(351,352)과 더미 콘택 플러그(353)는 텅스텐으로 형성될 수 있다. 또, 제 1 및 제 2 콘택플러그들(351,352)과 더미 콘택 플러그(353)를 형성하기 전에 제 1 내지 제 3 콘택홀들(341,342,343)의 내부 표면을 따라 베리어 메탈층이 더 형성될 수 있다. 예를 들어, 상기 베리어 메탈층은 Ti/TiN을 포함할 수 있다. 제 2 방향(y)에서의 더미 콘택 플러그(353)의 폭(WP)이 퓨즈 구조물(320)의 폭(WF)보다 더 클 수 있다.
더미 콘택 플러그(353)의 하부면은 기판(310) 상부면과 접하고, 하부 측벽은 패터닝되어 분리된 퓨즈 구조물(320)의 측벽과 접한다.
층간절연막(330) 상에 제 1 및 제 2 콘택 플러그들(351,352)에 각각 연결되는 제 1 및 제 2 도전 패턴들(361,362)이 형성된다. 제 1 및 제 2 도전 패턴들(361,362)은 금속 라인 또는 금속 패드일 수 있다.
제 1 도전 패턴(361) 및/또는 제 2 도전 패턴(362)에 전기적 신호가 제공되면, 제 1 도전 패턴(361) 및 제 2 도전 패턴(362) 사이에 전류가 흐르게 되고, 상기 전류가 흐르는 방향과 반대로 전자가 이동하게 된다. 예를 들어 제 1 도전 패턴(361)에 제 1 신호 전압이 제공되고, 제 2 도전 패턴(362)에 상기 제 1 신호 전압보다 큰 제 2 신호 전압이 제공되면, 제 2 도전 패턴(362) → 제 2 콘택 플러그(352) → 퓨즈 구조물의 금속 반도체 화합물(322) → 더미 콘택 플러그(353)→ 퓨즈 구조물의 금속 반도체 화합물(322) → 제 1 콘택 플러그(351) → 제 1 도전 패턴(361)으로 전류가 흐르게 된다. 또, 상기 전류가 흐르는 방향과 반대로, 즉 제 1 도전 패턴(361) → 제 1 콘택 플러그(351) → 퓨즈 구조물의 금속 반도체 화합물(322) → 더미 콘택 플러그(353) → 퓨즈 구조물의 금속 반도체 화합물(322) → 제 2 콘택 플러그(352) → 제 2 도전 패턴(362)으로 전자가 이동하게 된다. 이때, 더미 콘택 플러그(353)와 인접하는 금속 반도체 화합물층(322) 내 영역 중 보다 높은 신호 전압이 제공되는 제 2 도전 패턴(362)(또는 제 2 콘택 플러그(352))에 가까운 영역에서, 전류의 흐름에 대해 전자 이동(electromigragtion)이 증가하여, 금속 반도체 화합물층(322)이 보다 빨리 절단될 수 있다.
도 13 내지 도 17을 참조하여, 본 발명의 제 4 실시예에 따른 반도체 장치 및 그 형성 방법이 설명된다.
도 13 및 도 14를 참조하면, 기판(410) 상에 퓨즈 구조물(420)이 형성된다. 퓨즈 구조물(420)은 기판(410)에 형성된 절연막(미도시) 상에 형성될 수 있고, 제 1 방향(x)으로 신장할 수 있다. 퓨즈 구조물(420)은 하부의 반도체층(421) 및 상부 의 금속 반도체 화합물층(422)을 포함할 수 있다. 즉, 퓨즈 구조물(420)은 반도체층(421) 및 금속 반도체 화합물층(422)이 차례로 적층되어 형성될 수 있다. 예를 들어, 반도체층(421)은 폴리 실리콘으로 형성될 수 있고, 금속 반도체 화합물층(422)은 금속 실리사이드로 형성될 수 있다. 상기 금속 실리사이드는 폴리 실리콘 상에 금속막을 형성한 후 열처리를 수행하는 것에 의해 형성될 수 있으며, 코발트 실리사이드, 니켈 실리사이드 등을 포함할 수 있다. 퓨즈 구조물(420)을 포함하여 기판(410) 상에 층간절연막(430)이 형성된다. 예를 들어, 층간절연막(430)은 화학기상증착 공정을 수행하는 것에 의해 실리콘 산화물로 형성될 수 있다.
도 13 및 도 15를 참조하면, 층간절연막(430)을 식각하여 퓨즈 화합물층(422)을 노출하는 제 1 및 제 2 콘택홀들(441,442)과 제 3 콘택홀의 제 1 영역(444)이 형성된다. 제 1 및 제 2 콘택홀들(441,442)과 제 3 콘택홀의 제 1 영역(444)은 동시에 형성될 수 있다.
도 13 및 도 16을 참조하면, 퓨즈 구조물(420)을 식각하여 기판(410)을 노출하는 제 3 콘택홀의 제 2 영역(445)이 형성된다. 즉, 제 3 콘택홀(443)을 형성하는 단계는 층간절연막(430)을 식각하여 제 1 영역(444)을 형성하는 단계와 퓨즈 구조물(420)을 식각하여 제 2 영역(445)을 형성하는 단계를 포함할 수 있다. 퓨즈 구조물(420)은 제 3 콘택홀의 제 2 영역(445)에 의해 두 부분으로 나뉘어질 수 있다. 제 2 방향에서의 제 1 영역(444)의 폭이 제 2 영역(445)의 폭보다 더 클 수 있다.
제 1 내지 제 3 콘택홀들(441,442,443)은 제 1 방향(x)으로 제 1 콘택홀(441), 제 3 콘택홀(443), 제 2 콘택홀(442)의 순서로 배열될 수 있다. 즉, 제 1 콘택홀(441) 및 제 2 콘택홀(442) 사이에 제 3 콘택홀(443)이 형성될 수 있다. 따라서 제 1 콘택홀(441) 및 제 2 콘택홀(442)은 퓨즈 구조물(420)의 양측 가장자리를 노출할 수 있고, 제 3 콘택홀(443)은 퓨즈 구조물(420)의 중앙부를 노출할 수 있다. 제 2 방향(y)에서의 제 3 콘택홀(443)의 폭(WH)이 퓨즈 구조물(420)의 폭(WF)보다 더 클 수 있다.
도 13 및 도 17을 참조하면, 제 1 내지 제 3 콘택홀들(441,442,443) 내에 퓨즈 구조물(420)에 연결되는 제 1 콘택 플러그(451), 제 2 콘택 플러그(452) 및 더미 콘택 플러그(453)가 형성된다. 제 1 콘택 플러그(451) 및 제 2 콘택 플러그(452) 사이에 더미 콘택 플러그(453)가 형성된다. 즉, 제 1 및 제 2 콘택 플러그들(451,452)은 퓨즈 구조물(420)의 양측 가장자리에 형성되고, 더미 콘택 플러그(453)는 퓨즈 구조물(420)의 중앙부에 형성된다.
제 1 및 제 2 콘택 플러그들(451,452)과 더미 콘택 플러그(453)는 동시에 형성될 수 있다. 예를 들어, 제 1 및 제 2 콘택 플러그들(451,452)과 더미 콘택 플러그(453)는 제 1 내지 제 3 콘택홀들(441,442,443)을 포함하여 층간절연막(430) 상에 도전막을 형성한 후 층간절연막(430)의 상부면을 노출하는 평탄화 공정을 수행하는 것에 의해 형성될 수 있다. 예를 들어, 제 1 및 제 2 콘택플러그들(451,452)과 더미 콘택 플러그(453)는 텅스텐으로 형성될 수 있다. 또, 제 1 및 제 2 콘택플러그들(451,452)과 더미 콘택 플러그(453)를 형성하기 전에 제 1 내지 제 3 콘택홀들(441,442,443)의 내부 표면을 따라 베리어 메탈층이 더 형성될 수 있다. 예를 들어, 상기 베리어 메탈층은 Ti/TiN을 포함할 수 있다. 제 2 방향(y)에서 의 더미 콘택 플러그(453)의 폭(WP)이 퓨즈 구조물(420)의 폭(WF)보다 더 클 수 있다.
더미 콘택 플러그(453)는 상부의 제 1 부분(454)과 하부의 제 2 부분(455)을 포함한다. 제 1 부분(454)의 폭이 제 2 부분(455)의 폭보다 클 수 있다. 더미 콘택 플러그의 제 2 부분(455)의 하부면은 기판(410) 상부면과 접하고, 그 측벽은 패터닝되어 분리된 퓨즈 구조물(420)의 측벽과 접한다.
층간절연막(430) 상에 제 1 및 제 2 콘택 플러그들(451,452)에 각각 연결되는 제 1 및 제 2 도전 패턴들(461,462)이 형성된다. 제 1 및 제 2 도전 패턴들(461,462)은 금속 라인 또는 금속 패드일 수 있다.
제 1 도전 패턴(461) 및/또는 제 2 도전 패턴(462)에 전기적 신호가 제공되면, 제 1 도전 패턴(461) 및 제 2 도전 패턴(462) 사이에 전류가 흐르게 되고, 상기 전류가 흐르는 방향과 반대로 전자가 이동하게 된다. 예를 들어 제 1 도전 패턴(461)에 제 1 신호 전압이 제공되고, 제 2 도전 패턴(462)에 상기 제 1 신호 전압보다 큰 제 2 신호 전압이 제공되면, 제 2 도전 패턴(462) → 제 2 콘택 플러그(452) → 퓨즈 구조물의 금속 반도체 화합물(422) → 더미 콘택 플러그의 제 2 부분(455)→ 퓨즈 구조물의 금속 반도체 화합물(422) → 제 1 콘택 플러그(451) → 제 1 도전 패턴(461)으로 전류가 흐르게 된다. 또, 상기 전류가 흐르는 방향과 반대로, 즉 제 1 도전 패턴(461) → 제 1 콘택 플러그(451) → 퓨즈 구조물의 금속 반도체 화합물(422) → 더미 콘택 플러그의 제 2 부분(455) → 퓨즈 구조물의 금속 반도체 화합물(422) → 제 2 콘택 플러그(452) → 제 2 도전 패턴(462)으로 전자가 이동하게 된다. 이때, 더미 콘택 플러그(453)와 인접하는 금속 반도체 화합물층(422) 내 영역 중 보다 높은 신호 전압이 제공되는 제 2 도전 패턴(462)(또는 제 2 콘택 플러그(452))에 가까운 영역에서, 전류의 흐름에 대해 전자 이동(electromigragtion)이 증가하여, 금속 반도체 화합물층(422)이 보다 빨리 절단될 수 있다.
도 18 내지 도 21을 참조하여, 본 발명의 제 5 실시예에 따른 반도체 장치 및 그 형성 방법이 설명된다.
도 18 및 도 19를 참조하면, 기판(510) 상에 퓨즈 구조물(520)이 형성된다. 퓨즈 구조물(520)은 기판(510)에 형성된 절연막(미도시) 상에 형성될 수 있고, 제 1 방향(x)으로 신장하되 서로 이격되는 두 개의 부분으로 구분될 수 있다. 퓨즈 구조물(520)은 하부의 반도체층(521) 및 상부의 금속 반도체 화합물층(522)을 포함할 수 있다. 즉, 퓨즈 구조물(520)은 반도체층(521) 및 금속 반도체 화합물층(522)이 차례로 적층되어 형성될 수 있다. 예를 들어, 반도체층(521)은 폴리 실리콘으로 형성될 수 있고, 금속 반도체 화합물층(522)은 금속 실리사이드로 형성될 수 있다. 상기 금속 실리사이드는 폴리 실리콘 상에 금속막을 형성한 후 열처리를 수행하는 것에 의해 형성될 수 있으며, 코발트 실리사이드, 니켈 실리사이드 등을 포함할 수 있다. 퓨즈 구조물(520)을 포함하여 기판(510) 상에 층간절연막(530)이 형성된다. 예를 들어, 층간절연막(530)은 화학기상증착 공정을 수행하는 것에 의해 실리콘 산화물로 형성될 수 있다. 퓨즈 구조물(520)의 구분되는 두 부분 사이에 층간절연막(530)이 개재된다.
도 18 및 도 20을 참조하면, 층간절연막(530)을 식각하여 퓨즈 구조물(530)을 노출하는 제 1 내지 제 3 콘택홀들(541,542,543)이 형성된다. 제 1 내지 제 3 콘택홀들(541,542,543)은 제 1 방향(x)으로 제 1 콘택홀(541), 제 3 콘택홀(543), 제 2 콘택홀(542)의 순서로 배열될 수 있다. 즉, 제 1 콘택홀(541) 및 제 2 콘택홀(542) 사이에 제 3 콘택홀(543)이 형성될 수 있다. 따라서 제 1 콘택홀(541) 및 제 2 콘택홀(542)은 퓨즈 구조물(520)의 양측 가장자리를 노출할 수 있고, 제 3 콘택홀(543)은 퓨즈 구조물(520)의 중앙부를 노출할 수 있다. 또, 제 3 콘택홀(543)은 퓨즈 구조물(520)의 구분되는 두 부분 사이에 제 2 방향(y)에서의 제 3 콘택홀(543)의 폭(WH)이 퓨즈 구조물(520)의 폭(WF)보다 더 클 수 있다.
제 3 콘택홀(543)은 상부의 제 1 영역(544)과 하부의 제 2 영역(555)을 포함할 수 있다. 제 1 방향(x)에서의 제 1 영역(544)의 폭이 제 2 영역(555)의 폭보다 클 수 있다. 제 1 및 제 2 콘택홀들(541,542)과 제 3 콘택홀의 제 1 영역(544)은 동시에 형성될 수 있다. 이어서, 퓨즈 구조물(520)의 구분되는 두 부분 사이의 층간절연막(530)이 식각되어 제 2 영역(555)이 형성될 수 있다. 제 2 영역(555)에 의해 기판(510)의 상부면이 노출될 수 있다. 그러나 이와 달리 퓨즈 구조물(520)의 구분되는 두 부분 사이의 층간절연막(530)이 잔존하여 기판(510)의 상부면이 노출되지 않을 수도 있다.
상기 식각 공정에서 금속 반도체 화합물층(522)은 식각 정지층으로 기능할 수 있으며, 제 2 영역(545)이 형성될 때, 제 1 및 제 2 콘택홀들(541,542) 하부의 금속 반도체 화합물층(522)은 식각되지 않을 수 있다. 즉, 상기 식각 공정에서 금 속 반도체 화합물층(522)에 대하여 층간절연막(530)을 선택적으로 식각할 수 있는 식각 조건이 사용될 수 있다. 따라서 한 번의 식각 공정에 의해 제 1 내지 제 3 콘택홀들(541,542,543)이 실질적으로 동시에 형성될 수 있다.
도 18 및 도 21을 참조하면, 제 1 내지 제 3 콘택홀들(541,542,543) 내에 퓨즈 구조물(520)에 연결되는 제 1 콘택 플러그(551), 제 2 콘택 플러그(552) 및 더미 콘택 플러그(553)가 형성된다. 제 1 콘택 플러그(551) 및 제 2 콘택 플러그(552) 사이에 더미 콘택 플러그(553)가 형성된다. 즉, 제 1 및 제 2 콘택 플러그들(551,552)은 퓨즈 구조물(520)의 양측 가장자리에 형성되고, 더미 콘택 플러그(553)는 퓨즈 구조물(520)의 중앙부에 형성된다.
제 1 및 제 2 콘택 플러그들(551,552)과 더미 콘택 플러그(553)는 동시에 형성될 수 있다. 예를 들어, 제 1 및 제 2 콘택 플러그들(551,552)과 더미 콘택 플러그(553)는 제 1 내지 제 3 콘택홀들(541,542,543)을 포함하여 층간절연막(530) 상에 도전막을 형성한 후 층간절연막(530)의 상부면을 노출하는 평탄화 공정을 수행하는 것에 의해 형성될 수 있다. 예를 들어, 제 1 및 제 2 콘택플러그들(551,552)과 더미 콘택 플러그(553)는 텅스텐으로 형성될 수 있다. 또, 제 1 및 제 2 콘택 플러그들(551,552)과 더미 콘택 플러그(553)를 형성하기 전에 제 1 내지 제 3 콘택홀들(541,542,543)의 내부 표면을 따라 베리어 메탈층이 더 형성될 수 있다. 예를 들어, 상기 베리어 메탈층은 Ti/TiN을 포함할 수 있다. 제 2 방향(y)에서의 더미 콘택 플러그(553)의 폭(WP)이 퓨즈 구조물(520)의 폭(WF)보다 더 클 수 있다.
더미 콘택 플러그(553)는 상부의 제 1 부분(554)과 하부의 제 2 부분(555)을 포함한다. 제 1 방향(x)에서의 제 1 부분(554)의 폭이 제 2 부분(555)의 폭보다 클 수 있다. 더미 콘택 플러그의 제 2 부분(555)의 하부면은 기판(510) 상부면과 접하고, 그 측벽은 패터닝되어 분리된 반도체층(521)의 측벽 및 금속 반도체 화합물층(522)의 측벽과 접할 수 있다.
층간절연막(530) 상에 제 1 및 제 2 콘택 플러그들(551,552)에 각각 연결되는 제 1 및 제 2 도전 패턴들(561,562)이 형성된다. 제 1 및 제 2 도전 패턴들(561,562)은 금속 라인 또는 금속 패드일 수 있다.
제 1 도전 패턴(561) 및/또는 제 2 도전 패턴(562)에 전기적 신호가 제공되면, 제 1 도전 패턴(561) 및 제 2 도전 패턴(562) 사이에 전류가 흐르게 되고, 상기 전류가 흐르는 방향과 반대로 전자가 이동하게 된다. 예를 들어 제 1 도전 패턴(561)에 제 1 신호 전압이 제공되고, 제 2 도전 패턴(562)에 상기 제 1 신호 전압보다 큰 제 2 신호 전압이 제공되면, 제 2 도전 패턴(562) → 제 2 콘택 플러그(552) → 퓨즈 구조물의 금속 반도체 화합물(522) → 더미 콘택 플러그의 제 2 부분(555)→ 퓨즈 구조물의 금속 반도체 화합물(522) → 제 1 콘택 플러그(551) → 제 1 도전 패턴(561)으로 전류가 흐르게 된다. 또, 상기 전류가 흐르는 방향과 반대로, 즉 제 1 도전 패턴(561) → 제 1 콘택 플러그(551) → 퓨즈 구조물의 금속 반도체 화합물층(522) → 더미 콘택 플러그의 제 2 부분(555) → 퓨즈 구조물의 금속 반도체 화합물층(522) → 제 2 콘택 플러그(552) → 제 2 도전 패턴(562)으로 전자가 이동하게 된다. 이때, 더미 콘택 플러그(553)와 인접하는 금속 반도체 화합 물층(522) 내 영역 중 보다 높은 신호 전압이 제공되는 제 2 도전 패턴(562)(또는 제 2 콘택 플러그(552))에 가까운 영역에서, 전류의 흐름에 대해 전자 이동(electromigragtion)이 증가하여, 금속 반도체 화합물층(522)이 보다 빨리 절단될 수 있다. 특히, 금속 반도체 화합물층(522)의 단면적이 감소된 영역에서 더 빨리 절단될 수 있다.
도 22 내지 도 26을 참조하여, 본 발명의 제 6 실시예에 따른 반도체 장치 및 그 형성 방법이 설명된다.
도 22 및 도 23을 참조하면, 기판(610) 상에 퓨즈 구조물(620)이 형성된다. 퓨즈 구조물(620)은 기판(610)에 형성된 절연막(미도시) 상에 형성될 수 있고, 제 1 방향(x)으로 신장할 수 있다. 퓨즈 구조물(620)은 하부의 반도체층(621) 및 상부의 금속 반도체 화합물층(622)을 포함할 수 있다. 즉, 퓨즈 구조물(620)은 반도체층(621) 및 금속 반도체 화합물층(622)이 차례로 적층되어 형성될 수 있다. 예를 들어, 반도체층(621)은 폴리 실리콘으로 형성될 수 있고, 금속 반도체 화합물층(622)은 금속 실리사이드로 형성될 수 있다. 상기 금속 실리사이드는 폴리 실리콘 상에 금속막을 형성한 후 열처리를 수행하는 것에 의해 형성될 수 있으며, 코발트 실리사이드, 니켈 실리사이드 등을 포함할 수 있다. 퓨즈 구조물(620)을 포함하여 기판(610) 상에 층간절연막(630)이 형성된다. 예를 들어, 층간절연막(630)은 화학기상증착 공정을 수행하는 것에 의해 실리콘 산화물로 형성될 수 있다.
도 22 및 도 24를 참조하면, 층간절연막(630)을 식각하여 퓨즈 구조물(630)을 노출하는 제 1 및 제 2 콘택홀들(641,642)과 제 3 콘택홀의 제 1 영역(644)이 형성된다. 제 1 및 제 2 콘택홀들(641,642)과 제 3 콘택홀의 제 1 영역(644)은 동시에 형성될 수도 있고, 순차적으로 형성될 수도 있다. 예를 들어, 제 1 및 제 2 콘택홀들(641,642)이 형성된 후에 제 3 콘택홀의 제 1 영역(644)이 형성될 수 있다. 제 3 콘택홀의 제 1 영역(644)을 형성하는 단계는 층간절연막(630)을 식각하는 단계와 금속 반도체 화합물층(622)을 식각하는 단계를 포함할 수 있다. 층간절연막(630)을 식각하는 단계와 금속 반도체 화합물층(622)을 식각하는 단계는 서로 같은 식각 조건(예를 들어 식각 가스)을 사용할 수도 있고, 서로 다른 식각 조건을 사용할 수도 있다. 또, 층간절연막(630)을 과잉 식각 하는 것에 의해 금속 반도체 화합물층(622)이 식각될 수 있다. 이에 의해, 금속 반도체 화합물층(622)의 일부가 리세스되고, 제 3 콘택홀의 제 1 영역(644)의 밑면은 금속 반도체 화합물층(622)의 상부면보다 낮아진다. 예를 들어, 제 3 콘택홀의 제 1 영역(644)의 밑면은 금속 반도체 화합물층(622)의 하부면과 상부면 사이에 위치할 수 있다.
도 22 및 도 25를 참조하면, 퓨즈 구조물(620)을 식각하여 기판(610)을 노출하는 제 3 콘택홀의 제 2 영역(645)이 형성된다. 즉, 제 3 콘택홀(643)을 형성하는 단계는 층간절연막(630) 및 금속 반도체 화합물층(622)의 일부를 식각하여 제 1 영역(644)을 형성하는 단계와 퓨즈 구조물(620)을 식각하여 제 2 영역(645)을 형성하는 단계를 포함할 수 있다. 퓨즈 구조물(620)은 제 3 콘택홀(643)에 의해 두 부분으로 나뉘어질 수 있다. 제 1 방향(x)에서의 제 1 영역(644)의 폭이 제 2 영역(645)의 폭보다 더 클 수 있다.
제 1 내지 제 3 콘택홀들(641,642,643)은 제 1 방향(x)으로 제 1 콘택 홀(641), 제 3 콘택홀(643), 제 2 콘택홀(642)의 순서로 배열될 수 있다. 즉, 제 1 콘택홀(641) 및 제 2 콘택홀(642) 사이에 제 3 콘택홀(643)이 형성될 수 있다. 따라서 제 1 콘택홀(641) 및 제 2 콘택홀(642)은 퓨즈 구조물(620)의 양측 가장자리를 노출할 수 있고, 제 3 콘택홀(643)은 퓨즈 구조물(620)의 중앙부를 노출할 수 있다. 제 2 방향(y)에서의 제 3 콘택홀(643)의 폭(WH)이 퓨즈 구조물(620)의 폭(WF)보다 더 클 수 있다.
도 22 및 도 26을 참조하면, 제 1 내지 제 3 콘택홀들(641,642,643) 내에 퓨즈 구조물(620)에 연결되는 제 1 콘택 플러그(651), 제 2 콘택 플러그(652) 및 더미 콘택 플러그(653)가 형성된다. 제 1 콘택 플러그(651) 및 제 2 콘택 플러그(652) 사이에 더미 콘택 플러그(653)가 형성된다. 즉, 제 1 및 제 2 콘택 플러그들(651,652)은 퓨즈 구조물(620)의 양측 가장자리에 형성되고, 더미 콘택 플러그(653)는 퓨즈 구조물(620)의 중앙부에 형성된다.
제 1 및 제 2 콘택 플러그들(651,652)과 더미 콘택 플러그(653)는 동시에 형성될 수 있다. 예를 들어, 제 1 및 제 2 콘택 플러그들(651,652)과 더미 콘택 플러그(653)는 제 1 내지 제 3 콘택홀들(641,642,643)을 포함하여 층간절연막(630) 상에 도전막을 형성한 후 층간절연막(630)의 상부면을 노출하는 평탄화 공정을 수행하는 것에 의해 형성될 수 있다. 예를 들어, 제 1 및 제 2 콘택플러그들(651,652)과 더미 콘택 플러그(653)는 텅스텐으로 형성될 수 있다. 또, 제 1 및 제 2 콘택플러그들(651,652)과 더미 콘택 플러그(653)를 형성하기 전에 제 1 내지 제 3 콘택홀들(641,642,643)의 내부 표면을 따라 베리어 메탈층이 더 형성될 수 있 다. 예를 들어, 상기 베리어 메탈층은 Ti/TiN을 포함할 수 있다. 제 2 방향(y)에서의 더미 콘택 플러그(653)의 폭(WP)이 퓨즈 구조물(620)의 폭(WF)보다 더 클 수 있다.
더미 콘택 플러그(653)는 상부의 제 1 부분(654)과 하부의 제 2 부분(655)을 포함한다. 제 1 방향(x)에서의 제 1 부분(654)의 폭이 제 2 부분(655)의 폭보다 클 수 있다. 더미 콘택 플러그의 제 2 부분(655)의 하부면은 기판(610) 상부면과 접하고, 그 측벽은 패터닝되어 분리된 반도체층(621)의 측벽 및 금속 반도체 화합물층(622)의 하부 측벽과 접할 수 있다. 더미 콘택 플러그의 제 1 부분(654)의 하부 측벽은 패터닝되어 분리된 금속 반도체 화합물층(622)의 상부 측벽과 접할 수 있다.
층간절연막(630) 상에 제 1 및 제 2 콘택 플러그들(651,652)에 각각 연결되는 제 1 및 제 2 도전 패턴들(661,662)이 형성된다. 제 1 및 제 2 도전 패턴들(661,662)은 금속 라인 또는 금속 패드일 수 있다.
제 1 도전 패턴(661) 및/또는 제 2 도전 패턴(662)에 전기적 신호가 제공되면, 제 1 도전 패턴(661) 및 제 2 도전 패턴(662) 사이에 전류가 흐르게 되고, 상기 전류가 흐르는 방향과 반대로 전자가 이동하게 된다. 예를 들어 제 1 도전 패턴(661)에 제 1 신호 전압이 제공되고, 제 2 도전 패턴(662)에 상기 제 1 신호 전압보다 큰 제 2 신호 전압이 제공되면, 제 2 도전 패턴(662) → 제 2 콘택 플러그(652) → 퓨즈 구조물의 금속 반도체 화합물(622) → 더미 콘택 플러그의 제 2 부분(655)→ 퓨즈 구조물의 금속 반도체 화합물(622) → 제 1 콘택 플러그(651) → 제 1 도전 패턴(661)으로 전류가 흐르게 된다. 또, 상기 전류가 흐르는 방향과 반대로, 즉 제 1 도전 패턴(661) → 제 1 콘택 플러그(651) → 퓨즈 구조물의 금속 반도체 화합물(622) → 더미 콘택 플러그의 제 2 부분(655) → 퓨즈 구조물의 금속 반도체 화합물(622) → 제 2 콘택 플러그(652) → 제 2 도전 패턴(662)으로 전자가 이동하게 된다. 이때, 더미 콘택 플러그(653)와 인접하는 금속 반도체 화합물층(622) 내 영역 중 보다 높은 신호 전압이 제공되는 제 2 도전 패턴(662)(또는 제 2 콘택 플러그(652))에 가까운 영역에서, 전류의 흐름에 대해 전자 이동(electromigragtion)이 증가하여, 금속 반도체 화합물층(622)이 보다 빨리 절단될 수 있다. 특히, 금속 반도체 화합물층(622)의 단면적이 감소된 영역에서 더 빨리 절단될 수 있다.
본 발명의 실시예들에 따르면, 더미 콘택 플러그는 다른 콘택 플러그와 동시에 형성되므로 별도의 추가 공정없이 간단하게 형성될 수 있다.
이제까지 본 발명에 대한 구체적인 실시예들을 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 장치 및 그 형성 방법을 설명하기 위한 평면도이고, 도 2 내지 도 4는 도 1의 Ⅰ-Ⅰ'라인 및 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 5는 본 발명의 제 2 실시예에 따른 반도체 장치 및 그 형성 방법을 설명하기 위한 평면도이고, 도 6 내지 도 8은 도 5의 Ⅰ-Ⅰ'라인 및 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 9는 본 발명의 제 3 실시예에 따른 반도체 장치 및 그 형성 방법을 설명하기 위한 평면도이고, 도 10 내지 도 12는 도 9의 Ⅰ-Ⅰ'라인 및 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 13은 본 발명의 제 4 실시예에 따른 반도체 장치 및 그 형성 방법을 설명하기 위한 평면도이고, 도 14 내지 도 17은 도 13의 Ⅰ-Ⅰ'라인 및 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 18은 본 발명의 제 5 실시예에 따른 반도체 장치 및 그 형성 방법을 설명하기 위한 평면도이고, 도 19 내지 도 21은 도 18의 Ⅰ-Ⅰ'라인 및 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 22는 본 발명의 제 6 실시예에 따른 반도체 장치 및 그 형성 방법을 설명하기 위한 평면도이고, 도 23 내지 도 26은 도 22의 Ⅰ-Ⅰ'라인 및 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.

Claims (25)

  1. 기판 상의 퓨즈 구조물;
    상기 퓨즈 구조물을 덮는 층간절연막;
    상기 층간절연막을 관통하여 상기 퓨즈 구조물에 연결되는 제 1 콘택 플러그, 제 2 콘택 플러그 및 상기 제 1 콘택 플러그 및 상기 제 2 콘택 플러그 사이에 배치된 제 3 콘택 플러그; 및
    상기 층간절연막 상에 배치되고, 상기 제 1 콘택 플러그 및 상기 제 2 콘택 플러그와 각각 전기적으로 연결되는 제 1 도전 패턴 및 제 2 도전 패턴을 포함하되,
    상기 퓨즈 구조물은 상기 제 3 콘택 플러그의 밑면과 접촉하는 부분에서 감소된 두께를 갖는 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제 3 콘택 플러그는 상기 퓨즈 구조물을 관통하는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 3 콘택 플러그의 폭은 상기 퓨즈 구조물의 폭보다 큰 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 퓨즈 구조물은 하부의 반도체층과 상부의 금속 반도체 화합물층을 포함하되,
    상기 반도체층은 폴리 실리콘층이고, 상기 금속 반도체 화합물층은 금속 실리사이드층인 것을 특징으로 하는 반도체 장치.
  7. 삭제
  8. 제 6 항에 있어서,
    상기 제 3 콘택 플러그의 하부면이 상기 금속 반도체 화합물층의 하부면과 상부면 사이에 배치되는 것을 특징으로 하는 반도체 장치.
  9. 제 6 항에 있어서,
    상기 제 3 콘택 플러그는 상기 금속 반도체 화합물층을 관통하는 것을 특징 으로 하는 반도체 장치.
  10. 제 6 항에 있어서,
    상기 제 3 콘택 플러그는 상부의 제 1 부분과 하부의 제 2 부분을 포함하고,
    상기 제 1 부분의 폭이 상기 제 2 부분의 폭보다 큰 것을 특징으로 하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 제 2 부분은 상기 반도체층을 관통하는 것을 특징으로 하는 반도체 장치.
  12. 제 10 항에 있어서,
    상기 제 1 부분과 상기 제 2 부분의 접합면은 상기 금속 반도체 화합물의 하부면과 상부면 사이에 배치되는 것을 특징으로 하는 반도체 장치.
  13. 기판 상의 퓨즈 구조물;
    상기 퓨즈 구조물을 덮는 층간 절연막;
    상기 층간 절연막을 관통하여 상기 퓨즈 구조물에 연결되는 제 1 콘택 플러그, 제 2 콘택 플러그 및 상기 제 1 콘택 플러그 및 상기 제 2 콘택 플러그 사이에 배치된 제 3 콘택 플러그; 및
    상기 층간 절연막 상에 배치되고, 상기 제 1 콘택 플러그 및 상기 제 2 콘택 플러그와 각각 전기적으로 연결되는 제 1 도전 패턴 및 제 2 도전 패턴을 포함하되,
    상기 제 1 및 제 2 도전 패턴들에 전기적 신호를 인가하여 상기 퓨즈 구조물이 절단될 때, 상기 제 3 콘택 플러그에 전기적 신호가 인가되지 않는 반도체 장치.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101631452B1 (ko) 2010-06-03 2016-06-17 삼성전자 주식회사 퓨즈 구조체, 상기 퓨즈 구조체를 포함하는 이퓨즈 및 상기 이퓨즈를 포함하는 반도체 소자
WO2012086104A1 (ja) * 2010-12-22 2012-06-28 パナソニック株式会社 半導体装置とその製造方法
KR20150032609A (ko) 2013-09-16 2015-03-27 삼성전자주식회사 퓨즈 구조물 및 그 블로잉 방법
US9099469B2 (en) 2013-10-11 2015-08-04 Samsung Electronics Co., Ltd. E-fuse structure of semiconductor device
KR102096614B1 (ko) * 2013-10-11 2020-04-03 삼성전자주식회사 반도체 장치의 이-퓨즈 구조체
WO2019066879A1 (en) * 2017-09-28 2019-04-04 Intel Corporation GROUP III-N SEMICONDUCTOR FUSES AND METHODS OF MAKING THE SAME
US20230223336A1 (en) * 2022-01-07 2023-07-13 Globalfoundries Singapore Pte. Ltd. Electronic fuses with a silicide layer having multiple thicknesses

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100570066B1 (ko) * 2004-12-28 2006-04-10 주식회사 하이닉스반도체 퓨즈회로부의 면적이 감소된 반도체 메모리 및 그 제조방법
KR100689541B1 (ko) * 2006-01-25 2007-03-02 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100827664B1 (ko) * 2006-12-26 2008-05-07 삼성전자주식회사 전기적인 퓨즈, 이를 갖는 반도체 소자, 및 전기적인퓨즈의 프로그래밍과 리딩 방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58158099A (ja) * 1982-03-15 1983-09-20 Nippon Telegr & Teleph Corp <Ntt> プログラム可能な読出し専用記憶素子
JPS6020533A (ja) * 1983-07-13 1985-02-01 Matsushita Electronics Corp 半導体ヒユ−ズ
KR0161379B1 (ko) * 1994-12-23 1999-02-01 윤종용 반도체 소자의 다층배선 및 그 제조방법
JP3625560B2 (ja) * 1995-05-16 2005-03-02 株式会社東芝 半導体装置およびヒューズの切断方法
US5976943A (en) 1996-12-27 1999-11-02 Vlsi Technology, Inc. Method for bi-layer programmable resistor
TWI246767B (en) * 2003-10-24 2006-01-01 Yamaha Corp Semiconductor device with capacitor and fuse and its manufacture method
JP4600652B2 (ja) * 2004-10-13 2010-12-15 ヤマハ株式会社 半導体装置及びその製造方法
KR20060011475A (ko) * 2004-07-30 2006-02-03 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 제조방법
KR100652418B1 (ko) 2005-07-26 2006-12-01 삼성전자주식회사 개선된 퓨즈라인 구조를 갖는 반도체 장치
US7579673B2 (en) 2005-08-24 2009-08-25 Nec Electronics Corporation Semiconductor device having electrical fuse
JP2007088435A (ja) 2005-08-24 2007-04-05 Nec Electronics Corp 半導体装置およびその製造方法
JP4480649B2 (ja) * 2005-09-05 2010-06-16 富士通マイクロエレクトロニクス株式会社 ヒューズ素子及びその切断方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100570066B1 (ko) * 2004-12-28 2006-04-10 주식회사 하이닉스반도체 퓨즈회로부의 면적이 감소된 반도체 메모리 및 그 제조방법
KR100689541B1 (ko) * 2006-01-25 2007-03-02 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100827664B1 (ko) * 2006-12-26 2008-05-07 삼성전자주식회사 전기적인 퓨즈, 이를 갖는 반도체 소자, 및 전기적인퓨즈의 프로그래밍과 리딩 방법

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