TW201327727A - 嵌入式快閃記憶體的製造方法 - Google Patents

Abstract

一種嵌入式快閃記憶體的製造方法。隔離結構具有突出基底的突起部。突起部間具有介電圖案。移除晶胞區的部分介電圖案，以於突起部間形成第一開口。於晶胞區之第一開口間形成第一導體層。移除周邊區的介電圖案，以於突起部間形成第二開口。於周邊區形成絕緣層及第二導體層，以填入第二開口。移除晶胞區的部分突起部。於基底上形成絕緣材料層、第三導體材料層、第一矽化物材料層及罩幕材料層。進行圖案化製程，以於晶胞區及周邊區形成第一及第二閘結構。於第一閘結構之間的基底上、第二閘結構之頂面上及其兩側的基底上形成第二矽化物層。

Description

嵌入式快閃記憶體的製造方法

本發明是有關於一種半導體元件的製造方法，且特別是有關於一種嵌入式快閃記憶體的製造方法。

半導體元件為了達到降低成本及簡化製程步驟的需求，將晶胞區(memory cell)與周邊區(periphery cell)的元件整合在同一晶片上已逐漸成為一種趨勢，例如將快閃記憶體與邏輯元件整合在同一晶片上，則稱之為嵌入式快閃記憶體。

一般而言，邏輯元件使用矽化鈷製程以降低阻值並提升元件效能。隨著設計準則因半導體構件尺寸之縮小而逐漸減小時，快閃記憶體之字元線至源極/汲極的距離亦縮減，此時若使用矽化鈷製程，可能會發生字元線至源極/汲極的漏電現象。因此，目前尚無一種可以製作出兼顧兩者效能之嵌入式快閃記憶體的方法。

有鑑於此，本發明提供一種嵌入式快閃記憶體的製造方法，可以在保持邏輯元件之效能的情況下，避免快閃記憶體之字元線至源極/汲極的漏電現象。

本發明提供一種嵌入式快閃記憶體之字元線的製造方法。提供具有晶胞區與周邊區的基底，多個隔離結構配置於基底中並分別具有從基底突出的多個突起部，相鄰突起部之間配置有一介電圖案。移除晶胞區上的部分介電圖案，以於相鄰突起部之間形成一第一開口。於晶胞區之第一開口之間形成第一導體層。移除周邊區上的介電圖案，以於相鄰突起部之間形成一第二開口。於周邊區的基底上依序形成絕緣層及第二導體層，以填入第二開口中。移除晶胞區之各突起部的一部分。於晶胞區與周邊區的基底上依序形成絕緣材料層、第三導體材料層、第一金屬矽化物材料層及罩幕材料層。進行至少一圖案化製程，以於晶胞區上形成多個第一閘極結構以及於周邊區上形成至少一第二閘極結構。於第一閘極結構之間的基底上、第二閘極結構之頂面上、及第二閘極結構之兩側的基底上形成第二金屬矽化物層。

在本發明之一實施例中，各第一閘極結構包括依序配置在基底上的穿隧氧化層、浮置閘極、絕緣層、控制閘極、第一金屬矽化物層及罩幕層，且第二閘極結構包括依序配置在基底上的閘氧化層及閘極。

基於上述，在本發明之嵌入式快閃記憶體中，由於晶胞區之閘極結構的上部為罩幕層，因此用於周邊區之矽化鈷製程並不會發生於閘極結構的頂部。所以，晶胞區之字元線至源極/汲極的漏電現象不會發生而降低快閃記憶體的效能。另一方面，周邊區之邏輯元件中使用矽化鈷製程可以降低阻值並提升元件效能。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至1H為根據本發明一實施例所繪示之嵌入式快閃記憶體的剖面示意圖。

首先，請參照圖1A，提供基底100。基底100例如是矽基底，具有晶胞區100a與周邊區100b。多個隔離結構101配置於基底100中並分別具有從基底100突出的多個突起部101a。隔離結構101例如是淺溝渠隔離(STI)結構。相鄰突起部101a之間配置有一介電圖案102。各介電圖案102包括氧化物圖案103及位於氧化物圖案上的氮化物圖案105。氧化物圖案103的材料例如是氧化矽。氮化物圖案105的材料例如是氮化矽。形成上述結構的方法包括於基底100上形成多個介電圖案102。然後，以介電圖案102為罩幕，移除部分基底100，以於基底100中形成多個溝渠。接著，於基底100上形成氧化矽層以填入溝渠中。之後，移除部分氧化矽層直到露出介電圖案102的表面。

繼之，請參照圖1B，移除晶胞區100a上的部分介電圖案102，以於相鄰突起部101a之間形成一第一開口104。具體言之，移除晶胞區100a上的部分介電圖案102為移除晶胞區100a上的氮化物圖案105。上述移除步驟包括於基底100上形成圖案化光阻層。然後，圖案化光阻層為罩幕，進行蝕刻製程來移除晶胞區100a上的氮化物圖案105，並留下胞區100a上的氧化物圖案103。之後，於晶胞區100a及周邊區100b的基底100上形成第一導體材料層107。第一導體材料層107覆蓋晶胞區100a及周邊區100b並填入第一開口104中。第一導體材料層107的材料例如是多晶矽，且其形成方法包括進行化學氣相沈積製程。

接著，請參照圖1C，移除周邊區100b上的第一導體材料層107，以及移除晶胞區100a上的部分第一導體材料層107直到曝露出突起部101a的頂面。因此，於晶胞區100a之第一開口104之間形成第一導體層106。上述移除步驟例如是進行蝕刻製程或化學機械研磨製程。

之後，請參照圖1D，移除周邊區100b上的介電圖案102，以於相鄰突起部101a之間形成一第二開口108。第二開口108曝露出周邊區100b的部分基底100。上述移除步驟包括於基底100上形成僅覆蓋晶胞區100a的圖案化光阻層。然後，以圖案化光阻層為罩幕，進行蝕刻製程來移除周邊區100b上的介電圖案102。

繼之，於周邊區100b的基底100上依序形成絕緣層110及第二導體層112，以填入第二開口108中。形成絕緣層110及第二導體層112的方法包括形成僅覆蓋晶胞區100a的氮化矽層。然後，進行熱氧化法，以於周邊區100b之露出的基底100上形成絕緣層110。絕緣層110例如為氧化矽層。接著，於晶胞區100a及周邊區100b的基底100上依序形成第二導體材料層及圖案化光阻層。第二導體材料層例如為多晶矽層，且其形成方法包括進行化學氣相沈積製程。之後，以圖案化光阻層為罩幕，移除晶胞區100a上的第二導體材料層。繼之，移除覆蓋晶胞區100a的氮化矽層。

然後，請參照圖1E，移除晶胞區100a之各突起部101a的一部分。上述移除步驟包括於基底100上選擇性地形成覆蓋周邊區100b之圖案化光阻層。然後，進行回蝕刻製程，以移除晶胞區100a之各突起部101a的一部分。因此，於晶胞區100a上形成具有突起部101b的隔離結構101。

接著，於晶胞區100a與周邊區100b的基底100上依序形成絕緣材料層114、第三導體材料層116、第一金屬矽化物材料層118及罩幕材料層120。絕緣材料層114例如為ONO複合層。第三導體層116例如為多晶矽層。第一金屬矽化物材料層118例如為矽化鎢層。罩幕材料層120例如為氮化矽層。上述堆疊層的形成方法包括各自進行化學氣相沈積製程。

之後，請參照圖1F，進行至少一圖案化製程，以於晶胞區100a上形成多個第一閘極結構122以及於周邊區100b上形成至少一第二閘極結構124。各第一閘極結構122包括依序配置在基底100上的穿隧氧化層103a、浮置閘極106a、絕緣層114a、控制閘極116a、第一金屬矽化物層118a及罩幕層120a。第二閘極結構124包括依序配置在基底100上的閘氧化層110a及閘極112a。由於晶胞區100a與周邊區100b上所形成的堆疊膜層不同，因此需進行至少一次的圖案化製程來形成第一閘極結構122及第二閘極結構124。舉例來說，第一次圖案化製程可以移除周邊區100b上的絕緣材料層114、第三導體材料層116、第一金屬矽化物材料層118及罩幕材料層120；第二次圖案化製程可以對晶胞區100a上的堆疊膜層進行圖案化；且第三次圖案化製程可以對周邊區100b上的堆疊膜層進行圖案化。

圖2為圖1F的上視示意圖，其具有I-I'剖面線及II-II'剖面線，圖IF是沿圖2的I-I'剖面線所繪示，圖1F-1是沿圖2的II-II'剖面線所繪示。為清楚說明起見，圖2僅繪示晶胞區100a的浮置閘極106a與控制閘極116a，以及周邊區100b的閘極112a。特別要說明的是，在圖1F-1中是以於周邊區100b上形成一個第二閘極結構124為例來說明之，但本發明並不以此為限。本領域具有通常知識者應瞭解，周邊區100b上可具有高壓元件區及低壓元件區，且形成於高壓元件區及低壓元件區上的閘氧化層可具有不同的厚度。

上述圖1A至圖1F是依I-I'剖面線繪示，以下則藉依II-II'剖面線繪示之圖1F-1、1G至圖1H進行後續說明。

請參照圖1G，於各第一閘極結構122及第二閘極結構124的側壁上分別形成第一間隙壁126及第二間隙壁128。各第一間隙壁126與第二間隙壁128的厚度不同。在一實施例中，第二間隙壁128的厚度大於各第一間隙壁126的厚度。各第一間隙壁126與第二間隙壁128可各自為單層結構，或由多種不同材料形成的多層結構。形成第一間隙壁126與第二間隙壁128的方法為本領域具有通常知識者所熟知，於此不再贅述。

然後，於第一閘極結構122之間的基底100上、第二閘極結構124之頂面上、及第二閘極結構124之兩側的基底100上形成第二金屬矽化物層130。第二金屬矽化物層130的形成方法於基底100上濺鍍金屬層。金屬層的材料例如是鈷。繼之，進行一退火處理，使得部份鈷層與矽反應形成第二金屬矽化物層130。之後，移除未反應的金屬層。

本發明之第一金屬矽化物層118a的材料包括矽化鎢，而第二金屬矽化物層130的材料包括矽化鈷。於周邊區100a之邏輯元件中使用矽化鈷製程可以降低阻值並提升元件效能。此時，由於晶胞區100a之第一閘極結構122的上部為罩幕層120a，因此矽化鈷製程並不會發生於第一閘極結構122的頂部。所以，晶胞區100a之字元線至源極/汲極的漏電現象不會於後續自我對準窗(self-aligned contect)製程中發生而影響快閃記憶體的可靠性。另外，於晶胞區102a中，控制閘極116a上方配置有第一金屬矽化物層118a，也可以降低作為字元線之控制閘極116a的阻值。

接下來，進行包括沈積、微影、蝕刻等多次半導體製程，以完成本發明之嵌入式快閃記憶體，如圖1H所示。圖1G至圖1H中間未描述的步驟為本領域具有通常知識者所熟知，於此不再贅述。

請參照圖1H，於晶胞區100a之各第一閘極結構122之頂面上形成一氮化矽圖案132。於周邊區100b之基底100上形成介電層134。介電層134可以是單層或多層結構。介電層134覆蓋第二閘極結構124且具有一開口136曝露出第二閘極結構124之一側的部分基底100。於基底100上更形成金屬層138，以填入第一閘極結構122之間的間隙中與開口136中，且金屬層138與第二金屬矽化物層130電性連接。金屬層138例如是鎢層。此外，於晶胞區100a上，金屬層138的頂面與氮化矽圖案132的頂面大致共平面。於晶胞區100a上的金屬層138作為位元線層。於周邊區102b上的金屬層138作為導電插塞。至此，完成本發明之嵌入式快閃記憶體的製作。

綜上所述，在本發明之嵌入式快閃記憶體中，由於晶胞區之閘極結構的上部為罩幕層，因此用於周邊區之矽化鈷製程並不會發生於閘極結構的頂部。所以，晶胞區之字元線至源極/汲極的漏電現象不會發生而降低快閃記憶體的效能。另一方面，周邊區之邏輯元件中使用矽化鈷製程可以降低阻值並提升元件效能。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100．．．基底

100a．．．晶胞區

100b．．．周邊區

101．．．隔離結構

101a、101b．．．突起部

102．．．介電圖案

103．．．氧化物圖案

103a．．．穿隧氧化層

104．．．第一開口

105．．．氮化物圖案

106．．．第一導體層

106a．．．浮置閘極

107．．．第一導體材料層

108．．．第二開口

110．．．絕緣層

110a．．．閘氧化層

112．．．第二導體層

112a．．．閘極

114．．．絕緣材料層

114a．．．絕緣層

116．．．第三導體材料層

116a．．．控制閘極

118．．．第一金屬矽化物材料層

118a．．．第一金屬矽化物層

120．．．罩幕材料層

120a．．．罩幕層

122．．．第一閘極結構

124．．．第二閘極結構

126．．．第一間隙壁

128．．．第二間隙壁

130．．．第二金屬矽化物層

132．．．氮化矽圖案

134．．．介電層

136．．．開口

138．．．金屬層

圖1A至1H為根據本發明一實施例所繪示之嵌入式快閃記憶體的剖面示意圖。

圖2為圖1F的上視示意圖。

100．．．基底

100a．．．晶胞區

100b．．．周邊區

103a．．．穿隧氧化層

106a．．．浮置閘極

110a．．．閘氧化層

112a．．．閘極

114a．．．絕緣層

116a．．．控制閘極

118a．．．第一金屬矽化物層

120a．．．罩幕層

122．．．第一閘極結構

124．．．第二閘極結構

126．．．第一間隙壁

128．．．第二間隙壁

130．．．第二金屬矽化物層

Claims (10)

1. 一種嵌入式快閃記憶體的製造方法，包括：提供具有一晶胞區與一周邊區的一基底，多個隔離結構配置於該基底中並分別具有從該基底突出的多個突起部，相鄰突起部之間配置有一介電圖案；移除該晶胞區上的部分該些介電圖案，以於相鄰突起部之間形成一第一開口；於該晶胞區之該些第一開口之間形成一第一導體層；移除該周邊區上的該些介電圖案，以於相鄰突起部之間形成一第二開口；於該周邊區的該基底上依序形成一絕緣層及一第二導體層，以填入該些第二開口中；移除該晶胞區之各突起部的一部分；於該晶胞區與該周邊區的該基底上依序形成一絕緣材料層、一第三導體材料層、一第一金屬矽化物材料層及一罩幕材料層；進行至少一圖案化製程，以於該晶胞區上形成多個第一閘極結構以及於該周邊區上形成至少一第二閘極結構；以及於該些第一閘極結構之間的該基底上、該第二閘極結構之頂面上、以及該第二閘極結構之兩側的該基底上形成一第二金屬矽化物層。
2. 如申請專利範圍第1項所述之嵌入式快閃記憶體的製造方法，其中該第一金屬矽化物材料層與該第二金屬矽化物層的材料不同。
3. 如申請專利範圍第2項所述之嵌入式快閃記憶體的製造方法，其中該第一金屬矽化物材料層的材料包括矽化鎢。
4. 如申請專利範圍第2項所述之嵌入式快閃記憶體的製造方法，其中該第二金屬矽化物層的材料包括矽化鈷。
5. 如申請專利範圍第1項所述之嵌入式快閃記憶體的製造方法，其中各介電圖案包括一氧化物圖案及位於該氧化物圖案上的一氮化物圖案，且移除該晶胞區上的部分該些介電圖案為移除該晶胞區上的該些氮化物圖案。
6. 如申請專利範圍第1項所述之嵌入式快閃記憶體的製造方法，其中各第一閘極結構包括依序配置在該基底上的一穿隧氧化層、一浮置閘極、一絕緣層、一控制閘極、一第一金屬矽化物層及一罩幕層，且該第二閘極結構包括依序配置在該基底上的一閘氧化層及一閘極。
7. 如申請專利範圍第1項所述之嵌入式快閃記憶體的製造方法，其中於該晶胞區之該些第一開口之間形成該第一導體層的方法包括：於該晶胞區及該周邊區的該基底上形成一第一導體材料層；以及移除該周邊區上的該第一導體材料層，以及移除該晶胞區上的部分該第一導體材料層直到曝露出該些突起部的頂面。
8. 如申請專利範圍第1項所述之嵌入式快閃記憶體的製造方法，於進行該圖案化製程之後以及形成該第二金屬矽化物層之前，更包括於各第一閘極結構及該第二閘極結構的側壁上分別形成一第一間隙壁及一第二間隙壁。
9. 如申請專利範圍第8項所述之嵌入式快閃記憶體的製造方法，其中各第一間隙壁與該第二間隙壁的厚度不同。
10. 如申請專利範圍第1項所述之嵌入式快閃記憶體的製造方法，於形成該第二金屬矽化物層之後，更包括於該晶胞區的該些第一閘極結構之間的間隙中形成一金屬層，且該金屬層與該第二金屬矽化物層電性連接。