JP2013089958A - 不揮発性メモリ装置の製造方法 - Google Patents
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Abstract
【課題】不揮発性メモリ装置の製造方法を提供する。
【解決手段】基板10上に第1絶縁膜11及び第1導電膜12を形成するステップと、第1領域Cの第1導電膜12、第1絶縁膜11及び基板10をエッチングして、第1素子分離トレンチを形成するステップと、第1素子分離トレンチに埋め立てられる第1素子分離膜を形成するステップと、第2絶縁膜16及び導電性のキャップ膜17を形成するステップと、第2領域Pのキャップ膜17及び第2絶縁膜16をエッチングするステップと、第2導電膜19を形成するステップと、第1領域Cの第2導電膜19、キャップ膜17、第2絶縁膜16、第1導電膜12及び第1絶縁膜11を選択的にエッチングして、第1ゲートパターンを形成しながら、第2領域Pの第2導電膜19、第1導電膜12、第1絶縁膜11及び基板10を選択的にエッチングして、第2領域Pに第2素子分離トレンチT2、T3を形成するステップとを含む。
【選択図】図13
【解決手段】基板10上に第1絶縁膜11及び第1導電膜12を形成するステップと、第1領域Cの第1導電膜12、第1絶縁膜11及び基板10をエッチングして、第1素子分離トレンチを形成するステップと、第1素子分離トレンチに埋め立てられる第1素子分離膜を形成するステップと、第2絶縁膜16及び導電性のキャップ膜17を形成するステップと、第2領域Pのキャップ膜17及び第2絶縁膜16をエッチングするステップと、第2導電膜19を形成するステップと、第1領域Cの第2導電膜19、キャップ膜17、第2絶縁膜16、第1導電膜12及び第1絶縁膜11を選択的にエッチングして、第1ゲートパターンを形成しながら、第2領域Pの第2導電膜19、第1導電膜12、第1絶縁膜11及び基板10を選択的にエッチングして、第2領域Pに第2素子分離トレンチT2、T3を形成するステップとを含む。
【選択図】図13
Description
本発明は、不揮発性メモリ装置の製造方法に関し、さらに詳細には、パターン密度が互いに異なるセル領域及び周辺回路領域を含む不揮発性メモリ装置の製造方法に関する。
不揮発性メモリ装置は、電源供給が遮断されても保存されたデータがそのまま維持されるメモリ装置であって、例えば、ナンド(NAND)型フラッシュメモリ装置などが広く利用されている。
不揮発性メモリ装置は、セル領域と周辺回路領域とを含む。セル領域は、実質的にデータ保存がなされる領域であって、このために複数のメモリセルが形成される。周辺回路領域は、不揮発性メモリ装置の動作のための駆動回路、電圧発生回路などが配置される領域であって、これらの回路の構成のための多様な単位素子、例えば、トランジスタや抵抗体などが形成される。このような不揮発性メモリ装置の製造方法を説明すれば、以下のとおりである。
図1ないし図4は、従来の不揮発性メモリ装置の製造方法を説明するための断面図である。
図1に示すように、セル領域C及び周辺回路領域Pが画定された基板100を提供する。ここで、セル領域Cは、複数のメモリセルが形成される領域であって、各メモリセルは、基板100上に順次に積層されたトンネル絶縁膜、フローティングゲート、電荷遮断膜及び制御ゲートを有する。周辺回路領域Pのうち、第1周辺回路領域P1は、周辺回路トランジスタの形成される領域であって、周辺回路トランジスタのゲート(以下、周辺回路ゲート)は、セル領域Cのフローティングゲート及び制御ゲートと同じ物質層からなるものの、特に、周辺回路ゲートでフローティングゲート及び制御ゲートは、直接接続して電気的に導通する。周辺回路領域Pのうち、第2周辺回路領域P2は、抵抗体の形成される領域であって、抵抗体は、セル領域Cのフローティングゲートと同じ物質層からなる。
次に、基板100上にトンネル絶縁膜用第1絶縁膜110及びフローティングゲート用第1導電膜120を形成する。
図2に示すように、素子分離領域を露出させるマスクパターン(図示せず)を利用して第1導電膜120、第1絶縁膜110及び基板100の一部をエッチングすることによって、セル領域Cと第1及び第2周辺回路領域P1、P2に素子分離トレンチ及びこれにより画定される活性領域A1、A2、A3を形成する。本工程においてエッチングされた第1導電膜120及び第1絶縁膜110をそれぞれ図面符号120A及び110Aと表示した。
次に、素子分離トレンチに絶縁膜を埋め立てて素子分離膜130を形成する。具体的に、素子分離トレンチを十分に埋め立てる厚さの絶縁膜を形成した後、第1導電膜120Aが露出するまでCMP(Chemical Mechanical Polishing)工程を行って、素子分離膜130を形成する。
図3に示すように、周辺回路領域Pを覆うマスクパターン140を形成した後、マスクパターン140により露出するセル領域Cの素子分離膜130の一部を除去する。セル領域Cの一部の除去された素子分離膜130は、図面符号130Aと表示した。本工程の結果、セル領域Cにおいて第1導電膜120Aの上部は、素子分離膜130Aの上に突出する。本工程を行うことは、制御ゲートとフローティングゲートとの接触面積を増加させて、カップリング比を増加させるためである。
図4に示すように、マスクパターン140を除去した後の工程結果物の全面に沿って形成されながら第1周辺回路領域P1の第1導電膜120Aの一部をオープンさせる領域(以下、オープン領域)O1を有する電荷遮断膜用第2絶縁膜150を形成する。オープン領域O1を形成することは、第1周辺回路領域P1に形成される周辺回路ゲートのフローティングゲートと制御ゲートとが第2絶縁膜150により遮断されずに、互いに導通されなければならないためである。
次に、オープン領域O1を有する第2絶縁膜150上に制御ゲート用第2導電膜160を形成する。
次に、図示していないが、セル領域Cの第1絶縁膜110A、第1導電膜120A、第2絶縁膜150及び第2導電膜160をパターニングすることで、前述したメモリセルを形成する。また、第1周辺回路領域P1の第1導電膜120A、オープン領域O1を有する第2絶縁膜150及び第2導電膜160をパターニングすることで、前述した周辺回路ゲートを形成する。また、第2周辺回路領域P2の第2導電膜160を選択的にエッチングすることによって、第1導電膜120Aのみからなる前述した抵抗体を形成する。
しかしながら、以上で説明した製造方法によれば、次のような問題点が発生する。
まず、図2の工程にてセル領域C、第1周辺回路領域P1及び第2周辺回路領域P2において素子分離トレンチ形成工程及びこれに埋め立てられる素子分離膜130の形成工程は、同時に行われる。ところが、セル領域Cのパターン密度は、周辺回路領域Pのパターン密度より大きい。言い換えれば、セル領域Cの活性領域A1及び素子分離膜130は、周辺回路領域Pの活性領域A2、A3及び素子分離膜130に比べてより稠密に形成される。このようなパターン密度の差によるローディング効果(loading effect)によって、セル領域Cと周辺回路領域Pとで素子分離トレンチを形成するためのエッチング時にエッチング速度が異になるか、又は素子分離膜130を形成するための絶縁膜の埋めたて時に埋めたて厚が異になるか、素子分離膜130の形成のための絶縁膜CMP工程時にCMP速度が異になる等、工程の均一性が低下するという問題がある。
また、図3の工程においてセル領域Cにおいてのみ第2導電膜120Aを素子分離膜130Aより突出させるためには、周辺回路領域Pを覆うマスクパターン140の形成という追加工程が必要である。ところが、マスクパターンの形成工程は、フォトレジスト塗布、露光及び現像という一連の過程を経る工程であって、マスクパターンの形成工程が多いほど、工程費用、時間及び難易度が増加するという問題がある。
なお、図2の工程において素子分離トレンチを形成した後、一般に第1周辺回路領域P1の基板100に対しては、様々な目的、例えば、周辺回路トランジスタのスタンバイ電流(standby current)を改善するためのイオン注入工程がさらに行われ、このようなイオン注入工程は、セル領域C及び第2周辺回路領域P2を覆うマスクパターンを形成した状態で行われる。ところが、イオン注入工程後にマスクパターンを除去する過程においてセル領域Cに予め形成された第1導電膜120Aが倒れるリーニング(leaning)現象が発生できる。セル領域Cに予め形成された第1導電膜120Aは、周辺回路領域Pに比べて極めて小さな線幅を有するからである。
そこで、以上のような問題点を解決することのできる製造方法の開発が求められるのが現状である。
本発明は、前記課題を解決するために提案されたものであって、その目的は、工程の均一性を確保し、工程時間、費用及び難易度と工程に起因した不良を減少させうる不揮発性メモリ装置の製造方法を提供することにある。
前記課題を解決するための本発明の一実施の形態に係る不揮発性メモリ装置の製造方法は、第1領域及び第2領域を含む基板上に第1絶縁膜及び第1導電膜を形成するステップと、前記第1領域の前記第1導電膜、前記第1絶縁膜及び前記基板を選択的にエッチングして、前記第1領域に第1素子分離トレンチを形成するステップと、前記第1素子分離トレンチに埋め立てられる第1素子分離膜を形成するステップと、前記第1素子分離膜及び前記第1導電膜上に第2絶縁膜及び導電性のキャップ膜を形成するステップと、前記第2領域の前記キャップ膜及び前記第2絶縁膜をエッチングするステップと、結果物の全面上に第2導電膜を形成するステップと、前記第1領域の前記第2導電膜、前記キャップ膜、前記第2絶縁膜、前記第1導電膜及び前記第1絶縁膜を選択的にエッチングして、第1ゲートパターンを形成しながら、前記第2領域の前記第2導電膜、前記第1導電膜、前記第1絶縁膜及び前記基板を選択的にエッチングして、前記第2領域に第2素子分離トレンチを形成するステップとを含む。
また、前記課題を解決するための本発明の他の一実施の形態に係る不揮発性メモリ装置の製造方法は、セル領域、第1周辺回路領域及び第2周辺回路領域を含む基板上にトンネル絶縁膜用第1絶縁膜及びフローティングゲート用第1導電膜を形成するステップと、前記セル領域の前記第1導電膜、前記第1絶縁膜及び前記基板を選択的にエッチングして、前記セル領域に第1素子分離トレンチを形成するステップと、前記第1素子分離トレンチに埋め立てられる第1素子分離膜を形成するステップと、前記第1素子分離膜及び前記第1導電膜上に電荷遮断膜用第2絶縁膜及び導電性のキャップ膜を形成するステップと、前記第1周辺回路領域の前記キャップ膜及び前記第2絶縁膜を除去しながら、前記第2周辺回路領域の前記キャップ膜及び前記第2絶縁膜が活性領域内に位置するようにパターニングするステップと、結果物の全面上に制御ゲート用第2導電膜を形成するステップと、前記セル領域の前記第2導電膜、前記キャップ膜、前記第2絶縁膜、前記第1導電膜及び前記第1絶縁膜を選択的にエッチングして第1ゲートパターンを形成しながら、前記第1及び第2周辺回路領域の前記第2導電膜、前記第1導電膜、前記第1絶縁膜及び前記基板を選択的にエッチングして前記第1及び第2周辺回路領域に第2素子分離トレンチを形成するステップを含む。
また、前記課題を解決するための本発明のさらに他の一実施の形態に係る不揮発性メモリ装置の製造方法は、第1領域及び第2領域を含む基板上に第1絶縁膜及び第1導電膜を形成するステップと、前記第1領域の前記基板内に第1素子分離膜を形成するステップと、前記第1素子分離膜及び前記第1導電膜上に第2絶縁膜及び導電性のキャップ膜を形成するステップと、前記第2領域の前記キャップ膜及び前記第2絶縁膜をエッチングするステップと、結果物の全面上に第2導電膜を形成するステップと、前記第1領域の前記第2導電膜、前記キャップ膜、前記第2絶縁膜、前記第1導電膜及び前記第1絶縁膜と、前記第2領域の前記第2導電膜、前記第1導電膜、前記第1絶縁膜及び前記基板を選択的にエッチングして、前記第1領域に第1ゲートパターンと前記第2領域に第2素子分離トレンチを形成するステップとを含む。
本発明の不揮発性メモリ装置の製造方法によれば、工程均一性を確保し、工程時間、費用及び難易度と工程に起因した不良を減少させることができる。
以下では、本発明の最も好ましい実施形態が説明される。図面において、厚さと間隔は、説明の便宜のために表現されたものであって、実際の物理的厚さに比べて誇張されて図示されうる。本発明を説明するにあたって、本発明の要旨と無関係の公知の構成は省略されうる。各図面の構成要素に参照番号を付するにあたって、同じ構成要素に限っては、たとえ他の図面上に表示されても可能な限り同じ番号を有するようにしていることに留意すべきである。
図5は、本発明の一実施の形態に係る不揮発性メモリ装置を示す平面図である。
図5に示すように、不揮発性メモリ装置は、複数のメモリセルの形成されるセル領域C及び複数の単位素子、例えば、周辺回路トランジスタや抵抗体の形成される周辺回路領域Pを含む。本明細書では、特に周辺回路トランジスタの形成される領域を第1周辺回路領域P1と表示し、抵抗体の形成される領域を第2周辺回路領域P2と表示するようにする。本図面には、セル領域C、第1周辺回路領域P1及び第2周辺回路領域P2が並べて配置されたように示されているが、本発明がこれに限定されるものではなく、第1及び第2周辺回路領域P1、P2は、セル領域Cの周辺に配置されるものならばよい。
ここで、セル領域Cを述べると、半導体基板には、一方向 (Y1−Y1´方向)に延びる形状を有し、かつ互いに平行に配列される複数の活性領域A1が形成される。半導体基板上には、活性領域A1を横切る方向(X1−X´方向)に延びる形状を 有し、かつ互いに平行に配列される複数のコントロールゲートCGが形成される。コントロールゲートCGと活性領域A1との間には、コントロールゲートCGと活性領域A1との交差点ごとに島状のフローティングゲートFGが形成される。フローティングゲートFGと半導体基板との間には、図示していないトンネル絶縁膜が介在され、フローティングゲートFGとコントロールゲートCGとの間には、図示しない電荷遮断膜が介在される。一つのフローティングゲートFG、その下部のトンネル絶縁膜、その上部の電荷遮断膜及び一つのフローティングゲートFGと接するコントロールゲートCGが単位メモリセルMCを構成する。
また、第1周辺回路領域P1を述べると、半導体基板には、バー形状の活性領域A2が形成され、半導体基板上には、活性領域A2を横切る周辺回路ゲートPGが形成される。周辺回路ゲートPGの両側の活性領域A2内には、接合領域が形成される。周辺回路ゲートPGと活性領域A2との間には、図示しないゲート絶縁膜が介在される。周辺回路ゲートPG、接合領域及びゲート絶縁膜が周辺回路トランジスタを構成する。周辺回路ゲートPGの形状、活性領域A2の形状などは、本図面に示したものに限定されず、多様に変形されうる。
また、第2周辺回路領域P2を述べると、半導体基板には、バー形状の活性領域A3が形成され、この活性領域A3上には、抵抗体Rが形成される。抵抗体Rは、セル領域CのフローティングゲートFGと同じ物質層からなることができる。抵抗体Rと活性領域A3との間には、絶縁膜が 介在され、抵抗体Rの上部にも絶縁膜が形成されていることができる。抵抗体Rの形状、活性領域A3の形状などは、本図面に示したものに限定されず、多様に変形されうる。
以上で説明した不揮発性メモリ装置の製造方法については、以下の図6ないし図20を参照して、さらに詳細に説明する。
図6ないし図16は、本発明の一実施の形態に係る不揮発性メモリ装置の製造方法を説明するための断面図である。特に、図6ないし図12においてセル領域Cは、図5のX1−X1´に沿う断面を示し、第1周辺回路領域P1は、図5のX2−X2´に沿う断面を示し、第2周辺回路領域P2は、図5のX3−X3´に沿う断面を示す。図13ないし図16においてセル領域Cは、図5のY1−Y1´に沿う断面を示し、第1周辺回路領域P1は、図5のY2−Y2´に沿う断面を示し、第2周辺回路領域P2は、図5のY3−Y3´に沿う断面を示す。
図6に示すように、セル領域C、第1周辺回路領域P1及び第2周辺回路領域P2が画定された基板10を提供する。基板10は、シリコン基板などのような半導体基板でありうる。
次に、基板10上にトンネル絶縁膜用第1絶縁膜11及びフローティングゲート用第1導電膜12を形成した後、第1ハードマスク層13を形成する。第1絶縁膜11は、例えば、酸化膜でありえ、第1導電膜12は、例えば、不純物のドーピングされたポリシリコン膜でありえ、第1ハードマスク層13は、窒化膜や酸化膜などの絶縁膜でありうる。
図7に示すように、第1ハードマスク層13上に周辺回路領域Pは覆いながらセル領域Cの素子分離領域を露出させるマスクパターン14を形成する。マスクパターン14は、フォトレジストの塗布、露光及び現像工程によって形成されることができる。
次に、マスクパターン14をエッチングマスクとして第1ハードマスク層13をエッチングして、第1ハードマスクパターン13Aを形成した後、マスクパターン14及び/又は第1ハードマスクパターン13Aをエッチングマスクとして第1導電膜12、第1絶縁膜11及び基板10の一部をエッチングすることによって、セル領域Cに素子分離トレンチT1及びこれによって画定される活性領域A1を形成する。本工程においてエッチングされた第1導電膜12及び第1絶縁膜11をそれぞれ図面符号12A及び11Aと表記した。
すなわち、従来の技術とは異なり、本実施形態では、セル領域Cの素子分離トレンチT1及び活性領域A1をまず形成する。
図8に示すように、図7の工程結果物上に素子分離トレンチT1を十分に埋め立てる厚さの絶縁膜、例えば、酸化膜を形成した後に第1導電膜12Aが露出するまで平坦化工程、例えば、CMP工程を行うことによって、素子分離膜15を形成する。前述したようにセル領域Cにのみ素子分離トレンチT1が形成された状態であるから、素子分離膜15もやはりセル領域Cにのみ形成される。
図9に示すように、セル領域Cの素子分離膜15の上部を除去する。上部の除去された素子分離膜15を図面符号15Aと表記した。本工程の結果、セル領域Cの第1導電膜12A上部は、素子分離膜15Aの上に突出する。これは、フローティングゲートと制御ゲートとの接触面積を増加させて、カップリング比を増加させるためである。
このとき、素子分離膜15の上部の除去工程は、別途のマスクパターン形成工程無しで第1導電膜12Aと素子分離膜15との間のエッチング選択比の差を利用して行われることができる。例えば、素子分離膜15の上部の除去工程は、ポリシリコン膜に対する酸化膜のエッチング率が高いエッチング液又はエッチングガスを利用したエッチング工程により行われることができる。従来では、本工程を行う際にセル領域だけでなく周辺回路領域にも素子分離膜が形成されているために、周辺回路領域の素子分離膜が損失するのを防止するために、周辺回路領域を覆うマスクパターンを形成した状態で素子分離膜の上部を除去する工程を行った(図3参照)。しかしながら、本実施形態では、周辺回路領域Pに素子分離膜がまだ形成されない状態であるから、周辺回路領域を覆うマスクパターンの形成工程を省略でき、これにより、工程時間、費用及び難易度が減少するという効果がある。
図10に示すように、図9の工程結果物の全面に沿って電荷遮断膜用第2絶縁膜16を形成する。第2絶縁膜16は、下部プロファイルに沿って形成されることができ、例えば、順次蒸着されたONO(Oxide−Nitride−Oxide)膜でありうる。
次に、第2絶縁膜16上にキャップ膜17を形成する。キャップ膜17は、後続工程において第2絶縁膜16を保護するためのものであって、不純物のドーピングされたポリシリコン膜のように導電膜から形成されることができる。
図11に示すように、キャップ膜17上にセル領域Cを覆い、第1周辺回路領域P1の全てを露出させ、第2周辺回路領域P2で抵抗体の形成される領域を覆うマスクパターン18を形成した後、マスクパターン18をエッチングバリアとして利用してキャップ膜17及び第2絶縁膜16をエッチングする。エッチングされたキャップ膜17及び第2絶縁膜16をそれぞれ図面符号17A及び16Aと表記した。
本工程を行うことは、第1周辺回路領域P1の周辺回路ゲート形成のために、第2絶縁膜16を除去するためである。特に、従来の技術では、第1周辺回路領域の第2絶縁膜を一部除去したが、本実施形態では、第1周辺回路領域P1の第2絶縁膜16の全てを除去することを特徴とする。これは、後続する図13の工程にてセル領域CのゲートパターンG1を形成しながら第1周辺回路領域P1に素子分離トレンチを形成するためである。該当部分においてさらに詳細に説明することにする。
また、本工程を行うことは、第2周辺回路領域P2の抵抗体は、第1導電膜12Aのみから形成されながら抵抗体の上に第2絶縁膜16Aが残留しなければならないためである。
図12に示すように、マスクパターン18を除去した後に露出するキャップ膜17Aの上に制御ゲート用第2導電膜19を形成する。第2導電膜19は、例えば、金属膜、金属シリサイド膜又は不純物のドーピングされたポリシリコン膜などを含むことができる。
図13に示すように、第2導電膜19上に窒化膜などの第2ハードマスク層を形成した後、第2ハードマスク層上にセル領域Cの制御ゲートが形成される領域を覆いながら同時に周辺回路領域Pの素子分離領域、すなわち、第1及び第2周辺回路領域P1、P2の素子分離領域を露出させるマスクパターン21を形成する。
次に、マスクパターン21をエッチングマスクとして利用して第2ハードマスク層をエッチングして第2ハードマスクパターン20を形成した後、マスクパターン21及び/又は第2ハードマスクパターン20をエッチングマスクとして利用してセル領域Cの第2導電膜19、キャップ膜17A、第2絶縁膜16A、第1導電膜12A及び第1絶縁膜11Aをエッチングしてセル領域CにゲートパターンG1を形成する。エッチングされた第2導電膜19、キャップ膜17A、第2絶縁膜16A、第1導電膜12A及び第1絶縁膜11Aをそれぞれ図面符号19A、17B、16B、12B及び11Bと表記した。本工程の結果、セル領域Cに複数のメモリセルが形成され、ここで、第2導電膜19Aが制御ゲートを形成し、第1導電膜12Bがフローティングゲートを形成する。
このとき、セル領域CのゲートパターンG1を形成するためのエッチング工程において第2導電膜19、キャップ膜17A及び第2絶縁膜16Aのエッチング時に、これらの層と対応する第1及び第2周辺回路領域P1、P2の第2導電膜19、第1導電膜12A及び第1絶縁膜11Aが共にエッチングされる。前述した図11の工程により第1周辺回路領域P1では、キャップ膜17及び第2絶縁膜16が除去されており、第2周辺回路領域P2では、キャップ膜17A及び第2絶縁膜16Aがマスクパターン21の内側に位置するように小さな幅を有するので、結局、第1及び第2周辺回路領域P1、P2においてマスクパターン21によりエッチングされた層は、第2導電膜19、第1導電膜12A、第1絶縁膜11A及び基板10に限定されるためである。第1及び第2周辺回路領域P1、P2の第2導電膜19、第1導電膜12A及び第1絶縁膜11Aエッチングにより露出した基板10は、セル領域CのゲートパターンG1を形成するためのエッチング工程において第1導電膜12A及び第1絶縁膜11Aのエッチング時に共にエッチングされる。その結果、第1及び第2周辺回路領域P1、P2の基板10に素子分離トレンチT2、T3及びこれによって画定される活性領域A2、A3が形成される。エッチングされた第2導電膜19、第1導電膜12A及び第1絶縁膜11Aをそれぞれ図面符号19A、12B及び11Bと表記した。第2周辺回路領域P2の第2絶縁膜16A及びキャップ膜17Aは、活性領域A3内に位置するから、エッチングされずにそのまま存在する。
すなわち、従来の技術とは異なり、本実施形態では、セル領域Cの素子分離トレンチT1及び活性領域A1の形成工程をまず行い、これとは別に周辺回路領域Pの素子分離トレンチT2、T3及び活性領域A2、A3の形成工程を後に行う。このようにセル領域Cの素子分離トレンチT1及び活性領域A1の形成工程と周辺回路領域Pの素子分離トレンチT2、T3及び活性領域A2、A3の形成工程を別に行うから、パターン密度差によるローディング効果により工程の均一性が低下する現象が基本的に防止できる。なお、セル領域CのゲートパターンG1の形成工程を行う過程において周辺回路領域Pの素子分離トレンチT2、T3及び活性領域A2、A3の形成工程を共に行うから、別途の工程追加が要求されない。
図14に示すように、マスクパターン21を除去した後に工程結果物の上にセル領域CのゲートパターンG1の間を十分に埋め立てる厚さの絶縁膜、例えば、酸化膜を形成した後、第2ハードマスクパターン20が露出するまで平坦化工程、例えば、CMPを行うことによって、絶縁膜22を形成する。
このとき、第1及び第2周辺回路領域P1、P2には、素子分離トレンチT2、T3が形成されているので、絶縁膜22は、素子分離トレンチT2、T3内に形成されて素子分離膜をなす。本図には、絶縁膜22が素子分離トレンチT2、T3の一部を埋め立てる厚さを有することと示されているが、本発明がこれに限定されるものではなく、絶縁膜22が素子分離トレンチT2、T3を完全に埋め立てる厚さを有するように形成されることもできる。
本工程の結果、形成される絶縁膜22は、セル領域Cでは、ゲートパターンG1を互いに絶縁させる機能を果たし、かつ周辺回路領域Pでは、素子分離膜としての機能を行うことができる。すなわち、従来の技術に比べて、別途の追加工程がなくても周辺回路領域Pに素子分離膜の形成が可能である。
図15に示すように、図14の工程結果物上にセル領域Cを覆い、第1周辺回路領域P1の周辺回路ゲートが形成される領域を覆い、第2周辺回路領域P2において活性領域A3を露出させながら残りの領域を覆うマスクパターン23を形成する。
図16に示すように、マスクパターン23をエッチングマスクとして利用して第1周辺回路領域P1の第2ハードマスクパターン20、第2導電膜19A、第1導電膜12B及び第1絶縁膜11Bをエッチングすることによって、第1周辺回路領域P1に周辺回路ゲートPGを形成する。エッチングされた第2ハードマスクパターン20、第2導電膜19A、第1導電膜12B及び第1絶縁膜11Bをそれぞれ図面符号20A、19B、12C及び11Cと表記した。
周辺回路ゲートPGを形成するためのエッチング工程と同時に、第2周辺回路領域P2のマスクパターン23をエッチングマスクとして利用して下部構造物をエッチングすると、第2周辺回路領域P2においてマスクパターン23により完全に露出した第2ハードマスクパターン20及び第2導電膜19Aは、すべて除去されることに対し、第1導電膜12B及び第1絶縁膜11Bの一部は、キャップ膜17A及び第2絶縁膜16Aにより覆われており、それによりキャップ膜17A及び第2絶縁膜16Aにより覆われない部分のみが除去される。言い換えれば、キャップ膜17A及び第2絶縁膜16Aが本エッチング工程において第1導電膜12B及び第1絶縁膜11Bに対したエッチングバリアとして作用する。一方、キャップ膜17は、第1導電膜12B及び/又は第2導電膜19Aと同じ物質からなることができ、それにより第1導電膜12Bのエッチング工程及び/又は第2導電膜19Aのエッチング工程において除去されうる。本工程結果、第2周辺回路領域P2には、エッチングされた第1導電膜12Cからなる抵抗体Rが形成され、抵抗体Rの上部及び下部には、それぞれ残留する第2絶縁膜16A及びエッチングされた第1絶縁膜11Cが形成されている。
一方、本エッチング工程において周辺回路領域Pの絶縁膜22は一部が除去されて、図示のような形状を示すことができる。一部の除去された絶縁膜22を図面符号22Aと表記した。
次に、示していないが、要求される後続工程、例えば、周辺回路ゲートPGの側壁にスペーサを形成するための絶縁膜蒸着及び全面エッチング工程と、後続するSAC(Self−Aligned Contact)方式のコンタクト形成時にエッチング停止膜として作用する窒化膜蒸着工程と、窒化膜を覆う層間絶縁膜形成工程などを行うことができる。
以上で説明した製造方法によれば、以下のような効果が得られることができる。
まず、セル領域の素子分離トレンチ及び素子分離膜形成工程と周辺回路領域の素子分離トレンチ及び素子分離膜形成工程を別個に行うために、パターン密度差によるローディング効果によって素子分離トレンチ形成工程又は素子分離膜形成工程の均一度が低下するという問題が基本的に防止できる。
また、周辺回路領域に素子分離トレンチを形成する過程においてセル領域のゲートパターンが完成されるために(図13参照)、これらの工程を行った後、セル領域の活性領域に接合領域を形成するためのイオン注入を行うと同時に、周辺回路領域の活性領域に必要なイオン注入、例えばスタンバイ電流を改善するためのイオン注入を行うことができるから、工程が単純になり、かつ工程不良が減少するという効果がある。
また、セル領域でフローティングゲート用導電膜を素子分離膜より突出させる工程を行う時(図9参照)に、周辺回路領域の全てがフローティングゲート用導電膜により覆われているので、周辺回路領域を覆うマスクパターン形成工程が省略できるから、工程が単純になる。
なお、セル領域の素子分離トレンチ及び素子分離膜形成工程と周辺回路領域の素子分離トレンチ及び素子分離膜形成工程を別個に行っても、工程ステップを追加しなくてもよい。例えば、周辺回路領域の素子分離トレンチ形成工程をセル領域のゲートパターン形成工程と共に行うことができ、周辺回路領域の素子分離膜形成工程をセル領域のゲートパターンの間を埋め立てる絶縁膜形成工程と共に行うことができるためである。
一方、不揮発性メモリ装置の集積度が増加しながらパターンがちゅう密で小さな線幅を有するセル領域Cでは、従来のフォトレジスト塗布、露光及び現像を利用して所望の線幅を有するパターンを形成することが難しくなっている。それにより提案されたことが、一名SPT(Spacer Patterning Technology)工程であって、これについては既に広く知られている。以下、本発明の一実施の形態に係る不揮発性メモリ装置の製造方法において、特に前述した図13のゲートパターンG1がSPT工程を利用して形成される場合について説明する。
図17ないし図20は、本発明の他の一実施の形態に係る不揮発性メモリ装置の製造方法を説明するための平面図及び断面図である。特に、図17及び図18は、セル領域Cのみを示す平面図で、図19及び図20は断面図であって、5のY1−Y1´線、Y2−Y2´線及びY3−Y3´線に沿う断面を示す。本実施形態を説明するにあたって、前述した実施形態と同じ部分については、説明を簡略にしたり又は省略したりする。
まず、前述した図6ないし図12の工程を行う。
次に、図17及び図19に示すように、図12の工程結果物の上に窒化膜などの第3ハードマスク層30を形成した後、第3ハードマスク層30の上にセル領域Cの制御ゲートが形成される領域(点線で表示された部分を参照)の間を交互に覆うマスクパターン31を形成する。マスクパターン31は、フォトレジストの塗布、露光及び現像により形成されることができ、図示のようにバー形状を有することができる。
次に、図18及び図19に示すように、第3ハードマスク層30及びマスクパターン31の上に下部プロファイルに沿ってスペーサ用絶縁膜、例えば、酸化膜や窒化膜を蒸着した後、第3ハードマスク層30が露出するまで全面エッチングを行うことによって、セル領域Cのマスクパターン31の側壁にスペーサ32を形成する。このような全面エッチング過程において周辺回路領域Pのスペーサ用絶縁膜は、すべて除去される。
図20に示すように、マスクパターン31を除去してセル領域Cにスペーサ32のみを残留させる。マスクパターン31の除去は、O2プラズマを利用するストリップ工程により容易に行われることができる。
次に、周辺回路領域Pの第3ハードマスク層30の上に第1及び第2周辺回路領域P1、P2の素子分離領域を露出させるマスクパターン33を形成する。
次に、図示していないが、セル領域Cのスペーサ32及び周辺回路領域Pのマスクパターン33をエッチングバリアとして利用して下部構造物をエッチングする。言い換えれば、セル領域Cのスペーサ32及び周辺回路領域Pのマスクパターン33は、前述した図13のマスクパターン21と実質的に同じ役割を行い、第3ハードマスク層30は、前述した図13の第2ハードマスク層と実質的に同じ役割を行う。
したがって、図13に示したものと実質的に類似した構造物、すなわち、セル領域Cにゲートパターンが形成されながら第1及び第2周辺回路領域P1、P2に素子分離トレンチT2、T3が形成された構造物が獲得されうる。ただし、本実施形態のセル領域Cのゲートパターンは、ライン型形状ではなく、セル領域Cのエッジ部(図18のE参照)で互いに連結した額縁型形状を有することが図13と異なる。これは、マスクパターン31は、バー形状を有するから、スペーサ32は、このマスクパターン31の側壁の全てを取り囲む額縁形状を有し、それによりこのスペーサ32を利用してエッチングされたセル領域Cのゲートパターンもやはり額縁形状を有するためである。したがって、図5及び図13のように、セル領域Cにライン型のゲートパターンG1を形成するためには、セル領域Cのエッジ部(図18のE参照)のゲートパターンを除去することによって、一つの額縁形状構造を二つのライン型構造に分離しなければならない。これについては後述する。
このようにスペーサ32を利用してセル領域Cのゲートパターンを形成する場合、セル領域Cのゲートパターン幅を露光限界以上に小さく調節できるから、セル領域Cの集積度を増加させうるという長所がある。スペーサ32の水平方向の幅は、スペーサ用絶縁膜の厚さを調節することによって、極めて小さく調節できるためである。
続く工程は、図14ないし図16で説明した工程と実質的に同一である。ただし、前述したように、セル領域Cのエッジ部Eのゲートパターンを除去する工程がさらに行われなければならず、このために図15及び図16の工程の一部が変更されうる。ただし、図15及び図16には、セル領域Cのエッジ部Eが示されていないので、図面は前述した実施形態と同一である。
具体的に、図15の工程においてマスクパターン23は、セル領域Cを覆うもののセル領域Cのエッジ部Eを露出させる。次に、図16の工程にてマスクパターン23を利用して第1周辺回路領域P1に周辺回路ゲートPGを形成し、第2周辺回路領域P2に抵抗体Rを形成しながら、セル領域Cのエッジ部Eのゲートパターンを除去してライン型のゲートパターンに分離させる。
以上、説明した本発明の他の一実施の形態の製造方法によれば、前述した一実施の形態の製造方法と同じ効果が得られる。
また、セル領域のゲートパターンを形成する際にSPT工程を利用するので、露光限界以上のゲートパターン形成が可能であり、それによりセル領域の集積度をさらに増加させることができる。
なお、SPT工程において伴われるセル領域エッジ部でのゲートパターン分離工程は、周辺回路領域のゲートや抵抗体形成工程において共に行われるために、別途の追加工程が要求されないという長所がある。
なお、本発明は、上記の実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
10 基板
11 第1絶縁膜
12 第1導電膜
15 素子分離膜
16 第2絶縁膜
17 キャップ膜
19 第2導電膜
11 第1絶縁膜
12 第1導電膜
15 素子分離膜
16 第2絶縁膜
17 キャップ膜
19 第2導電膜
Claims (23)
- 第1領域及び第2領域を含む基板上に第1絶縁膜及び第1導電膜を形成するステップと、
前記第1領域の前記第1導電膜、前記第1絶縁膜及び前記基板を選択的にエッチングして、前記第1領域に第1素子分離トレンチを形成するステップと、
前記第1素子分離トレンチに埋め立てられる第1素子分離膜を形成するステップと、
前記第1素子分離膜及び前記第1導電膜上に第2絶縁膜及び導電性のキャップ膜を形成するステップと、
前記第2領域の前記キャップ膜及び前記第2絶縁膜をエッチングするステップと、
結果物の全面上に第2導電膜を形成するステップと、
前記第1領域の前記第2導電膜、前記キャップ膜、前記第2絶縁膜、前記第1導電膜及び前記第1絶縁膜を選択的にエッチングして、第1ゲートパターンを形成しながら、前記第2領域の前記第2導電膜、前記第1導電膜、前記第1絶縁膜及び前記基板を選択的にエッチングして、前記第2領域に第2素子分離トレンチを形成するステップと、
を含む不揮発性メモリ装置の製造方法。 - 前記第1素子分離膜の形成ステップ後に、
前記第1素子分離膜の一部を除去して、前記第1領域の前記第1導電膜を前記第1素子分離膜の上に突出させるステップをさらに含む請求項1に記載の不揮発性メモリ装置の製造方法。 - 前記第1素子分離膜の一部除去は、前記第1導電膜と前記第1素子分離膜との間のエッチング選択比を利用して行われる請求項2に記載の不揮発性メモリ装置の製造方法。
- 前記第2素子分離トレンチの形成ステップ後に、
前記第1領域の前記第1ゲートパターンの間を埋めたてながら前記第2素子分離トレンチの一部又は全てを埋め立てる第3絶縁膜を形成するステップをさらに含む請求項1に記載の不揮発性メモリ装置の製造方法。 - 前記第2領域の前記キャップ膜及び前記第2絶縁膜をエッチングするステップにおいて、
前記キャップ膜及び前記第2絶縁膜は、前記第2領域から全て除去される請求項1に記載の不揮発性メモリ装置の製造方法。 - 前記第2素子分離トレンチの形成ステップ後に、
前記第2領域の前記第2導電膜、前記第1導電膜及び前記第1絶縁膜を選択的にエッチングして、前記第2領域に第2ゲートパターンを形成するステップをさらに含む請求項5に記載の不揮発性メモリ装置の製造方法。 - 前記第1ゲートパターンの形成ステップは、
前記第2導電膜上に前記第1領域の制御ゲートが形成される領域の間を交互に覆う第1マスクパターンを形成するステップと、
前記第1マスクパターンの側壁にスペーサを形成するステップと、
前記第1マスクパターンを除去するステップと、
前記スペーサを利用して前記第1ゲートパターンを形成するためのエッチングを行うステップと、
を含む請求項6に記載の不揮発性メモリ装置の製造方法。 - 前記第1ゲートパターンの形成ステップ及び前記第2素子分離トレンチの形成ステップ後に、
前記第2ゲートパターンを形成しながら、前記第1領域のエッジ部の前記第1ゲートパターンを除去するステップをさらに含む請求項7に記載の不揮発性メモリ装置の製造方法。 - 前記第2領域の前記キャップ膜及び前記第2絶縁膜をエッチングするステップにおいて、
前記キャップ膜及び前記第2絶縁膜は選択的にエッチングされて、前記第2領域の活性領域内に位置する請求項1に記載の不揮発性メモリ装置の製造方法。 - 前記第2素子分離トレンチの形成ステップ後に、
前記第2領域の前記第2導電膜を除去し、前記エッチングされたキャップ膜及び前記エッチングされた第2絶縁膜をエッチングバリアとして利用して、前記第2領域の前記第1導電膜及び前記第1絶縁膜を選択的にエッチングして抵抗体を形成するステップをさらに含む請求項9に記載の不揮発性メモリ装置の製造方法。 - 前記第1ゲートパターンの形成ステップは、
前記第2導電膜上に前記第1領域の制御ゲートが形成される領域間を交互に覆う第1マスクパターンを形成するステップと、
前記第1マスクパターンの側壁にスペーサを形成するステップと、
前記第1マスクパターンを除去するステップと、
前記スペーサを利用して前記第1ゲートパターンを形成するためのエッチングを行うステップとを含む請求項10に記載の不揮発性メモリ装置の製造方法。 - 前記第1ゲートパターンの形成ステップ及び前記第2素子分離トレンチの形成ステップ後に、
前記抵抗体を形成しながら、前記第1領域のエッジ部の前記第1ゲートパターンを除去するステップをさらに含む請求項11に記載の不揮発性メモリ装置の製造方法。 - セル領域、第1周辺回路領域及び第2周辺回路領域を含む基板上にトンネル絶縁膜用第1絶縁膜及びフローティングゲート用第1導電膜を形成するステップと、
前記セル領域の前記第1導電膜、前記第1絶縁膜及び前記基板を選択的にエッチングして、前記セル領域に第1素子分離トレンチを形成するステップと、
前記第1素子分離トレンチに埋め立てられる第1素子分離膜を形成するステップと、
前記第1素子分離膜及び前記第1導電膜上に電荷遮断膜用第2絶縁膜及び導電性のキャップ膜を形成するステップと、
前記第1周辺回路領域の前記キャップ膜及び前記第2絶縁膜を除去しながら、前記第2周辺回路領域の前記キャップ膜及び前記第2絶縁膜が活性領域内に位置するようにパターニングするステップと、
結果物の全面上に制御ゲート用第2導電膜を形成するステップと、
前記セル領域の前記第2導電膜、前記キャップ膜、前記第2絶縁膜、前記第1導電膜及び前記第1絶縁膜を選択的にエッチングして第1ゲートパターンを形成しながら、前記第1及び第2周辺回路領域の前記第2導電膜、前記第1導電膜、前記第1絶縁膜及び前記基板を選択的にエッチングして前記第1及び第2周辺回路領域に第2素子分離トレンチを形成するステップを含む不揮発性メモリ装置の製造方法。 - 前記第1素子分離膜の形成ステップ後に、
前記第1素子分離膜の一部を除去して、前記セル領域の前記第1導電膜を前記第1素子分離膜の上に突出させるステップをさらに含む請求項13に記載の不揮発性メモリ装置の製造方法。 - 前記第1素子分離膜の一部除去は、前記第1導電膜と前記第1素子分離膜との間のエッチング選択比を利用して行われる請求項14に記載の不揮発性メモリ装置の製造方法。
- 前記第2素子分離トレンチの形成ステップ後に、
前記セル領域の前記第1ゲートパターンの間を埋めたてながら前記第2素子分離トレンチの一部又は全てを埋め立てる第3絶縁膜を形成するステップをさらに含む請求項13に記載の不揮発性メモリ装置の製造方法。 - 前記第2素子分離トレンチの形成ステップ後に、
前記第1周辺回路領域の前記第2導電膜、前記第1導電膜及び前記第1絶縁膜を選択的にエッチングして第2ゲートパターンを形成しながら、前記第2周辺回路領域の前記第2導電膜を除去し、前記パターニングされたキャップ膜及び前記パターニングされた第2絶縁膜をエッチングバリアとして利用して、前記第2周辺回路領域の前記第1導電膜及び前記第1絶縁膜を選択的にエッチングして抵抗体を形成するステップをさらに含む請求項13に記載の不揮発性メモリ装置の製造方法。 - 前記第1ゲートパターンの形成ステップは、
前記第2導電膜上に前記セル領域の制御ゲートが形成される領域の間を交互に覆う第1マスクパターンを形成するステップと、
前記第1マスクパターンの側壁にスペーサを形成するステップと、
前記第1マスクパターンを除去するステップと、
前記スペーサを利用して前記第1ゲートパターンを形成するためのエッチングを行うステップとを含む請求項13に記載の不揮発性メモリ装置の製造方法。 - 前記第1ゲートパターンの形成ステップ及び前記第2素子分離トレンチの形成ステップ後に、
前記第1周辺回路領域の前記第2導電膜、前記第1導電膜及び前記第1絶縁膜を選択的にエッチングして第2ゲートパターンを形成し、前記第2周辺回路領域の前記第2導電膜を除去し前記パターニングされたキャップ膜及び前記パターニングされた第2絶縁膜をエッチングバリアとして利用して前記第2周辺回路領域の前記第1導電膜及び前記第1絶縁膜を選択的にエッチングして抵抗体を形成し、前記セル領域のエッジ部の前記第1ゲートパターンを除去するステップをさらに含む請求項18に記載の不揮発性メモリ装置の製造方法。 - 第1領域及び第2領域を含む基板上に第1絶縁膜及び第1導電膜を形成するステップと、
前記第1領域の前記基板内に第1素子分離膜を形成するステップと、
前記第1素子分離膜及び前記第1導電膜上に第2絶縁膜及び導電性のキャップ膜を形成するステップと、
前記第2領域の前記キャップ膜及び前記第2絶縁膜をエッチングするステップと、
結果物の全面上に第2導電膜を形成するステップと、
前記第1領域の前記第2導電膜、前記キャップ膜、前記第2絶縁膜、前記第1導電膜及び前記第1絶縁膜と、前記第2領域の前記第2導電膜、前記第1導電膜、前記第1絶縁膜及び前記基板を選択的にエッチングして、前記第1領域に第1ゲートパターンと前記第2領域に第2素子分離トレンチを形成するステップと、
を含む不揮発性メモリ装置の製造方法。 - 前記第1ゲートパターン及び前記第2素子分離トレンチの形成ステップにおいて、
前記第2領域の前記基板のエッチングは、前記第1領域の前記第1導電膜及び前記第1絶縁膜のエッチングと同じ過程で行われる請求項20に記載の不揮発性メモリ装置の製造方法。 - 前記第2領域は、第3領域及び第4領域を含み、
前記第2領域の前記キャップ膜及び前記第2絶縁膜をエッチングするステップにおいて、
前記キャップ膜及び前記第2絶縁膜は、前記第3領域では全て除去され、前記第4領域ではパターニングされる請求項20に記載の不揮発性メモリ装置の製造方法。 - 前記第2素子分離トレンチの形成ステップ後に、
前記第3領域の前記第2導電膜、前記第1導電膜及び前記第1絶縁膜を選択的にエッチングし、前記第4領域の前記第2導電膜を除去し前記パターニングされたキャップ膜及び前記パターニングされた第2絶縁膜をエッチングバリアとして利用して、前記第4領域の前記第1導電膜及び前記第1絶縁膜を選択的にエッチングすることによって、前記第3領域に第2ゲートパターンと前記第4領域に抵抗体を形成するステップをさらに含む請求項22に記載の不揮発性メモリ装置の製造方法。
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