JP2013089958A - 不揮発性メモリ装置の製造方法 - Google Patents

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Abstract

【課題】不揮発性メモリ装置の製造方法を提供する。
【解決手段】基板１０上に第１絶縁膜１１及び第１導電膜１２を形成するステップと、第１領域Ｃの第１導電膜１２、第１絶縁膜１１及び基板１０をエッチングして、第１素子分離トレンチを形成するステップと、第１素子分離トレンチに埋め立てられる第１素子分離膜を形成するステップと、第２絶縁膜１６及び導電性のキャップ膜１７を形成するステップと、第２領域Ｐのキャップ膜１７及び第２絶縁膜１６をエッチングするステップと、第２導電膜１９を形成するステップと、第１領域Ｃの第２導電膜１９、キャップ膜１７、第２絶縁膜１６、第１導電膜１２及び第１絶縁膜１１を選択的にエッチングして、第１ゲートパターンを形成しながら、第２領域Ｐの第２導電膜１９、第１導電膜１２、第１絶縁膜１１及び基板１０を選択的にエッチングして、第２領域Ｐに第２素子分離トレンチＴ２、Ｔ３を形成するステップとを含む。
【選択図】図１３

Description

本発明は、不揮発性メモリ装置の製造方法に関し、さらに詳細には、パターン密度が互いに異なるセル領域及び周辺回路領域を含む不揮発性メモリ装置の製造方法に関する。
不揮発性メモリ装置は、電源供給が遮断されても保存されたデータがそのまま維持されるメモリ装置であって、例えば、ナンド（ＮＡＮＤ）型フラッシュメモリ装置などが広く利用されている。
不揮発性メモリ装置は、セル領域と周辺回路領域とを含む。セル領域は、実質的にデータ保存がなされる領域であって、このために複数のメモリセルが形成される。周辺回路領域は、不揮発性メモリ装置の動作のための駆動回路、電圧発生回路などが配置される領域であって、これらの回路の構成のための多様な単位素子、例えば、トランジスタや抵抗体などが形成される。このような不揮発性メモリ装置の製造方法を説明すれば、以下のとおりである。
図１ないし図４は、従来の不揮発性メモリ装置の製造方法を説明するための断面図である。
図１に示すように、セル領域Ｃ及び周辺回路領域Ｐが画定された基板１００を提供する。ここで、セル領域Ｃは、複数のメモリセルが形成される領域であって、各メモリセルは、基板１００上に順次に積層されたトンネル絶縁膜、フローティングゲート、電荷遮断膜及び制御ゲートを有する。周辺回路領域Ｐのうち、第１周辺回路領域Ｐ１は、周辺回路トランジスタの形成される領域であって、周辺回路トランジスタのゲート（以下、周辺回路ゲート）は、セル領域Ｃのフローティングゲート及び制御ゲートと同じ物質層からなるものの、特に、周辺回路ゲートでフローティングゲート及び制御ゲートは、直接接続して電気的に導通する。周辺回路領域Ｐのうち、第２周辺回路領域Ｐ２は、抵抗体の形成される領域であって、抵抗体は、セル領域Ｃのフローティングゲートと同じ物質層からなる。
次に、基板１００上にトンネル絶縁膜用第１絶縁膜１１０及びフローティングゲート用第１導電膜１２０を形成する。
図２に示すように、素子分離領域を露出させるマスクパターン（図示せず）を利用して第１導電膜１２０、第１絶縁膜１１０及び基板１００の一部をエッチングすることによって、セル領域Ｃと第１及び第２周辺回路領域Ｐ１、Ｐ２に素子分離トレンチ及びこれにより画定される活性領域Ａ１、Ａ２、Ａ３を形成する。本工程においてエッチングされた第１導電膜１２０及び第１絶縁膜１１０をそれぞれ図面符号１２０Ａ及び１１０Ａと表示した。
次に、素子分離トレンチに絶縁膜を埋め立てて素子分離膜１３０を形成する。具体的に、素子分離トレンチを十分に埋め立てる厚さの絶縁膜を形成した後、第１導電膜１２０Ａが露出するまでＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を行って、素子分離膜１３０を形成する。
図３に示すように、周辺回路領域Ｐを覆うマスクパターン１４０を形成した後、マスクパターン１４０により露出するセル領域Ｃの素子分離膜１３０の一部を除去する。セル領域Ｃの一部の除去された素子分離膜１３０は、図面符号１３０Ａと表示した。本工程の結果、セル領域Ｃにおいて第１導電膜１２０Ａの上部は、素子分離膜１３０Ａの上に突出する。本工程を行うことは、制御ゲートとフローティングゲートとの接触面積を増加させて、カップリング比を増加させるためである。
図４に示すように、マスクパターン１４０を除去した後の工程結果物の全面に沿って形成されながら第１周辺回路領域Ｐ１の第１導電膜１２０Ａの一部をオープンさせる領域（以下、オープン領域）Ｏ１を有する電荷遮断膜用第２絶縁膜１５０を形成する。オープン領域Ｏ１を形成することは、第１周辺回路領域Ｐ１に形成される周辺回路ゲートのフローティングゲートと制御ゲートとが第２絶縁膜１５０により遮断されずに、互いに導通されなければならないためである。
次に、オープン領域Ｏ１を有する第２絶縁膜１５０上に制御ゲート用第２導電膜１６０を形成する。
次に、図示していないが、セル領域Ｃの第１絶縁膜１１０Ａ、第１導電膜１２０Ａ、第２絶縁膜１５０及び第２導電膜１６０をパターニングすることで、前述したメモリセルを形成する。また、第１周辺回路領域Ｐ１の第１導電膜１２０Ａ、オープン領域Ｏ１を有する第２絶縁膜１５０及び第２導電膜１６０をパターニングすることで、前述した周辺回路ゲートを形成する。また、第２周辺回路領域Ｐ２の第２導電膜１６０を選択的にエッチングすることによって、第１導電膜１２０Ａのみからなる前述した抵抗体を形成する。
しかしながら、以上で説明した製造方法によれば、次のような問題点が発生する。
まず、図２の工程にてセル領域Ｃ、第１周辺回路領域Ｐ１及び第２周辺回路領域Ｐ２において素子分離トレンチ形成工程及びこれに埋め立てられる素子分離膜１３０の形成工程は、同時に行われる。ところが、セル領域Ｃのパターン密度は、周辺回路領域Ｐのパターン密度より大きい。言い換えれば、セル領域Ｃの活性領域Ａ１及び素子分離膜１３０は、周辺回路領域Ｐの活性領域Ａ２、Ａ３及び素子分離膜１３０に比べてより稠密に形成される。このようなパターン密度の差によるローディング効果（ｌｏａｄｉｎｇ ｅｆｆｅｃｔ）によって、セル領域Ｃと周辺回路領域Ｐとで素子分離トレンチを形成するためのエッチング時にエッチング速度が異になるか、又は素子分離膜１３０を形成するための絶縁膜の埋めたて時に埋めたて厚が異になるか、素子分離膜１３０の形成のための絶縁膜ＣＭＰ工程時にＣＭＰ速度が異になる等、工程の均一性が低下するという問題がある。
また、図３の工程においてセル領域Ｃにおいてのみ第２導電膜１２０Ａを素子分離膜１３０Ａより突出させるためには、周辺回路領域Ｐを覆うマスクパターン１４０の形成という追加工程が必要である。ところが、マスクパターンの形成工程は、フォトレジスト塗布、露光及び現像という一連の過程を経る工程であって、マスクパターンの形成工程が多いほど、工程費用、時間及び難易度が増加するという問題がある。
なお、図２の工程において素子分離トレンチを形成した後、一般に第１周辺回路領域Ｐ１の基板１００に対しては、様々な目的、例えば、周辺回路トランジスタのスタンバイ電流（ｓｔａｎｄｂｙ ｃｕｒｒｅｎｔ）を改善するためのイオン注入工程がさらに行われ、このようなイオン注入工程は、セル領域Ｃ及び第２周辺回路領域Ｐ２を覆うマスクパターンを形成した状態で行われる。ところが、イオン注入工程後にマスクパターンを除去する過程においてセル領域Ｃに予め形成された第１導電膜１２０Ａが倒れるリーニング（ｌｅａｎｉｎｇ）現象が発生できる。セル領域Ｃに予め形成された第１導電膜１２０Ａは、周辺回路領域Ｐに比べて極めて小さな線幅を有するからである。
そこで、以上のような問題点を解決することのできる製造方法の開発が求められるのが現状である。
本発明は、前記課題を解決するために提案されたものであって、その目的は、工程の均一性を確保し、工程時間、費用及び難易度と工程に起因した不良を減少させうる不揮発性メモリ装置の製造方法を提供することにある。
前記課題を解決するための本発明の一実施の形態に係る不揮発性メモリ装置の製造方法は、第１領域及び第２領域を含む基板上に第１絶縁膜及び第１導電膜を形成するステップと、前記第１領域の前記第１導電膜、前記第１絶縁膜及び前記基板を選択的にエッチングして、前記第１領域に第１素子分離トレンチを形成するステップと、前記第１素子分離トレンチに埋め立てられる第１素子分離膜を形成するステップと、前記第１素子分離膜及び前記第１導電膜上に第２絶縁膜及び導電性のキャップ膜を形成するステップと、前記第２領域の前記キャップ膜及び前記第２絶縁膜をエッチングするステップと、結果物の全面上に第２導電膜を形成するステップと、前記第１領域の前記第２導電膜、前記キャップ膜、前記第２絶縁膜、前記第１導電膜及び前記第１絶縁膜を選択的にエッチングして、第１ゲートパターンを形成しながら、前記第２領域の前記第２導電膜、前記第１導電膜、前記第１絶縁膜及び前記基板を選択的にエッチングして、前記第２領域に第２素子分離トレンチを形成するステップとを含む。
また、前記課題を解決するための本発明の他の一実施の形態に係る不揮発性メモリ装置の製造方法は、セル領域、第１周辺回路領域及び第２周辺回路領域を含む基板上にトンネル絶縁膜用第１絶縁膜及びフローティングゲート用第１導電膜を形成するステップと、前記セル領域の前記第１導電膜、前記第１絶縁膜及び前記基板を選択的にエッチングして、前記セル領域に第１素子分離トレンチを形成するステップと、前記第１素子分離トレンチに埋め立てられる第１素子分離膜を形成するステップと、前記第１素子分離膜及び前記第１導電膜上に電荷遮断膜用第２絶縁膜及び導電性のキャップ膜を形成するステップと、前記第１周辺回路領域の前記キャップ膜及び前記第２絶縁膜を除去しながら、前記第２周辺回路領域の前記キャップ膜及び前記第２絶縁膜が活性領域内に位置するようにパターニングするステップと、結果物の全面上に制御ゲート用第２導電膜を形成するステップと、前記セル領域の前記第２導電膜、前記キャップ膜、前記第２絶縁膜、前記第１導電膜及び前記第１絶縁膜を選択的にエッチングして第１ゲートパターンを形成しながら、前記第１及び第２周辺回路領域の前記第２導電膜、前記第１導電膜、前記第１絶縁膜及び前記基板を選択的にエッチングして前記第１及び第２周辺回路領域に第２素子分離トレンチを形成するステップを含む。
また、前記課題を解決するための本発明のさらに他の一実施の形態に係る不揮発性メモリ装置の製造方法は、第１領域及び第２領域を含む基板上に第１絶縁膜及び第１導電膜を形成するステップと、前記第１領域の前記基板内に第１素子分離膜を形成するステップと、前記第１素子分離膜及び前記第１導電膜上に第２絶縁膜及び導電性のキャップ膜を形成するステップと、前記第２領域の前記キャップ膜及び前記第２絶縁膜をエッチングするステップと、結果物の全面上に第２導電膜を形成するステップと、前記第１領域の前記第２導電膜、前記キャップ膜、前記第２絶縁膜、前記第１導電膜及び前記第１絶縁膜と、前記第２領域の前記第２導電膜、前記第１導電膜、前記第１絶縁膜及び前記基板を選択的にエッチングして、前記第１領域に第１ゲートパターンと前記第２領域に第２素子分離トレンチを形成するステップとを含む。
本発明の不揮発性メモリ装置の製造方法によれば、工程均一性を確保し、工程時間、費用及び難易度と工程に起因した不良を減少させることができる。
従来の不揮発性メモリ装置の製造方法を説明するための断面図である。 従来の不揮発性メモリ装置の製造方法を説明するための断面図である。 従来の不揮発性メモリ装置の製造方法を説明するための断面図である。 従来の不揮発性メモリ装置の製造方法を説明するための断面図である。 本発明の一実施の形態に係る不揮発性メモリ装置を示す平面図である。 本発明の一実施の形態に係る不揮発性メモリ装置の製造方法を説明するための断面図である。 本発明の一実施の形態に係る不揮発性メモリ装置の製造方法を説明するための断面図である。 本発明の一実施の形態に係る不揮発性メモリ装置の製造方法を説明するための断面図である。 本発明の一実施の形態に係る不揮発性メモリ装置の製造方法を説明するための断面図である。 本発明の一実施の形態に係る不揮発性メモリ装置の製造方法を説明するための断面図である。 本発明の一実施の形態に係る不揮発性メモリ装置の製造方法を説明するための断面図である。 本発明の一実施の形態に係る不揮発性メモリ装置の製造方法を説明するための断面図である。 本発明の一実施の形態に係る不揮発性メモリ装置の製造方法を説明するための断面図である。 本発明の一実施の形態に係る不揮発性メモリ装置の製造方法を説明するための断面図である。 本発明の一実施の形態に係る不揮発性メモリ装置の製造方法を説明するための断面図である。 本発明の一実施の形態に係る不揮発性メモリ装置の製造方法を説明するための断面図である。 本発明の他の一実施の形態に係る不揮発性メモリ装置の製造方法を説明するための平面図である。 本発明の他の一実施の形態に係る不揮発性メモリ装置の製造方法を説明するための平面図である。 本発明の他の一実施の形態に係る不揮発性メモリ装置の製造方法を説明するための断面図である。 本発明の他の一実施の形態に係る不揮発性メモリ装置の製造方法を説明するための断面図である。
以下では、本発明の最も好ましい実施形態が説明される。図面において、厚さと間隔は、説明の便宜のために表現されたものであって、実際の物理的厚さに比べて誇張されて図示されうる。本発明を説明するにあたって、本発明の要旨と無関係の公知の構成は省略されうる。各図面の構成要素に参照番号を付するにあたって、同じ構成要素に限っては、たとえ他の図面上に表示されても可能な限り同じ番号を有するようにしていることに留意すべきである。
図５は、本発明の一実施の形態に係る不揮発性メモリ装置を示す平面図である。
図５に示すように、不揮発性メモリ装置は、複数のメモリセルの形成されるセル領域Ｃ及び複数の単位素子、例えば、周辺回路トランジスタや抵抗体の形成される周辺回路領域Ｐを含む。本明細書では、特に周辺回路トランジスタの形成される領域を第１周辺回路領域Ｐ１と表示し、抵抗体の形成される領域を第２周辺回路領域Ｐ２と表示するようにする。本図面には、セル領域Ｃ、第１周辺回路領域Ｐ１及び第２周辺回路領域Ｐ２が並べて配置されたように示されているが、本発明がこれに限定されるものではなく、第１及び第２周辺回路領域Ｐ１、Ｐ２は、セル領域Ｃの周辺に配置されるものならばよい。
ここで、セル領域Ｃを述べると、半導体基板には、一方向 （Ｙ１−Ｙ１´方向）に延びる形状を有し、かつ互いに平行に配列される複数の活性領域Ａ１が形成される。半導体基板上には、活性領域Ａ１を横切る方向（Ｘ１−Ｘ´方向）に延びる形状を 有し、かつ互いに平行に配列される複数のコントロールゲートＣＧが形成される。コントロールゲートＣＧと活性領域Ａ１との間には、コントロールゲートＣＧと活性領域Ａ１との交差点ごとに島状のフローティングゲートＦＧが形成される。フローティングゲートＦＧと半導体基板との間には、図示していないトンネル絶縁膜が介在され、フローティングゲートＦＧとコントロールゲートＣＧとの間には、図示しない電荷遮断膜が介在される。一つのフローティングゲートＦＧ、その下部のトンネル絶縁膜、その上部の電荷遮断膜及び一つのフローティングゲートＦＧと接するコントロールゲートＣＧが単位メモリセルＭＣを構成する。
また、第１周辺回路領域Ｐ１を述べると、半導体基板には、バー形状の活性領域Ａ２が形成され、半導体基板上には、活性領域Ａ２を横切る周辺回路ゲートＰＧが形成される。周辺回路ゲートＰＧの両側の活性領域Ａ２内には、接合領域が形成される。周辺回路ゲートＰＧと活性領域Ａ２との間には、図示しないゲート絶縁膜が介在される。周辺回路ゲートＰＧ、接合領域及びゲート絶縁膜が周辺回路トランジスタを構成する。周辺回路ゲートＰＧの形状、活性領域Ａ２の形状などは、本図面に示したものに限定されず、多様に変形されうる。
また、第２周辺回路領域Ｐ２を述べると、半導体基板には、バー形状の活性領域Ａ３が形成され、この活性領域Ａ３上には、抵抗体Ｒが形成される。抵抗体Ｒは、セル領域ＣのフローティングゲートＦＧと同じ物質層からなることができる。抵抗体Ｒと活性領域Ａ３との間には、絶縁膜が 介在され、抵抗体Ｒの上部にも絶縁膜が形成されていることができる。抵抗体Ｒの形状、活性領域Ａ３の形状などは、本図面に示したものに限定されず、多様に変形されうる。
以上で説明した不揮発性メモリ装置の製造方法については、以下の図６ないし図２０を参照して、さらに詳細に説明する。
図６ないし図１６は、本発明の一実施の形態に係る不揮発性メモリ装置の製造方法を説明するための断面図である。特に、図６ないし図１２においてセル領域Ｃは、図５のＸ１−Ｘ１´に沿う断面を示し、第１周辺回路領域Ｐ１は、図５のＸ２−Ｘ２´に沿う断面を示し、第２周辺回路領域Ｐ２は、図５のＸ３−Ｘ３´に沿う断面を示す。図１３ないし図１６においてセル領域Ｃは、図５のＹ１−Ｙ１´に沿う断面を示し、第１周辺回路領域Ｐ１は、図５のＹ２−Ｙ２´に沿う断面を示し、第２周辺回路領域Ｐ２は、図５のＹ３−Ｙ３´に沿う断面を示す。
図６に示すように、セル領域Ｃ、第１周辺回路領域Ｐ１及び第２周辺回路領域Ｐ２が画定された基板１０を提供する。基板１０は、シリコン基板などのような半導体基板でありうる。
次に、基板１０上にトンネル絶縁膜用第１絶縁膜１１及びフローティングゲート用第１導電膜１２を形成した後、第１ハードマスク層１３を形成する。第１絶縁膜１１は、例えば、酸化膜でありえ、第１導電膜１２は、例えば、不純物のドーピングされたポリシリコン膜でありえ、第１ハードマスク層１３は、窒化膜や酸化膜などの絶縁膜でありうる。
図７に示すように、第１ハードマスク層１３上に周辺回路領域Ｐは覆いながらセル領域Ｃの素子分離領域を露出させるマスクパターン１４を形成する。マスクパターン１４は、フォトレジストの塗布、露光及び現像工程によって形成されることができる。
次に、マスクパターン１４をエッチングマスクとして第１ハードマスク層１３をエッチングして、第１ハードマスクパターン１３Ａを形成した後、マスクパターン１４及び／又は第１ハードマスクパターン１３Ａをエッチングマスクとして第１導電膜１２、第１絶縁膜１１及び基板１０の一部をエッチングすることによって、セル領域Ｃに素子分離トレンチＴ１及びこれによって画定される活性領域Ａ１を形成する。本工程においてエッチングされた第１導電膜１２及び第１絶縁膜１１をそれぞれ図面符号１２Ａ及び１１Ａと表記した。
すなわち、従来の技術とは異なり、本実施形態では、セル領域Ｃの素子分離トレンチＴ１及び活性領域Ａ１をまず形成する。
図８に示すように、図７の工程結果物上に素子分離トレンチＴ１を十分に埋め立てる厚さの絶縁膜、例えば、酸化膜を形成した後に第１導電膜１２Ａが露出するまで平坦化工程、例えば、ＣＭＰ工程を行うことによって、素子分離膜１５を形成する。前述したようにセル領域Ｃにのみ素子分離トレンチＴ１が形成された状態であるから、素子分離膜１５もやはりセル領域Ｃにのみ形成される。
図９に示すように、セル領域Ｃの素子分離膜１５の上部を除去する。上部の除去された素子分離膜１５を図面符号１５Ａと表記した。本工程の結果、セル領域Ｃの第１導電膜１２Ａ上部は、素子分離膜１５Ａの上に突出する。これは、フローティングゲートと制御ゲートとの接触面積を増加させて、カップリング比を増加させるためである。
このとき、素子分離膜１５の上部の除去工程は、別途のマスクパターン形成工程無しで第１導電膜１２Ａと素子分離膜１５との間のエッチング選択比の差を利用して行われることができる。例えば、素子分離膜１５の上部の除去工程は、ポリシリコン膜に対する酸化膜のエッチング率が高いエッチング液又はエッチングガスを利用したエッチング工程により行われることができる。従来では、本工程を行う際にセル領域だけでなく周辺回路領域にも素子分離膜が形成されているために、周辺回路領域の素子分離膜が損失するのを防止するために、周辺回路領域を覆うマスクパターンを形成した状態で素子分離膜の上部を除去する工程を行った（図３参照）。しかしながら、本実施形態では、周辺回路領域Ｐに素子分離膜がまだ形成されない状態であるから、周辺回路領域を覆うマスクパターンの形成工程を省略でき、これにより、工程時間、費用及び難易度が減少するという効果がある。
図１０に示すように、図９の工程結果物の全面に沿って電荷遮断膜用第２絶縁膜１６を形成する。第２絶縁膜１６は、下部プロファイルに沿って形成されることができ、例えば、順次蒸着されたＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜でありうる。
次に、第２絶縁膜１６上にキャップ膜１７を形成する。キャップ膜１７は、後続工程において第２絶縁膜１６を保護するためのものであって、不純物のドーピングされたポリシリコン膜のように導電膜から形成されることができる。
図１１に示すように、キャップ膜１７上にセル領域Ｃを覆い、第１周辺回路領域Ｐ１の全てを露出させ、第２周辺回路領域Ｐ２で抵抗体の形成される領域を覆うマスクパターン１８を形成した後、マスクパターン１８をエッチングバリアとして利用してキャップ膜１７及び第２絶縁膜１６をエッチングする。エッチングされたキャップ膜１７及び第２絶縁膜１６をそれぞれ図面符号１７Ａ及び１６Ａと表記した。
本工程を行うことは、第１周辺回路領域Ｐ１の周辺回路ゲート形成のために、第２絶縁膜１６を除去するためである。特に、従来の技術では、第１周辺回路領域の第２絶縁膜を一部除去したが、本実施形態では、第１周辺回路領域Ｐ１の第２絶縁膜１６の全てを除去することを特徴とする。これは、後続する図１３の工程にてセル領域ＣのゲートパターンＧ１を形成しながら第１周辺回路領域Ｐ１に素子分離トレンチを形成するためである。該当部分においてさらに詳細に説明することにする。
また、本工程を行うことは、第２周辺回路領域Ｐ２の抵抗体は、第１導電膜１２Ａのみから形成されながら抵抗体の上に第２絶縁膜１６Ａが残留しなければならないためである。
図１２に示すように、マスクパターン１８を除去した後に露出するキャップ膜１７Ａの上に制御ゲート用第２導電膜１９を形成する。第２導電膜１９は、例えば、金属膜、金属シリサイド膜又は不純物のドーピングされたポリシリコン膜などを含むことができる。
図１３に示すように、第２導電膜１９上に窒化膜などの第２ハードマスク層を形成した後、第２ハードマスク層上にセル領域Ｃの制御ゲートが形成される領域を覆いながら同時に周辺回路領域Ｐの素子分離領域、すなわち、第１及び第２周辺回路領域Ｐ１、Ｐ２の素子分離領域を露出させるマスクパターン２１を形成する。
次に、マスクパターン２１をエッチングマスクとして利用して第２ハードマスク層をエッチングして第２ハードマスクパターン２０を形成した後、マスクパターン２１及び／又は第２ハードマスクパターン２０をエッチングマスクとして利用してセル領域Ｃの第２導電膜１９、キャップ膜１７Ａ、第２絶縁膜１６Ａ、第１導電膜１２Ａ及び第１絶縁膜１１Ａをエッチングしてセル領域ＣにゲートパターンＧ１を形成する。エッチングされた第２導電膜１９、キャップ膜１７Ａ、第２絶縁膜１６Ａ、第１導電膜１２Ａ及び第１絶縁膜１１Ａをそれぞれ図面符号１９Ａ、１７Ｂ、１６Ｂ、１２Ｂ及び１１Ｂと表記した。本工程の結果、セル領域Ｃに複数のメモリセルが形成され、ここで、第２導電膜１９Ａが制御ゲートを形成し、第１導電膜１２Ｂがフローティングゲートを形成する。
このとき、セル領域ＣのゲートパターンＧ１を形成するためのエッチング工程において第２導電膜１９、キャップ膜１７Ａ及び第２絶縁膜１６Ａのエッチング時に、これらの層と対応する第１及び第２周辺回路領域Ｐ１、Ｐ２の第２導電膜１９、第１導電膜１２Ａ及び第１絶縁膜１１Ａが共にエッチングされる。前述した図１１の工程により第１周辺回路領域Ｐ１では、キャップ膜１７及び第２絶縁膜１６が除去されており、第２周辺回路領域Ｐ２では、キャップ膜１７Ａ及び第２絶縁膜１６Ａがマスクパターン２１の内側に位置するように小さな幅を有するので、結局、第１及び第２周辺回路領域Ｐ１、Ｐ２においてマスクパターン２１によりエッチングされた層は、第２導電膜１９、第１導電膜１２Ａ、第１絶縁膜１１Ａ及び基板１０に限定されるためである。第１及び第２周辺回路領域Ｐ１、Ｐ２の第２導電膜１９、第１導電膜１２Ａ及び第１絶縁膜１１Ａエッチングにより露出した基板１０は、セル領域ＣのゲートパターンＧ１を形成するためのエッチング工程において第１導電膜１２Ａ及び第１絶縁膜１１Ａのエッチング時に共にエッチングされる。その結果、第１及び第２周辺回路領域Ｐ１、Ｐ２の基板１０に素子分離トレンチＴ２、Ｔ３及びこれによって画定される活性領域Ａ２、Ａ３が形成される。エッチングされた第２導電膜１９、第１導電膜１２Ａ及び第１絶縁膜１１Ａをそれぞれ図面符号１９Ａ、１２Ｂ及び１１Ｂと表記した。第２周辺回路領域Ｐ２の第２絶縁膜１６Ａ及びキャップ膜１７Ａは、活性領域Ａ３内に位置するから、エッチングされずにそのまま存在する。
すなわち、従来の技術とは異なり、本実施形態では、セル領域Ｃの素子分離トレンチＴ１及び活性領域Ａ１の形成工程をまず行い、これとは別に周辺回路領域Ｐの素子分離トレンチＴ２、Ｔ３及び活性領域Ａ２、Ａ３の形成工程を後に行う。このようにセル領域Ｃの素子分離トレンチＴ１及び活性領域Ａ１の形成工程と周辺回路領域Ｐの素子分離トレンチＴ２、Ｔ３及び活性領域Ａ２、Ａ３の形成工程を別に行うから、パターン密度差によるローディング効果により工程の均一性が低下する現象が基本的に防止できる。なお、セル領域ＣのゲートパターンＧ１の形成工程を行う過程において周辺回路領域Ｐの素子分離トレンチＴ２、Ｔ３及び活性領域Ａ２、Ａ３の形成工程を共に行うから、別途の工程追加が要求されない。
図１４に示すように、マスクパターン２１を除去した後に工程結果物の上にセル領域ＣのゲートパターンＧ１の間を十分に埋め立てる厚さの絶縁膜、例えば、酸化膜を形成した後、第２ハードマスクパターン２０が露出するまで平坦化工程、例えば、ＣＭＰを行うことによって、絶縁膜２２を形成する。
このとき、第１及び第２周辺回路領域Ｐ１、Ｐ２には、素子分離トレンチＴ２、Ｔ３が形成されているので、絶縁膜２２は、素子分離トレンチＴ２、Ｔ３内に形成されて素子分離膜をなす。本図には、絶縁膜２２が素子分離トレンチＴ２、Ｔ３の一部を埋め立てる厚さを有することと示されているが、本発明がこれに限定されるものではなく、絶縁膜２２が素子分離トレンチＴ２、Ｔ３を完全に埋め立てる厚さを有するように形成されることもできる。
本工程の結果、形成される絶縁膜２２は、セル領域Ｃでは、ゲートパターンＧ１を互いに絶縁させる機能を果たし、かつ周辺回路領域Ｐでは、素子分離膜としての機能を行うことができる。すなわち、従来の技術に比べて、別途の追加工程がなくても周辺回路領域Ｐに素子分離膜の形成が可能である。
図１５に示すように、図１４の工程結果物上にセル領域Ｃを覆い、第１周辺回路領域Ｐ１の周辺回路ゲートが形成される領域を覆い、第２周辺回路領域Ｐ２において活性領域Ａ３を露出させながら残りの領域を覆うマスクパターン２３を形成する。
図１６に示すように、マスクパターン２３をエッチングマスクとして利用して第１周辺回路領域Ｐ１の第２ハードマスクパターン２０、第２導電膜１９Ａ、第１導電膜１２Ｂ及び第１絶縁膜１１Ｂをエッチングすることによって、第１周辺回路領域Ｐ１に周辺回路ゲートＰＧを形成する。エッチングされた第２ハードマスクパターン２０、第２導電膜１９Ａ、第１導電膜１２Ｂ及び第１絶縁膜１１Ｂをそれぞれ図面符号２０Ａ、１９Ｂ、１２Ｃ及び１１Ｃと表記した。
周辺回路ゲートＰＧを形成するためのエッチング工程と同時に、第２周辺回路領域Ｐ２のマスクパターン２３をエッチングマスクとして利用して下部構造物をエッチングすると、第２周辺回路領域Ｐ２においてマスクパターン２３により完全に露出した第２ハードマスクパターン２０及び第２導電膜１９Ａは、すべて除去されることに対し、第１導電膜１２Ｂ及び第１絶縁膜１１Ｂの一部は、キャップ膜１７Ａ及び第２絶縁膜１６Ａにより覆われており、それによりキャップ膜１７Ａ及び第２絶縁膜１６Ａにより覆われない部分のみが除去される。言い換えれば、キャップ膜１７Ａ及び第２絶縁膜１６Ａが本エッチング工程において第１導電膜１２Ｂ及び第１絶縁膜１１Ｂに対したエッチングバリアとして作用する。一方、キャップ膜１７は、第１導電膜１２Ｂ及び／又は第２導電膜１９Ａと同じ物質からなることができ、それにより第１導電膜１２Ｂのエッチング工程及び／又は第２導電膜１９Ａのエッチング工程において除去されうる。本工程結果、第２周辺回路領域Ｐ２には、エッチングされた第１導電膜１２Ｃからなる抵抗体Ｒが形成され、抵抗体Ｒの上部及び下部には、それぞれ残留する第２絶縁膜１６Ａ及びエッチングされた第１絶縁膜１１Ｃが形成されている。
一方、本エッチング工程において周辺回路領域Ｐの絶縁膜２２は一部が除去されて、図示のような形状を示すことができる。一部の除去された絶縁膜２２を図面符号２２Ａと表記した。
次に、示していないが、要求される後続工程、例えば、周辺回路ゲートＰＧの側壁にスペーサを形成するための絶縁膜蒸着及び全面エッチング工程と、後続するＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）方式のコンタクト形成時にエッチング停止膜として作用する窒化膜蒸着工程と、窒化膜を覆う層間絶縁膜形成工程などを行うことができる。
以上で説明した製造方法によれば、以下のような効果が得られることができる。
まず、セル領域の素子分離トレンチ及び素子分離膜形成工程と周辺回路領域の素子分離トレンチ及び素子分離膜形成工程を別個に行うために、パターン密度差によるローディング効果によって素子分離トレンチ形成工程又は素子分離膜形成工程の均一度が低下するという問題が基本的に防止できる。
また、周辺回路領域に素子分離トレンチを形成する過程においてセル領域のゲートパターンが完成されるために（図１３参照）、これらの工程を行った後、セル領域の活性領域に接合領域を形成するためのイオン注入を行うと同時に、周辺回路領域の活性領域に必要なイオン注入、例えばスタンバイ電流を改善するためのイオン注入を行うことができるから、工程が単純になり、かつ工程不良が減少するという効果がある。
また、セル領域でフローティングゲート用導電膜を素子分離膜より突出させる工程を行う時（図９参照）に、周辺回路領域の全てがフローティングゲート用導電膜により覆われているので、周辺回路領域を覆うマスクパターン形成工程が省略できるから、工程が単純になる。
なお、セル領域の素子分離トレンチ及び素子分離膜形成工程と周辺回路領域の素子分離トレンチ及び素子分離膜形成工程を別個に行っても、工程ステップを追加しなくてもよい。例えば、周辺回路領域の素子分離トレンチ形成工程をセル領域のゲートパターン形成工程と共に行うことができ、周辺回路領域の素子分離膜形成工程をセル領域のゲートパターンの間を埋め立てる絶縁膜形成工程と共に行うことができるためである。
一方、不揮発性メモリ装置の集積度が増加しながらパターンがちゅう密で小さな線幅を有するセル領域Ｃでは、従来のフォトレジスト塗布、露光及び現像を利用して所望の線幅を有するパターンを形成することが難しくなっている。それにより提案されたことが、一名ＳＰＴ（Ｓｐａｃｅｒ Ｐａｔｔｅｒｎｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ）工程であって、これについては既に広く知られている。以下、本発明の一実施の形態に係る不揮発性メモリ装置の製造方法において、特に前述した図１３のゲートパターンＧ１がＳＰＴ工程を利用して形成される場合について説明する。
図１７ないし図２０は、本発明の他の一実施の形態に係る不揮発性メモリ装置の製造方法を説明するための平面図及び断面図である。特に、図１７及び図１８は、セル領域Ｃのみを示す平面図で、図１９及び図２０は断面図であって、５のＹ１−Ｙ１´線、Ｙ２−Ｙ２´線及びＹ３−Ｙ３´線に沿う断面を示す。本実施形態を説明するにあたって、前述した実施形態と同じ部分については、説明を簡略にしたり又は省略したりする。
まず、前述した図６ないし図１２の工程を行う。
次に、図１７及び図１９に示すように、図１２の工程結果物の上に窒化膜などの第３ハードマスク層３０を形成した後、第３ハードマスク層３０の上にセル領域Ｃの制御ゲートが形成される領域（点線で表示された部分を参照）の間を交互に覆うマスクパターン３１を形成する。マスクパターン３１は、フォトレジストの塗布、露光及び現像により形成されることができ、図示のようにバー形状を有することができる。
次に、図１８及び図１９に示すように、第３ハードマスク層３０及びマスクパターン３１の上に下部プロファイルに沿ってスペーサ用絶縁膜、例えば、酸化膜や窒化膜を蒸着した後、第３ハードマスク層３０が露出するまで全面エッチングを行うことによって、セル領域Ｃのマスクパターン３１の側壁にスペーサ３２を形成する。このような全面エッチング過程において周辺回路領域Ｐのスペーサ用絶縁膜は、すべて除去される。
図２０に示すように、マスクパターン３１を除去してセル領域Ｃにスペーサ３２のみを残留させる。マスクパターン３１の除去は、Ｏ２プラズマを利用するストリップ工程により容易に行われることができる。
次に、周辺回路領域Ｐの第３ハードマスク層３０の上に第１及び第２周辺回路領域Ｐ１、Ｐ２の素子分離領域を露出させるマスクパターン３３を形成する。
次に、図示していないが、セル領域Ｃのスペーサ３２及び周辺回路領域Ｐのマスクパターン３３をエッチングバリアとして利用して下部構造物をエッチングする。言い換えれば、セル領域Ｃのスペーサ３２及び周辺回路領域Ｐのマスクパターン３３は、前述した図１３のマスクパターン２１と実質的に同じ役割を行い、第３ハードマスク層３０は、前述した図１３の第２ハードマスク層と実質的に同じ役割を行う。
したがって、図１３に示したものと実質的に類似した構造物、すなわち、セル領域Ｃにゲートパターンが形成されながら第１及び第２周辺回路領域Ｐ１、Ｐ２に素子分離トレンチＴ２、Ｔ３が形成された構造物が獲得されうる。ただし、本実施形態のセル領域Ｃのゲートパターンは、ライン型形状ではなく、セル領域Ｃのエッジ部（図１８のＥ参照）で互いに連結した額縁型形状を有することが図１３と異なる。これは、マスクパターン３１は、バー形状を有するから、スペーサ３２は、このマスクパターン３１の側壁の全てを取り囲む額縁形状を有し、それによりこのスペーサ３２を利用してエッチングされたセル領域Ｃのゲートパターンもやはり額縁形状を有するためである。したがって、図５及び図１３のように、セル領域Ｃにライン型のゲートパターンＧ１を形成するためには、セル領域Ｃのエッジ部（図１８のＥ参照）のゲートパターンを除去することによって、一つの額縁形状構造を二つのライン型構造に分離しなければならない。これについては後述する。
このようにスペーサ３２を利用してセル領域Ｃのゲートパターンを形成する場合、セル領域Ｃのゲートパターン幅を露光限界以上に小さく調節できるから、セル領域Ｃの集積度を増加させうるという長所がある。スペーサ３２の水平方向の幅は、スペーサ用絶縁膜の厚さを調節することによって、極めて小さく調節できるためである。
続く工程は、図１４ないし図１６で説明した工程と実質的に同一である。ただし、前述したように、セル領域Ｃのエッジ部Ｅのゲートパターンを除去する工程がさらに行われなければならず、このために図１５及び図１６の工程の一部が変更されうる。ただし、図１５及び図１６には、セル領域Ｃのエッジ部Ｅが示されていないので、図面は前述した実施形態と同一である。
具体的に、図１５の工程においてマスクパターン２３は、セル領域Ｃを覆うもののセル領域Ｃのエッジ部Ｅを露出させる。次に、図１６の工程にてマスクパターン２３を利用して第１周辺回路領域Ｐ１に周辺回路ゲートＰＧを形成し、第２周辺回路領域Ｐ２に抵抗体Ｒを形成しながら、セル領域Ｃのエッジ部Ｅのゲートパターンを除去してライン型のゲートパターンに分離させる。
以上、説明した本発明の他の一実施の形態の製造方法によれば、前述した一実施の形態の製造方法と同じ効果が得られる。
また、セル領域のゲートパターンを形成する際にＳＰＴ工程を利用するので、露光限界以上のゲートパターン形成が可能であり、それによりセル領域の集積度をさらに増加させることができる。
なお、ＳＰＴ工程において伴われるセル領域エッジ部でのゲートパターン分離工程は、周辺回路領域のゲートや抵抗体形成工程において共に行われるために、別途の追加工程が要求されないという長所がある。
なお、本発明は、上記の実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
１０ 基板
１１ 第１絶縁膜
１２ 第１導電膜
１５ 素子分離膜
１６ 第２絶縁膜
１７ キャップ膜
１９ 第２導電膜

Claims (23)

  1. 第１領域及び第２領域を含む基板上に第１絶縁膜及び第１導電膜を形成するステップと、
    前記第１領域の前記第１導電膜、前記第１絶縁膜及び前記基板を選択的にエッチングして、前記第１領域に第１素子分離トレンチを形成するステップと、
    前記第１素子分離トレンチに埋め立てられる第１素子分離膜を形成するステップと、
    前記第１素子分離膜及び前記第１導電膜上に第２絶縁膜及び導電性のキャップ膜を形成するステップと、
    前記第２領域の前記キャップ膜及び前記第２絶縁膜をエッチングするステップと、
    結果物の全面上に第２導電膜を形成するステップと、
    前記第１領域の前記第２導電膜、前記キャップ膜、前記第２絶縁膜、前記第１導電膜及び前記第１絶縁膜を選択的にエッチングして、第１ゲートパターンを形成しながら、前記第２領域の前記第２導電膜、前記第１導電膜、前記第１絶縁膜及び前記基板を選択的にエッチングして、前記第２領域に第２素子分離トレンチを形成するステップと、
    を含む不揮発性メモリ装置の製造方法。
  2. 前記第１素子分離膜の形成ステップ後に、
    前記第１素子分離膜の一部を除去して、前記第１領域の前記第１導電膜を前記第１素子分離膜の上に突出させるステップをさらに含む請求項１に記載の不揮発性メモリ装置の製造方法。
  3. 前記第１素子分離膜の一部除去は、前記第１導電膜と前記第１素子分離膜との間のエッチング選択比を利用して行われる請求項２に記載の不揮発性メモリ装置の製造方法。
  4. 前記第２素子分離トレンチの形成ステップ後に、
    前記第１領域の前記第１ゲートパターンの間を埋めたてながら前記第２素子分離トレンチの一部又は全てを埋め立てる第３絶縁膜を形成するステップをさらに含む請求項１に記載の不揮発性メモリ装置の製造方法。
  5. 前記第２領域の前記キャップ膜及び前記第２絶縁膜をエッチングするステップにおいて、
    前記キャップ膜及び前記第２絶縁膜は、前記第２領域から全て除去される請求項１に記載の不揮発性メモリ装置の製造方法。
  6. 前記第２素子分離トレンチの形成ステップ後に、
    前記第２領域の前記第２導電膜、前記第１導電膜及び前記第１絶縁膜を選択的にエッチングして、前記第２領域に第２ゲートパターンを形成するステップをさらに含む請求項５に記載の不揮発性メモリ装置の製造方法。
  7. 前記第１ゲートパターンの形成ステップは、
    前記第２導電膜上に前記第１領域の制御ゲートが形成される領域の間を交互に覆う第１マスクパターンを形成するステップと、
    前記第１マスクパターンの側壁にスペーサを形成するステップと、
    前記第１マスクパターンを除去するステップと、
    前記スペーサを利用して前記第１ゲートパターンを形成するためのエッチングを行うステップと、
    を含む請求項６に記載の不揮発性メモリ装置の製造方法。
  8. 前記第１ゲートパターンの形成ステップ及び前記第２素子分離トレンチの形成ステップ後に、
    前記第２ゲートパターンを形成しながら、前記第１領域のエッジ部の前記第１ゲートパターンを除去するステップをさらに含む請求項７に記載の不揮発性メモリ装置の製造方法。
  9. 前記第２領域の前記キャップ膜及び前記第２絶縁膜をエッチングするステップにおいて、
    前記キャップ膜及び前記第２絶縁膜は選択的にエッチングされて、前記第２領域の活性領域内に位置する請求項１に記載の不揮発性メモリ装置の製造方法。
  10. 前記第２素子分離トレンチの形成ステップ後に、
    前記第２領域の前記第２導電膜を除去し、前記エッチングされたキャップ膜及び前記エッチングされた第２絶縁膜をエッチングバリアとして利用して、前記第２領域の前記第１導電膜及び前記第１絶縁膜を選択的にエッチングして抵抗体を形成するステップをさらに含む請求項９に記載の不揮発性メモリ装置の製造方法。
  11. 前記第１ゲートパターンの形成ステップは、
    前記第２導電膜上に前記第１領域の制御ゲートが形成される領域間を交互に覆う第１マスクパターンを形成するステップと、
    前記第１マスクパターンの側壁にスペーサを形成するステップと、
    前記第１マスクパターンを除去するステップと、
    前記スペーサを利用して前記第１ゲートパターンを形成するためのエッチングを行うステップとを含む請求項１０に記載の不揮発性メモリ装置の製造方法。
  12. 前記第１ゲートパターンの形成ステップ及び前記第２素子分離トレンチの形成ステップ後に、
    前記抵抗体を形成しながら、前記第１領域のエッジ部の前記第１ゲートパターンを除去するステップをさらに含む請求項１１に記載の不揮発性メモリ装置の製造方法。
  13. セル領域、第１周辺回路領域及び第２周辺回路領域を含む基板上にトンネル絶縁膜用第１絶縁膜及びフローティングゲート用第１導電膜を形成するステップと、
    前記セル領域の前記第１導電膜、前記第１絶縁膜及び前記基板を選択的にエッチングして、前記セル領域に第１素子分離トレンチを形成するステップと、
    前記第１素子分離トレンチに埋め立てられる第１素子分離膜を形成するステップと、
    前記第１素子分離膜及び前記第１導電膜上に電荷遮断膜用第２絶縁膜及び導電性のキャップ膜を形成するステップと、
    前記第１周辺回路領域の前記キャップ膜及び前記第２絶縁膜を除去しながら、前記第２周辺回路領域の前記キャップ膜及び前記第２絶縁膜が活性領域内に位置するようにパターニングするステップと、
    結果物の全面上に制御ゲート用第２導電膜を形成するステップと、
    前記セル領域の前記第２導電膜、前記キャップ膜、前記第２絶縁膜、前記第１導電膜及び前記第１絶縁膜を選択的にエッチングして第１ゲートパターンを形成しながら、前記第１及び第２周辺回路領域の前記第２導電膜、前記第１導電膜、前記第１絶縁膜及び前記基板を選択的にエッチングして前記第１及び第２周辺回路領域に第２素子分離トレンチを形成するステップを含む不揮発性メモリ装置の製造方法。
  14. 前記第１素子分離膜の形成ステップ後に、
    前記第１素子分離膜の一部を除去して、前記セル領域の前記第１導電膜を前記第１素子分離膜の上に突出させるステップをさらに含む請求項１３に記載の不揮発性メモリ装置の製造方法。
  15. 前記第１素子分離膜の一部除去は、前記第１導電膜と前記第１素子分離膜との間のエッチング選択比を利用して行われる請求項１４に記載の不揮発性メモリ装置の製造方法。
  16. 前記第２素子分離トレンチの形成ステップ後に、
    前記セル領域の前記第１ゲートパターンの間を埋めたてながら前記第２素子分離トレンチの一部又は全てを埋め立てる第３絶縁膜を形成するステップをさらに含む請求項１３に記載の不揮発性メモリ装置の製造方法。
  17. 前記第２素子分離トレンチの形成ステップ後に、
    前記第１周辺回路領域の前記第２導電膜、前記第１導電膜及び前記第１絶縁膜を選択的にエッチングして第２ゲートパターンを形成しながら、前記第２周辺回路領域の前記第２導電膜を除去し、前記パターニングされたキャップ膜及び前記パターニングされた第２絶縁膜をエッチングバリアとして利用して、前記第２周辺回路領域の前記第１導電膜及び前記第１絶縁膜を選択的にエッチングして抵抗体を形成するステップをさらに含む請求項１３に記載の不揮発性メモリ装置の製造方法。
  18. 前記第１ゲートパターンの形成ステップは、
    前記第２導電膜上に前記セル領域の制御ゲートが形成される領域の間を交互に覆う第１マスクパターンを形成するステップと、
    前記第１マスクパターンの側壁にスペーサを形成するステップと、
    前記第１マスクパターンを除去するステップと、
    前記スペーサを利用して前記第１ゲートパターンを形成するためのエッチングを行うステップとを含む請求項１３に記載の不揮発性メモリ装置の製造方法。
  19. 前記第１ゲートパターンの形成ステップ及び前記第２素子分離トレンチの形成ステップ後に、
    前記第１周辺回路領域の前記第２導電膜、前記第１導電膜及び前記第１絶縁膜を選択的にエッチングして第２ゲートパターンを形成し、前記第２周辺回路領域の前記第２導電膜を除去し前記パターニングされたキャップ膜及び前記パターニングされた第２絶縁膜をエッチングバリアとして利用して前記第２周辺回路領域の前記第１導電膜及び前記第１絶縁膜を選択的にエッチングして抵抗体を形成し、前記セル領域のエッジ部の前記第１ゲートパターンを除去するステップをさらに含む請求項１８に記載の不揮発性メモリ装置の製造方法。
  20. 第１領域及び第２領域を含む基板上に第１絶縁膜及び第１導電膜を形成するステップと、
    前記第１領域の前記基板内に第１素子分離膜を形成するステップと、
    前記第１素子分離膜及び前記第１導電膜上に第２絶縁膜及び導電性のキャップ膜を形成するステップと、
    前記第２領域の前記キャップ膜及び前記第２絶縁膜をエッチングするステップと、
    結果物の全面上に第２導電膜を形成するステップと、
    前記第１領域の前記第２導電膜、前記キャップ膜、前記第２絶縁膜、前記第１導電膜及び前記第１絶縁膜と、前記第２領域の前記第２導電膜、前記第１導電膜、前記第１絶縁膜及び前記基板を選択的にエッチングして、前記第１領域に第１ゲートパターンと前記第２領域に第２素子分離トレンチを形成するステップと、
    を含む不揮発性メモリ装置の製造方法。
  21. 前記第１ゲートパターン及び前記第２素子分離トレンチの形成ステップにおいて、
    前記第２領域の前記基板のエッチングは、前記第１領域の前記第１導電膜及び前記第１絶縁膜のエッチングと同じ過程で行われる請求項２０に記載の不揮発性メモリ装置の製造方法。
  22. 前記第２領域は、第３領域及び第４領域を含み、
    前記第２領域の前記キャップ膜及び前記第２絶縁膜をエッチングするステップにおいて、
    前記キャップ膜及び前記第２絶縁膜は、前記第３領域では全て除去され、前記第４領域ではパターニングされる請求項２０に記載の不揮発性メモリ装置の製造方法。
  23. 前記第２素子分離トレンチの形成ステップ後に、
    前記第３領域の前記第２導電膜、前記第１導電膜及び前記第１絶縁膜を選択的にエッチングし、前記第４領域の前記第２導電膜を除去し前記パターニングされたキャップ膜及び前記パターニングされた第２絶縁膜をエッチングバリアとして利用して、前記第４領域の前記第１導電膜及び前記第１絶縁膜を選択的にエッチングすることによって、前記第３領域に第２ゲートパターンと前記第４領域に抵抗体を形成するステップをさらに含む請求項２２に記載の不揮発性メモリ装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014236015A (ja) * 2013-05-30 2014-12-15 ローム株式会社 半導体装置および半導体装置の製造方法
US10622443B2 (en) 2013-05-30 2020-04-14 Rohm Co., Ltd. Semiconductor device with different material layers in element separation portion trench and method for manufacturing semiconductor device

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102342548B1 (ko) 2015-05-22 2021-12-24 삼성전자주식회사 메모리 장치
US9673207B2 (en) * 2015-08-20 2017-06-06 Sandisk Technologies Llc Shallow trench isolation trenches and methods for NAND memory
KR102449182B1 (ko) * 2015-10-15 2022-10-04 삼성전자주식회사 배선 형성 방법 및 이를 이용한 자기 기억 소자의 제조방법
KR102207120B1 (ko) * 2016-01-29 2021-01-22 도쿄엘렉트론가부시키가이샤 메모리 핀 패턴을 형성하기 위한 방법 및 시스템
TWI653712B (zh) 2017-11-07 2019-03-11 華邦電子股份有限公司 半導體結構及其製造方法
CN111244024A (zh) * 2020-04-01 2020-06-05 上海华虹宏力半导体制造有限公司 浅沟槽隔离结构的制备方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100277889B1 (ko) * 1998-01-13 2001-02-01 김영환 플래쉬메모리셀의제조방법
KR100510379B1 (ko) * 2003-07-31 2005-08-25 동부아남반도체 주식회사 트렌치 소자 분리 형성 방법
KR100536045B1 (ko) * 2004-06-28 2005-12-12 삼성전자주식회사 불휘발성 메모리 장치의 제조방법
US20070133289A1 (en) * 2005-12-01 2007-06-14 Aplus Flash Technology, Inc. NAND-type flash memory device with high voltage PMOS and embedded poly and methods of fabricating the same
KR20080038862A (ko) * 2006-10-31 2008-05-07 주식회사 하이닉스반도체 반도체 메모리 소자의 제조 방법
US7842577B2 (en) * 2008-05-27 2010-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Two-step STI formation process

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014236015A (ja) * 2013-05-30 2014-12-15 ローム株式会社 半導体装置および半導体装置の製造方法
US10622443B2 (en) 2013-05-30 2020-04-14 Rohm Co., Ltd. Semiconductor device with different material layers in element separation portion trench and method for manufacturing semiconductor device

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