CN111244024A - 浅沟槽隔离结构的制备方法 - Google Patents

浅沟槽隔离结构的制备方法 Download PDF

Info

Publication number
CN111244024A
CN111244024A CN202010250776.4A CN202010250776A CN111244024A CN 111244024 A CN111244024 A CN 111244024A CN 202010250776 A CN202010250776 A CN 202010250776A CN 111244024 A CN111244024 A CN 111244024A
Authority
CN
China
Prior art keywords
hard mask
mask layer
etching
layer
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010250776.4A
Other languages
English (en)
Inventor
戴鸿冉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN202010250776.4A priority Critical patent/CN111244024A/zh
Publication of CN111244024A publication Critical patent/CN111244024A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

本发明提供一种浅沟槽隔离结构的制备方法，包括：提供一衬底，所述衬底上形成有硬掩膜层。采用干法刻蚀工艺刻蚀所述硬掩膜层以形成图形化的硬掩膜层。以所述图形化的硬掩膜层为掩膜，采用干法刻蚀工艺刻蚀所述衬底，以在所述衬底中形成沟槽。对所述沟槽执行填充工艺，以在所述沟槽中形成浅沟槽隔离结构。其中，由于在刻蚀所述衬底时会不可避免的刻蚀到所述硬掩膜层，易造成削角问题。因此，在刻蚀所述衬底时采用的刻蚀气体对所述硬掩膜层的刻蚀速率低于刻蚀所述硬掩膜层时采用的刻蚀气体对所述硬掩膜层的刻蚀速率，以使在刻蚀所述衬底时，降低刻蚀气体对硬掩膜层的影响，从而能够缓解削角问题，提高所述浅沟槽隔离结构整体轮廓尺寸的精准度。

Description

浅沟槽隔离结构的制备方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种浅沟槽隔离结构的制备方法。
背景技术
随着集成电路的发展，现代的CMOS芯片通常在一块普通的硅衬底材料上集成数以百万计的有源器件(例如NMOS晶体管和PMOS晶体管)，然后通过特定的连接实现各种复杂的逻辑功能或模拟功能，而除了这些特定的功能以外，在电路的设计过程中，通常假设不同的器件之间一般是没有其他的互相影响的。因此在集成电路制造中必须能够把器件隔离开来，这就需要隔离技术。
随着器件向深亚微米发展，隔离技术由局部氧化(Local Oxidation of Silicon，LOCOS)工艺发展成为浅沟槽隔离(Shallow Trench Isolation，STI)技术，其所形成的浅沟槽隔离结构能有效保证N型和P型掺杂区域彻底隔断。通常，先对半导体衬底进行热氧化形成缓冲层，再沉积氮化硅层作为硬掩膜层。硬掩膜层上一般会加入正硅酸乙酯(TEOS)来保证后续刻蚀过程中工艺窗口的轮廓。然后利用光刻和刻蚀形成隔离槽，再填充绝缘介质。最后，去掉缓冲层和氮化硅层，形成浅沟槽隔离结构。但随着关键尺寸的进一步缩小，光刻工艺中的光刻胶厚度需要相应地减小，加入正硅酸乙酯的掩膜手法会消耗较多的光刻胶，因此不得不去除正硅酸乙酯，这便使得在刻蚀工艺中造成硬掩膜层的削角，严重影响浅沟槽隔离结构整体的轮廓。
因此，需要一种新的浅沟槽隔离结构的制备方法，来解决浅沟槽隔离结构制作工艺中削角问题，进而保障工艺窗口的轮廓，使得工艺尺寸更为精准。
发明内容
本发明的目的在于提供一种浅沟槽隔离结构的制备方法，以解决浅沟槽隔离结构制备工艺中削角问题。
为解决上述技术问题，本发明提供一种浅沟槽隔离结构的制备方法，包括：
提供一衬底，所述衬底上形成有硬掩膜层；
采用干法刻蚀工艺刻蚀所述硬掩膜层以形成图形化的硬掩膜层；
以所述图形化的硬掩膜层为掩膜，采用干法刻蚀工艺刻蚀所述衬底，以在所述衬底中形成沟槽；
对所述沟槽执行填充工艺，以在所述沟槽中形成浅沟槽隔离结构；
其中，刻蚀所述衬底时采用的刻蚀气体对所述硬掩膜层的刻蚀速率低于刻蚀所述硬掩膜层时采用的刻蚀气体对所述硬掩膜层的刻蚀速率。
可选的，在所述的浅沟槽隔离结构的制备方法中，所述衬底包括半导体基底以及形成于所述半导体基底上的浮栅层，刻蚀所述衬底包括刻蚀所述浮栅层以及所述半导体基底，在刻蚀所述浮栅层时，通入的所述刻蚀气体包括90％溴化氢、6％氯气和4％氧气；其中，所述刻蚀气体压强的取值范围为10mT～20mT；气体流量的取值范围为60sccm～150sccm；刻蚀时间的取值范围为30s～60s。
可选的，在所述的浅沟槽隔离结构的制备方法中，所述半导体基底和所述浮栅层之间还形成有氧化层。
可选的，在所述的浅沟槽隔离结构的制备方法中，在刻蚀所述半导体基底和所述氧化层时，通入的所述刻蚀气体包括四氟化碳；其中，所述刻蚀气体压强的取值范围为5mT～10mT；气体流量的取值范围为50sccm～100sccm；刻蚀时间的取值范围为15s～25s。
可选的，在所述的浅沟槽隔离结构的制备方法中，在刻蚀所述硬掩膜层时，通入的刻蚀气体包括四氟化碳和三氟甲烷；其中，所述刻蚀气体压强的取值范围为20mT～30mT；气流量的取值范围为100sccm～150sccm；刻蚀时间的取值范围为25s～50s。
可选的，在所述的浅沟槽隔离结构的制备方法中，提供一衬底，所述衬底上形成有硬掩膜层的步骤中，所述硬掩膜层上依次形成有抗反射层和图形化的光刻胶层。
可选的，在所述的浅沟槽隔离结构的制备方法中，采用干法刻蚀工艺刻蚀所述硬掩膜层以形成图形化的硬掩膜层的步骤中，以所述图形化的光刻胶层为掩膜，刻蚀形成所述图形化的硬掩膜层。
可选的，在所述的浅沟槽隔离结构的制备方法中，对所述沟槽执行填充工艺的步骤包括：
形成绝缘介质层，所述绝缘介质层填充所述沟槽并覆盖所述图形化的硬掩膜层的表面；
对所述绝缘介质进行平坦化处理，以去除所述图形化的硬掩膜层表面的所述绝缘介质层以形成所述浅沟槽隔离结构。
可选的，在所述的浅沟槽隔离结构的制备方法中，对所述绝缘介质进行平坦化处理后，所述的浅沟槽隔离结构的制备方法还包括：去除所述硬掩膜层。
可选的，在所述的浅沟槽隔离结构的制备方法中，采用湿法刻蚀工艺或化学机械研磨工艺去除所述硬掩膜层；其中，所述湿法刻蚀工艺采用的药液为热磷酸。
综上所述，本发明提供一种浅沟槽隔离结构的制备方法，所述浅沟槽隔离结构的制备方法包括：提供一衬底，所述衬底上形成有硬掩膜层。采用干法刻蚀工艺刻蚀所述硬掩膜层以形成图形化的硬掩膜层。以所述图形化的硬掩膜层为掩膜，采用干法刻蚀工艺刻蚀所述衬底，以在所述衬底中形成沟槽。对所述沟槽执行填充工艺，以在所述沟槽中形成浅沟槽隔离结构。其中，考虑到由于在刻蚀所述衬底时会不可避免的刻蚀到所述硬掩膜层，易造成削角问题。因此，在本发明中，在刻蚀所述衬底时采用的刻蚀气体对所述硬掩膜层的刻蚀速率低于刻蚀所述硬掩膜层时采用的刻蚀气体对所述硬掩膜层的刻蚀速率，以使刻蚀所述衬底时，降低刻蚀气体对硬掩膜层的影响，从而能够缓解削角问题，提高所述浅沟槽隔离结构整体轮廓尺寸的精准度。
附图说明
图1是本发明实施例的浅沟槽隔离结构制备方法流程图；
图2～图6是本发明实施例的浅沟槽隔离结构制备方法中各步骤中半导体结构示意图；
其中，附图标记说明：
10-衬底；100-半导体基底；101-浮栅层；102-硬掩膜层；103-抗反射出；104-光刻胶层；105-氧化层；106-绝缘介质；W-开口；P-沟槽。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种浅沟槽隔离结构的制备方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。
本实施例提供一种浅沟槽隔离结构的制备方法，请参阅图1，所述浅沟槽隔离结构的制备方法的步骤如下：
步骤一S10：请参阅图2，提供一衬底10，所述衬底10上形成有硬掩膜层102。
如图2所示，所述衬底10包括半导体基底100以及依次形成于所述半导体基底100上的浮栅层101和硬掩膜层102。其中，所述半导体基底100与所述浮栅层101之间还形成有氧化层105。进一步的，所述半导体基底100包括但不限于是单晶、多晶或非晶结构的硅或者硅锗。所述浮栅层101为多晶硅，所述硬掩膜层102为氮化硅。所述硬掩膜层102可以利用任何常规的真空镀膜技术获得。例如原子沉积(ALD)、物理气相淀积(PVD)、化学气相淀积(CVD)、等离子体增强型化学气相淀积(PECVD)工艺，优选为利用低压化学气相淀积(LPCVD)工艺，在高温(约750摄氏度)条件下，经由氨气和二氯硅烷发生反应生成氮化硅。
此外，所述硬掩膜层102上还形成有抗反射层103、光刻胶层104。所述抗反射层103为底部抗反射涂层(Bottom Anti-Reflective Coating,BARC)。所述底部抗反射涂层为一层有机或无机抗反射物质，用于增大光刻工艺窗口，提高光刻条宽控制。
步骤二S20：请参阅图3，采用干法刻蚀工艺刻蚀所述硬掩膜层102以形成图形化的硬掩膜层102。
先利用光刻工艺形成图案化的光刻胶层104，再利用干法刻蚀工艺，以所述图案化的光刻胶层104为掩膜，形成图形化的硬掩膜层102。其中，图3所示仅为图形化的硬掩膜层102的一部分示意图，即在所述抗反射层103和所述硬掩膜层102上形成一个开口W，但在所述衬底上可形成多个所述开口W。进一步的，在刻蚀所述硬掩膜层102时，通入的刻蚀气体包括四氟化碳和三氟甲烷，为保证刻蚀效果，主刻蚀所述掩膜层后，需要进一步过刻蚀所述硬掩膜层；其中，所述刻蚀气体压强的取值范围为20mT～30mT；气流量的取值范围为100sccm～150sccm；刻蚀时间的取值范围为25s～50s。
步骤三S30：请参阅图4，以所述图形化的硬掩膜层102为掩膜，采用干法刻蚀工艺刻蚀所述衬底10，以在所述衬底10中形成沟槽P。
在传统的刻蚀工艺中，刻蚀所述浮栅层101的刻蚀气体为六氟化硫和二氟甲烷的混合气体。然而六氟化硫和二氟甲烷的混合气体在刻蚀所述浮栅层101时，会不可避免的影响到所述硬掩膜层102，并会刻蚀部分所述硬掩膜层102，造成削角问题，从而影响了工艺窗口的尺寸。
因此，本实施例提供的所述浅沟槽隔离结构的制备方法在刻蚀所述浮栅层101时，通入的所述刻蚀气体包括90％溴化氢、6％氯气和4％氧气；其中，所述刻蚀气体压强的取值范围为10mT～20mT；气体流量的取值范围为60sccm～150sccm；刻蚀时间的取值范围为30s～60s。其中，所述溴化氢、氯气和氧气的混合气体相比于六氟化硫和二氟甲烷的混合气体对所述浮栅层101的刻蚀速率无影响，但所述溴化氢、氯气和氧气的混合气体对所述硬掩膜层102的刻蚀选择比非常低，从而使得在刻蚀所述浮栅层101时，对所述硬掩膜层102的影响微乎其微，进而能够提高所述开口W的尺寸的精准度，保障所述浅沟槽隔离结构的制备效果。
在刻蚀完所述浮栅层101后，再通入刻蚀气体四氟化碳用于刻蚀所述氧化层105和所述半导体基底100，以形成沟槽P。进一步的，所述刻蚀气体四氟化碳的压强的取值范围为5mT～10mT；气体流量的取值范围为50sccm～100sccm；刻蚀时间的取值范围为15s～25s。
最后形成如图4所示的所述沟槽P。所述沟槽P的形状可以包括梯形、矩形等形状，本发明对此不作限制。
步骤四S40：请参阅图5-6，对所述沟槽P执行填充工艺，以在所述沟槽P中形成浅沟槽隔离结构。
具体的，请参阅图5，在本申请实施例中，对所述沟槽P执行填充工艺，以在所述沟槽P中形成浅沟槽隔离结构之前先执行如下步骤：利用清洗剂对所述沟槽进行清洗，以去除所述光刻胶层104和所述抗反射层103。所述清洗剂可为含有醇胺、硼酸及其衍生物的混合液。
完成清洗后，向所述沟槽填充绝缘介质，以形成绝缘介质层106。所述绝缘介质层106覆盖所述图形化的硬掩膜层102。其中，所述填充方法可采用高密度等离子体化学气相淀积填充工艺(High density plasma Chemical vapor deposition，HDP CVD)。进一步的，所述绝缘介质106的材质包括但不限于二氧化硅、氟硅玻璃、未掺杂的硅盐酸玻璃或正硅酸四乙酯等。在形成所述绝缘介质层106后，可利用化学机械研磨工艺(CMP)对所述绝缘介质106进行平坦化处理，使得绝缘介质上表面平坦，并使所述硬掩膜层裸露。
请参阅图6，在形成所述绝缘介质层106后，需要去除所述硬掩膜层102。去除所述硬掩膜层102的方法包括湿法刻蚀工艺或化学机械研磨工艺。当利用刻蚀工艺去除所述硬掩膜层102时，一般采用热磷酸药液进行湿法刻蚀。当利用化学机械研磨工艺去除所述硬掩膜层102时，在平坦化处理所述绝缘介质106后，继续利用化学机械研磨工艺，去除所述硬掩膜层102和部分绝缘介质层106。最后，形成所述浅沟槽隔离结构。
综上所述，本实施例提供一种浅沟槽隔离结构的制备方法，在刻蚀所述浮栅层101时，采用溴化氢、氯气和氧气的混合刻蚀气体。所述刻蚀气体能够降低对硬掩膜层102的刻蚀影响，保证刻蚀工艺形成的开口W尺寸大小不受影响，以使所述光刻胶图层下未开口部分能够被有效保留，从而缓解削角问题，提高所述浅沟槽隔离结构整体轮廓尺寸的精准度。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (10)

1.一种浅沟槽隔离结构的制备方法，其特征在于，包括：
提供一衬底，所述衬底上形成有硬掩膜层；
采用干法刻蚀工艺刻蚀所述硬掩膜层以形成图形化的硬掩膜层；
以所述图形化的硬掩膜层为掩膜，采用干法刻蚀工艺刻蚀所述衬底，以在所述衬底中形成沟槽；
对所述沟槽执行填充工艺，以在所述沟槽中形成浅沟槽隔离结构；
其中，刻蚀所述衬底时采用的刻蚀气体对所述硬掩膜层的刻蚀速率低于刻蚀所述硬掩膜层时采用的刻蚀气体对所述硬掩膜层的刻蚀速率。
2.根据权利要求1所述的浅沟槽隔离结构的制备方法，其特征在于，所述衬底包括半导体基底以及形成于所述半导体基底上的浮栅层，刻蚀所述衬底包括刻蚀所述浮栅层以及所述半导体基底，在刻蚀所述浮栅层时，通入的所述刻蚀气体包括90％溴化氢、6％氯气和4％氧气；其中，所述刻蚀气体压强的取值范围为10mT～20mT；气体流量的取值范围为60sccm～150sccm；刻蚀时间的取值范围为30s～60s。
3.根据权利要求2所述的浅沟槽隔离结构的制备方法，其特征在于，所述半导体基底和所述浮栅层之间还形成有氧化层。
4.根据权利要求3所述的浅沟槽隔离结构的制备方法，其特征在于，在刻蚀所述半导体基底和所述氧化层时，通入的所述刻蚀气体包括四氟化碳；其中，所述刻蚀气体压强的取值范围为5mT～10mT；气体流量的取值范围为50sccm～100sccm；刻蚀时间的取值范围为15s～25s。
5.根据权利要求1所述的浅沟槽隔离结构的制备方法，其特征在于，在刻蚀所述硬掩膜层时，通入的刻蚀气体包括四氟化碳和三氟甲烷；其中，所述刻蚀气体压强的取值范围为20mT～30mT；气流量的取值范围为100sccm～150sccm；刻蚀时间的取值范围为25s～50s。
6.根据权利要求1所述的浅沟槽隔离结构的制备方法，其特征在于，提供一衬底，所述衬底上形成有硬掩膜层的步骤中，所述硬掩膜层上依次形成有抗反射层和图形化的光刻胶层。
7.根据权利要求6所述的浅沟槽隔离结构的制备方法，其特征在于，采用干法刻蚀工艺刻蚀所述硬掩膜层以形成图形化的硬掩膜层的步骤中，以所述图形化的光刻胶层为掩膜，刻蚀形成所述图形化的硬掩膜层。
8.根据权利要求1所述的浅沟槽隔离结构的制备方法，其特征在于，对所述沟槽执行填充工艺的步骤包括：
形成绝缘介质层，所述绝缘介质层填充所述沟槽并覆盖所述图形化的硬掩膜层的表面；
对所述绝缘介质进行平坦化处理，以去除所述图形化的硬掩膜层表面的所述绝缘介质层以形成所述浅沟槽隔离结构。
9.根据权利要求8所述的浅沟槽隔离结构的制备方法，其特征在于，对所述绝缘介质进行平坦化处理后，所述的浅沟槽隔离结构的制备方法还包括：去除所述硬掩膜层。
10.根据权利要求9所述的浅沟槽隔离结构的制备方法，其特征在于，采用湿法刻蚀工艺或化学机械研磨工艺去除所述硬掩膜层；其中，所述湿法刻蚀工艺采用的药液为热磷酸。
CN202010250776.4A 2020-04-01 2020-04-01 浅沟槽隔离结构的制备方法 Pending CN111244024A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010250776.4A CN111244024A (zh) 2020-04-01 2020-04-01 浅沟槽隔离结构的制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010250776.4A CN111244024A (zh) 2020-04-01 2020-04-01 浅沟槽隔离结构的制备方法

Publications (1)

Publication Number Publication Date
CN111244024A true CN111244024A (zh) 2020-06-05

Family

ID=70870315

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010250776.4A Pending CN111244024A (zh) 2020-04-01 2020-04-01 浅沟槽隔离结构的制备方法

Country Status (1)

Country Link
CN (1) CN111244024A (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101752286A (zh) * 2008-12-09 2010-06-23 中芯国际集成电路制造(上海)有限公司 浅沟槽形成方法
US20130095635A1 (en) * 2011-10-18 2013-04-18 Nam-Jae Lee Method for fabricating nonvolatile memory device
CN103887224A (zh) * 2014-03-20 2014-06-25 上海华力微电子有限公司 一种形成浅沟槽隔离的方法
CN104091779A (zh) * 2014-07-25 2014-10-08 上海华力微电子有限公司 形成浅沟槽隔离结构的方法
CN108573974A (zh) * 2017-03-14 2018-09-25 中芯国际集成电路制造(上海)有限公司 存储器及其形成方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101752286A (zh) * 2008-12-09 2010-06-23 中芯国际集成电路制造(上海)有限公司 浅沟槽形成方法
US20130095635A1 (en) * 2011-10-18 2013-04-18 Nam-Jae Lee Method for fabricating nonvolatile memory device
CN103887224A (zh) * 2014-03-20 2014-06-25 上海华力微电子有限公司 一种形成浅沟槽隔离的方法
CN104091779A (zh) * 2014-07-25 2014-10-08 上海华力微电子有限公司 形成浅沟槽隔离结构的方法
CN108573974A (zh) * 2017-03-14 2018-09-25 中芯国际集成电路制造(上海)有限公司 存储器及其形成方法

Similar Documents

Publication Publication Date Title
US8975155B2 (en) Method of forming a shallow trench isolation structure
CN210272309U (zh) 半导体结构
US20080318392A1 (en) Shallow trench isolation structure and method for forming the same
CN102024761A (zh) 用于形成半导体集成电路器件的方法
CN116230529B (zh) 一种半导体结构的制造方法
CN106952874B (zh) 多阈值电压鳍式晶体管的形成方法
CN110970345A (zh) 半导体结构及制备方法
CN113345834A (zh) 低压器件及其制作方法
US20070293045A1 (en) Semiconductor device and method for fabricating the same
US20180019251A1 (en) Semiconductor device and manufacturing method thereof
US9117878B2 (en) Method for manufacturing shallow trench isolation
KR101205066B1 (ko) 반도체 소자의 소자 분리 방법
KR100701692B1 (ko) 반도체 소자의 소자분리막 형성방법
JP2008010724A (ja) 半導体装置及びその製造方法
US20090098702A1 (en) Method to Form CMOS Circuits Using Optimized Sidewalls
CN111244024A (zh) 浅沟槽隔离结构的制备方法
CN109037154B (zh) 一种半导体器件的制造方法
CN108735670B (zh) 一种半导体器件及其制造方法和电子装置
CN116666302A (zh) 浅沟槽隔离结构及其制备方法、半导体结构
CN110911342A (zh) 浅沟槽隔离结构及其制备方法
US7615475B2 (en) Method for fabricating landing polysilicon contact structures for semiconductor devices
CN104078362A (zh) 半导体器件制造方法
TWI271818B (en) Method for fabricating semiconductor device
KR20060007692A (ko) 반도체 소자의 스토리지 노드 콘택 형성방법
KR100403350B1 (ko) 반도체소자의 무경계 콘택홀 형성방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20200605