KR20130042352A - 비휘발성 메모리 장치의 제조 방법 - Google Patents

비휘발성 메모리 장치의 제조 방법 Download PDF

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Abstract

비휘발성 메모리 장치의 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 셀 영역 및 주변회로 영역을 포함하는 기판 상에 터널 절연막용 제1 절연막 및 플로팅 게이트용 제1 도전막을 형성하는 단계; 상기 셀 영역의 상기 제1 도전막, 상기 제1 절연막 및 상기 기판을 선택적으로 식각하여 상기 셀 영역에 제1 소자분리 트렌치를 형성하는 단계; 상기 제1 소자분리 트렌치에 매립되는 제1 소자분리막을 형성하는 단계; 상기 제1 소자분리막 및 상기 제1 도전막 상에 전하 차단막용 제2 절연막 및 도전성의 캡핑막을 형성하는 단계; 상기 주변회로 영역의 상기 캡핑막 및 상기 제2 절연막을 제거하는 단계; 결과물의 전면 상에 제어 게이트용 제2 도전막을 형성하는 단계; 및 상기 셀 영역의 상기 제2 도전막, 상기 캡핑막, 상기 제2 절연막, 상기 제1 도전막 및 상기 제1 절연막을 선택적으로 식각하여 제1 게이트 패턴을 형성하면서, 상기 주변회로 영역의 상기 제2 도전막, 상기 제1 도전막, 상기 제1 절연막 및 상기 기판을 선택적으로 식각하여 상기 주변회로 영역에 제2 소자분리 트렌치를 형성하는 단계를 포함한다.

Description

비휘발성 메모리 장치의 제조 방법{METHOD FOR FABRICATING NON-VOLATILE MEMORY DEVICE}
본 발명은 비휘발성 메모리 장치의 제조 방법 관한 것으로, 보다 상세하게는 패턴 밀도가 서로 상이한 셀 영역 및 주변회로 영역을 포함하는 비휘발성 메모리 장치의 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원 공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치로서, 예를 들어, 낸드(NAND) 형 플래시 메모리 장치 등이 널리 이용되고 있다.
비휘발성 메모리 장치는 셀 영역과 주변회로 영역을 포함한다. 셀 영역은 실질적으로 데이터 저장이 이루어지는 영역으로서, 이를 위하여 복수의 메모리 셀들이 형성된다. 주변회로 영역은 비휘발성 메모리 장치의 동작을 위한 구동 회로, 전압 발생 회로 등이 배치되는 영역으로서, 이들 회로의 구성을 위한 다양한 단위소자들 예컨대, 트랜지스터나 저항체 등이 형성된다. 이와 같은 비휘발성 메모리 장치의 제조 방법을 설명하면 다음과 같다.
도 1 내지 도 4는 종래의 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 셀 영역(C) 및 주변회로 영역(P)이 정의된 기판(100)을 제공한다. 여기서, 셀 영역(C)은 복수의 메모리 셀이 형성될 영역으로서, 각 메모리 셀은 기판(100) 상에 순차적으로 적층된 터널 절연막, 플로팅 게이트, 전하 차단막 및 제어 게이트를 포함한다. 주변회로 영역(P) 중 제1 주변회로 영역(P1)은 주변회로 트랜지스터가 형성될 영역으로서, 주변회로 트랜지스터의 게이트(이하, 주변회로 게이트)는 셀 영역(C)의 플로팅 게이트 및 제어 게이트와 동일한 물질층으로 이루어지되 특히, 주변회로 게이트에서 플로팅 게이트 및 제어 게이트는 직접 접속하여 전기적으로 도통한다. 주변회로 영역(P) 중 제2 주변회로 영역(P2)은 저항체가 형성될 영역으로서, 저항체는 셀 영역(C)의 플로팅 게이트와 동일한 물질층으로 이루어진다.
이어서, 기판(100) 상에 터널 절연막용 제1 절연막(110) 및 플로팅 게이트용 제1 도전막(120)을 형성한다.
도 2를 참조하면, 소자분리 영역을 노출시키는 마스크 패턴(미도시됨)을 이용하여 제1 도전막(120), 제1 절연막(110) 및 기판(100)의 일부를 식각함으로써, 셀 영역(C)과 제1 및 제2 주변회로 영역(P1, P2)에 소자분리 트렌치 및 이에 의해 정의되는 활성영역(A1, A2, A3)을 형성한다. 본 공정에서 식각된 제1 도전막(120) 및 제1 절연막(110)을 각각 도면부호 120A 및 110A로 표시하였다.
이어서, 소자분리 트렌치에 절연막을 매립하여 소자분리막(130)을 형성한다. 구체적으로, 소자분리 트렌치를 충분히 매립하는 두께의 절연막을 형성한 후 제1 도전막(120A)이 드러날 때까지 CMP(Chemical Mechanical Polishing) 공정을 수행하여 소자분리막(130)을 형성한다.
도 3을 참조하면, 주변회로 영역(P)을 덮는 마스크 패턴(140)을 형성한 후, 마스크 패턴(140)에 의해 드러나는 셀 영역(C)의 소자분리막(130) 일부를 제거한다. 셀 영역(C)의 일부 제거된 소자분리막(130)은 도면부호 130A로 표시하였다. 본 공정 결과, 셀 영역(C)에서 제1 도전막(120A) 상부는 소자분리막(130A) 위로 돌출된다. 본 공정을 수행하는 것은 제어 게이트와 플로팅 게이트의 접촉 면적을 증가시켜 커플링비를 증가시키기 위함이다.
도 4를 참조하면, 마스크 패턴(140)을 제거한 후의 공정 결과물 전면을 따라 형성되면서 제1 주변회로 영역(P1)의 제1 도전막(120A) 일부를 오픈시키는 영역(이하, 오픈 영역)(O1)을 갖는 전하 차단막용 제2 절연막(150)을 형성한다. 오픈 영역(O1)을 형성하는 것은, 제1 주변회로 영역(P1)에 형성되는 주변회로 게이트의 플로팅 게이트와 제어 게이트가 제2 절연막(150)에 의해 차단되지 않고 서로 도통되어야 하기 때문이다.
이어서, 오픈 영역(O1)을 갖는 제2 절연막(150) 상에 제어 게이트용 제2 도전막(160)을 형성한다.
이어서, 도시하지 않았지만 셀 영역(C)의 제1 절연막(110A), 제1 도전막(120A), 제2 절연막(150) 및 제2 도전막(160)을 패터닝함으로써, 전술한 메모리 셀을 형성한다. 또한, 제1 주변회로 영역(P1)의 제1 도전막(120A), 오픈 영역(O1)을 갖는 제2 절연막(150) 및 제2 도전막(160)을 패터닝함으로써, 전술한 주변회로 게이트를 형성한다. 또한, 제2 주변회로 영역(P2)의 제2 도전막(160)을 선택적으로 식각함으로써, 제1 도전막(120A)으로만 이루어지는 전술한 저항체를 형성한다.
그러나, 이상으로 설명한 제조 방법에 의하면 다음과 같은 문제점들이 발생한다.
우선, 도 2의 공정에서 셀 영역(C), 제1 주변회로 영역(P1) 및 제2 주변회로 영역(P2)에서 소자분리 트렌치 형성 공정 및 이에 매립되는 소자분리막(130) 형성 공정은 동시에 수행된다. 그런데, 셀 영역(C)의 패턴 밀도는 주변회로 영역(P)의 패턴 밀도보다 크다. 다시 말하면, 셀 영역(C)의 활성영역(A1) 및 소자분리막(130)은 주변회로 영역(P)의 활성영역(A2, A3) 및 소자분리막(130)에 비하여 더 조밀하게 형성된다. 이와 같은 패턴 밀도 차에 의한 로딩 효과(loading effect)로 인하여, 셀 영역(C)과 주변회로 영역(P)에서 소자분리 트렌치 형성을 위한 식각시 식각 속도가 상이하여지거나, 소자분리막(130) 형성을 위한 절연막 매립시 매립 두께가 상이하여지거나, 소자분리막(130) 형성을 위한 절연막 CMP 공정시 CMP 속도가 상이하여지는 등 공정 균일성이 저하되는 문제가 있다.
또한, 도 3의 공정에서 셀 영역(C)에서만 제2 도전막(120A)을 소자분리막(130A)보다 돌출시키기 위해서는, 주변회로 영역(P)을 덮는 마스크 패턴(140) 형성이라는 추가 공정이 필요하다. 그런데, 마스크 패턴 형성 공정은 포토레지스트 도포, 노광 및 현상이라는 일련의 과정을 거치는 공정으로서, 마스크 패턴 형성 공정이 많을수록 공정 비용, 시간 및 난이도가 증가하는 문제가 있다.
나아가, 도 2의 공정에서 소자분리 트렌치 형성 후, 일반적으로 제1 주변회로 영역(P1)의 기판(100)에 대해서는 여러가지 목적 예컨대, 주변회로 트랜지스터의 스탠바이 전류(standby current)를 개선하기 위한 이온주입 공정이 더 수행되고, 이러한 이온주입 공정은 셀 영역(C) 및 제2 주변회로 영역(P2)을 덮는 마스크 패턴을 형성한 상태에서 수행된다. 그런데, 이온주입 공정 후 마스크 패턴을 제거하는 과정에서 셀 영역(C)에 기 형성된 제1 도전막(120A)이 쓰러지는 리닝(leaning) 현상이 발생할 수 있다. 셀 영역(C)에 기 형성된 제1 도전막(120A)은 주변회로 영역(P)에 비하여 매우 작은 선폭을 갖기 때문이다.
따라서, 위와 같은 문제점들을 해결할 수 있는 제조 방법의 개발이 요구되는 실정이다.
본 발명은 상기 과제를 해결하기 위해 제안된 것으로서, 공정 균일성을 확보하고 공정 시간, 비용 및 난이도와 공정에 기인한 불량을 감소시킬 수 있는 비휘발성 메모리 장치의 제조 방법을 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 셀 영역 및 주변회로 영역을 포함하는 기판 상에 터널 절연막용 제1 절연막 및 플로팅 게이트용 제1 도전막을 형성하는 단계; 상기 셀 영역의 상기 제1 도전막, 상기 제1 절연막 및 상기 기판을 선택적으로 식각하여 상기 셀 영역에 제1 소자분리 트렌치를 형성하는 단계; 상기 제1 소자분리 트렌치에 매립되는 제1 소자분리막을 형성하는 단계; 상기 제1 소자분리막 및 상기 제1 도전막 상에 전하 차단막용 제2 절연막 및 도전성의 캡핑막을 형성하는 단계; 상기 주변회로 영역의 상기 캡핑막 및 상기 제2 절연막을 제거하는 단계; 결과물의 전면 상에 제어 게이트용 제2 도전막을 형성하는 단계; 및 상기 셀 영역의 상기 제2 도전막, 상기 캡핑막, 상기 제2 절연막, 상기 제1 도전막 및 상기 제1 절연막을 선택적으로 식각하여 제1 게이트 패턴을 형성하면서, 상기 주변회로 영역의 상기 제2 도전막, 상기 제1 도전막, 상기 제1 절연막 및 상기 기판을 선택적으로 식각하여 상기 주변회로 영역에 제2 소자분리 트렌치를 형성하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 셀 영역 및 주변회로 영역을 포함하는 기판 상에 터널 절연막용 제1 절연막 및 플로팅 게이트용 제1 도전막을 형성하는 단계; 상기 셀 영역의 상기 제1 도전막, 상기 제1 절연막 및 상기 기판을 선택적으로 식각하여 상기 셀 영역에 제1 소자분리 트렌치를 형성하는 단계; 상기 제1 소자분리 트렌치에 매립되는 제1 소자분리막을 형성하는 단계; 상기 제1 소자분리막 및 상기 제1 도전막 상에 전하 차단막용 제2 절연막 및 도전성의 캡핑막을 형성하는 단계; 상기 주변회로 영역의 상기 캡핑막 및 상기 제2 절연막을 선택적으로 식각하여 상기 주변회로 영역의 활성영역 내에 위치하도록 패터닝하는 단계; 결과물의 전면 상에 제어 게이트용 제2 도전막을 형성하는 단계; 및 상기 셀 영역의 상기 제2 도전막, 상기 캡핑막, 상기 제2 절연막, 상기 제1 도전막 및 상기 제1 절연막을 선택적으로 식각하여 제1 게이트 패턴을 형성하면서, 상기 주변회로 영역의 상기 제2 도전막, 상기 제1 도전막, 상기 제1 절연막 및 상기 기판을 선택적으로 식각하여 상기 주변회로 영역에 제2 소자분리 트렌치를 형성하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 또다른 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 셀 영역, 제1 주변회로 영역 및 제2 주변회로 영역을 포함하는 기판 상에 터널 절연막용 제1 절연막 및 플로팅 게이트용 제1 도전막을 형성하는 단계; 상기 셀 영역의 상기 제1 도전막, 상기 제1 절연막 및 상기 기판을 선택적으로 식각하여 상기 셀 영역에 제1 소자분리 트렌치를 형성하는 단계; 상기 제1 소자분리 트렌치에 매립되는 제1 소자분리막을 형성하는 단계; 상기 제1 소자분리막 및 상기 제1 도전막 상에 전하 차단막용 제2 절연막 및 도전성의 캡핑막을 형성하는 단계; 상기 제1 주변회로 영역의 상기 캡핑막 및 상기 제2 절연막을 제거하면서 상기 제2 주변회로 영역의 상기 캡핑막 및 상기 제2 절연막이 활성영역 내에 위치하도록 패터닝하는 단계; 결과물의 전면 상에 제어 게이트용 제2 도전막을 형성하는 단계; 및 상기 셀 영역의 상기 제2 도전막, 상기 캡핑막, 상기 제2 절연막, 상기 제1 도전막 및 상기 제1 절연막을 선택적으로 식각하여 제1 게이트 패턴을 형성하면서, 상기 제1 및 제2 주변회로 영역의 상기 제2 도전막, 상기 제1 도전막, 상기 제1 절연막 및 상기 기판을 선택적으로 식각하여 상기 제1 및 제2 주변회로 영역에 제2 소자분리 트렌치를 형성하는 단계를 포함한다.
본 발명의 비휘발성 메모리 장치의 제조 방법에 따르면, 공정 균일성을 확보하고 공정 시간, 비용 및 난이도와 공정에 기인한 불량을 감소시킬 수 있다.
도 1 내지 도 4는 종래의 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 평면도이다.
도 6 내지 도 16은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도이다.
도 17 내지 도 20은 본 발명의 다른 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 평면도 및 단면도이다.
이하에서는, 본 발명의 가장 바람직한 실시 예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 평면도이다.
도 5를 참조하면, 비휘발성 메모리 장치는 복수의 메모리 셀이 형성될 셀 영역(C) 및 복수의 단위 소자 예컨대, 주변회로 트랜지스터나 저항체가 형성될 주변회로 영역(P)을 포함한다. 본 명세서에서는 특히 주변회로 트랜지스터가 형성될 영역을 제1 주변회로 영역(P1)으로 표시하고 저항체가 형성될 영역을 제2 주변회로 영역(P2)으로 표시하기로 한다. 본 도면에는 셀 영역(C), 제1 주변회로 영역(P1) 및 제2 주변회로 영역(P2)이 나란히 배치된 것처럼 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니며, 제1 및 제2 주변회로 영역(P1, P2)은 셀 영역(C)의 주변에 배치되면 족하다.
여기서, 셀 영역(C)을 살펴보면, 반도체 기판에는 일 방향(Y1-Y1' 방향)으로 연장되는 형상을 가지면서 서로 평행하게 배열되는 복수의 활성영역(A1)이 형성된다. 반도체 기판상에는 활성영역(A1)을 가로지르는 방향(X1-X1' 방향)으로 연장되는 형상을 가지면서 서로 평행하게 배열되는 복수의 컨트롤 게이트(CG)가 형성된다. 컨트롤 게이트(CG)와 활성영역(A1)의 사이에는 컨트롤 게이트(CG)와 활성영역(A1)의 교차점마다 섬 형상의 플로팅 게이트(FG)가 형성된다. 플로팅 게이트(FG)와 반도체 기판 사이에는 도시되지 않은 터널 절연막이 개재되고, 플로팅 게이트(FG)와 컨트롤 게이트(CG) 사이에는 도시되지 않은 전하 차단막이 개재된다. 하나의 플로팅 게이트(FG), 그 하부의 터널 절연막, 그 상부의 전하 차단막 및 하나의 플로팅 게이트(FG)와 접하는 컨트롤 게이트(CG)가 단위 메모리 셀(MC)을 구성한다.
또한, 제1 주변회로 영역(P1)을 살펴보면, 반도체 기판에는 바 형상의 활성영역(A2)이 형성되고 반도체 기판 상에는 활성영역(A2)을 가로지르는 주변회로 게이트(PG)가 형성된다. 주변회로 게이트(PG) 양측의 활성영역(A2) 내에는 접합 영역이 형성된다. 주변회로 게이트(PG)와 활성영역(A2) 사이에는 도시되지 않은 게이트 절연막이 개재된다. 주변회로 게이트(PG), 접합 영역 및 게이트 절연막이 주변회로 트랜지스터를 구성한다. 주변회로 게이트(PG)의 형상, 활성영역(A2)의 형상 등은 본 도면에 도시된 것에 한정되지 않으며 다양하게 변형될 수 있다.
또한, 제2 주변회로 영역(P2)을 살펴보면, 반도체 기판에는 바 형상의 활성영역(A3)이 형성되고 이 활성영역(A3) 상에는 저항체(R)가 형성된다. 저항체(R)는 셀 영역(C)의 플로팅 게이트(FG)와 동일한 물질층으로 이루어질 수 있다. 저항체(R)와 활성영역(A3) 사이에는 절연막이 개재되고, 저항체(R) 상부에도 절연막이 형성되어 있을 수 있다. 저항체(R)의 형상, 활성영역(A3)의 형상 등은 본 도면에 도시된 것에 한정되지 않으며 다양하게 변형될 수 있다.
이상으로 설명한 비휘발성 메모리 장치의 제조 방법에 대해서는 이하의 도 6 내지 도 20을 참조하여 보다 상세히 설명하기로 한다.
도 6 내지 도 16은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도이다. 특히, 도 6 내지 도 12에서 셀 영역(C)은 도 5의 X1-X1'선에 따른 단면을 나타내고, 제1 주변회로 영역(P1)은 도 5의 X2-X2'선에 따른 단면을 나타내고, 제2 주변회로 영역(P2)은 도 5의 X3-X3'선에 따른 단면을 나타낸다. 도 13 내지 도 16에서 셀 영역(C)은 도 5의 Y1-Y1'선에 따른 단면을 나타내고, 제1 주변회로 영역(P1)은 도 5의 Y2-Y2'선에 따른 단면을 나타내고, 제2 주변회로 영역(P2)은 도 5의 Y3-Y3'선에 따른 단면을 나타낸다.
도 6을 참조하면, 셀 영역(C), 제1 주변회로 영역(P1) 및 제2 주변회로 영역(P2)이 정의된 기판(10)을 제공한다. 기판(10)은 실리콘 기판 등과 같은 반도체 기판일 수 있다.
이어서, 기판(10) 상에 터널 절연막용 제1 절연막(11) 및 플로팅 게이트용 제1 도전막(12)을 형성한 후, 제1 하드마스크층(13)을 형성한다. 제1 절연막(11)은 예컨대, 산화막일 수 있고, 제1 도전막(12)은 예컨대, 불순물이 도핑된 폴리실리콘막일 수 있고, 제1 하드마스크층(13)은 질화막이나 산화막 등의 절연막일 수 있다.
도 7을 참조하면, 제1 하드마스크층(13) 상에 주변회로 영역(P)은 덮으면서 셀 영역(C)의 소자분리 영역을 노출시키는 마스크 패턴(14)을 형성한다. 마스크 패턴(14)은 포토레지스트의 도포, 노광 및 현상 공정에 의하여 형성될 수 있다.
이어서, 마스크 패턴(14)을 식각 마스크로 제1 하드마스크층(13)을 식각하여 제1 하드마스크 패턴(13A)을 형성한 후, 마스크 패턴(14) 및/또는 제1 하드마스크 패턴(13A)을 식각 마스크로 제1 도전막(12), 제1 절연막(11) 및 기판(10)의 일부를 식각함으로써 셀 영역(C)에 소자분리 트렌치(T1) 및 이에 의하여 정의되는 활성영역(A1)을 형성한다. 본 공정에서 식각된 제1 도전막(12) 및 제1 절연막(11)을 각각 도면부호 12A 및 11A로 표기하였다.
즉, 종래 기술과 다르게 본 실시예에서는 셀 영역(C)의 소자분리 트렌치(T1) 및 활성영역(A1)을 먼저 형성한다.
도 8을 참조하면, 도 7의 공정 결과물 상에 소자분리 트렌치(T1)를 충분히 매립하는 두께의 절연막 예컨대, 산화막을 형성한 후 제1 도전막(12A)이 드러날 때까지 평탄화 공정 예컨대, CMP 공정을 수행함으로써, 소자분리막(15)을 형성한다. 전술한 바와 같이 셀 영역(C)에만 소자분리 트렌치(T1)가 형성된 상태이므로, 소자분리막(15) 역시 셀 영역(C)에만 형성된다.
도 9를 참조하면, 셀 영역(C)의 소자분리막(15) 상부를 제거한다. 상부가 제거된 소자분리막(15)을 도면부호 15A로 표기하였다. 본 공정 결과, 셀 영역(C)의 제1 도전막(12A) 상부는 소자분리막(15A) 위로 돌출된다. 이는 플로팅 게이트와 제어 게이트의 접촉 면적을 증가시켜 커플링비를 증가시키기 위함이다.
이때, 소자분리막(15) 상부의 제거 공정은 별도의 마스크 패턴 형성 공정 없이 제1 도전막(12A)과 소자분리막(15) 간의 식각 선택비 차이를 이용하여 수행될 수 있다. 예를 들어, 소자분리막(15) 상부의 제거 공정은 폴리실리콘막에 대한 산화막의 식각율이 높은 식각액 또는 식각 가스를 이용한 식각 공정으로 수행될 수 있다. 종래에는 본 공정 수행시 셀 영역 뿐만 아니라 주변회로 영역에도 소자분리막이 형성되어 있기 때문에, 주변회로 영역의 소자분리막이 손실되는 것을 방지하기 위하여 주변회로 영역을 덮는 마스크 패턴을 형성한 상태에서 소자분리막 상부를 제거하는 공정을 수행하였다(도 3 참조). 그러나, 본 실시예에서는 주변회로 영역(P)에 아직 소자분리막이 형성되지 않은 상태이므로 주변회로 영역을 덮는 마스크 패턴 형성 공정을 생략할 수 있고, 그에 따라 공정 시간, 비용 및 난이도가 감소하는 효과가 있다.
도 10을 참조하면, 도 9의 공정 결과물 전면을 따라 전하 차단막용 제2 절연막(16)을 형성한다. 제2 절연막(16)은 하부 프로파일을 따라 형성될 수 있으며 예컨대, 순차적으로 증착된 ONO(Oxide-Nitride-Oxide)막일 수 있다.
이어서, 제2 절연막(16) 상에 캡핑막(17)을 형성한다. 캡핑막(17)은 후속 공정에서 제2 절연막(16)을 보호하기 위한 것으로서 불순물이 도핑된 폴리실리콘막과 같이 도전막으로 형성될 수 있다.
도 11을 참조하면, 캡핑막(17) 상에 셀 영역(C)을 덮고, 제1 주변회로 영역(P1)의 전부를 노출시키고, 제2 주변회로 영역(P2)에서 저항체가 형성될 영역을 덮는 마스크 패턴(18)을 형성한 후, 마스크 패턴(18)을 식각 베리어로 캡핑막(17) 및 제2 절연막(16)을 식각한다. 식각된 캡핑막(17) 및 제2 절연막(16)을 각각 도면부호 17A 및 16A로 표기하였다.
본 공정을 수행하는 것은 제1 주변회로 영역(P1)의 주변회로 게이트 형성을 위하여 제2 절연막(16)을 제거하기 위함이다. 특히, 종래기술에서는 제1 주변회로 영역의 제2 절연막을 일부 제거하였으나, 본 실시예에서는 제1 주변회로 영역(P1)의 제2 절연막(16) 전부를 제거하는 것을 특징으로 한다. 이는 후속 도 13의 공정에서 셀 영역(C)의 게이트 패턴(G1)을 형성하면서 제1 주변회로 영역(P1)에 소자분리 트렌치를 형성하기 위함이다. 해당 부분에서 더욱 상세히 설명하기로 한다.
또한, 본 공정을 수행하는 것은 제2 주변회로 영역(P2)의 저항체는 제1 도전막(12A)으로만 형성되면서 저항체 상에 제2 절연막(16A)이 잔류하여야 하기 때문이다.
도 12를 참조하면, 마스크 패턴(18)을 제거한 후 드러나는 캡핑막(17A) 상에 제어 게이트용 제2 도전막(19)을 형성한다. 제2 도전막(19)은 예컨대, 금속막, 금속 실리사이드막 또는 불순물이 도핑된 폴리실리콘막 등을 포함할 수 있다.
도 13을 참조하면, 제2 도전막(19) 상에 질화막 등의 제2 하드마스크층을 형성한 후, 제2 하드마스크층 상에 셀 영역(C)의 제어 게이트가 형성될 영역을 덮으면서 동시에 주변회로 영역(P)의 소자분리 영역 즉, 제1 및 제2 주변회로 영역(P1, P2)의 소자분리 영역을 노출시키는 마스크 패턴(21)을 형성한다.
이어서, 마스크 패턴(21)을 식각 마스크로 제2 하드마스크층을 식각하여 제2 하드마스크 패턴(20)을 형성한 후, 마스크 패턴(21) 및/또는 제2 하드마스크 패턴(20)을 식각 마스크로 셀 영역(C)의 제2 도전막(19), 캡핑막(17A), 제2 절연막(16A), 제1 도전막(12A) 및 제1 절연막(11A)을 식각하여 셀 영역(C)에 게이트 패턴(G1)을 형성한다. 식각된 제2 도전막(19), 캡핑막(17A), 제2 절연막(16A), 제1 도전막(12A) 및 제1 절연막(11A)을 각각 도면부호 19A, 17B, 16B, 12B 및 11B로 표기하였다. 본 공정 결과 셀 영역(C)에 복수의 메모리 셀이 형성되며, 여기서, 제2 도전막(19A)이 제어 게이트를 형성하고 제1 도전막(12B)이 플로팅 게이트를 형성한다.
이때, 셀 영역(C)의 게이트 패턴(G1) 형성을 위한 식각 공정에서 제2 도전막(19), 캡핑막(17A) 및 제2 절연막(16A)의 식각시, 이들 층과 대응하는 제1 및 제2 주변회로 영역(P1, P2)의 제2 도전막(19), 제1 도전막(12A) 및 제1 절연막(11A)이 함께 식각된다. 전술한 도 11의 공정을 통하여 제1 주변회로 영역(P1)에서는 캡핑막(17) 및 제2 절연막(16)이 제거되어 있고 제2 주변회로 영역(P2)에서는 캡핑막(17A) 및 제2 절연막(16A)이 마스크 패턴(21) 안쪽에 위치하도록 작은 폭을 가지므로, 결국 제1 및 제2 주변회로 영역(P1, P2)에서 마스크 패턴(21)에 의해 식각될 층은 제2 도전막(19), 제1 도전막(12A), 제1 절연막(11A) 및 기판(10)에 한정되기 때문이다. 제1 및 제2 주변회로 영역(P1, P2)의 제2 도전막(19), 제1 도전막(12A) 및 제1 절연막(11A) 식각에 의해 드러난 기판(10)은 셀 영역(C)의 게이트 패턴(G1) 형성을 위한 식각 공정에서 제1 도전막(12A) 및 제1 절연막(11A) 식각시 함께 식각된다. 그 결과, 제1 및 제2 주변회로 영역(P1, P2)의 기판(10)에 소자분리 트렌치(T2, T3) 및 이에 의하여 정의되는 활성영역(A2, A3)이 형성된다. 식각된 제2 도전막(19), 제1 도전막(12A) 및 제1 절연막(11A)을 각각 도면부호 19A, 12B 및 11B로 표기하였다. 제2 주변회로 영역(P2)의 제2 절연막(16A) 및 캡핑막(17A)은 활성영역(A3) 내에 위치하기 때문에 식각되지 않고 그대로 존재한다.
즉, 종래 기술과 다르게 본 실시예에서는 셀 영역(C)의 소자분리 트렌치(T1) 및 활성영역(A1) 형성 공정을 먼저 수행하고 이와 별도로 주변회로 영역(P)의 소자분리 트렌치(T2, T3) 및 활성영역(A2, A3) 형성 공정을 나중에 수행한다. 이와 같이 셀 영역(C)의 소자분리 트렌치(T1) 및 활성영역(A1) 형성 공정과 주변회로 영역(P)의 소자분리 트렌치(T2, T3) 및 활성영역(A2, A3) 형성 공정을 따로 수행하기 때문에, 패턴 밀도 차이에 의한 로딩 효과로 공정 균일성이 저하되는 현상이 원천적으로 방지될 수 있다. 나아가, 셀 영역(C)의 게이트 패턴(G1) 형성 공정을 수행하는 과정에서 주변회로 영역(P)의 소자분리 트렌치(T2, T3) 및 활성영역(A2, A3) 형성 공정을 함께 수행하기 때문에, 별도의 공정 추가가 요구되는 것도 아니다.
도 14를 참조하면, 마스크 패턴(21)을 제거한 후 공정 결과물 상에 셀 영역(C)의 게이트 패턴(G1) 사이를 충분히 매립하는 두께의 절연막 예컨대, 산화막을 형성한 후, 제2 하드마스크 패턴(20)이 드러날 때까지 평탄화 공정 예컨대, CMP를 수행함으로써 절연막(22)을 형성한다.
이때, 제1 및 제2 주변회로 영역(P1, P2)에는 소자분리 트렌치(T2, T3)가 형성되어 있으므로 절연막(22)은 소자분리 트렌치(T2, T3) 내에 형성되어 소자분리막을 이룬다. 본 도면에는 절연막(22)이 소자분리 트렌치(T2, T3)의 일부를 매립하는 두께를 갖는 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니며 절연막(22)이 소자분리 트렌치(T2, T3)를 완전히 매립하는 두께를 갖도록 형성될 수도 있다.
본 공정 결과 형성되는 절연막(22)은 셀 영역(C)에서는 게이트 패턴(G1)을 서로 절연시키는 역할을 수행하면서 주변회로 영역(P)에서는 소자분리막으로서의 역할을 수행할 수 있다. 즉, 종래 기술과 비교하여 별도의 공정 추가 없이도 주변회로 영역(P)에 소자분리막 형성이 가능하다.
도 15를 참조하면, 도 14의 공정 결과물 상에 셀 영역(C)을 덮고, 제1 주변회로 영역(P1)의 주변회로 게이트가 형성될 영역을 덮고, 제2 주변회로 영역(P2)에서 활성영역(A3)을 노출시키면서 나머지 영역을 덮는 마스크 패턴(23)을 형성한다.
도 16을 참조하면, 마스크 패턴(23)을 식각 마스크로 제1 주변회로 영역(P1)의 제2 하드마스크 패턴(20), 제2 도전막(19A), 제1 도전막(12B) 및 제1 절연막(11B)을 식각함으로써 제1 주변회로 영역(P1)에 주변회로 게이트(PG)를 형성한다. 식각된 제2 하드마스크 패턴(20), 제2 도전막(19A), 제1 도전막(12B) 및 제1 절연막(11B)을 각각 도면부호 20A, 19B, 12C 및 11C로 표기하였다.
주변회로 게이트(PG) 형성을 위한 식각 공정과 동시에 제2 주변회로 영역(P2)의 마스크 패턴(23)을 식각 마스크로 하부 구조물을 식각하면, 제2 주변회로 영역(P2)에서 마스크 패턴(23)에 의해 완전히 드러난 제2 하드마스크 패턴(20) 및 제2 도전막(19A)은 모두 제거되는 반면, 제1 도전막(12B) 및 제1 절연막(11B)의 일부는 캡핑막(17A) 및 제2 절연막(16A)에 의해 덮여 있고 그에 따라 캡핑막(17A) 및 제2 절연막(16A)에 의해 덮이지 않은 부분만 제거된다. 다시 말하면, 캡핑막(17A) 및 제2 절연막(16A)이 본 식각 공정에서 제1 도전막(12B) 및 제1 절연막(11B)에 대한 식각 베리어로 작용한다. 한편, 캡핑막(17)은 제1 도전막(12B) 및/또는 제2 도전막(19A)과 동일한 물질로 이루어질 수 있고, 그에 따라 제1 도전막(12B)의 식각 공정 및/또는 제2 도전막(19A)의 식각 공정에서 제거될 수 있다. 본 공정 결과, 제2 주변회로 영역(P2)에는 식각된 제1 도전막(12C)으로 이루어지는 저항체(R)가 형성되고 저항체(R) 상부 및 하부에는 각각 잔류하는 제2 절연막(16A) 및 식각된 제1 절연막(11C)이 형성되어 있다.
한편 본 식각 공정에서 주변회로 영역(P)의 절연막(22)은 일부가 제거되어 도시된 것과 같은 형상을 나타낼 수 있다. 일부가 제거된 절연막(22)을 도면부호 22A로 표기하였다.
이어서, 도시되지는 않았으나, 요구되는 후속 공정 예컨대, 주변회로 게이트(PG)의 측벽에 스페이서를 형성하기 위한 절연막 증착 및 전면 식각 공정과, 후속 SAC(Self-Aligned Contact) 방식의 콘택 형성시 식각 정지막으로 작용하는 질화막 증착 공정과, 질화막을 덮는 층간 절연막 형성 공정 등을 수행할 수 있다.
이상으로 설명한 제조 방법에 의하면 아래와 같은 효과가 획득될 수 있다.
우선, 셀 영역의 소자분리 트렌치 및 소자분리막 형성 공정과 주변회로 영역의 소자분리 트렌치 및 소자분리막 형성 공정을 별개로 수행하기 때문에, 패턴 밀도차에 의한 로딩 효과로 인하여 소자분리 트렌치 형성 공정 또는 소자분리막 형성 공정의 균일도가 저하되는 문제가 원천적으로 방지될 수 있다.
또한, 주변회로 영역에 소자분리 트렌치를 형성하는 과정에서 셀 영역의 게이트 패턴이 완성되기 때문에(도 13 참조), 이들 공정을 수행한 후, 셀 영역의 활성영역에 접합영역 형성을 위한 이온주입을 수행하면서 동시에 주변회로 영역의 활성영역에 필요한 이온주입 예컨대 스탠바이 전류를 개선하기 위한 이온주입을 수행할 수 있어, 공정이 단순화되고 공정 불량이 감소하는 효과가 있다.
또한, 셀 영역에서 플로팅 게이트용 도전막을 소자분리막보다 돌출시키는 공정을 수행할 때(도 9 참조), 주변회로 영역 전부가 플로팅 게이트용 도전막으로 덮여 있으므로 주변회로 영역을 덮는 마스크 패턴 형성 공정이 생략될 수 있어 공정이 단순화된다.
나아가, 셀 영역의 소자분리 트렌치 및 소자분리막 형성 공정과 주변회로 영역의 소자분리 트렌치 및 소자 분리막 형성 공정을 별개로 수행하더라도 공정 단계를 추가하지 않을 수 있다. 예를 들어, 주변회로 영역의 소자분리 트렌치 형성 공정을 셀 영역의 게이트 패턴 형성 공정과 함께 수행할 수 있고, 주변회로 영역의 소자분리막 형성 공정을 셀 영역의 게이트 패턴 사이를 매립하는 절연막 형성 공정과 함께 수행할 수 있기 때문이다.
한편, 비휘발성 메모리 장치의 집적도가 증가하면서 패턴이 조밀하고 작은 선폭을 갖는 셀 영역(C)에서는 종래의 포토레지스트 도포, 노광 및 현상을 이용하여서는 원하는 선폭을 갖는 패턴을 형성하는 것이 어려워지고 있다. 그에 따라 제안된 것이 일명 SPT(Spacer Patterning Technology) 공정으로서 이에 대하여는 이미 널리 알려져 있다. 이하에서는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법에서 특히 전술한 도 13의 게이트 패턴(G1)이 SPT 공정을 이용하여 형성되는 경우에 대하여 설명하기로 한다.
도 17 내지 도 20은 본 발명의 다른 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 평면도 및 단면도이다. 특히, 도 17 및 도 18은 셀 영역(C)만을 도시한 평면도이고, 도 19 및 도 20은 단면도로서 5의 Y1-Y1' 선, Y2-Y2' 선 및 Y3-Y3' 선에 따른 단면을 나타낸다. 본 실시예를 설명함에 있어서, 전술한 실시예와 동일한 부분에 대하여는 설명을 간략히 하거나 또는 생략하기로 한다.
먼저, 전술한 도 6 내지 도 12의 공정을 수행한다.
이어서, 도 17 및 도 19를 참조하면, 도 12의 공정 결과물 상에 질화막 등의 제3 하드마스크층(30)을 형성한 후, 제3 하드마스크층(30) 상에 셀 영역(C)의 제어 게이트가 형성될 영역(점선으로 표시된 부분 참조) 사이를 번갈아 덮는 마스크 패턴(31)을 형성한다. 마스크 패턴(31)은 포토레지스트의 도포, 노광 및 현상으로 형성될 수 있으며, 도시된 바와 같이 바 형상을 가질 수 있다.
이어서, 도 18 및 도 19를 참조하면, 제3 하드마스크층(30) 및 마스크 패턴(31) 상에 하부 프로파일을 따라 스페이서용 절연막 예컨대, 산화막이나 질화막을 증착한 후, 제3 하드마스크층(30)이 드러날 때까지 전면 식각을 수행함으로써, 셀 영역(C)의 마스크 패턴(31) 측벽에 스페이서(32)를 형성한다. 이러한 전면 식각 과정에서 주변회로 영역(P)의 스페이서용 절연막은 모두 제거된다.
도 20을 참조하면, 마스크 패턴(31)을 제거하여 셀 영역(C)에 스페이서(32)만을 잔류시킨다. 마스크 패턴(31)의 제거는 O2 플라즈마를 이용하는 스트립 공정으로 용이하게 수행될 수 있다.
이어서, 주변회로 영역(P)의 제3 하드마스크층(30) 상에 제1 및 제2 주변회로 영역(P1, P2)의 소자분리 영역을 노출시키는 마스크 패턴(33)을 형성한다.
이어서, 도시되지는 않았지만, 셀 영역(C)의 스페이서(32) 및 주변회로 영역(P)의 마스크 패턴(33)을 식각 베리어로 하부 구조물을 식각한다. 다시 말하면, 셀 영역(C)의 스페이서(32) 및 주변회로 영역(P)의 마스크 패턴(33)은 전술한 도 13의 마스크 패턴(21)과 실질적으로 동일한 역할을 수행하고, 제3 하드마스크층(30)은 전술한 도 13의 제2 하드마스크층과 실질적으로 동일한 역할을 수행한다.
따라서, 도 13에 도시된 것과 실질적으로 유사한 구조물 즉, 셀 영역(C)에 게이트 패턴이 형성되면서 제1 및 제2 주변회로 영역(P1, P2)에 소자분리 트렌치(T2, T3)가 형성된 구조물이 획득될 수 있다. 다만, 본 실시예의 셀 영역(C)의 게이트 패턴은 라인형 형상을 갖는게 아니라 셀 영역(C)의 에지부(도 18의 E 참조)에서 서로 연결된 액자형 형상을 갖는 것이 도 13과 상이하다. 이는 마스크 패턴(31)은 바 형상을 갖기 때문에 스페이서(32)는 이 마스크 패턴(31)의 측벽 전부를 둘러싸는 액자 형상을 갖고, 그에 따라 이 스페이서(32)를 이용하여 식각된 셀 영역(C)의 게이트 패턴 역시 액자 형상을 갖기 때문이다. 따라서, 도 5 및 도 13과 같이 셀 영역(C)에 라인형의 게이트 패턴(G1)을 형성하기 위해서는 셀 영역(C)의 에지부(도 18의 E 참조)의 게이트 패턴을 제거함으로써, 하나의 액자 형상 구조를 두 개의 라인형 구조로 분리하여야 한다. 이에 대하여는 후술하기로 한다.
이와 같이 스페이서(32)를 이용하여 셀 영역(C)의 게이트 패턴을 형성하는 경우, 셀 영역(C)의 게이트 패턴 폭을 노광 한계 이상으로 작게 조절할 수 있어 셀 영역(C)의 집적도를 증가시킬 수 있는 장점이 있다. 스페이서(32)의 수평 방향 폭은 스페이서용 절연막의 두께를 조절함으로써 매우 작게 조절할 수 있기 때문이다.
이어지는 공정은 도 14 내지 도 16에서 설명한 공정과 실질적으로 동일하다. 다만, 전술한 바와 같이 셀 영역(C)의 에지부(E)의 게이트 패턴을 제거하는 공정이 더 수행되어야 하며 이를 위하여 도 15 및 도 16의 공정 일부가 변경될 수 있다. 단, 도 15 및 도 16에는 셀 영역(C)의 에지부(E)가 도시되지 않았으므로 도면은 전술한 실시예와 동일하다.
구체적으로, 도 15의 공정에서 마스크 패턴(23)은 셀 영역(C)을 덮되 셀 영역(C)의 에지부(E)를 노출시킨다. 이어서, 도 16의 공정에서 마스크 패턴(23)을 이용하여 제1 주변회로 영역(P1)에 주변회로 게이트(PG)를 형성하고 제2 주변회로 영역(P2)에 저항체(R)를 형성하면서, 셀 영역(C)의 에지부(E)의 게이트 패턴을 제거하여 라인형의 게이트 패턴으로 분리시킨다.
이상으로 설명한 본 발명의 다른 일 실시예의 제조 방법에 의하면, 전술한 일 실시예의 제조 방법과 동일한 효과가 획득될 수 있다.
또한, 셀 영역의 게이트 패턴 형성시 SPT 공정을 이용하므로 노광 한계 이상의 게이트 패턴 형성이 가능하고 그에 따라 셀 영역의 집적도를 더욱 증가시킬 수 있다.
나아가, SPT 공정에서 수반되는 셀 영역 에지부에서의 게이트 패턴 분리 공정은 주변회로 영역의 게이트나 저항체 형성 공정에서 함께 수행되기 때문에 별도의 추가 공정이 요구되지 않는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 기판 11: 제1 절연막
12: 제1 도전막 15: 소자분리막
16: 제2 절연막 17: 캡핑막
19: 제2 도전막

Claims (21)

  1. 셀 영역 및 주변회로 영역을 포함하는 기판 상에 터널 절연막용 제1 절연막 및 플로팅 게이트용 제1 도전막을 형성하는 단계;
    상기 셀 영역의 상기 제1 도전막, 상기 제1 절연막 및 상기 기판을 선택적으로 식각하여 상기 셀 영역에 제1 소자분리 트렌치를 형성하는 단계;
    상기 제1 소자분리 트렌치에 매립되는 제1 소자분리막을 형성하는 단계;
    상기 제1 소자분리막 및 상기 제1 도전막 상에 전하 차단막용 제2 절연막 및 도전성의 캡핑막을 형성하는 단계;
    상기 주변회로 영역의 상기 캡핑막 및 상기 제2 절연막을 제거하는 단계;
    결과물의 전면 상에 제어 게이트용 제2 도전막을 형성하는 단계; 및
    상기 셀 영역의 상기 제2 도전막, 상기 캡핑막, 상기 제2 절연막, 상기 제1 도전막 및 상기 제1 절연막을 선택적으로 식각하여 제1 게이트 패턴을 형성하면서, 상기 주변회로 영역의 상기 제2 도전막, 상기 제1 도전막, 상기 제1 절연막 및 상기 기판을 선택적으로 식각하여 상기 주변회로 영역에 제2 소자분리 트렌치를 형성하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 소자분리막 형성 단계 후에,
    상기 제1 소자분리막의 일부를 제거하여 상기 셀 영역의 상기 제1 도전막을 상기 제1 소자분리막 위로 돌출시키는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 제1 소자분리막의 일부 제거는, 상기 제1 도전막과 상기 제1 소자분리막 사이의 식각 선택비를 이용하여 수행되는
    비휘발성 메모리 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 제2 소자분리 트렌치 형성 단계 후에,
    상기 셀 영역의 상기 제1 게이트 패턴 사이를 매립하면서 상기 제2 소자분리 트렌치의 일부 또는 전부를 매립하는 제3 절연막을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 제2 소자분리 트렌치 형성 단계 후에,
    상기 주변회로 영역의 상기 제2 도전막, 상기 제1 도전막 및 상기 제1 절연막을 선택적으로 식각하여 상기 주변회로 영역에 제2 게이트 패턴을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  6. 제1 항에 있어서,
    상기 제1 게이트 패턴 형성 단계는,
    상기 제2 도전막 상에 상기 셀 영역의 제어 게이트가 형성될 영역 사이를 번갈아 덮는 제1 마스크 패턴을 형성하는 단계;
    상기 제1 마스크 패턴 측벽에 스페이서를 형성하는 단계;
    상기 제1 마스크 패턴을 제거하는 단계; 및
    상기 스페이서를 이용하여 상기 제1 게이트 패턴 형성을 위한 식각을 수행하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  7. 제6 항에 있어서,
    상기 제1 게이트 패턴 형성 단계 및 상기 제2 소자분리 트렌치 형성 단계 후에,
    상기 주변회로 영역의 상기 제2 도전막, 상기 제1 도전막 및 상기 제1 절연막을 선택적으로 식각하여 상기 주변회로 영역에 제2 게이트 패턴을 형성하면서, 상기 셀 영역의 에지부의 상기 제1 게이트 패턴을 제거하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  8. 셀 영역 및 주변회로 영역을 포함하는 기판 상에 터널 절연막용 제1 절연막 및 플로팅 게이트용 제1 도전막을 형성하는 단계;
    상기 셀 영역의 상기 제1 도전막, 상기 제1 절연막 및 상기 기판을 선택적으로 식각하여 상기 셀 영역에 제1 소자분리 트렌치를 형성하는 단계;
    상기 제1 소자분리 트렌치에 매립되는 제1 소자분리막을 형성하는 단계;
    상기 제1 소자분리막 및 상기 제1 도전막 상에 전하 차단막용 제2 절연막 및 도전성의 캡핑막을 형성하는 단계;
    상기 주변회로 영역의 상기 캡핑막 및 상기 제2 절연막을 선택적으로 식각하여 상기 주변회로 영역의 활성영역 내에 위치하도록 패터닝하는 단계;
    결과물의 전면 상에 제어 게이트용 제2 도전막을 형성하는 단계; 및
    상기 셀 영역의 상기 제2 도전막, 상기 캡핑막, 상기 제2 절연막, 상기 제1 도전막 및 상기 제1 절연막을 선택적으로 식각하여 제1 게이트 패턴을 형성하면서, 상기 주변회로 영역의 상기 제2 도전막, 상기 제1 도전막, 상기 제1 절연막 및 상기 기판을 선택적으로 식각하여 상기 주변회로 영역에 제2 소자분리 트렌치를 형성하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 제1 소자분리막 형성 단계 후에,
    상기 제1 소자분리막의 일부를 제거하여 상기 셀 영역의 상기 제1 도전막을 상기 제1 소자분리막 위로 돌출시키는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 소자분리막의 일부 제거는, 상기 제1 도전막과 상기 제1 소자분리막 사이의 식각 선택비를 이용하여 수행되는
    비휘발성 메모리 장치의 제조 방법.
  11. 제8항에 있어서,
    상기 제2 소자분리 트렌치 형성 단계 후에,
    상기 셀 영역의 상기 제1 게이트 패턴 사이를 매립하면서 상기 제2 소자분리 트렌치의 일부 또는 전부를 매립하는 제3 절연막을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  12. 제8항에 있어서,
    상기 제2 소자분리 트렌치 형성 단계 후에,
    상기 주변회로 영역의 상기 제2 도전막, 상기 캡핑막, 상기 제2 절연막에 의해 덮이지 않은 상기 제1 도전막 및 상기 제1 절연막을 제거하여 저항체를 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  13. 제8 항에 있어서,
    상기 제1 게이트 패턴 형성 단계는,
    상기 제2 도전막 상에 상기 셀 영역의 제어 게이트가 형성될 영역 사이를 번갈아 덮는 제1 마스크 패턴을 형성하는 단계;
    상기 제1 마스크 패턴 측벽에 스페이서를 형성하는 단계;
    상기 제1 마스크 패턴을 제거하는 단계; 및
    상기 스페이서를 이용하여 상기 제1 게이트 패턴 형성을 위한 식각을 수행하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  14. 제13 항에 있어서,
    상기 제1 게이트 패턴 형성 단계 및 상기 제2 소자분리 트렌치 형성 단계 후에,
    상기 주변회로 영역의 상기 제2 도전막, 상기 캡핑막, 상기 제2 절연막에 의해 덮이지 않은 상기 제1 도전막 및 상기 제1 절연막을 제거하여 저항체를 형성하면서, 상기 셀 영역의 에지부의 상기 제1 게이트 패턴을 제거하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  15. 셀 영역, 제1 주변회로 영역 및 제2 주변회로 영역을 포함하는 기판 상에 터널 절연막용 제1 절연막 및 플로팅 게이트용 제1 도전막을 형성하는 단계;
    상기 셀 영역의 상기 제1 도전막, 상기 제1 절연막 및 상기 기판을 선택적으로 식각하여 상기 셀 영역에 제1 소자분리 트렌치를 형성하는 단계;
    상기 제1 소자분리 트렌치에 매립되는 제1 소자분리막을 형성하는 단계;
    상기 제1 소자분리막 및 상기 제1 도전막 상에 전하 차단막용 제2 절연막 및 도전성의 캡핑막을 형성하는 단계;
    상기 제1 주변회로 영역의 상기 캡핑막 및 상기 제2 절연막을 제거하면서 상기 제2 주변회로 영역의 상기 캡핑막 및 상기 제2 절연막이 활성영역 내에 위치하도록 패터닝하는 단계;
    결과물의 전면 상에 제어 게이트용 제2 도전막을 형성하는 단계; 및
    상기 셀 영역의 상기 제2 도전막, 상기 캡핑막, 상기 제2 절연막, 상기 제1 도전막 및 상기 제1 절연막을 선택적으로 식각하여 제1 게이트 패턴을 형성하면서, 상기 제1 및 제2 주변회로 영역의 상기 제2 도전막, 상기 제1 도전막, 상기 제1 절연막 및 상기 기판을 선택적으로 식각하여 상기 제1 및 제2 주변회로 영역에 제2 소자분리 트렌치를 형성하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 제1 소자분리막 형성 단계 후에,
    상기 제1 소자분리막의 일부를 제거하여 상기 셀 영역의 상기 제1 도전막을 상기 제1 소자분리막 위로 돌출시키는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 제1 소자분리막의 일부 제거는, 상기 제1 도전막과 상기 제1 소자분리막 사이의 식각 선택비를 이용하여 수행되는
    비휘발성 메모리 장치의 제조 방법.
  18. 제15항에 있어서,
    상기 제2 소자분리 트렌치 형성 단계 후에,
    상기 셀 영역의 상기 제1 게이트 패턴 사이를 매립하면서 상기 제2 소자분리 트렌치의 일부 또는 전부를 매립하는 제3 절연막을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  19. 제15항에 있어서,
    상기 제2 소자분리 트렌치 형성 단계 후에,
    상기 제1 주변회로 영역의 상기 제2 도전막, 상기 제1 도전막 및 상기 제1 절연막을 선택적으로 식각하여 제2 게이트 패턴을 형성하면서, 상기 제2 주변회로 영역의 상기 제2 도전막, 상기 캡핑막, 상기 제2 절연막에 의해 덮이지 않은 상기 제1 도전막 및 상기 제1 절연막을 제거하여 저항체를 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  20. 제15 항에 있어서,
    상기 제1 게이트 패턴 형성 단계는,
    상기 제2 도전막 상에 상기 셀 영역의 제어 게이트가 형성될 영역 사이를 번갈아 덮는 제1 마스크 패턴을 형성하는 단계;
    상기 제1 마스크 패턴 측벽에 스페이서를 형성하는 단계;
    상기 제1 마스크 패턴을 제거하는 단계; 및
    상기 스페이서를 이용하여 상기 제1 게이트 패턴 형성을 위한 식각을 수행하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  21. 제20 항에 있어서,
    상기 제1 게이트 패턴 형성 단계 및 상기 제2 소자분리 트렌치 형성 단계 후에,
    상기 제1 주변회로 영역의 상기 제2 도전막, 상기 제1 도전막 및 상기 제1 절연막을 선택적으로 식각하여 제2 게이트 패턴을 형성하고, 상기 제2 주변회로 영역의 상기 제2 도전막, 상기 캡핑막, 상기 제2 절연막에 의해 덮이지 않은 상기 제1 도전막 및 상기 제1 절연막을 제거하여 저항체를 형성하고, 상기 셀 영역의 에지부의 상기 제1 게이트 패턴을 제거하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
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