CN103066024B - 制造非易失性存储器件的方法 - Google Patents

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Abstract

本发明提供一种制造非易失性存储器件的方法，包括以下步骤：在包括第一区和第二区的衬底上形成第一绝缘层和第一导电层；通过刻蚀第一导电层、第一绝缘层和衬底而在第一区中形成第一隔离沟槽；形成填充在第一隔离沟槽中的第一隔离层；形成第二绝缘层和导电的覆盖层；刻蚀覆盖层和第二绝缘层；形成第二导电层；以及通过刻蚀第一区的第二导电层、覆盖层、第二绝缘层、第一导电层和第一绝缘层来形成第一栅图案，并且通过刻蚀第二导电层、第一导电层、第一绝缘层和衬底而在第二区中形成第二隔离沟槽。

Description

制造非易失性存储器件的方法
相关申请的交叉引用
本申请要求2011年10月18日提交的韩国专利申请No.10-2011-0106608的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种制造非易失性存储器件的方法，更具体而言涉及一种制造包括具有不同图案密度的单元区和外围电路区的非易失性存储器件的方法。
背景技术
非易失性存储器件代表一种即使供电中断仍能保留所储存的数据的存储器件，例如，已经广泛使用了NAND型快闪存储器件等。
非易失性存储器件包括单元区和外围电路区。单元区包括多个存储器单元以储存数据。外围电路区包括用于非易失性存储器件的操作的驱动电路、电压发生电路等，并且在外围电路区中形成有用于这些电路的配置的各种单位元件，例如，晶体管、电阻器等。下面将描述制造非易失性存储器件的方法。
图1至图4是说明制造现有的非易失性存储器件的方法的截面图。
参见图1，在衬底100中限定出单元区C和外围电路区P。单元区C代表要形成多个存储器单元的区域，每个存储器单元包括顺序层叠在衬底100上的隧道绝缘层、浮栅、电荷阻挡层和控制栅。外围电路区P的第一外围电路区P1代表要形成外围电路晶体管的区域，外围电路晶体管的栅（下文称为外围电路栅）由与单元区C的浮栅和控制栅基本相同的材料层形成。即，外围电路栅可以包括彼此直接耦接的浮栅和控制栅，使得浮栅和控制栅彼此电连接。外围电路区P的第二外围电路区P2代表要形成电阻器的区域，电阻器由与单元区C的浮栅基本相同的材料层形成。
在衬底100上形成用于隧道绝缘层的第一绝缘层110和用于浮栅的第一导电层120。
参见图2，利用暴露出隔离区的掩模图案（未示出）来刻蚀第一导电层120、第一绝缘层110和衬底100，使得在单元区C以及第一外围电路区P1和第二外围电路区P2中形成隔离沟槽以及由隔离沟槽限定出的有源区A1至A3。在上述工艺中被刻蚀的第一导电层120和第一绝缘层110分别由附图标记120A和110A表示。
在隔离沟槽中填充绝缘层以形成隔离层130。具体地，形成具有足够厚度以填充隔离沟槽的绝缘层，并且可以执行化学机械抛光（CMP）工艺直到第一导电层120A暴露出来为止，由此形成隔离层130。
参见图3，形成覆盖外围电路区P的掩模图案140，去除被掩模图案140暴露出的单元区C的隔离层130的一部分。由附图标记130A来表示单元区C的被部分地去除的隔离层130。作为上述工艺的结果，在单元区C中，第一导电层120A的上部从隔离层130A突出。执行上述工艺的原因在于，通过增加控制栅与浮栅之间的接触面积来增加耦合比。
参见图4，在去除掩模图案140之后的工艺结果之上形成用于电荷阻挡层的第二绝缘层150，第二绝缘层150具有暴露出第一外围电路区P1的第一导电层120A的一部分的区域（下文称为开放区域）01。形成开放区域01的原因在于，防止在第一外围电路区P1中形成的外围电路栅的浮栅和控制栅因第二绝缘层150而相互断开连接，浮栅与控制栅为相互电连接。
在具有开放区域01的第二绝缘层150上形成用于控制栅的第二导电层160。
尽管在图中未示出，但是将单元区C的第一绝缘层110A、第一导电层120A、第二绝缘层150和第二导电层160图案化，由此形成上述存储器单元。另外，将第一外围电路区P1的第一导电层120A、具有开放区域01的第二绝缘层150、第二导电层160图案化，由此形成上述外围电路栅。另外，选择性地刻蚀第二外围电路区P2的第二导电层160，由此形成上述电阻器，其仅由第一导电层120A形成。
然而，上述制造方法具有以下问题。
首先，在图2的工艺中，可能同时对单元区C、第一外围电路区P1和第二外围电路区P2执行隔离沟槽形成工艺以及用于形成填充在隔离沟槽中的隔离层130的工艺。这里，单元区C的图案密度可能高于外围电路区P的图案密度。换言之，相比于外围电路区P的有源区A2和A3以及隔离层130，单元区C的有源区A1和隔离层130可能密集地形成。由于这种图案密度差异所引起的负载效应，可能会导致单元区C与外围电路区P之间的许多差异，例如，为了形成隔离沟槽而执行的刻蚀工艺的刻蚀速度上的差异、为了形成隔离层130而填充的绝缘层的填充厚度上的差异、以及为了形成隔离层130而执行的CMP工艺的CMP速度上的差异。
其次，在图3的工艺中，为了使第一导电层120A仅从单元区C的隔离层130A突出，可能需要额外的工艺用于形成覆盖外围电路区P的掩模图案140。由于掩模图案形成工艺要经历一系列步骤，诸如光致抗蚀剂涂覆步骤、曝光步骤和显影步骤，因此随着掩模图案形成工艺的次数的增加而可能增加整个工艺的成本、时间的困难程度。
此外，在图2的工艺中形成隔离沟槽之后，还对第一外围电路区P1的衬底100执行离子注入工艺，以便改善外围电路晶体管的静态电流。在形成覆盖单元区C和第二外围电路区P2的掩模图案的状态下执行这种离子注入工艺。然而，在执行离子注入工艺之后的用于去除掩模图案的工艺中，已经形成在单元区C中的第一导电层120A可能会倾斜，称为倾斜现象。这是因为已经形成在单元区C中的第一导电层120A相比于外围电路区P具有非常小的线宽。
就此而言，正在开发解决上述问题的非易失性存储器件制造方法。
发明内容
本发明的示例性实施例涉及一种制造非易失性存储器件的方法，所述方法可以保证工艺中的均匀性，并且减少工艺时间、成本、难度和失效。
根据本发明的一个示例性实施例，一种制造非易失性存储器件的方法包括以下步骤：在包括第一区和第二区的衬底上形成第一绝缘层和第一导电层；通过选择性地刻蚀第一区的第一导电层、第一绝缘层和衬底而在第一区中形成第一隔离沟槽；形成填充在第一隔离沟槽中的第一隔离层；在第一隔离层和第一导电层上形成第二绝缘层和导电的覆盖层；刻蚀第二区的覆盖层和第二绝缘层；在所得结构上形成第二导电层；以及通过选择性地刻蚀第一区的第二导电层、覆盖层、第二绝缘层、第一导电层和第一绝缘层来形成第一栅图案，并且通过选择性地刻蚀第二区的第二导电层、第一导电层、第一绝缘层和衬底而在第二区中形成第二隔离沟槽。
根据本发明的一个示例性实施例，一种制造非易失性存储器件的方法，包括以下步骤：在包括单元区、第一外围电路区和第二外围电路区的衬底上形成用于隧道绝缘层的第一绝缘层和用于浮栅的第一导电层；通过选择性地刻蚀单元区的第一导电层、第一绝缘层和衬底而在单元区中形成第一隔离沟槽；形成填充在第一隔离沟槽中的第一隔离层；在第一隔离层和第一导电层上形成用于电荷阻挡层的第二绝缘层和导电的覆盖层；去除第一外围电路区的覆盖层和第二绝缘层，而将第二外围电路区的覆盖层和第二绝缘层图案化以定位在有源区中；在所得结构上形成用于控制栅的第二导电层；以及通过选择性地刻蚀单元区的第二导电层、覆盖层、第二绝缘层、第一导电层和第一绝缘层来形成第一栅图案，并且通过选择性地刻蚀第一外围电路区和第二外围电路区的第二导电层、第一导电层、第一绝缘层和衬底来在所述第一外围电路区和所述第二外围电路区中形成第二隔离沟槽。
根据本发明的一个示例性实施例，一种制造非易失性存储器件的方法，包括以下步骤：在包括第一区和第二区的衬底上形成第一绝缘层和第一导电层；在第一区的衬底中形成第一隔离层；在第一隔离层和第一导电层上形成第二绝缘层和导电的覆盖层；刻蚀第二区的覆盖层和第二绝缘层；在所得结构上形成第二导电层；以及通过选择性地刻蚀第一区的第二导电层、覆盖层、第二绝缘层、第一导电层和第一绝缘层以及第二区的第二导电层、第一导电层、第一绝缘层和衬底而在第一区中形成第一栅图案以及在第二区中形成第二隔离沟槽。
附图说明
图1至图4是说明制造现有的非易失性存储器件的方法的截面图。
图5是说明根据本发明一个示例性实施例的非易失性存储器件的平面图。
图6至图16是根据本发明一个示例性实施例的制造非易失性存储器件的方法的截面图。
图17至图20是根据本发明另一个示例性实施例的制造非易失性存储器件的方法的平面图和截面图。
具体实施方式
下面将参照附图更加详细描述本发明的示例性实施例。然而，可以采用不同的方式来实现本发明，而不应将本发明理解为限于本文所提供的实施例。确切地说，提供这些实施例是为了使本说明书清楚且完整，并向本领域技术人员充分传达本发明的范围。在整个说明书中，相同的附图标记在本发明的不同附图和实施例中表示相同的部分。
附图并非按比例绘制，在某些情况下，为了清楚地示出实施例的特征可能对比例做了夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅涉及第一层直接形成在第二层或衬底上的情况，而且还涉及在第一层与第二层或在第一层与衬底之间存在第三层的情况。
图5是说明根据本发明的一个示例性实施例的非易失性存储器件的平面图。
参见图5，非易失性存储器件包括要形成多个存储器单元的单元区C、以及要形成例如外围电路晶体管或电阻器的多个单位元件的外围电路区P。在本发明的示例性实施例中，具体地，要形成外围电路晶体管的区域将被称为第一外围电路区P1，而要形成电阻器的区域将被称为第二外围电路区P2。单元区C、第一外围电路区P1和第二外围电路区P2布置成行。然而，本发明不限于此。第一外围电路区P1和第二外围电路区P2也可以只是围绕单元区C布置。
首先，将描述单元区C。在半导体衬底中，多个有源区A1在彼此平行布置的同时沿一个方向Y1-Y1’延伸。在半导体衬底上，多个控制栅CG在彼此平行布置的同时沿横跨有源区A1的方向X1-X1’延伸。在控制栅CG与有源区A1之间的相交处形成有岛型的浮栅FG。在浮栅FG与半导体衬底之间插入有隧道绝缘层（未示出），在浮栅FG与控制栅CG之间插入有电荷阻挡层（未示出）。一个浮栅FG、该浮栅FG之下的隧道绝缘层、该浮栅FG之上的电荷阻挡层、以及与该浮栅FG接触的控制栅CG构成单位存储器单元MC。
然后，将描述第一外围电路区P1。在半导体衬底中形成有条形的有源区A2，并且在半导体衬底上横跨有源区A2形成有外围电路栅PG。结区在有源区A2中形成在外围电路栅PG的两侧。在外围电路栅PG与有源区A2之间插入有栅电介质层（未示出）。外围电路栅PG、结区和栅电介质层构成外围电路晶体管。外围电路栅PG的形状、有源区A2的形状等不限于上述示例性实施例，而是可以不同地改变。
最后，将描述第二外围电路区P2。在半导体衬底中形成有条形的有源区A3，并且在有源区A3上形成有电阻器R。电阻器R可以由与单元区C的浮栅FG基本相同的材料层形成。在电阻器R与有源区A3之间插入有绝缘层，在电阻器R上也可以形成有绝缘层。电阻器R的形状、有源区A3的形状等不限于上述示例性实施例，而是可以不同地改变。
将参照图6至图20详细描述制造上述非易失性存储器件的方法。
图6至图16是说明根据本发明的实施例的制造非易失性存储器件的方法的截面图。具体地，在图6至图12中，单元区C表示沿图5的线X1-X1’截取的截面，第一外围电路区P1表示沿图5的线X2-X2’截取的截面，第二外围电路区P2表示沿图5的线X3-X3’截取的截面。在图13至图16中，单元区C表示沿图5的线Y1-Y1’截取的截面，第一外围电路区P1表示沿图5的线Y2-Y2’截取的截面，第二外围电路区P2表示沿图5的线Y3-Y3’截取的截面。
参见图6，在衬底10中限定出单元区C、第一外围电路区P1和第二外围电路区P2。衬底10可以包括诸如硅衬底的半导体衬底。
在衬底10上形成用于隧道绝缘层的第一绝缘层11和用于浮栅的第一导电层12，并且形成第一硬掩模层13。第一绝缘层11例如可以包括氧化物层，第一导电层12例如可以包括掺杂多晶硅层，第一硬掩模层13可以包括诸如氮化物层或氧化物层的绝缘层。
参见图7，在第一硬掩模层13上形成掩模图案14以在暴露出单元区C的隔离区的同时覆盖外围电路区P。可以经由光致抗蚀剂涂覆工艺、曝光工艺和显影工艺来形成掩模图案14。
利用掩模图案14作为刻蚀掩模来刻蚀第一硬掩模层13以形成第一硬掩模图案13A，以及利用掩模图案14和/或第一硬掩模图案13A作为刻蚀掩模来刻蚀第一导电层12、第一绝缘层11和衬底10，以在单元区C中形成隔离沟槽T1以及由隔离沟槽T1限定的有源区A1。在上述工艺中被刻蚀的第一导电层12和第一绝缘层11分别由附图标记12A和11A表示。
也就是，不同于现有技术，在本发明的示例性实施例中，首先形成单元区C的隔离沟槽T1和有源区A1。
参见图8，在图7的工艺结果上形成绝缘层（例如，氧化物层），其具有足够的厚度以填充隔离沟槽T1，并且执行平坦化工艺（例如，CMP工艺）直到第一导电层12A暴露出来为止，由此形成隔离层15。如上所述，由于隔离沟槽T1仅形成在单元区C中，因此隔离层15也仅形成在单元区C中。
参见图9，去除单元区C的隔离层15的上部。由附图标记15A来表示上部被去除的隔离层15。作为上述工艺的结果，单元区C的第一导电层12A的上部从隔离层15A突出。这是为了通过增加浮栅与控制栅之间的接触面积来提高耦合比。
可以利用第一导电层12A的刻蚀速率与隔离层15的刻蚀速率之间的差异来执行用于去除隔离层15的上部的工艺，而无需使用额外的掩模图案形成工艺。例如，可以通过利用对氧化物层比对多晶硅层具有高刻蚀速率的刻蚀溶液或刻蚀气体的刻蚀工艺来执行用于去除隔离层15的上部的工艺。在现有技术中，由于是在外围电路区以及单元区中形成隔离层，因此要形成覆盖外围电路区的掩模图案以防止外围电路区的隔离层损失，然后去除隔离层的上部（参见图3）。然而，在本发明的示例性实施例中，由于未在外围电路区P中形成隔离层，因此可以通过省略用于形成覆盖外围电路区的掩模图案的工艺来减少工艺时间、成本和难度。
参见图10，在图9的工艺结果之上形成用于电荷阻挡层的第二绝缘层16。可以沿着下部结构的表面形成第二绝缘层16，例如，第二绝缘层16可以包括顺序层叠的氧化物、氮化物、氧化物（ONO）层。
在第二绝缘层16上形成覆盖层17。覆盖层17在后续的工艺中保护第二绝缘层16，覆盖层17可以由诸如掺杂有杂质的多晶硅层的导电层形成。
参见图11，在覆盖层17上形成掩模图案18，以覆盖单元区C以及第二外围电路区P2的电阻器形成区域，并且暴露出第二外围电路区P2的其余区域和整个第一外围电路区P1。利用掩模图案18作为刻蚀阻挡来刻蚀覆盖层17和第二绝缘层16。分别由附图标记17A和16A来表示被刻蚀的覆盖层17和被刻蚀的第二绝缘层16。
执行上述工艺的原因在于，去除第二绝缘层16以形成第一外围电路区P1的外围电路栅。具体地，在现有技术中，第一外围电路区的第二绝缘层被部分地去除。然而，在本发明的示例性实施例中，第一外围电路区P1的整个第二绝缘层16都被去除。这是为了在图13的后续工艺中在形成单元区C的栅图案G1的同时在第一外围电路区P1中形成隔离沟槽。这将在下文详细描述。
另外，执行上述工艺的原因是因为第二外围电路区P2的电阻器仅由第一导电层12A形成，第二绝缘层16保留在电阻器上。
参见图12，在去除掩模图案18之后被暴露出的第一导电层12A和覆盖层17上形成用于控制栅的第二导电层19。第二导电层19例如可以包括金属层、金属硅化物层、掺杂多晶硅层等。
参见图13，在第二导电层19上形成诸如氮化物层的第二硬掩模层，并且在第二硬掩模层上形成掩模图案21以在暴露出外围电路区P的隔离区、即第一外围电路区P1和第二外围电路区P2的隔离区的同时覆盖要形成单元区C的控制栅的区域。
利用掩模图案21作为刻蚀掩模来刻蚀第二硬掩模层以形成第二硬掩模图案20，以及利用掩模图案21和/或第二硬掩模图案20来刻蚀单元区C的第二导电层19、覆盖层17A、第二绝缘层16A、第一导电层12A和第一绝缘层11A，以在单元区C中形成栅图案G1。分别由附图标记19A、17B、16B、12B和11B来表示被刻蚀的第二导电层19、覆盖层17A、第二绝缘层16A、第一导电层12A和第一绝缘层11A。作为上述工艺的结果，在包括第二导电层19A作为控制栅和第一导电层12B作为浮栅的单元区C中形成了多个存储器单元。
在用于形成单元区C的栅图案G1的刻蚀工艺中，当刻蚀第二导电层19、覆盖层17A和第二绝缘层16A时，第一外围电路区P1和第二外围电路区P2的第二导电层19、第一导电层12A、第一绝缘层11A也分别被刻蚀。由于经由图11的工艺已从第一外围电路区P1去除了覆盖层17和第二绝缘层16，并且覆盖层17A和第二绝缘层16A在第二外围电路区P2中与掩模图案21重叠的宽度小，因此在第一外围电路区P1和第二外围电路区P2中通过掩模图案21仅刻蚀第二导电层19、第一导电层12A、第一绝缘层11A和衬底10。当在用于形成单元区C的栅图案G1的刻蚀工艺中刻蚀第一导电层12A和第一绝缘层11A时，通过刻蚀第一外围电路区P1和第二外围电路区P2的第二导电层19、第一导电层12A和第一绝缘层11A而暴露出的衬底10也被刻蚀。结果，在第一外围电路区P1和第二外围电路区P2的衬底10中形成了隔离沟槽T2和T3以及由隔离沟槽T2和T3限定出的有源区A2和A3。分别由附图标记19A、12B和11B来表示被刻蚀的第二导电层19、第一导电层12A和第一绝缘层11A。由于第二外围电路区P2的第二绝缘层16A和覆盖层17A位于有源区A3中，因此第二绝缘层16A和覆盖层17A不被刻蚀而是保留原貌。
即，与现有技术不同，在本发明的实施例中，首先执行形成单元区C的隔离沟槽T1和有源区A1的工艺，然后单独地执行用于形成外围电路区P的隔离沟槽T2和T3以及有源区A2和A3的工艺。以此方式，可以防止工艺均匀性因上述图案密度差异所引起的负载效应而降低。此外，由于用于形成外围电路区P的隔离沟槽T2和T3以及有源区A2和A3的工艺是与用于形成单元区C的栅图案G1的工艺一起执行的，因此可以简化整个工艺。
参见图14，在去除掩模图案21之后的工艺结果上形成绝缘层（例如，氧化物层），其具有足够的厚度以填充单元区C的栅图案G1之间的间隙，并且执行平坦化工艺（例如，CMP工艺）直到第二硬掩模图案20暴露出来为止，由此形成绝缘层22。
此时，由于已经在第一外围电路区P1和第二外围电路区P2中形成了隔离沟槽T2和T3，因此绝缘层22形成在隔离沟槽T2和T3中以构成隔离层。图14示出绝缘层22填充隔离沟槽T2和T3的一部分。然而，本发明不限于此。例如，绝缘层22可以完全填充隔离沟槽T2和T3。
作为上述工艺的结果而形成的绝缘层22可以将单元区C中的栅图案G1相互分隔开，并且在外围电路区P中用作隔离层。也就是，与现有技术相比，可以在外围电路区P中形成隔离层，而无需增加任何工艺。
参见图15，在图14的工艺结果上形成掩模图案23，以覆盖单元区C以及要形成第一外围电路区P1的外围电路栅的区域，并且暴露出第二外围电路区P2中的有源区A3而同时覆盖第二外围电路区P2中的其余区域。
参见图16，利用掩模图案23作为刻蚀掩模来刻蚀第一外围电路区P1的第二硬掩模图案20、第二导电层19A、第一导电层12B和第一绝缘层11B，由此在第一外围电路区P1中形成外围电路栅PG。分别由附图标记20A、19B、12C和11C来表示被刻蚀的第二硬掩模图案20、第二导电层19A、第一导电层12B和第一绝缘层11B。
在执行用于形成外围电路栅PG的刻蚀工艺时，利用掩模图案23作为刻蚀掩模来刻蚀第二外围电路区P2的结构，从第二外围电路区P2去除被掩模图案23完全暴露出来的第二硬掩模图案20和第二导电层19A。然而，由于第一导电层12B和第一绝缘层11B的一部分被覆盖层17A和第二绝缘层16A覆盖，因此仅去除未被覆盖层17A和第二绝缘层16A覆盖的其它部分。换言之，在上述刻蚀工艺中，覆盖层17A和第二绝缘层16A用作第一导电层12B和第一绝缘层11B的刻蚀阻挡。另外，覆盖层17A可以由与第一导电层12B和/或第二导电层19A基本相同的材料形成，因而可以在第一导电层12B的刻蚀工艺中和/或在第二导电层19A的刻蚀工艺中去除覆盖层17A。作为上述工艺的结果，在第二外围电路区P2中形成了由被刻蚀的第一导电层12C形成的电阻器R，并且保留的第二绝缘层16A和被刻蚀的第一绝缘层11C形成在电阻器R上和电阻器R之下。
在上述刻蚀工艺中，可以部分地去除外围电路区P的绝缘层22。一部分被去除的绝缘层22由附图标记22A表示。
尽管未在附图中示出，但是可以执行后续的工艺，例如，经由绝缘层沉积和毯式刻蚀工艺（blanket etching process）而在外围电路栅PG的侧壁形成间隔件的工艺、在形成后续的自对准接触（SAC）时沉积用作刻蚀停止层的氮化物层的工艺、形成覆盖氮化物层的层间电介质层的工艺等。
根据上述制造方法，可以实现以下效果。
首先，单独地执行用于形成单元区的隔离沟槽和隔离层的工艺以及用于形成外围电路区的隔离沟槽和隔离层的工艺，使得可以防止隔离沟槽形成工艺中或隔离层形成工艺中的均匀性因图案密度差异所引起的负载效应而降低。
另外，由于在用于形成外围电路区的隔离沟槽的工艺中完成了单元区的栅图案（参见图13），因此可以同时执行离子注入工艺以用于在单元区的有源区中和外围电路区的有源区中形成结区，例如以用于改善静态电流，使得可以实现工艺简化且可以减少工艺失效。
此外，在执行容许用于浮栅的导电层从单元区中的隔离层突出的工艺（参见图9）时，由于整个外围电路区已经被用于浮栅的导电层覆盖，因此可以省略用于形成覆盖外围电路区的掩模图案的工艺，使得可以实现工艺简化。
此外，即使单独地执行用于形成单元区的隔离沟槽和隔离层以及用于形成外围电路区的隔离沟槽和隔离层的工艺，也不会增加工艺步骤。例如，可以与用于形成单元区的栅图案的工艺一起执行用于形成外围电路区的隔离沟槽的工艺，以及可以与用于形成填充在单元区的栅图案之间的绝缘层的工艺一起执行用于形成外围电路区的隔离层的工艺。
另外，随着非易失性存储器件的集成度增加，难以在图案密集并具有小线宽的单元区C中利用现有的光致抗蚀剂涂覆工艺、曝光工艺和显影工艺来形成具有期望线宽的图案。就这点而言，已经提出了称为间隔件图案化技术（SPT）工艺的工艺，这在本领域是公知的。在下文中，将描述如下的情况：在根据本发明的实施例的制造非易失性存储器件的方法中利用SPT工艺来形成图13的栅图案PG。
图17至图20是说明根据本发明的另一个实施例的制造非易失性存储器件的方法的平面图和截面图。图17和图18是仅说明单元区C的平面图，图19和图20是沿着图5的线Y1-Y1’、Y2-Y2’和Y3-Y3’截取的截面图。在本实施例的描述中，将简要给出或省略与上述实施例基本相同的描述。
首先，执行上述的图6至图12的工艺。
参见图17和图19，在图12的工艺结果上形成诸如氮化物层的第三硬掩模层30，并且在第三硬掩模层30上形成掩模图案31以交替地覆盖单元区C的控制栅区域（参见由虚线表示的部分）之间的区域。可以经由光致抗蚀剂涂覆工艺、曝光工艺和显影工艺来形成掩模图案31，并且掩模图案31可以具有图中所示的条形。
参见图18和图19，在第三硬掩模层30和掩模图案31上沿着第三硬掩模层30和掩模图案31的表面形成用于间隔件的绝缘层，例如氧化物层或氮化物层，并且执行毯式刻蚀工艺直到第三硬掩模层30暴露出来为止，由此在单元区C的掩模图案31的侧壁形成间隔件32。在这种毯式刻蚀工艺中，形成在外围电路区P中的绝缘层被去除。
参见图20，去除掩模图案31以仅允许间隔件32保留在单元区C中。可以通过利用O2等离子体的剥离工艺来容易地去除掩模图案31。
在外围电路区P的第三硬掩模层30上形成掩模图案33以暴露出第一外围电路区P1和第二外围电路区P2的隔离区域。
尽管在附图中未示出，但是可以利用单元区C的间隔件32和外围电路区P的掩模图案33作为刻蚀阻挡来刻蚀下部结构。换言之，单元区C的间隔件32和外围电路区P的掩模图案33执行与图13的掩模图案21基本相同的功能，并且第三硬掩模层30执行与图13的第二硬掩模层相同的功能。
因此，可以实现与图13所示的结构基本相似的结构，即，在单元区C中形成栅图案，并且在第一外围电路区P1和第二外围电路区P2中形成隔离沟槽T2和T3。然而，本实施例的单元区C的栅图案不具有线形，而是具有框架形，其中线图案在单元区C的边缘（参见图18的E）彼此连接，这与图13不同。这是因为掩模图案31具有条形，间隔件32具有包围掩模图案31的所有侧壁的框架形，因而利用间隔件32而刻蚀出的单元区C的栅图案也具有框架形。因此，为了形成如图5和图13所示的单元区C中的线型栅图案G1，可以去除单元区C的边缘（参见图18的E）的栅图案，由此将一个框架结构分成两个线结构，这将在下面描述。
在如上所述利用间隔件32形成单元区C的栅图案时，可以通过克服曝光极限来减小单元区C的栅图案的宽度，引起单元区C的集成度的提高。这是因为可以通过调整用于间隔件的绝缘层的厚度而将间隔件32的宽度调整到非常小。
后续工艺与图14至图16描述的工艺基本相同。还可以执行上述的用于从单元区C的边缘E去除栅图案的工艺，因而图15和图16的工艺可能部分地改变。然而，虽然在图15和图16未示出单元区C的边缘E，但是也可以在图14至图16中说明后续的工艺。
具体地，在图15的工艺中，掩模图案23在暴露出单元区C的边缘E的同时覆盖单元区C。在图16的工艺中，利用掩模图案23在第一外围电路区P1中形成外围电路栅PG以及在第二外围电路区P2中形成电阻器R，并且去除单元区C的边缘E处的栅图案以获得线型栅图案。
根据如上所述的本发明另一个示例性实施例的制造方法，可以实现与前述实施例基本相同的有益结果。
此外，利用SPT工艺形成单元区的栅图案，使得可以超出曝光极限来形成栅图案，从而带来单元区的集成度显著增加。
另外，与用于形成外围电路区的栅和电阻器的工艺一起执行由于SPT工艺造成的在单元区的边缘处的栅图案分离工艺，使得不需要额外的工艺。
根据本发明的制造非易失性存储器件的方法，可以保证工艺中的均匀性，由此减少工艺时间、成本、难度和失效。
尽管已经参照具体的实施例描述了本发明，但是对于本领域技术人员而言，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。

Claims (21)

1.一种制造非易失性存储器件的方法，包括以下步骤：
在包括第一区和第二区的衬底上形成第一绝缘层和第一导电层；
通过选择性地刻蚀所述第一区的第一导电层、第一绝缘层和衬底而在所述第一区中形成第一隔离沟槽；
形成填充在所述第一隔离沟槽中的第一隔离层；
在所述第一隔离层和所述第一导电层上形成第二绝缘层和导电的覆盖层；
刻蚀所述第二区的覆盖层和第二绝缘层；
在所得结构上形成第二导电层；以及
通过选择性地刻蚀所述第一区的第二导电层、覆盖层、第二绝缘层、第一导电层和第一绝缘层来形成第一栅图案，同时通过选择性地刻蚀所述第二区的第二导电层、第一导电层、第一绝缘层和衬底而在所述第二区中形成第二隔离沟槽，
通过去除所述第二区的第二导电层并且利用被刻蚀的覆盖层和被刻蚀的第二绝缘层作为刻蚀阻挡来选择性地刻蚀所述第二区的第一导电层和第一绝缘层而形成电阻器，
其中，形成第二隔离沟槽在形成第一隔离沟槽之后进行，而第一栅图案的形成和第二隔离沟槽的形成同时完成，
其中，在刻蚀所述覆盖层和所述第二绝缘层时，所述覆盖层和所述第二绝缘层被选择性地刻蚀并且被定位在所述第二区的有源区中。
2.如权利要求1所述的方法，在形成所述第一隔离层之后，还包括以下步骤：
去除所述第一隔离层的一部分，其中，所述第一区的第一导电层从所述第一隔离层突出。
3.如权利要求2所述的方法，其中，利用所述第一隔离层对所述第一导电层的刻蚀选择性来去除所述第一隔离层的一部分。
4.如权利要求1所述的方法，在形成所述第二隔离沟槽之后，还包括以下步骤：
形成填充在所述第一区的第一栅图案之间同时填充所述第二隔离沟槽的全部或一部分的第三绝缘层。
5.如权利要求1所述的方法，其中，在刻蚀所述覆盖层和所述第二绝缘层时，从所述第二区去除所述覆盖层和所述第二绝缘层。
6.如权利要求5所述的方法，在形成所述第二隔离沟槽之后，还包括以下步骤：
通过选择性地刻蚀所述第二区的第二导电层、第一导电层和第一绝缘层而在所述第二区中形成第二栅图案。
7.如权利要求6所述的方法，其中，形成所述第一栅图案的步骤包括以下步骤：
在所述第二导电层上形成第一掩模图案，以交替地覆盖所述第二导电层的在要形成所述第一区的控制栅的区域之间的区域；
在所述第一掩模图案的侧壁形成间隔件；
去除所述第一掩模图案；以及
通过利用间隔件执行刻蚀工艺来形成所述第一栅图案。
8.如权利要求7所述的方法，在形成所述第一栅图案和形成所述第二隔离沟槽之后，还包括以下步骤：
在从所述第一区的边缘去除所述第一栅图案的同时形成所述第二栅图案。
9.如权利要求1所述的方法，其中，形成所述第一栅图案的步骤包括以下步骤：
在所述第二导电层上形成第一掩模图案，以交替地覆盖所述第二导电层的在要形成所述第一区的控制栅的区域之间的区域；
在所述第一掩模图案的侧壁形成间隔件；
去除所述第一掩模图案；以及
通过利用所述间隔件执行刻蚀工艺来形成所述第一栅图案。
10.如权利要求9所述的方法，在形成所述第一栅图案和形成所述第二隔离沟槽之后，还包括以下步骤：
在从所述第一区的边缘去除所述第一栅图案的同时形成所述电阻器。
11.一种制造非易失性存储器件的方法，包括以下步骤：
在包括单元区、第一外围电路区和第二外围电路区的衬底上形成用于隧道绝缘层的第一绝缘层和用于浮栅的第一导电层；
通过选择性地刻蚀所述单元区的第一导电层、第一绝缘层和衬底而在所述单元区中形成第一隔离沟槽；
形成填充在所述第一隔离沟槽中的第一隔离层；
在所述第一隔离层和所述第一导电层上形成用于电荷阻挡层的第二绝缘层和导电的覆盖层；
去除所述第一外围电路区的覆盖层和第二绝缘层，而将所述第二外围电路区的覆盖层和第二绝缘层图案化以定位在有源区中；
在所得结构上形成用于控制栅的第二导电层；以及
通过选择性地刻蚀所述单元区的第二导电层、覆盖层、第二绝缘层、第一导电层和第一绝缘层来形成第一栅图案，同时通过选择性地刻蚀所述第一外围电路区和所述第二外围电路区的第二导电层、第一导电层、第一绝缘层和衬底来在所述第一外围电路区和所述第二外围电路区中形成第二隔离沟槽，
通过去除所述第二外围电路区的第二导电层以及利用被图案化的覆盖层和被图案化的第二绝缘层作为刻蚀阻挡来选择性地刻蚀所述第二外围电路区的第一导电层和第一绝缘层而形成电阻器，
其中，形成第二隔离沟槽在形成第一隔离沟槽之后进行，而第一栅图案的形成和第二隔离沟槽的形成同时完成。
12.如权利要求11所述的方法，在形成所述第一隔离层之后，还包括以下步骤：
去除所述第一隔离层的一部分，其中，所述单元区的第一导电层从所述第一隔离层突出。
13.如权利要求12所述的方法，其中，利用所述第一隔离层对所述第一导电层的刻蚀选择性来去除所述第一隔离层的一部分。
14.如权利要求11所述的方法，在形成所述第二隔离沟槽之后，还包括以下步骤：
形成填充在所述单元区的所述第一栅图案之间同时填充所述第二隔离沟槽的全部或一部分的第三绝缘层。
15.如权利要求11所述的方法，在形成所述第二隔离沟槽之后，还包括以下步骤：
通过选择性地刻蚀所述第一外围电路区的第二导电层、第一导电层和第一绝缘层来形成第二栅图案。
16.如权利要求11所述的方法，其中，形成所述第一栅图案的步骤包括以下步骤：
在所述第二导电层上形成第一掩模图案，以交替地覆盖所述第二导电层的在要形成所述单元区的控制栅的区域之间的区域；
在所述第一掩模图案的侧壁形成间隔件；
去除所述第一掩模图案；以及
通过利用所述间隔件执行刻蚀工艺来形成所述第一栅图案。
17.如权利要求16所述的方法，还包括以下步骤：
在形成所述第一栅图案和形成所述第二隔离沟槽之后，通过选择性地刻蚀所述第一外围电路区的第二导电层、第一导电层和第一绝缘层来形成第二栅图案；并且从所述单元区的边缘去除所述第一栅图案。
18.一种制造非易失性存储器件的方法，包括以下步骤：
在包括第一区和第二区的衬底上形成第一绝缘层和第一导电层；
在所述第一区的衬底中形成第一隔离层；
在所述第一隔离层和所述第一导电层上形成第二绝缘层和导电的覆盖层；
刻蚀所述第二区的覆盖层和第二绝缘层；
在所得结构上形成第二导电层；以及
通过选择性地刻蚀所述第一区的第二导电层、覆盖层、第二绝缘层、第一导电层和第一绝缘层以及所述第二区的第二导电层、第一导电层、第一绝缘层和衬底而在所述第一区中形成第一栅图案以及在所述第二区中形成第二隔离沟槽，
在形成所述第二隔离沟槽之后，通过去除一位于所述第二区中的第四区的第二导电层并且利用被图案化的覆盖层和被图案化的第二绝缘层作为刻蚀阻挡来选择性刻蚀所述第四区的第一导电层和第一绝缘层，而在所述第四区中形成电阻器，
其中，形成第二隔离沟槽在形成第一绝缘层之后进行，而第一栅图案的形成和第二隔离沟槽的形成同时完成。
19.如权利要求18所述的方法，其中，在形成所述第一栅图案和所述第二隔离沟槽时，在与刻蚀所述第一区的第一导电层和第一绝缘层的同一工艺中刻蚀所述第二区的衬底。
20.如权利要求18所述的方法，其中，在刻蚀所述覆盖层和所述第二绝缘层时，所述覆盖层和所述第二绝缘层从所述第二区的第三区被去除并在所述第二区的第四区中被图案化。
21.如权利要求20所述的方法，还包括以下步骤：
在形成所述第二隔离沟槽之后，通过选择性地刻蚀所述第三区的第二导电层、第一导电层和第一绝缘层，而在所述第三区中形成第二栅图案。
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