CN101026129B - 非易失性存储器件及其制造方法 - Google Patents
非易失性存储器件及其制造方法 Download PDFInfo
- Publication number
- CN101026129B CN101026129B CN2007100063180A CN200710006318A CN101026129B CN 101026129 B CN101026129 B CN 101026129B CN 2007100063180 A CN2007100063180 A CN 2007100063180A CN 200710006318 A CN200710006318 A CN 200710006318A CN 101026129 B CN101026129 B CN 101026129B
- Authority
- CN
- China
- Prior art keywords
- mask
- common source
- polar curve
- substrate
- control gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 59
- 238000002955 isolation Methods 0.000 claims abstract description 64
- 239000000758 substrate Substances 0.000 claims abstract description 58
- 239000010410 layer Substances 0.000 claims description 108
- 238000005530 etching Methods 0.000 claims description 54
- 239000011229 interlayer Substances 0.000 claims description 35
- 238000007667 floating Methods 0.000 claims description 20
- 239000004065 semiconductor Substances 0.000 claims description 20
- 230000004888 barrier function Effects 0.000 claims description 18
- 229920002120 photoresistant polymer Polymers 0.000 claims description 18
- 230000002093 peripheral effect Effects 0.000 claims description 17
- 238000009413 insulation Methods 0.000 claims description 15
- 239000012535 impurity Substances 0.000 claims description 12
- 238000009825 accumulation Methods 0.000 claims description 9
- 239000011810 insulating material Substances 0.000 claims description 6
- 230000000717 retained effect Effects 0.000 claims description 4
- 238000005498 polishing Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 abstract description 2
- 150000002500 ions Chemical class 0.000 description 16
- 239000010703 silicon Substances 0.000 description 16
- 229910052710 silicon Inorganic materials 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 239000000463 material Substances 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 230000001413 cellular effect Effects 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
- H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
在形成非易失性存储器件的方法中，以及在根据该方法形成的器件中，当从其中形成公共源极线的衬底的区域除去器件隔离区时，同时地除去在构图构成存储单元的层叠结构中使用的硬掩模。
Description
相关申请的交叉引用
本U.S.非临时专利申请根据35 U.S.C.§119，要求2006年2月6日提交的韩国专利申请No.10-2006-0011332的优先权，将其全部内容在此引用作为参考。
技术领域
在此公开的本申请的实施例涉及半导体存储器件，更具体，涉及非易失性存储器件及其制造方法。
背景技术
通常，半导体制造工序包括在衬底上形成各种类型的层之后，通过光刻构图工序除去层的任何不需要部分而形成期望的图形的工序。例如，这样形成的导电图形可以采取线型图形的形式，例如在预设方向上延伸的栅，或者岛形导电图形，例如电容器的底电极。为了实施高集成的器件，不可避免地期望减小导电图形的宽度，并缩短相邻导电图形之间的距离。然而，导电图形的宽度的这种减小导致导电图形的阻抗增加，因此，为了保持低阻抗，必须形成尽可能厚的导电图形。为了形成增大的厚度的导电图形，在形成厚的导电层之后，应当使用光刻胶图形执行蚀刻工序。然而，如果导电层过厚，难以形成具有期望侧壁形状的导电图形，因为在蚀刻工序期间光刻胶图形可以变得被磨损。因此，为了克服这些问题，使用比光刻胶更硬的硬掩模层构图厚的导电层，其中硬掩模层由氮化物层、氧化物层或其组合形成。然而，由于该硬掩模层，导电图形变得物理地高于使用光刻胶图形的情况。
因此，由于器件变得更加高度集成，相邻导电图形之间的距离变得进一步减小，而每个导电图形的厚度进一步增大。结果，相邻图形之间的区域具有小的宽度和大的高度。即，该区域具有大的高宽比。
同时，通常将层间绝缘层填充到相邻导电图形之间的区域中，用于使得相邻导电图形相互绝缘。然而，由于如上所述该区域具有大的高宽比，难以将层间绝缘层完全地填充到该区域，使得在层间绝缘层中可能存在空隙。当在层间绝缘层中存在空隙时，相邻导电图形可以变得彼此电连接，当稍后执行构图层间绝缘层并在其上淀积导电材料的接触形成工序时。因此，难以确保器件的可靠性。
因此，必须除去在形成导电图形中所使用的硬掩模。特别地，在制造其中存储单元具有层叠栅极结构的非易失性存储器件中，必须能够通过相对简单的工序除去硬掩模，由于将被构图的层的厚度过大，并且相邻的层叠栅极结构之间的区域具有大的高宽比。
发明内容
本发明的实施例提供可靠的存储器件及形成其的方法。
本发明的实施例还提供非易失性存储器件及其制造方法。
在一个方面，形成非易失性存储器件的方法包括：在衬底上顺序地形成存储层、控制栅和第一掩模，该衬底具有填充有器件隔离区的沟槽；除去在控制栅的第一侧的部分器件隔离区，并除去控制栅上的第一掩模，使得露出控制栅的顶表面；在控制栅的第一侧的衬底以及通过除去部分器件隔离区所露出的沟槽中，形成公共源极线；以及在控制栅的第二侧的衬底中形成漏极。
在一个实施例中，除去器件隔离区和第一掩模包括：形成第二掩模，该第二掩模在控制栅的第二侧覆盖衬底和器件隔离区，并且露出第一掩模的顶表面以及控制栅的第一侧的衬底和器件隔离区；以及同时地使用第二掩模作为蚀刻掩模，除去在控制栅的第一侧的第一掩模和器件隔离区。
在其他实施例中，器件隔离区和第一掩模的每一个包括硅氧化物。
在其他实施例中，在除去第二掩模之后，通过注入杂质离子，同时形成公共源极线和漏极。
在其他实施例中，形成第二掩模包括：形成光刻胶，该光刻胶覆盖在控制栅的第二侧的衬底和器件隔离区，以及第一掩模的部分顶表面，并露出在控制栅的第一侧的衬底和器件隔离区；以及蚀刻部分光刻胶，使得第一掩模的顶表面被完全露出。
在其他实施例中，器件隔离区和第一掩模的每一个包括硅氧化物。
在其他实施例中，在除去第二掩模之后，通过注入杂质离子，同时形成公共源极线和漏区。
在其他实施例中，在具有填充有器件隔离区的沟槽的衬底上顺序地形成存储层、控制栅和第一掩模包括：构图衬底，以限定有源区并形成在第一方向中延伸的沟槽；将绝缘材料填充到沟槽中，以形成器件隔离区；在有源区上形成用于存储层的第一导电层，其中在有源区和第一导电层之间插入第一绝缘层；在第一导电层和器件隔离区上形成用于控制栅的第二导电层，其中在其中间插入第二绝缘层；在第二导电层上形成第一掩模，其中第一掩模在与第一方向相交的第二方向中延伸；以及使用第一掩模作为蚀刻掩模，构图第二导电层、第二绝缘层、第一导电层和第一绝缘层。
在另一方面，形成NOR闪存器件的方法包括：提供衬底，该衬底包括浮置栅，该浮置栅形成在在第一方向中延伸的器件隔离区之间限定的各个有源区上，多个控制栅，形成在浮置栅和器件隔离区上，以及第一掩模，形成在每个控制栅上，其中在有源区和浮置栅之间插入第一绝缘层，并且在控制栅和浮置栅之间插入第二绝缘层，多个控制栅在与第一方向相交的第二方向上延伸；形成在第二方向中延伸的第二掩模，其中第二掩模露出公共源极线区，并且部分地露出与公共源极线区相邻的第一掩模的顶表面，并覆盖漏区；除去部分第二掩模，以露出与公共源极线区相邻的第一掩模的顶表面；除去在公共源极线区设置的第一掩模和器件隔离区；以及注入杂质离子，以在除去第二掩模之后，在公共源极线区形成公共源极线，并在漏区形成漏极。
在一个实施例中，器件隔离区和第一掩模的每一个包括硅氧化物。
在其他实施例中，该方法还包括：形成层间绝缘层；在层间绝缘层上形成位线，其中位线通过穿过层间绝缘层的第一插塞电连接到在第一方向中排列的漏极，该第一插塞电连接到漏极；以及在层间绝缘层上形成源极线，其中源极线通过穿过层间绝缘层的第二插塞电连接到在第二方向上排列的公共源极线，该第二插塞电连接到公共源极线。
在其他实施例中，当通过部分地除去第二掩模而露出邻近于公共源极线区的第一掩模的顶表面时，完全露出在邻近于第二插塞的控制栅上形成的第一掩模的顶表面。
在其他实施例中，通过在第二掩模上执行化学机械抛光(CMP)工序，除去部分第二掩模，直到完全露出控制栅的顶表面。
在其他实施例中，使用氧化物等离子体除去部分第二掩模，直到完全露出控制栅的顶表面。
在另一方面，形成NOR闪存器件的方法包括：在衬底的存储区上形成第一栅极结构，以及在衬底的外围电路区上形成第二栅极结构，其中第一栅极结构包括顺序层叠的第一绝缘层、浮置栅、第二绝缘层、控制栅和第一掩模，以及第二栅极结构包括顺序层叠的栅绝缘层、驱动栅和第三掩模；形成第二掩模，使得其露出公共源极线区并部分地露出邻近于存储区中的公共源极线区的第一掩模的顶表面，并完全覆盖在外围电路区中的第三掩模；除去部分第二掩模以露出邻近于存储区中的公共源极线区的第一掩模的顶表面；使用第二掩模作为蚀刻掩模，除去第一掩模和存储区中的公共源极线区的器件隔离区；以及注入杂质离子以在公共源极线区形成公共源极线，并在漏区形成漏极。
在实施例中，除去部分第二掩模包括在第二掩模上执行CMP，直到完全露出存储区中的控制栅的顶表面，相对于衬底，第二栅极结构的高度低于第一栅极结构，使得第二掩模保留在外围电路区中的第三掩模上。
在其他实施例中，除去部分第二掩模包括使用氧化物等离子体除去第二掩模，直到完全露出存储区中的控制栅的顶表面，相对于衬底，第二栅极结构的高度低于第一栅极结构，使得第二掩模保留在外围电路区中的第三掩模上。
在其他方面中，形成非易失性存储器件的方法包括：使用第一掩模，在衬底上形成两个层叠的栅极结构；形成第二掩模，使得其露出该两个层叠栅极结构之间的第一区域，并覆盖该两个层叠栅极结构之外的第二区域，其中第二区域与第一区域分开；使用第二掩模作为蚀刻掩模，除去第一掩模，并同时地除去第一区域的器件隔离区；并在第一区域中形成公共源极线和在第二区域中形成漏极。
在一个实施例中，形成第二掩模包括：形成光刻胶层，使得其露出第一区域并覆盖第二区域，其中光刻胶层覆盖邻近于第二区域的第一掩模的部分顶表面，并露出邻近于第一区域的第一掩模的部分顶表面；以及除去部分光刻胶层，使得部分地露出邻近于第二区域的第一掩模的顶表面，由此完全露出第一掩模的顶表面。
在其他方面中，NOR闪存器件包括：在衬底上以矩阵形式排列的存储单元；位线，连接到各个列的存储单元的漏极；公共源极线，包括各个行的存储单元的源极和连接相邻源极的源极连接单元；以及源极线，连接到公共源极线，其中邻近于公共源极线的存储单元配置为具有第一绝缘层、浮置栅、第二绝缘层和控制栅。
附图说明
包括附图以提供本发明的进一步理解，并且附图在此引入并且构成说明书的一部分。附图说明本发明的示例性实施例，并且连同说明书用于解释本发明的原理。在附图中：
图1是根据本发明的一个实施例的NOR闪存的等效电路图；
图2是说明构成图1的NOR闪存的存储单元的单元结构的原理透视图；
图3A至3C是详细说明图1的NOR闪存的原理截面图，其分别沿着图2的线I-I’、II-II’以及III-III’所取；
图4A至12A是沿着图2的线I-I’所取的截面图，以及4B至12B是沿着图2的线II-II’所取的截面图，说明根据本发明的实施例，形成非易失性存储器件的方法；
图8C是对应于图8A和8B的透视图，以及图9C是对应于图9A和9B的透视图；以及
图13至15是说明根据本发明的另一实施例，形成非易失性存储器件的方法的原理截面图。
具体实施方式
下面将参照附图详细说明本发明的实施例。然而，本发明可以以不同的形式实施，并且不应该解释为限制于在此阐述的实施例。而是，提供这些实施例以使得本公开是完全的和完整的。
在附图中，可以为了说明的清楚而放大层和区域的尺寸。应理解，当层(或膜)被称为在另一层或衬底“之上”时，它可以直接在其他层或衬底之上，或者可以存在一个或多个中间层。此外，应理解，当某层被称为在其他层“之下”时，它可以直接在其下，或者可以存在一个或多个中间层。此外，应理解，当某层被称为在两个层“之间”时，它可以是这两个层之间的唯一层，或者可以存在一个或多个中间层。在整个说明书中，相同的参考标号指示相同的元件。
本发明的实施例涉及除去在形成半导体存储器件的方法中，在形成导电图形中所使用的掩模的工序，更具体，涉及在形成例如非易失性存储器件的存储器件的方法中，形成具有层叠的栅极结构的存储单元中所使用的除去掩模的工序。为了说明的方便，说明将重点放在形成具有层叠的栅极结构的闪存器件的方法上，其配置有隧道绝缘层、操作为存储层的浮置栅、栅层间绝缘层以及操作为字线的控制栅。取代浮置栅，电荷俘获层可用作存储层。例如，电荷俘获层可以由氮化物形成。此外，将说明各种类型的存储器件中的NOR闪存器件。
在下文中，将结合附图说明本发明的示例性实施例。
图1是根据本发明的一个实施例的NOR闪存器件的等效电路图，以及图2是说明构成图1的NOR闪存器件的存储单元的单元结构的原理透视图。图3A至3C是详细说明图1的NOR闪存的原理截面图，其分别沿着图2的线I-I’、II-II’以及III-III’所取。
参照图1和2，NOR闪存器件包括以矩阵形式排列的多个存储单元(MC)。通过源极连接单元1100sc连接排列在行方向(x)中的每个存储单元的源极1100s，由此形成公共源极线(CS/L)1100。排列在列方向(y)中的每个存储单元的漏极1200连接到在列方向中延伸的位线(B/L)。例如，公共源极线(CS/L)1100电连接到在列方向中延伸的源极线(S/L)。在行方向中排列的每个存储单元的控制栅750彼此连接，使得形成在行方向中延伸的字线。
将参照图3A至3C详细说明根据本发明的实施例的NOR闪存的存储单元结构。参照图3A，存储单元包括层叠的栅极结构900、设置在层叠的栅极结构900的各个侧面的源极1100s和漏极1200。存储单元的层叠的栅极结构900配置为具有隧道绝缘层450、操作为存储层的浮置栅550、栅层间绝缘层650以及操作为字线的控制栅750。在列方向中彼此相邻的层叠的栅极结构900可以共用位于它们之间的公共源极1100s。此外，在列方向中排列的层叠的栅极结构900可共用公共漏极1200。
层间绝缘层1300形成为覆盖层叠的栅极结构900的最上表面，即控制栅750的最上表面。位线1600在层间绝缘层1300上并通过接触插塞1400电连接到漏极1200，该接触插塞1400穿过层间绝缘层1300。源极线1700通过接触插塞1500电连接到公共源极线1100，该接触插塞1500穿过层间绝缘层1300。例如，源极线1700可以与公共源极线1100的源极1100s或者与源极连接单元1100sc相接触。在图3B的说明性例子中，源极线1700示为电连接到公共源极线1100的源极1100s。此外，尽管示为源极线1700似乎形成在与位线1600相同高度的水平面上，源极线1700可以在高于或者低于位线1600的水平面上。
在行方向上彼此相邻的漏极1200借助器件隔离区300彼此绝缘。参照图3B，在行方向上彼此相邻的源极1100s通过源极连接单元1100sc彼此相连，由此形成公共源极线1100。可以通过除去源区之间的部分衬底，并将杂质离子注入源区和通过除去部分衬底的衬底的露出区域，形成公共源极线1100。因此，源极连接单元1100sc的底表面低于器件隔离区300，如图3C所示。
将参照图4A至12A和图4B至12B完整地阐述制造的方法。这里，图4A至12A是沿着图2的线I-I’所取的截面图，以及4B至12B是沿着图2的线II-II’所取的截面图。图8C是对应于图8A和8B的透视图，以及图9C是对应于图9A和9B的透视图。
参照图4A和4B，在衬底100上，通过器件隔离工序，形成器件隔离区300，其中器件隔离区300在列方向中延伸。因此，在器件隔离区300之间限定有源区。例如，器件隔离区300可以通过下面的步骤形成。可以将衬底100蚀刻至预设深度，以在其中形成沟槽。随后，可以将例如硅氧化物的绝缘材料填充到沟槽200中，由此形成器件隔离区300。
参照图5A和5B，在有源区上顺序地形成隧道绝缘层400和用于形成浮置栅的第一导电层500。第一导电层500在列方向中延伸，以及器件隔离区300设置在第一导电层500之间。例如，可以在有源区上形成第一导电层500，使得通过在隧道绝缘层400和器件隔离区300上形成硅层，然后构图该硅层，一个导电层500与在行方向上与之相邻的其它导电层500电隔离。第一导电层500可以在邻近于有源区的器件隔离区300上延伸。例如，隧道绝缘层400可以使用热氧化工序或气相淀积工序，由硅氧化物形成。
这里，可以使用器件隔离区300，同时地构图隧道绝缘层400和第一导电层500。即，隧道绝缘层和硅层在衬底100上顺序淀积并构图为预设结构，由此形成沟槽蚀刻掩模，在该沟槽蚀刻掩模中，顺序层叠隧道绝缘层400和第一导电层500。这里，沟槽蚀刻掩模覆盖将变为有源区的衬底的预设区域，并露出将变为沟槽的区域。随后，使用沟槽蚀刻掩模蚀刻衬底100，由此形成沟槽200。随后，将绝缘材料填充到沟槽200中，使得形成器件隔离区300。因此，以自对准的方式在有源区上形成第一导电层500。
此外，第一导电层500可选地配置为具有下硅图形和上硅图形。换句话说，在顺序地在衬底上淀积隧道绝缘层和下硅层之后，将它们构图为预设形状，使得形成沟槽蚀刻掩模，在该沟槽蚀刻掩模中顺序地层叠隧道绝缘层400和下硅图形。沟槽蚀刻掩模覆盖将变为有源区的衬底100的预设区域，并且露出将变为沟槽的区域。随后，使用沟槽蚀刻掩模蚀刻衬底100，由此形成沟槽200。随后，将绝缘材料填入沟槽200，以形成器件隔离区300。因此，以自对准的方式，在有源区上形成下硅图形。在下硅图形和器件隔离区上形成上硅层之后，构图它们以在下硅图形上形成上硅图形。因此，完成第一导电层500的形成。在替换实施例中，除了形成在下硅图形的顶表面上，上硅图形还可选地形成在下硅图形的侧表面上。
参照图6A和6B，在第一导电层500和器件隔离区300上顺序地形成用于形成控制栅的栅层间绝缘层600和第二导电层700。随后，在第二导电层700上形成硬掩模800，其中硬掩模800在行方向上延伸并限定控制栅。例如，栅层间绝缘层600可以由其中顺序层叠氧化物层、氮化物层和氧化物层的ONO层形成。例如，第二导电层700可以由硅层、硅化物或其组合形成。在此，硅化物的应用操作为减小字线的阻抗。
硬掩模800可以由相对于器件隔离区300不具有蚀刻选择性的任何材料形成。例如，硬掩模800可以由硅氧化物形成。这里，相对于另一材料不具有蚀刻选择性的材料是指当使用预定的蚀刻气体或蚀刻溶液蚀刻两种材料时，该材料展示出基本相同的蚀刻速率。
参照图7A和7B，使用硬掩模800作为蚀刻掩模，蚀刻第二导电层700、栅层间绝缘层600、第一导电层500和隧道绝缘层400，直到露出有源区和器件隔离区，由此在硬掩模800之下形成存储单元的层叠的栅极结构900。
层叠的栅极结构900配置为包括有源区上的构图的隧道绝缘层450、浮置栅550、栅层间绝缘层650和控制栅750，如图3A所示。同时，在器件隔离区300上，层叠的栅极结构900配置为具有顺序层叠的栅层间绝缘层650和控制栅750，如上述图3C所示。
这里，在层叠的栅极结构900的各个侧面设置的有源区930和950是其中分别形成源极和漏极的区域。此外，其中将形成源极的区域950(在下文中，称为源区950)以及对应于器件隔离区300的除去部分的源极连接区970被提供作为其中将形成公共源极线的公共源极线区990。
参照图8A至8C，形成蚀刻掩模1000，用于形成自对准源极线，使得露出公共源极线区990，但是覆盖将形成漏极的区域930(在下文中，称为漏区)。替换地，如果露出部分漏区930，在随后的工序期间，还可以除去相邻漏极1200之间的器件隔离区300，使得相邻漏极可以彼此相连。因此，考虑到光刻工序的误差，优选地用于自对准源极的蚀刻掩模1000应当形成在邻近于漏区930的硬掩模800的顶表面上以及漏区930上，使得蚀刻掩模1000完全覆盖漏区930。即，用于自对准源极的蚀刻掩模1000部分地覆盖邻近于漏区930的硬掩模800的顶表面，并部分地露出邻近于公共源极线区990的硬掩模800的顶表面。例如，在涂敷例如光刻胶的光敏材料之后，蚀刻掩模1000可以通过曝光和显影工序形成。
参照图9A至9C，使用蚀刻掩模1000执行蚀刻工序，由此露出硬掩模800的整个顶表面。结果，剩余蚀刻掩模1010完全覆盖漏区930，但是露出公共源极线区990和硬掩模800的顶表面。
根据本发明的实施例，在通过光刻胶的淀积、曝光和显影工序形成用于自对准源极的蚀刻掩模1000之后，通过蚀刻工序的方法，可以容易地形成露出公共源极线区990和硬掩模800的整个顶表面的剩余蚀刻掩模1010，而不需要额外的光刻工序。
在此，可以使用干法蚀刻、湿法蚀刻、化学机械抛光(CMP)等执行蚀刻掩模1000的蚀刻。例如，可以使用氧化物等离子体执行干法蚀刻。
从公共源极线区990除去位于相邻源区950之间的器件隔离区300。这时，同时除去在层叠的栅极结构900上形成的硬掩模800。因此，除去在层叠的栅极结构900的一侧上设置的器件隔离区300，使得衬底100具有凸起-凹陷形状，如图9B所示。
参照图10A和10B，在除去用于自对准的源极的剩余蚀刻掩模1010之后，执行离子注入工序，以由此形成公共源极线1100和漏极1200。沿着衬底100的凸起-凹陷形状形成公共源极线1100，该衬底100设置在层叠的栅极结构900的一侧。公共源极线1100可以分为两部分，即源极1100s和用于彼此连接相邻源极线1100s的源极连接单元1100sc，如图2所示。即，将杂质离子注入到层叠的栅极结构900的一侧的有源区950，使得形成源极1100s。同时，将杂质离子注入已经除去了器件隔离区300的源极连接区970，使得源极连接单元1100sc在源极连接区970形成。在层叠的栅极结构900的另一侧的有源区930上形成漏极1200。
在形成用于自对准的源极的蚀刻掩模1000之前，可选地执行离子注入工序。即，如图7A和7B所示，通过执行离子注入工序，在层叠的栅极结构900的各个侧面设置的有源区上形成源极和漏极。随后，可以顺序地执行形成用于自对准源极的蚀刻掩模1000、蚀刻掩模1000的蚀刻工序、以及器件隔离区300和硬掩模800的除去工序，如图8A至8C以及图9A至9C所示。这之后，使用剩余蚀刻掩模1010注入杂质离子，由此形成将相邻源极1100s彼此相连的源极连接单元1100sc。结果，完成公共源极线1100。在此，可以额外地将杂质离子注入先前形成的源极1100s。
此外，在形成公共源极线1100之后，可选地形成漏极1200。即，在除去用于自对准源极的剩余蚀刻掩模1010之前，注入杂质离子以由此形成公共源极线1100。随后，除去用于自对准源极的剩余蚀刻掩模1010，并且随后，注入杂质离子以形成漏极1200。在用于形成漏极1200的离子注入工序期间，可以将杂质离子额外地注入露出的公共源极线1100。
参照图11A和11B，淀积例如硅氧化物的绝缘材料，以形成层间绝缘层1300。根据本发明的实施例，由于硬掩模800没有剩余在层叠的栅极结构900的顶表面上，层叠的栅极结构900的高度变小，使得可以在相邻的层叠的栅极结构900之间形成层间绝缘层1300，而没有空隙。层间绝缘层1300与控制栅750相接触，该控制栅750是层叠的栅极结构900的最上层。
参照图12A和12B，将层间绝缘层1300构图为预设结构，使得形成露出漏极1200和公共源极线1100的接触孔。随后，在接触孔之内和层间绝缘层1300之上形成导电层。在这之后，构图导电层，使得形成位线1600和源极线1700。位线1600通过接触插塞1400电连接到漏极1200，其中接触插塞1400穿过层间绝缘层1300。同时，源极线1700通过穿过层间绝缘层1300的接触插塞1500电连接到公共源极线1100。
图13至15是说明根据本发明的另一实施例，形成非易失性存储器件的方法的原理截面图。在图13至15中，大写字母A和B分别表示存储单元区和外围电路区B。存储单元区A可以是其中如上所述地形成NOR闪存单元的区域。此外，外围电路区B可以是其中将形成用于驱动存储单元的驱动晶体管的区域。
参照图13，在存储单元区A上执行上述工序，由此形成由硬掩模800所保护的层叠的栅极结构900。另一方面，在外围电路区B上形成驱动栅极结构350。驱动栅极结构350包括在衬底100上顺序层叠的栅绝缘层470和驱动栅770。由于浮置栅和驱动栅层间绝缘层不在外围电路区B的驱动栅极结构350中形成，驱动栅极结构350的高度低于在存储单元区A中设置的层叠的栅极结构900的高度。外围电路区B的驱动栅770可以在用于形成存储单元区A的浮置栅550的第一导电层之外形成。替换地，驱动栅770可以在用于形成存储单元区的控制栅750的第二导电层之外形成。
参照图14，形成用于自对准的源极的蚀刻掩模1000，使得露出公共源极线区。用于自对准的源极的蚀刻掩模1000覆盖外围电路区B的驱动栅极结构350。
参照图15，除去部分蚀刻掩模1000，使得完全露出存储单元区A的硬掩模800的顶表面，如上所述。此时，应注意，没有露出外围电路区B的驱动栅极结构350的盖帽层870。即，由于驱动栅极结构350低于层叠的栅极结构900，外围电路区B的盖帽层870上的部分蚀刻掩模1000仍然保留，使得保护盖帽层870，即使位于存储单元区A的硬掩模800上的部分蚀刻掩模1000被完全除去。
随后，对于除去步骤，使用剩余的蚀刻掩模1010作为用于除去步骤的掩模，除去在存储单元区A的公共源极线区上形成的器件隔离层。此时，完全露出存储单元区A的硬掩模800的顶表面，因此与器件隔离层同时地除去硬掩模800。然而，剩余的蚀刻掩模1010仍然剩余在外围电路区B的盖帽层870的顶表面上，使得没有蚀刻盖帽层870。
根据本发明，可以在相邻的层叠栅极结构之间形成层间绝缘层，同时最小化在其中形成空隙的可能性，使得可以形成可靠的半导体器件，例如，特别是可靠的非易失性存储器件。
根据形成非易失性存储器件的发明性方法，由于可以简单地除去用于形成非易失性存储器件的层叠栅极结构的硬掩模，而不需要任何辅助的光刻工序，可以缩短处理时间。此外，可以经济地形成非易失性存储器件，而在短的处理时间中没有任何辅助光刻工序。
尽管参照其优选实施例具体示出并描述了本发明，本领域技术人员将理解，其中可以在形式和细节上作出各种改变，而不背离由所附的权利要求所限定的本发明的精神和范围。
Claims (18)
1.一种形成非易失性存储器件的方法，该方法包括：
在衬底上顺序地形成存储层、控制栅和第一掩模，该衬底具有填充有器件隔离区的沟槽，其中所述第一掩模是硬掩模；
除去在控制栅的第一侧的部分器件隔离区，并除去控制栅上的第一掩模，使得露出控制栅的顶表面；
在控制栅的第一侧的衬底以及通过除去部分器件隔离区所露出的沟槽中，形成公共源极线；以及
在控制栅的第二侧的衬底中形成漏极，
其中除去器件隔离区和第一掩模包括：
形成第二掩模，该第二掩模在控制栅的第二侧覆盖衬底和器件隔离区，并且露出第一掩模的顶表面以及在控制栅的第一侧的衬底和器件隔离区；以及
使用第二掩模作为蚀刻掩模，同时地除去在控制栅的第一侧的部分器件隔离区和控制栅上的第一掩模，
其中在去除所述第二掩模之后，形成公共源极线和漏极。
2.如权利要求1的方法，其中器件隔离区和第一掩模的每一个包括硅氧化物。
3.如权利要求1的方法，其中通过注入杂质离子，同时地形成公共源极线和漏极。
4.如权利要求1的方法，其中形成第二掩模包括：
形成光刻胶，该光刻胶覆盖在控制栅的第二侧的衬底和器件隔离区，以及第一掩模的部分顶表面，并露出在控制栅的第一侧的衬底和器件隔离区；以及
蚀刻部分光刻胶，使得第一掩模的顶表面被完全露出。
5.如权利要求4的方法，其中器件隔离区和第一掩模的每一个包括硅氧化物。
6.如权利要求4的方法，其中在除去第二掩模之后，通过注入杂质离子，同时地形成公共源极线和漏区。
7.如权利要求4的方法，其中在具有填充有器件隔离区的沟槽的衬底上顺序地形成存储层、控制栅和第一掩模包括：
构图衬底，以限定有源区并形成在第一方向中延伸的沟槽；
将绝缘材料填充到沟槽中，以形成器件隔离区；
在有源区上形成用于存储层的第一导电层，其中在有源区和第一导电层之间插入第一绝缘层；
在第一导电层和器件隔离区上形成用于控制栅的第二导电层，其中在第一导电层与第二导电层中间插入第二绝缘层；
在第二导电层上形成第一掩模，其中第一掩模在与第一方向相交的第二方向中延伸；以及
使用第一掩模作为蚀刻掩模，构图第二导电层、第二绝缘层、第一导电层和第一绝缘层。
8.一种形成NOR闪存器件的方法，该方法包括：
提供衬底，该衬底包括一个或多个层叠的栅极结构，每个层叠的栅极结构被配置为包括：浮置栅，该浮置栅形成在在第一方向中延伸的器件隔离区之间限定的各个有源区上；多个控制栅，形成在浮置栅和器件隔离区上；第一绝缘层，被插入在有源区和浮置栅之间；以及第二绝缘层，被插入在控制栅和浮置栅之间，其中多个控制栅在与第一方向相交的第二方向上延伸；
在每个控制栅上形成第一掩模，其中所述第一掩模是硬掩模，
形成在第二方向中延伸的第二掩模，其中第二掩模露出公共源极线区，并且部分地露出与公共源极线区相邻的第一掩模的顶表面，并覆盖漏区，其中公共源极线区设置在控制栅的第一侧的衬底中，并且漏区设置在控制栅的第二侧的衬底中；
除去部分第二掩模，以露出与公共源极线区相邻的第一掩模的顶表面；
使用第二掩模作为蚀刻掩模，同时地除去控制栅上的第一掩模和在公共源极线区设置的器件隔离区；以及
注入杂质离子，以在除去第二掩模之后，在公共源极线区形成公共源极线，并在漏区形成漏极。
9.如权利要求8的方法，其中器件隔离区和第一掩模的每一个包括硅氧化物。
10.如权利要求9的方法，还包括：
在注入杂质离子之后，在相邻的层叠栅极结构之间形成层间绝缘层；
在层间绝缘层上形成位线，其中位线通过穿过层间绝缘层的第一插塞电连接到在第一方向中排列的漏极，该第一插塞电连接到漏极；以及
在层间绝缘层上形成源极线，其中源极线通过穿过层间绝缘层的第二插塞电连接到在第二方向上排列的公共源极线，该第二插塞电连接到公共源极线。
11.如权利要求10的方法，其中在通过部分地除去第二掩模而露出邻近于公共源极线区的第一掩模的顶表面之后，完全露出第一掩模的顶表面。
12.如权利要求10的方法，其中通过在第二掩模上执行化学机械抛光(CMP)工序，除去部分第二掩模，直到完全露出第一掩模的顶表面。
13.如权利要求10的方法，其中使用氧化物等离子体除去部分第二掩模，直到完全露出第一掩模的顶表面。
14.一种形成NOR闪存器件的方法，该方法包括：
在衬底的存储区上形成第一栅极结构，以及在衬底的外围电路区上形成第二栅极结构，其中第一栅极结构包括顺序层叠的第一绝缘层、浮置栅、第二绝缘层、控制栅和第一掩模，以及第二栅极结构包括顺序层叠的栅绝缘层、驱动栅和第三掩模，其中所述第一掩模是硬掩模；
形成第二掩模，使得其露出公共源极线区并部分地露出邻近于存储区中的公共源极线区的第一掩模的顶表面，并完全覆盖在外围电路区中的第三掩模；
除去部分第二掩模以露出邻近于存储区中的公共源极线区的第一掩模的顶表面；
使用第二掩模作为蚀刻掩模，同时地除去第一掩模和存储区中的公共源极线区的器件隔离区；以及
注入杂质离子以在公共源极线区形成公共源极线，并在漏区形成漏极，
其中公共源极线区的器件隔离区设置在第一栅极结构的第一侧的衬底中，并且漏区设置在第一栅极结构的第二侧的衬底中。
15.如权利要求14的方法，其中除去部分第二掩模包括在第二掩模上执行CMP工序，直到完全露出存储区中的第一掩模的顶表面，相对于衬底，第二栅极结构的高度低于第一栅极结构，使得第二掩模保留在外围电路区中的第三掩模上。
16.如权利要求14的方法，其中除去部分第二掩模包括使用氧化物等离子体除去第二掩模，直到完全露出存储区中的第一掩模的顶表面，相对于衬底，第二栅极结构的高度低于第一栅极结构，使得第二掩模保留在外围电路区中的第三掩模上。
17.一种形成非易失性存储器件的方法，该方法包括：
使用第一掩模，在衬底上形成两个层叠栅极结构，其中所述第一掩模是硬掩模；
形成第二掩模，使得其露出该两个层叠栅极结构之间的第一区域，并覆盖该两个层叠栅极结构之外的第二区域，其中第二区域与第一区域分开；
使用第二掩模作为蚀刻掩模，同时地除去第一掩模和第一区域的器件隔离区；以及
在第一区域中形成公共源极线和在第二区域中形成漏极。
18.如权利要求17的方法，其中形成第二掩模包括：
形成光刻胶层，使得其露出第一区域并覆盖第二区域，其中光刻胶层覆盖邻近于第二区域的第一掩模的部分顶表面，并露出邻近于第一区域的第一掩模的部分顶表面；以及
除去部分光刻胶层，使得部分地露出邻近于第二区域的第一掩模的顶表面，由此完全露出第一掩模的顶表面。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060011332A KR100753154B1 (ko) | 2006-02-06 | 2006-02-06 | 비휘발성 메모리 소자 및 그 형성 방법 |
| KR1020060011332 | 2006-02-06 | ||
| KR10-2006-0011332 | 2006-02-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101026129A CN101026129A (zh) | 2007-08-29 |
| CN101026129B true CN101026129B (zh) | 2011-11-23 |
Family
ID=38334589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2007100063180A Active CN101026129B (zh) | 2006-02-06 | 2007-02-01 | 非易失性存储器件及其制造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7473600B2 (zh) |
| KR (1) | KR100753154B1 (zh) |
| CN (1) | CN101026129B (zh) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100861833B1 (ko) * | 2007-05-25 | 2008-10-07 | 주식회사 동부하이텍 | 반도체 메모리 소자의 제조 방법 |
| KR101016518B1 (ko) * | 2008-07-15 | 2011-02-24 | 주식회사 동부하이텍 | 반도체 메모리 소자 및 반도체 메모리 소자의 제조 방법 |
| US9059302B2 (en) * | 2009-04-06 | 2015-06-16 | Infineon Technologies Ag | Floating gate memory device with at least partially surrounding control gate |
| KR101149044B1 (ko) * | 2009-04-30 | 2012-05-24 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
| KR20120015178A (ko) * | 2010-08-11 | 2012-02-21 | 삼성전자주식회사 | 반도체 소자 및 반도체 소자 제조 방법 |
| US20120094450A1 (en) * | 2010-10-19 | 2012-04-19 | Eon Silicon Solution Inc. | Manufacturing method of multi-level cell nor flash memory |
| KR20130104540A (ko) * | 2012-03-14 | 2013-09-25 | 에스케이하이닉스 주식회사 | 반도체 메모리 소자의 제조방법 |
| US9679979B2 (en) | 2014-02-13 | 2017-06-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structure for flash memory cells and method of making same |
| KR102524612B1 (ko) * | 2017-09-19 | 2023-04-24 | 삼성전자주식회사 | 정보 저장 소자 및 그 제조방법 |
| CN109904164B (zh) * | 2019-03-07 | 2020-12-04 | 上海华力微电子有限公司 | 掩膜版、闪存器件及其制造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5736442A (en) * | 1995-09-14 | 1998-04-07 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor memory device |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001196462A (ja) | 2000-01-12 | 2001-07-19 | Mitsubishi Electric Corp | 半導体装置の製造方法及び半導体装置 |
| KR101081919B1 (ko) * | 2004-06-21 | 2011-11-10 | 삼성전자주식회사 | 낸드형 플래시 메모리 소자 및 그 제조방법 |
| KR100356773B1 (ko) * | 2000-02-11 | 2002-10-18 | 삼성전자 주식회사 | 플래쉬 메모리 장치 및 그 형성 방법 |
| KR20030056601A (ko) | 2001-12-28 | 2003-07-04 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 소스 라인 형성 방법 |
| KR20030094939A (ko) | 2002-06-10 | 2003-12-18 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR100467019B1 (ko) | 2002-07-05 | 2005-01-24 | 삼성전자주식회사 | 자기정렬 트렌치 소자분리구조를 갖는 플래시 메모리 소자및 그 제조방법 |
| KR20050080705A (ko) * | 2004-02-10 | 2005-08-17 | 삼성전자주식회사 | 게이트 콘택 플러그를 갖는 플래시 메모리 소자 및 그제조방법 |
-
2006
- 2006-02-06 KR KR1020060011332A patent/KR100753154B1/ko active IP Right Grant
-
2007
- 2007-01-31 US US11/700,370 patent/US7473600B2/en active Active
- 2007-02-01 CN CN2007100063180A patent/CN101026129B/zh active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5736442A (en) * | 1995-09-14 | 1998-04-07 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor memory device |
Non-Patent Citations (1)
| Title |
|---|
| JP特开平11-145430A 1999.05.28 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101026129A (zh) | 2007-08-29 |
| US20070184616A1 (en) | 2007-08-09 |
| US7473600B2 (en) | 2009-01-06 |
| KR100753154B1 (ko) | 2007-08-30 |
| KR20070080160A (ko) | 2007-08-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101026129B (zh) | 非易失性存储器件及其制造方法 | |
| KR100350055B1 (ko) | 다중 게이트 절연막을 갖는 반도체소자 및 그 제조방법 | |
| KR20080026509A (ko) | 반도체 장치 및 그 제조 방법 | |
| US7829414B2 (en) | Method for manufacturing non-volatile semiconductor memory device, and non-volatile semiconductor memory device | |
| JP2010080853A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP2003258134A (ja) | 半導体装置の製造方法 | |
| JP4822792B2 (ja) | 半導体装置およびその製造方法 | |
| KR20060108974A (ko) | 비휘발성 메모리 소자 및 그 제조방법 | |
| KR100655283B1 (ko) | 이이피롬 장치 및 그 제조 방법 | |
| KR19990088349A (ko) | 비휘발성반도체메모리및그제조방법 | |
| JP2010021496A (ja) | 半導体装置、及びその製造方法 | |
| US7619277B2 (en) | Flash memory with a trench common source line | |
| KR20060088637A (ko) | 주변 영역 트랜지스터를 갖는 플래시 기억 소자 및 그제조 방법 | |
| TWI451533B (zh) | 嵌入式快閃記憶體的製造方法 | |
| JP2003023117A (ja) | 半導体集積回路装置の製造方法 | |
| JP2004356428A (ja) | 不揮発性半導体記憶装置、及び、その製造方法 | |
| JP2003258133A (ja) | 不揮発性記憶装置の製造方法および半導体装置の製造方法 | |
| US7663184B1 (en) | Memory and method of fabricating the same | |
| KR20040029525A (ko) | 플레쉬 메모리 소자 및 그 제조방법 | |
| JP2008010738A (ja) | 半導体装置およびその製造方法 | |
| JP4131900B2 (ja) | 半導体記憶装置及びその製造方法 | |
| KR100673209B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| KR100528470B1 (ko) | 플래시 기억 소자 및 그 제조방법 | |
| JP2008192890A (ja) | 半導体装置およびその製造方法 | |
| CN100418209C (zh) | 非挥发性存储器的制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |