JP2003258134A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
- H01L21/2815—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects part or whole of the electrode is a sidewall spacer or made by a similar technique, e.g. transformation under mask, plating
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Abstract
(57)【要約】
【課題】ＭＯＮＯＳ型の不揮発性記憶装置を含む半導体
装置の製造方法を提供すること。 【解決手段】 不揮発性記憶装置と、抵抗導電層を含む
抵抗素子とを含む半導体装置の製造方法であって、以下
の工程を含む。ストッパ層Ｓ１００と第１導電層１４０
とをパターニングしてゲート層１４０ａを形成する工
程、ストッパ層Ｓ１００と絶縁層６１０と第１導電層１
４０とをパターニングして抵抗導電層１４ｃを形成する
工程、少なくともメモリ領域１０００内のゲート層１４
ａの両側面に、ＯＮＯ膜を介してサイドウォール状のコ
ントロールゲート２０，３０を形成する工程、ゲート層
１４０ａと抵抗導電層１４ｃとの上方に第２導電層を形
成する工程、第２導電層をパターニングしてワード線５
０を形成する工程、ゲート層１４０ａをパターニングし
てワードゲート１４ａを形成する工程。
装置の製造方法を提供すること。 【解決手段】 不揮発性記憶装置と、抵抗導電層を含む
抵抗素子とを含む半導体装置の製造方法であって、以下
の工程を含む。ストッパ層Ｓ１００と第１導電層１４０
とをパターニングしてゲート層１４０ａを形成する工
程、ストッパ層Ｓ１００と絶縁層６１０と第１導電層１
４０とをパターニングして抵抗導電層１４ｃを形成する
工程、少なくともメモリ領域１０００内のゲート層１４
ａの両側面に、ＯＮＯ膜を介してサイドウォール状のコ
ントロールゲート２０，３０を形成する工程、ゲート層
１４０ａと抵抗導電層１４ｃとの上方に第２導電層を形
成する工程、第２導電層をパターニングしてワード線５
０を形成する工程、ゲート層１４０ａをパターニングし
てワードゲート１４ａを形成する工程。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性記憶装置
の製造方法および該不揮発性記憶装置を含む半導体装置
の製造方法に関し、特に、１つのワードゲートに対して
複数の電荷蓄積領域を有する不揮発性記憶装置の製造方
法および該不揮発性記憶装置を含む半導体装置の製造方
法に関する。
の製造方法および該不揮発性記憶装置を含む半導体装置
の製造方法に関し、特に、１つのワードゲートに対して
複数の電荷蓄積領域を有する不揮発性記憶装置の製造方
法および該不揮発性記憶装置を含む半導体装置の製造方
法に関する。
【０００２】
【背景技術および発明が解決しようとする課題】不揮発
性記憶装置のひとつのタイプとして、チャネル領域とコ
ントロールゲートとの間のゲート絶縁層が、酸化シリコ
ン層−窒化シリコン層−酸化シリコン層からなる積層体
からなり、前記窒化シリコン層に電荷がトラップされる
MONOS（Metal Oxide Nitride Oxide Semiconducto
r）型もしくはSONOS（Silicon Oxide Nitride Oxide
Silicon）型と呼ばれるタイプがある。
性記憶装置のひとつのタイプとして、チャネル領域とコ
ントロールゲートとの間のゲート絶縁層が、酸化シリコ
ン層−窒化シリコン層−酸化シリコン層からなる積層体
からなり、前記窒化シリコン層に電荷がトラップされる
MONOS（Metal Oxide Nitride Oxide Semiconducto
r）型もしくはSONOS（Silicon Oxide Nitride Oxide
Silicon）型と呼ばれるタイプがある。
【０００３】MONOS型の不揮発性記憶装置として、図２
２に示すデバイスが知られている（文献：Ｙ．Hayash
i，et al ，2000 Symposium on VLSI Technology
Digest of Technical Papers ｐ．１２２−ｐ．
１２３）。
２に示すデバイスが知られている（文献：Ｙ．Hayash
i，et al ，2000 Symposium on VLSI Technology
Digest of Technical Papers ｐ．１２２−ｐ．
１２３）。
【０００４】このMONOS型のメモリセル１００は、半導
体基板１０上に第１ゲート絶縁層１２を介してワードゲ
ート１４が形成されている。そして、ワードゲート１４
の両側には、それぞれサイドウォール状の第１コントロ
ールゲート２０と第２コントロールゲート３０とが配置
されている。第１コントロールゲート２０の底部と半導
体基板１０との間には、第２ゲート絶縁層２２が存在
し、第１コントロールゲート２０の側面とワードゲート
１４との間には絶縁層２４が存在する。同様に、第２コ
ントロールゲート３０の底部と半導体基板１０との間に
は、第２ゲート絶縁層２２が存在し、第２コントロール
ゲート３０の側面とワードゲート１４との間には絶縁層
２４が存在する。そして、隣り合うメモリセルの、対向
するコントロールゲート２０とコントロールゲート３０
との間の半導体基板１０には、ソース領域またはドレイ
ン領域を構成する不純物層１６，１８が形成されてい
る。
体基板１０上に第１ゲート絶縁層１２を介してワードゲ
ート１４が形成されている。そして、ワードゲート１４
の両側には、それぞれサイドウォール状の第１コントロ
ールゲート２０と第２コントロールゲート３０とが配置
されている。第１コントロールゲート２０の底部と半導
体基板１０との間には、第２ゲート絶縁層２２が存在
し、第１コントロールゲート２０の側面とワードゲート
１４との間には絶縁層２４が存在する。同様に、第２コ
ントロールゲート３０の底部と半導体基板１０との間に
は、第２ゲート絶縁層２２が存在し、第２コントロール
ゲート３０の側面とワードゲート１４との間には絶縁層
２４が存在する。そして、隣り合うメモリセルの、対向
するコントロールゲート２０とコントロールゲート３０
との間の半導体基板１０には、ソース領域またはドレイ
ン領域を構成する不純物層１６，１８が形成されてい
る。
【０００５】このように、ひとつのメモリセル１００
は、ワードゲート１４の側面に２つのMONOS型メモリ素
子を有する。また、これらの２つのMONOS型メモリ素子
は独立に制御される。したがって、ひとつのメモリセル
１００は、２ビットの情報を記憶することができる。
は、ワードゲート１４の側面に２つのMONOS型メモリ素
子を有する。また、これらの２つのMONOS型メモリ素子
は独立に制御される。したがって、ひとつのメモリセル
１００は、２ビットの情報を記憶することができる。
【０００６】本発明の目的は、複数の電荷蓄積領域を有
するMONOS型の不揮発性記憶装置の製造方法および該不
揮発性記憶装置を含む半導体装置の製造方法を提供する
ことにある。
するMONOS型の不揮発性記憶装置の製造方法および該不
揮発性記憶装置を含む半導体装置の製造方法を提供する
ことにある。
【０００７】
【課題を解決するための手段】１．半導体装置の製造方
法 本発明の一実施例による半導体装置の製造方法は、不揮
発性記憶装置と、抵抗導電層を含む抵抗素子と、を含む
半導体装置の製造方法であって、以下の工程を含む。
法 本発明の一実施例による半導体装置の製造方法は、不揮
発性記憶装置と、抵抗導電層を含む抵抗素子と、を含む
半導体装置の製造方法であって、以下の工程を含む。
【０００８】半導体層の上方に、第１絶縁層を形成する
工程、前記第１絶縁層の上方に、第１導電層を形成する
工程、前記第１導電層のうち前記抵抗導電層となる部分
の上方に、第２絶縁層を形成する工程、前記第１導電層
と前記第２絶縁層との上方に、ストッパ層を形成する工
程、前記ストッパ層と前記第１導電層とをパターニング
して、ゲート層を形成する工程、前記ストッパ層と前記
第２絶縁層と前記第１導電層とをパターニングして、前
記抵抗導電層を形成する工程、前記ゲート層の両側面
に、ＯＮＯ膜を介してサイドウォール状のコントロール
ゲートを形成する工程、前記ゲート層と前記抵抗導電層
との上方に、第３絶縁層を形成する工程、前記ストッパ
層が露出するように、前記第３絶縁層を研磨する工程、
前記ストッパ層を除去する工程、前記ゲート層と前記抵
抗導電層との上方に、第２導電層を形成する工程、前記
第２導電層をパターニングしてワード線を形成する工
程、および前記ゲート層をパターニングして、ワードゲ
ートを形成する工程。
工程、前記第１絶縁層の上方に、第１導電層を形成する
工程、前記第１導電層のうち前記抵抗導電層となる部分
の上方に、第２絶縁層を形成する工程、前記第１導電層
と前記第２絶縁層との上方に、ストッパ層を形成する工
程、前記ストッパ層と前記第１導電層とをパターニング
して、ゲート層を形成する工程、前記ストッパ層と前記
第２絶縁層と前記第１導電層とをパターニングして、前
記抵抗導電層を形成する工程、前記ゲート層の両側面
に、ＯＮＯ膜を介してサイドウォール状のコントロール
ゲートを形成する工程、前記ゲート層と前記抵抗導電層
との上方に、第３絶縁層を形成する工程、前記ストッパ
層が露出するように、前記第３絶縁層を研磨する工程、
前記ストッパ層を除去する工程、前記ゲート層と前記抵
抗導電層との上方に、第２導電層を形成する工程、前記
第２導電層をパターニングしてワード線を形成する工
程、および前記ゲート層をパターニングして、ワードゲ
ートを形成する工程。
【０００９】２．半導体装置の製造方法
本発明の一実施例による半導体装置の製造方法は、不揮
発性記憶装置と、抵抗導電層を含む抵抗素子と、を含む
半導体装置の製造方法であって、以下の工程を含む。
発性記憶装置と、抵抗導電層を含む抵抗素子と、を含む
半導体装置の製造方法であって、以下の工程を含む。
【００１０】半導体層の上方に、第１絶縁層を形成する
工程、前記第１絶縁層の上方に、第１導電層を形成する
工程、前記第１導電層の上方に、ストッパ層を形成する
工程、前記ストッパ層と前記第１導電層とをパターニン
グして、ゲート層と前記抵抗導電層とを形成する工程、
前記ゲート層の両側面に、ＯＮＯ膜を介してサイドウォ
ール状のコントロールゲートを形成する工程、前記抵抗
導電層の上方に形成された前記ストッパ層を除去する工
程、少なくとも前記抵抗導電層の上方に、第２絶縁層を
形成する工程、前記ゲート層と前記抵抗導電層との上方
に、第３絶縁層を形成する工程、前記ストッパ層は露出
し、かつ、前記抵抗導電層の上方に形成された前記第２
絶縁層は残存するように、前記第３絶縁層を研磨する工
程、前記ストッパ層を除去する工程、前記ゲート層と前
記抵抗導電層との上方に、第２導電層を形成する工程、
前記第２導電層をパターニングしてワード線を形成する
工程、および前記ゲート層をパターニングして、ワード
ゲートを形成する工程。
工程、前記第１絶縁層の上方に、第１導電層を形成する
工程、前記第１導電層の上方に、ストッパ層を形成する
工程、前記ストッパ層と前記第１導電層とをパターニン
グして、ゲート層と前記抵抗導電層とを形成する工程、
前記ゲート層の両側面に、ＯＮＯ膜を介してサイドウォ
ール状のコントロールゲートを形成する工程、前記抵抗
導電層の上方に形成された前記ストッパ層を除去する工
程、少なくとも前記抵抗導電層の上方に、第２絶縁層を
形成する工程、前記ゲート層と前記抵抗導電層との上方
に、第３絶縁層を形成する工程、前記ストッパ層は露出
し、かつ、前記抵抗導電層の上方に形成された前記第２
絶縁層は残存するように、前記第３絶縁層を研磨する工
程、前記ストッパ層を除去する工程、前記ゲート層と前
記抵抗導電層との上方に、第２導電層を形成する工程、
前記第２導電層をパターニングしてワード線を形成する
工程、および前記ゲート層をパターニングして、ワード
ゲートを形成する工程。
【００１１】
【発明の実施の形態】［第１の実施の形態］
１．半導体装置の構造
図１は、第１の実施の形態に係る製造方法によって得ら
れた半導体装置のレイアウトを示す平面図である。半導
体装置は、メモリ領域１０００とロジック回路領域２０
００とを含む。ロジック回路領域２０００には、例えば
メモリの周辺回路と抵抗素子６００とが形成されてい
る。
れた半導体装置のレイアウトを示す平面図である。半導
体装置は、メモリ領域１０００とロジック回路領域２０
００とを含む。ロジック回路領域２０００には、例えば
メモリの周辺回路と抵抗素子６００とが形成されてい
る。
【００１２】メモリ領域１０００には、MONOS型不揮発
性記憶装置（以下、「メモリセル」という）１００が複
数の行および列に格子状に配列されている。メモリ領域
１０００には、第１のブロックＢ１と、それに隣り合う
他のブロックＢ０，Ｂ２の一部とが示されている。ブロ
ックＢ０，Ｂ２は、ブロックＢ１を反転させた構成とな
る。
性記憶装置（以下、「メモリセル」という）１００が複
数の行および列に格子状に配列されている。メモリ領域
１０００には、第１のブロックＢ１と、それに隣り合う
他のブロックＢ０，Ｂ２の一部とが示されている。ブロ
ックＢ０，Ｂ２は、ブロックＢ１を反転させた構成とな
る。
【００１３】ブロックＢ１とそれに隣り合うブロックＢ
０，Ｂ２との間の一部領域には、素子分離領域３００が
形成されている。各ブロックにおいては、Ｘ方向（行方
向）に延びる複数のワード線５０（ＷＬ）と、Ｙ方向
（列方向）に延びる複数のビット線６０（ＢＬ）とが設
けられている。一本のワード線５０は、Ｘ方向に配列さ
れた複数のワードゲート１４ａに接続されている。ビッ
ト線６０は不純物層１６，１８によって構成されてい
る。
０，Ｂ２との間の一部領域には、素子分離領域３００が
形成されている。各ブロックにおいては、Ｘ方向（行方
向）に延びる複数のワード線５０（ＷＬ）と、Ｙ方向
（列方向）に延びる複数のビット線６０（ＢＬ）とが設
けられている。一本のワード線５０は、Ｘ方向に配列さ
れた複数のワードゲート１４ａに接続されている。ビッ
ト線６０は不純物層１６，１８によって構成されてい
る。
【００１４】第１および第２コントロールゲート２０，
３０を構成する導電層４０は、各不純物層１６，１８を
囲むように形成されている。すなわち、第１，第２コン
トロールゲート２０，３０は、それぞれＹ方向に延びて
おり、１組の第１，第２コントロールゲート２０，３０
の一方の端部は、Ｘ方向に延びる導電層によって互いに
接続されている。また、１組の第１，第２コントロール
ゲート２０，３０の他方の端部はともに１つの共通コン
タクト部２００に接続されている。したがって、導電層
４０は、メモリセルのコントロールゲートの機能と、Ｙ
方向に配列された各コントロールゲートを接続する配線
としての機能とを有する。
３０を構成する導電層４０は、各不純物層１６，１８を
囲むように形成されている。すなわち、第１，第２コン
トロールゲート２０，３０は、それぞれＹ方向に延びて
おり、１組の第１，第２コントロールゲート２０，３０
の一方の端部は、Ｘ方向に延びる導電層によって互いに
接続されている。また、１組の第１，第２コントロール
ゲート２０，３０の他方の端部はともに１つの共通コン
タクト部２００に接続されている。したがって、導電層
４０は、メモリセルのコントロールゲートの機能と、Ｙ
方向に配列された各コントロールゲートを接続する配線
としての機能とを有する。
【００１５】単一のメモリセル１００は、１つのワード
ゲート１４ａと、第１，第２コントロールゲート２０，
３０と、不純物層１６，１８とを含む。第１，第２コン
トロールゲート２０，３０は、ワードゲート１４ａの両
側に形成されている。不純物層１６，１８は、コントロ
ールゲート２０，３０の外側に形成されている。そし
て、不純物層１６，１８は、それぞれ隣り合うメモリセ
ル１００によって共有される。
ゲート１４ａと、第１，第２コントロールゲート２０，
３０と、不純物層１６，１８とを含む。第１，第２コン
トロールゲート２０，３０は、ワードゲート１４ａの両
側に形成されている。不純物層１６，１８は、コントロ
ールゲート２０，３０の外側に形成されている。そし
て、不純物層１６，１８は、それぞれ隣り合うメモリセ
ル１００によって共有される。
【００１６】Ｙ方向に互いに隣り合う不純物層１６であ
って、ブロックＢ１に形成された不純物層１６とブロッ
クＢ２に形成された不純物層１６とは、半導体基板内に
形成されたコンタクト用不純物層４００によって互いに
電気的に接続されている。このコンタクト用不純物層４
００は、不純物層１６に対し、コントロールゲートの共
通コンタクト部２００とは反対側に形成される。
って、ブロックＢ１に形成された不純物層１６とブロッ
クＢ２に形成された不純物層１６とは、半導体基板内に
形成されたコンタクト用不純物層４００によって互いに
電気的に接続されている。このコンタクト用不純物層４
００は、不純物層１６に対し、コントロールゲートの共
通コンタクト部２００とは反対側に形成される。
【００１７】このコンタクト用不純物層４００上には、
コンタクト３５０が形成されている。不純物層１６によ
って構成されたビット線６０は、このコンタクト３５０
によって、上層の配線層に電気的に接続される。
コンタクト３５０が形成されている。不純物層１６によ
って構成されたビット線６０は、このコンタクト３５０
によって、上層の配線層に電気的に接続される。
【００１８】同様に、Ｙ方向に互いに隣り合う２つの不
純物層１８であって、ブロックＢ１に形成された不純物
層１８とブロックＢ０に形成された不純物層１８とは、
共通コンタクト部２００が配置されていない側におい
て、コンタクト用不純物層４００によって互いに電気的
に接続されている。図１からわかるように、１つのブロ
ックにおいて、複数の共通コンタクト部２００の平面レ
イアウトは、不純物層１６と不純物層１８とで交互に異
なる側に形成され、千鳥配置となる。また、１つのブロ
ックに対し、複数のコンタクト用不純物層４００の平面
レイアウトは、不純物層１６と不純物層１８とで交互に
異なる側に形成され、千鳥配置となる。
純物層１８であって、ブロックＢ１に形成された不純物
層１８とブロックＢ０に形成された不純物層１８とは、
共通コンタクト部２００が配置されていない側におい
て、コンタクト用不純物層４００によって互いに電気的
に接続されている。図１からわかるように、１つのブロ
ックにおいて、複数の共通コンタクト部２００の平面レ
イアウトは、不純物層１６と不純物層１８とで交互に異
なる側に形成され、千鳥配置となる。また、１つのブロ
ックに対し、複数のコンタクト用不純物層４００の平面
レイアウトは、不純物層１６と不純物層１８とで交互に
異なる側に形成され、千鳥配置となる。
【００１９】ロジック回路領域２０００には、少なくと
もロジック回路を構成する絶縁ゲート電界効果トランジ
スタ（以下、「ＭＯＳトランジスタ」という）５００が
形成されている。ＭＯＳトランジスタ５００は、ゲート
電極１４ｂと、不純物層１６２，１８２と、サイドウォ
ール絶縁層１５２とを含む。ゲート電極１４ｂの上面に
はシリサイド層１９４が形成されている。
もロジック回路を構成する絶縁ゲート電界効果トランジ
スタ（以下、「ＭＯＳトランジスタ」という）５００が
形成されている。ＭＯＳトランジスタ５００は、ゲート
電極１４ｂと、不純物層１６２，１８２と、サイドウォ
ール絶縁層１５２とを含む。ゲート電極１４ｂの上面に
はシリサイド層１９４が形成されている。
【００２０】また、ロジック回路領域２０００には、抵
抗素子６００が形成されている。ただし、抵抗素子６０
０が形成される領域は、ロジック回路領域に２０００に
限定されるわけではなく、メモリ領域１０００に形成す
ることもできる。
抗素子６００が形成されている。ただし、抵抗素子６０
０が形成される領域は、ロジック回路領域に２０００に
限定されるわけではなく、メモリ領域１０００に形成す
ることもできる。
【００２１】抵抗素子６００は、抵抗導電層１４ｃを含
む。抵抗導電層１４ｃの上方には開口部を有する絶縁層
（本実施形態において第２絶縁層）６１０が形成されて
いる。また、この開口部内にはコンタクト層６５０が形
成されている。この抵抗素子６００は、例えばチャージ
ポンプ回路や発振回路の周波数切り替え回路等に利用で
きる。
む。抵抗導電層１４ｃの上方には開口部を有する絶縁層
（本実施形態において第２絶縁層）６１０が形成されて
いる。また、この開口部内にはコンタクト層６５０が形
成されている。この抵抗素子６００は、例えばチャージ
ポンプ回路や発振回路の周波数切り替え回路等に利用で
きる。
【００２２】次に図２を参照しながら、半導体装置の断
面構造について説明する。図２は、図１のＡ−Ａ線に沿
った断面図である。
面構造について説明する。図２は、図１のＡ−Ａ線に沿
った断面図である。
【００２３】まず、メモリ領域１０００について説明す
る。メモリセル１００は、ワードゲート１４ａと、不純
物層１６，１８と、第１コントロールゲート２０と、第
２のコントロールゲート３０とを含む。ワードゲート１
４ａは、半導体基板１０の上方に第１ゲート絶縁層１２
を介して形成されている。不純物層１６，１８は、半導
体基板１０内に形成されている。各不純物層は、ソース
領域またはドレイン領域となる。また、不純物層１６，
１８上には、シリサイド層９２が形成されている。
る。メモリセル１００は、ワードゲート１４ａと、不純
物層１６，１８と、第１コントロールゲート２０と、第
２のコントロールゲート３０とを含む。ワードゲート１
４ａは、半導体基板１０の上方に第１ゲート絶縁層１２
を介して形成されている。不純物層１６，１８は、半導
体基板１０内に形成されている。各不純物層は、ソース
領域またはドレイン領域となる。また、不純物層１６，
１８上には、シリサイド層９２が形成されている。
【００２４】第１および第２のコントロールゲート２
０，３０は、ワードゲート１４ａの両側に沿ってそれぞ
れ形成されている。第１コントロールゲート２０は、半
導体基板１０の上方に第２ゲート絶縁層２２を介して形
成され、かつ、ワードゲート１４ａの一方の側面に対し
てサイド絶縁層２４を介して形成されている。同様に、
第２コントロールゲート３０は、半導体基板１０の上方
に第２ゲート絶縁層２２を介して形成され、かつ、ワー
ドゲート１４ａの他方の側面に対してサイド絶縁層２４
を介して形成されている。各々のコントロールゲートの
断面形状は、従来のＭＯＳトランジスタにおけるサイド
ウォール絶縁層の断面構造と同様となる。
０，３０は、ワードゲート１４ａの両側に沿ってそれぞ
れ形成されている。第１コントロールゲート２０は、半
導体基板１０の上方に第２ゲート絶縁層２２を介して形
成され、かつ、ワードゲート１４ａの一方の側面に対し
てサイド絶縁層２４を介して形成されている。同様に、
第２コントロールゲート３０は、半導体基板１０の上方
に第２ゲート絶縁層２２を介して形成され、かつ、ワー
ドゲート１４ａの他方の側面に対してサイド絶縁層２４
を介して形成されている。各々のコントロールゲートの
断面形状は、従来のＭＯＳトランジスタにおけるサイド
ウォール絶縁層の断面構造と同様となる。
【００２５】第２ゲート絶縁層２２は、ＯＮＯ膜であ
る。具体的には、第２ゲート絶縁層２２は、ボトム酸化
シリコン層（第１酸化シリコン層）２２ａ、窒化シリコ
ン層２２ｂ、トップ酸化シリコン層（第２酸化シリコン
層）２２ｃの積層膜である。第１酸化シリコン層２２ａ
は、チャネル領域と電荷蓄積領域との間に電位障壁（po
tential barrier）を形成する。窒化シリコン層２２ｂ
は、キャリア（たとえば電子）をトラップする電荷蓄積
領域として機能する。第２酸化シリコン層２２ｃは、コ
ントロールゲートと電荷蓄積領域との間に電位障壁（po
tential barrier）を形成する。
る。具体的には、第２ゲート絶縁層２２は、ボトム酸化
シリコン層（第１酸化シリコン層）２２ａ、窒化シリコ
ン層２２ｂ、トップ酸化シリコン層（第２酸化シリコン
層）２２ｃの積層膜である。第１酸化シリコン層２２ａ
は、チャネル領域と電荷蓄積領域との間に電位障壁（po
tential barrier）を形成する。窒化シリコン層２２ｂ
は、キャリア（たとえば電子）をトラップする電荷蓄積
領域として機能する。第２酸化シリコン層２２ｃは、コ
ントロールゲートと電荷蓄積領域との間に電位障壁（po
tential barrier）を形成する。
【００２６】サイド絶縁層２４は、ＯＮＯ膜である。具
体的には、サイド絶縁層２４は、第１酸化シリコン層２
４ａ、窒化シリコン層２４ｂ、第２酸化シリコン層２４
ｃの積層膜である。サイド絶縁層２４は、ワードゲート
１４ａと、コントロールゲート２０，３０とをそれぞれ
電気的に分離させる。また、サイド絶縁層２４の上端
は、ワードゲート１４ａと第１，第２コントロールゲー
ト２０，３０とのショートを防ぐために、コントロール
ゲート２０，３０の上端に比べ、半導体基板１０に対し
て上方に位置している。サイド絶縁層２４と第２ゲート
絶縁層２２とは、同一の成膜工程で形成され、それぞれ
の層構造は等しくなる。
体的には、サイド絶縁層２４は、第１酸化シリコン層２
４ａ、窒化シリコン層２４ｂ、第２酸化シリコン層２４
ｃの積層膜である。サイド絶縁層２４は、ワードゲート
１４ａと、コントロールゲート２０，３０とをそれぞれ
電気的に分離させる。また、サイド絶縁層２４の上端
は、ワードゲート１４ａと第１，第２コントロールゲー
ト２０，３０とのショートを防ぐために、コントロール
ゲート２０，３０の上端に比べ、半導体基板１０に対し
て上方に位置している。サイド絶縁層２４と第２ゲート
絶縁層２２とは、同一の成膜工程で形成され、それぞれ
の層構造は等しくなる。
【００２７】そして、隣り合うメモリセル１００におい
て、隣り合う第１コントロールゲート２０と第２コント
ロールゲート３０との間には、絶縁層７０が形成され
る。この絶縁層７０は、少なくともコントロールゲート
２０，３０が露出しないようにこれらを覆っている。さ
らに、絶縁層７０の上面は、ワードゲート１４ａの上面
より半導体基板１０に対して上方に位置している。絶縁
層７０をこのように形成することで、第１，第２コント
ロールゲート２０，３０と、ワードゲート１４ａおよび
ワード線５０との電気的分離をより確実に行うことがで
きる。
て、隣り合う第１コントロールゲート２０と第２コント
ロールゲート３０との間には、絶縁層７０が形成され
る。この絶縁層７０は、少なくともコントロールゲート
２０，３０が露出しないようにこれらを覆っている。さ
らに、絶縁層７０の上面は、ワードゲート１４ａの上面
より半導体基板１０に対して上方に位置している。絶縁
層７０をこのように形成することで、第１，第２コント
ロールゲート２０，３０と、ワードゲート１４ａおよび
ワード線５０との電気的分離をより確実に行うことがで
きる。
【００２８】ロジック回路領域２０００においては、Ｍ
ＯＳトランジスタ５００が形成されている。ゲート電極
１４ｂは、半導体基板１０の上方に第３ゲート絶縁層１
２２を介して形成されている。ゲート電極１４ｂの上面
にはシリサイド層１９４が形成されている。不純物層１
６２，１８２は、半導体基板１０内に形成されている。
各不純物層は、ソース領域またはドレイン領域となる。
また、不純物層１６２，１８２上には、シリサイド層１
９２が形成されている。サイドウォール絶縁層１５２
は、ゲート電極１４ｂの両側面に沿って形成されてい
る。
ＯＳトランジスタ５００が形成されている。ゲート電極
１４ｂは、半導体基板１０の上方に第３ゲート絶縁層１
２２を介して形成されている。ゲート電極１４ｂの上面
にはシリサイド層１９４が形成されている。不純物層１
６２，１８２は、半導体基板１０内に形成されている。
各不純物層は、ソース領域またはドレイン領域となる。
また、不純物層１６２，１８２上には、シリサイド層１
９２が形成されている。サイドウォール絶縁層１５２
は、ゲート電極１４ｂの両側面に沿って形成されてい
る。
【００２９】また、ロジック回路領域２０００において
は、抵抗素子６００が形成されている。抵抗素子６００
を構成する抵抗導電層１４ｃは、半導体基板１０の上方
に絶縁層１２０を介して形成されている。抵抗導電層１
４ｃの上方には絶縁層６１０が形成されている。また、
抵抗導電層１４ｃの側面には、絶縁層２６が形成されて
いる。絶縁層２６は、絶縁層２６ａ，２６ｂ，２６ｃか
らなる。これらはそれぞれ、第２ゲート絶縁層２２を構
成するボトム酸化シリコン層２２ａ、窒化シリコン層２
２ｂ、トップ酸化シリコン層２２ｃと同一の材質からな
る。抵抗導電層１４ｃの側面には、絶縁層２６を介して
コントロールゲート２０，３０と同一の材質のサイドウ
ォール状導電層２０ｂが形成されている。
は、抵抗素子６００が形成されている。抵抗素子６００
を構成する抵抗導電層１４ｃは、半導体基板１０の上方
に絶縁層１２０を介して形成されている。抵抗導電層１
４ｃの上方には絶縁層６１０が形成されている。また、
抵抗導電層１４ｃの側面には、絶縁層２６が形成されて
いる。絶縁層２６は、絶縁層２６ａ，２６ｂ，２６ｃか
らなる。これらはそれぞれ、第２ゲート絶縁層２２を構
成するボトム酸化シリコン層２２ａ、窒化シリコン層２
２ｂ、トップ酸化シリコン層２２ｃと同一の材質からな
る。抵抗導電層１４ｃの側面には、絶縁層２６を介して
コントロールゲート２０，３０と同一の材質のサイドウ
ォール状導電層２０ｂが形成されている。
【００３０】ロジック回路領域２０００においては、Ｍ
ＯＳトランジスタ５００は絶縁層７０によって覆われて
いる。
ＯＳトランジスタ５００は絶縁層７０によって覆われて
いる。
【００３１】メモリ領域１０００とロジック回路領域２
０００との境界領域には、図１および図２に示すよう
に、ワードゲート１４ａおよびゲート電極１４ｂと同一
の材質からなる境界部１４０ｃが形成される。境界部１
４０ｃの一方の側面（メモリ領域１０００側）には、コ
ントロールゲート２０，３０と同一の材質のサイドウォ
ール状導電層２０ａが形成されている。また、境界部１
４０ｃの他の側面（ロジック回路領域２０００側）に
は、ＭＯＳトランジスタ５００のサイドウォール絶縁層
１５２の形成と同一の工程によって形成されたサイドウ
ォール絶縁層１５２が形成されている。メモリセル１０
０およびＭＯＳトランジスタ５００などが形成された半
導体基板１０上には、層間絶縁層７２が形成されてい
る。
０００との境界領域には、図１および図２に示すよう
に、ワードゲート１４ａおよびゲート電極１４ｂと同一
の材質からなる境界部１４０ｃが形成される。境界部１
４０ｃの一方の側面（メモリ領域１０００側）には、コ
ントロールゲート２０，３０と同一の材質のサイドウォ
ール状導電層２０ａが形成されている。また、境界部１
４０ｃの他の側面（ロジック回路領域２０００側）に
は、ＭＯＳトランジスタ５００のサイドウォール絶縁層
１５２の形成と同一の工程によって形成されたサイドウ
ォール絶縁層１５２が形成されている。メモリセル１０
０およびＭＯＳトランジスタ５００などが形成された半
導体基板１０上には、層間絶縁層７２が形成されてい
る。
【００３２】２．半導体装置の製造方法次に、図３〜図
１７を参照しながら、第１の実施の形態に係る半導体装
置の製造方法について説明する。各断面図は、図１のＡ
−Ａ線に沿った部分に対応する。図３〜図１７におい
て、図１，図２で示す部分と実質的に同一の部分には同
一の符号を付し、重複する記載は省略する。
１７を参照しながら、第１の実施の形態に係る半導体装
置の製造方法について説明する。各断面図は、図１のＡ
−Ａ線に沿った部分に対応する。図３〜図１７におい
て、図１，図２で示す部分と実質的に同一の部分には同
一の符号を付し、重複する記載は省略する。
【００３３】（１）図３に示すように、まず、半導体基
板１０の表面に、トレンチアイソレーション法によって
素子分離領域３００を形成する。次いで、イオン注入に
よって、コンタクト用Ｎ型不純物層４００（図１参照）
を半導体基板１０内に形成する。
板１０の表面に、トレンチアイソレーション法によって
素子分離領域３００を形成する。次いで、イオン注入に
よって、コンタクト用Ｎ型不純物層４００（図１参照）
を半導体基板１０内に形成する。
【００３４】次いで、半導体基板１０の表面に、ゲート
絶縁層となる絶縁層（第１絶縁層）１２０を形成する。
次いで、ワードゲート１４ａとゲート電極１４ｂとにな
るゲート層（第１導電層）１４０を絶縁層１２０上に堆
積する。ゲート層１４０はドープトポリシリコンからな
る。
絶縁層となる絶縁層（第１絶縁層）１２０を形成する。
次いで、ワードゲート１４ａとゲート電極１４ｂとにな
るゲート層（第１導電層）１４０を絶縁層１２０上に堆
積する。ゲート層１４０はドープトポリシリコンからな
る。
【００３５】次いで、ゲート層１４０に含まれるＮ型不
純物を活性化するのためのアニール処理を行なう。この
アニール処理において、ゲート層１４０の上面が酸化さ
れて、ゲート層１４０の上面に絶縁層（本実施形態にお
いて第２絶縁層）６１０が形成される。
純物を活性化するのためのアニール処理を行なう。この
アニール処理において、ゲート層１４０の上面が酸化さ
れて、ゲート層１４０の上面に絶縁層（本実施形態にお
いて第２絶縁層）６１０が形成される。
【００３６】（２）次いで、ロジック領域２０００にお
いて、絶縁層６１０のうち後述する工程にて抵抗素子６
００が形成される領域にレジスト層（図示せず）を形成
した後、このレジスト層をマスクとして絶縁層６１０を
パターニングする。これにより、図４に示すように、抵
抗素子６００が形成される領域にのみ絶縁層６１０が残
される。
いて、絶縁層６１０のうち後述する工程にて抵抗素子６
００が形成される領域にレジスト層（図示せず）を形成
した後、このレジスト層をマスクとして絶縁層６１０を
パターニングする。これにより、図４に示すように、抵
抗素子６００が形成される領域にのみ絶縁層６１０が残
される。
【００３７】（３）次いで、図５に示すように、後のＣ
ＭＰ工程におけるストッパ層Ｓ１００をゲート層１４０
上に形成する。ストッパ層Ｓ１００は、窒化シリコン層
からなる。
ＭＰ工程におけるストッパ層Ｓ１００をゲート層１４０
上に形成する。ストッパ層Ｓ１００は、窒化シリコン層
からなる。
【００３８】（４）次いで、ロジック回路領域２０００
のうち、少なくとも後述する工程にてＭＯＳトランジス
タ５００が形成される領域を覆い、さらに、メモリ領域
１０００の一部にまで張り出したレジスト層（図示しな
い）を形成する。次いで、このレジスト層をマスクとし
てストッパ層Ｓ１００をパターニングする。その後、パ
ターニングされたストッパ層をマスクとして、ゲート層
１４０をエッチングする。図６に示すように、メモリ領
域１０００では、ゲート層１４０がパターニングされゲ
ート層１４０ａとなる。また、ロジック回路領域２００
０内のゲート層１４０のうち抵抗素子６００が形成され
る領域はパターニングされ抵抗導電層１４ｃとなる。一
方、この工程では、ロジック回路領域２０００内のゲー
ト層１４０のうちＭＯＳトランジスタ５００が形成され
る領域はパターニングされない。（以後、ロジック回路
領域内のゲート層１４０のうちＭＯＳトランジスタ５０
０が形成される領域を便宜的に１４０ｂと呼ぶ）。
のうち、少なくとも後述する工程にてＭＯＳトランジス
タ５００が形成される領域を覆い、さらに、メモリ領域
１０００の一部にまで張り出したレジスト層（図示しな
い）を形成する。次いで、このレジスト層をマスクとし
てストッパ層Ｓ１００をパターニングする。その後、パ
ターニングされたストッパ層をマスクとして、ゲート層
１４０をエッチングする。図６に示すように、メモリ領
域１０００では、ゲート層１４０がパターニングされゲ
ート層１４０ａとなる。また、ロジック回路領域２００
０内のゲート層１４０のうち抵抗素子６００が形成され
る領域はパターニングされ抵抗導電層１４ｃとなる。一
方、この工程では、ロジック回路領域２０００内のゲー
ト層１４０のうちＭＯＳトランジスタ５００が形成され
る領域はパターニングされない。（以後、ロジック回路
領域内のゲート層１４０のうちＭＯＳトランジスタ５０
０が形成される領域を便宜的に１４０ｂと呼ぶ）。
【００３９】パターニング後の様子を平面的に示したの
が図７である。このパターニングによって、メモリ領域
１０００内のゲート層１４０およびストッパ層Ｓ１００
の積層体には、開口部１６０，１８０が設けられる。開
口部１６０，１８０は、後のイオン注入によって不純物
層１６，１８が形成される領域にほぼ対応している。そ
して、後の工程で、開口部１６０，１８０の側面に沿っ
てサイド絶縁層とコントロールゲートとが形成される。
が図７である。このパターニングによって、メモリ領域
１０００内のゲート層１４０およびストッパ層Ｓ１００
の積層体には、開口部１６０，１８０が設けられる。開
口部１６０，１８０は、後のイオン注入によって不純物
層１６，１８が形成される領域にほぼ対応している。そ
して、後の工程で、開口部１６０，１８０の側面に沿っ
てサイド絶縁層とコントロールゲートとが形成される。
【００４０】（５）次いで、フッ酸を用いて半導体基板
の表面を洗浄する。これにより、露出していた絶縁層１
２０が除去される。次に、図８に示すように、第１酸化
シリコン層２２０ａを熱酸化法により成膜する。熱酸化
膜は半導体基板１０とゲート層１４０ａ，１４０ｂとの
露出面に形成される。尚、第１酸化シリコン層２２０ａ
の形成にＣＶＤ法を用いてもよい。
の表面を洗浄する。これにより、露出していた絶縁層１
２０が除去される。次に、図８に示すように、第１酸化
シリコン層２２０ａを熱酸化法により成膜する。熱酸化
膜は半導体基板１０とゲート層１４０ａ，１４０ｂとの
露出面に形成される。尚、第１酸化シリコン層２２０ａ
の形成にＣＶＤ法を用いてもよい。
【００４１】次に、第１酸化シリコン層２２０ａに対し
アニール処理を施す。このアニール処理は、ＮＨ3ガス
を含む雰囲気で行なわれる。この前処理により、第１酸
化シリコン層２２０ａ上に窒化シリコン層２２０ｂが均
一に堆積し易くなる。その後、窒化シリコン層２２０ｂ
を、ＣＶＤ法によって成膜する。
アニール処理を施す。このアニール処理は、ＮＨ3ガス
を含む雰囲気で行なわれる。この前処理により、第１酸
化シリコン層２２０ａ上に窒化シリコン層２２０ｂが均
一に堆積し易くなる。その後、窒化シリコン層２２０ｂ
を、ＣＶＤ法によって成膜する。
【００４２】次に、第２酸化シリコン層２２０ｃを、Ｃ
ＶＤ法、具体的には高温酸化法（ＨＴＯ：High Tempera
ture Oxidation）で形成する。第２酸化シリコン層２２
０ｃは、ＩＳＳＧ（In-situ Steam Generation）処理を
用いて成膜することもできる。ＩＳＳＧ処理によって成
膜された膜は緻密である。ＩＳＳＧ処理によって成膜し
た場合、後述するＯＮＯ膜を緻密化するためのアニール
処理を省略することができる。
ＶＤ法、具体的には高温酸化法（ＨＴＯ：High Tempera
ture Oxidation）で形成する。第２酸化シリコン層２２
０ｃは、ＩＳＳＧ（In-situ Steam Generation）処理を
用いて成膜することもできる。ＩＳＳＧ処理によって成
膜された膜は緻密である。ＩＳＳＧ処理によって成膜し
た場合、後述するＯＮＯ膜を緻密化するためのアニール
処理を省略することができる。
【００４３】なお、上記工程において、窒化シリコン層
２２０ｂと第２酸化シリコン層２２０ｃとを同一の炉内
で成膜することにより、出炉による界面の汚染を防止す
ることができる。これにより、均質なＯＮＯ膜を形成す
ることができるため、安定した電気特性を有するメモリ
セル１００が得られる。また、界面の汚染を除去するた
めの洗浄工程が不要となるため、工程数の削減を図るこ
とができる。
２２０ｂと第２酸化シリコン層２２０ｃとを同一の炉内
で成膜することにより、出炉による界面の汚染を防止す
ることができる。これにより、均質なＯＮＯ膜を形成す
ることができるため、安定した電気特性を有するメモリ
セル１００が得られる。また、界面の汚染を除去するた
めの洗浄工程が不要となるため、工程数の削減を図るこ
とができる。
【００４４】これらの各層を成膜した後、たとえばウエ
ット酸化またはＬＭＰ酸化によるアニール処理を行い、
各層を緻密化することが好ましい。
ット酸化またはＬＭＰ酸化によるアニール処理を行い、
各層を緻密化することが好ましい。
【００４５】本実施の形態においては、ＯＮＯ膜２２０
は、後のパターニングによって、第２ゲート絶縁層２
２、サイド絶縁層２４、および絶縁層２６となる（図２
参照）。
は、後のパターニングによって、第２ゲート絶縁層２
２、サイド絶縁層２４、および絶縁層２６となる（図２
参照）。
【００４６】（６）図９に示すように、ドープトポリシ
リコン層２３０を、第２酸化シリコン層２２０ｃ上に形
成する。ドープトポリシリコン層２３０は、後にエッチ
ングされて、コントロールゲート２０，３０を構成する
導電層４０（図１参照）となる。
リコン層２３０を、第２酸化シリコン層２２０ｃ上に形
成する。ドープトポリシリコン層２３０は、後にエッチ
ングされて、コントロールゲート２０，３０を構成する
導電層４０（図１参照）となる。
【００４７】（７）次いで、図１０に示すように、ドー
プトポリシリコン層２３０を異方性エッチングする。こ
こで、形成されるコントロールゲート２０，３０の上面
が、ゲート層１４０ａの上面よりも低くなるまで異方性
エッチングを行なう。これにより、ゲート層１４０ａと
ストッパ層Ｓ１００との側壁に、第１および第２コント
ロールゲート２０，３０が形成される。尚、ロジック回
路領域２０００の第２酸化シリコン層２２０ｃ上に堆積
されたドープトポリシリコン層２３０はこの段階でほぼ
除去される。
プトポリシリコン層２３０を異方性エッチングする。こ
こで、形成されるコントロールゲート２０，３０の上面
が、ゲート層１４０ａの上面よりも低くなるまで異方性
エッチングを行なう。これにより、ゲート層１４０ａと
ストッパ層Ｓ１００との側壁に、第１および第２コント
ロールゲート２０，３０が形成される。尚、ロジック回
路領域２０００の第２酸化シリコン層２２０ｃ上に堆積
されたドープトポリシリコン層２３０はこの段階でほぼ
除去される。
【００４８】（８）図１１に示すように、メモリ領域１
０００の全てを覆い、ロジック回路領域の一部にまで張
り出し、かつ、抵抗導電層１４ｃが形成されている領域
を覆うレジスト層Ｒ１００を形成する。次いで、レジス
ト層Ｒ１００をマスクとしてロジック回路領域２０００
における第２酸化シリコン層２２０ｃと窒化シリコン層
２２０ｂとストッパ層Ｓ１００とを除去する。このエッ
チング工程によって、ロジック回路領域２０００内のス
トッパ層Ｓ１００のうちレジスト層Ｒ１００で覆われて
いない部分は除去される。
０００の全てを覆い、ロジック回路領域の一部にまで張
り出し、かつ、抵抗導電層１４ｃが形成されている領域
を覆うレジスト層Ｒ１００を形成する。次いで、レジス
ト層Ｒ１００をマスクとしてロジック回路領域２０００
における第２酸化シリコン層２２０ｃと窒化シリコン層
２２０ｂとストッパ層Ｓ１００とを除去する。このエッ
チング工程によって、ロジック回路領域２０００内のス
トッパ層Ｓ１００のうちレジスト層Ｒ１００で覆われて
いない部分は除去される。
【００４９】（９）図１２に示すように、ゲート電極１
４ｂを形成するためのレジスト層Ｒ２００が形成され
る。このレジスト層Ｒ２００は、メモリ領域１０００
と、ロジック回路領域２０００のうちＭＯＳトランジス
タ５００と抵抗導電層１４ｃとが形成される領域とを覆
うようにパターニングされている。次いで、レジスト層
Ｒ２００をマスクとしてゲート層１４０ｂをエッチング
することにより、ロジック回路領域２０００内にゲート
電極１４ｂが形成される。その後、レジスト層Ｒ２００
は除去される。
４ｂを形成するためのレジスト層Ｒ２００が形成され
る。このレジスト層Ｒ２００は、メモリ領域１０００
と、ロジック回路領域２０００のうちＭＯＳトランジス
タ５００と抵抗導電層１４ｃとが形成される領域とを覆
うようにパターニングされている。次いで、レジスト層
Ｒ２００をマスクとしてゲート層１４０ｂをエッチング
することにより、ロジック回路領域２０００内にゲート
電極１４ｂが形成される。その後、レジスト層Ｒ２００
は除去される。
【００５０】（１０）次に、フッ酸を用いて半導体基板
の表面を洗浄する。これにより、露出していた絶縁層１
２０と第２酸化シリコン層２２０ｃとが除去される。次
いで、図１３に示すように、メモリ領域１０００と、ロ
ジック回路領域２０００のうち少なくとも抵抗導電層１
４ｃが形成されている領域とを覆うレジスト層Ｒ３００
が形成される。このレジスト層Ｒ３００をマスクとして
Ｎ型不純物をドープすることで、ロジック回路領域２０
００においてソース領域およびドレイン領域のエクステ
ンション層１６１，１８１が形成される。その後、レジ
スト層Ｒ３００は除去される。
の表面を洗浄する。これにより、露出していた絶縁層１
２０と第２酸化シリコン層２２０ｃとが除去される。次
いで、図１３に示すように、メモリ領域１０００と、ロ
ジック回路領域２０００のうち少なくとも抵抗導電層１
４ｃが形成されている領域とを覆うレジスト層Ｒ３００
が形成される。このレジスト層Ｒ３００をマスクとして
Ｎ型不純物をドープすることで、ロジック回路領域２０
００においてソース領域およびドレイン領域のエクステ
ンション層１６１，１８１が形成される。その後、レジ
スト層Ｒ３００は除去される。
【００５１】（１１）図１４に示すように、メモリ領域
１０００およびロジック回路領域２０００において、酸
化シリコンまたは窒化酸化シリコンなどの絶縁層２５０
を全面的に形成する。
１０００およびロジック回路領域２０００において、酸
化シリコンまたは窒化酸化シリコンなどの絶縁層２５０
を全面的に形成する。
【００５２】（１２）図１５に示すように、絶縁層２５
０を異方性エッチングすることにより、ロジック回路領
域２０００において、ゲート電極１４ｂの両側面にサイ
ドウォール絶縁層１５２が形成される。これと共に、コ
ントロールゲート２０，３０上には絶縁層１５２ａが残
存させられる。さらに、このエッチングによって、後の
工程でシリサイド層が形成される領域に堆積された絶縁
層は除去され、半導体基板が露出する。
０を異方性エッチングすることにより、ロジック回路領
域２０００において、ゲート電極１４ｂの両側面にサイ
ドウォール絶縁層１５２が形成される。これと共に、コ
ントロールゲート２０，３０上には絶縁層１５２ａが残
存させられる。さらに、このエッチングによって、後の
工程でシリサイド層が形成される領域に堆積された絶縁
層は除去され、半導体基板が露出する。
【００５３】次いで、Ｎ型不純物をイオン注入すること
により、半導体基板１０内に、メモリ領域１０００のソ
ース領域またはドレイン領域を構成する不純物層１６，
１８、およびロジック回路領域２０００のソース領域ま
たはドレイン領域を構成する不純物層１６２，１８２を
形成する。
により、半導体基板１０内に、メモリ領域１０００のソ
ース領域またはドレイン領域を構成する不純物層１６，
１８、およびロジック回路領域２０００のソース領域ま
たはドレイン領域を構成する不純物層１６２，１８２を
形成する。
【００５４】次いで、シリサイド形成用の金属を全面的
に堆積させる。シリサイド形成用の金属とは、例えば、
チタンやコバルトである。その後、不純物層１６，１
８，１６２，１８２と、ゲート電極１４ｂとの上に形成
された金属をシリサイド化反応させることにより、不純
物層１６，１８の上面にシリサイド層９２を形成させ、
不純物層１６２，１８２の上面にシリサイド層１９２を
形成させ、ゲート電極１４ｂの上面にシリサイド層１９
４を形成させる。次いで、メモリ領域１０００およびロ
ジック回路領域２０００において、酸化シリコンまたは
窒化酸化シリコンなどの絶縁層（第３絶縁層）７０を全
面的に形成する。絶縁層７０は、ストッパ層Ｓ１００を
覆うように形成される。
に堆積させる。シリサイド形成用の金属とは、例えば、
チタンやコバルトである。その後、不純物層１６，１
８，１６２，１８２と、ゲート電極１４ｂとの上に形成
された金属をシリサイド化反応させることにより、不純
物層１６，１８の上面にシリサイド層９２を形成させ、
不純物層１６２，１８２の上面にシリサイド層１９２を
形成させ、ゲート電極１４ｂの上面にシリサイド層１９
４を形成させる。次いで、メモリ領域１０００およびロ
ジック回路領域２０００において、酸化シリコンまたは
窒化酸化シリコンなどの絶縁層（第３絶縁層）７０を全
面的に形成する。絶縁層７０は、ストッパ層Ｓ１００を
覆うように形成される。
【００５５】（１３）図１６に示すように、絶縁層７０
をＣＭＰ法により、ストッパ層Ｓ１００が露出するまで
研磨し、絶縁層７０を平坦化する。この研磨によって、
コントロールゲート２０，３０をはさんで対向する２つ
のサイド絶縁層２４の間に絶縁層７０が残される。この
とき、ＭＯＳトランジスタ５００は絶縁層７０によって
完全に覆われている。
をＣＭＰ法により、ストッパ層Ｓ１００が露出するまで
研磨し、絶縁層７０を平坦化する。この研磨によって、
コントロールゲート２０，３０をはさんで対向する２つ
のサイド絶縁層２４の間に絶縁層７０が残される。この
とき、ＭＯＳトランジスタ５００は絶縁層７０によって
完全に覆われている。
【００５６】（１４）ストッパ層Ｓ１００を熱りん酸で
除去する。この結果、少なくともゲート層１４０ａの上
面が露出する。その後、全面的にドープトポリシリコン
層（第２導電層）を堆積させる。
除去する。この結果、少なくともゲート層１４０ａの上
面が露出する。その後、全面的にドープトポリシリコン
層（第２導電層）を堆積させる。
【００５７】次いで、図１７に示すように、前記ドープ
トポリシリコン層上にパターニングされたレジスト層Ｒ
４００を形成する。レジスト層Ｒ４００をマスクとし
て、前記ドープトポリシリコン層をパターニングするこ
とにより、ワード線５０が形成される。
トポリシリコン層上にパターニングされたレジスト層Ｒ
４００を形成する。レジスト層Ｒ４００をマスクとし
て、前記ドープトポリシリコン層をパターニングするこ
とにより、ワード線５０が形成される。
【００５８】引き続き、レジスト層Ｒ４００をマスクと
して、ゲート層１４０ａのエッチングが行われる。この
エッチングにより、ワード線５０が上方に形成されない
ゲート層１４０ａが除去される。その結果、アレイ状に
配列したワードゲート１４ａを形成することができる。
ゲート層１４０ａの除去領域は、後に形成されるＰ型不
純物層（素子分離用不純物層）１５の領域と対応する
（図１参照）。
して、ゲート層１４０ａのエッチングが行われる。この
エッチングにより、ワード線５０が上方に形成されない
ゲート層１４０ａが除去される。その結果、アレイ状に
配列したワードゲート１４ａを形成することができる。
ゲート層１４０ａの除去領域は、後に形成されるＰ型不
純物層（素子分離用不純物層）１５の領域と対応する
（図１参照）。
【００５９】尚、このエッチング工程では、第１，第２
のコントロールゲート２０、３０をなす導電層４０は、
絶縁層７０で覆われているために、エッチングされずに
残る。また、ロジック回路領域２０００のＭＯＳトラン
ジスタ５００は、絶縁層７０によって完全に覆われてい
るため、このエッチングによって影響を受けることは無
い。さらに、ロジック回路領域２０００の抵抗素子６０
０は、抵抗導電層１４ｃの上方に絶縁層６１０が形成さ
れているため、このエッチングによって影響を受けるこ
とはない。
のコントロールゲート２０、３０をなす導電層４０は、
絶縁層７０で覆われているために、エッチングされずに
残る。また、ロジック回路領域２０００のＭＯＳトラン
ジスタ５００は、絶縁層７０によって完全に覆われてい
るため、このエッチングによって影響を受けることは無
い。さらに、ロジック回路領域２０００の抵抗素子６０
０は、抵抗導電層１４ｃの上方に絶縁層６１０が形成さ
れているため、このエッチングによって影響を受けるこ
とはない。
【００６０】次いで、Ｐ型不純物を半導体基板１０に全
面的にドープする。これにより、Ｙ方向におけるワード
ゲート１４ａの相互間の領域にＰ型不純物層（素子分離
用不純物層）１５（図１参照）が形成される。このＰ型
不純物層１５によって、不揮発性記憶装置１００相互の
素子分離がより確実に行われる。
面的にドープする。これにより、Ｙ方向におけるワード
ゲート１４ａの相互間の領域にＰ型不純物層（素子分離
用不純物層）１５（図１参照）が形成される。このＰ型
不純物層１５によって、不揮発性記憶装置１００相互の
素子分離がより確実に行われる。
【００６１】以上の工程により、図１、図２に示す半導
体装置を製造することができる。
体装置を製造することができる。
【００６２】この製造方法の利点は以下の通りである。
【００６３】第１に、前述の（１４）の工程において、
ゲート層１４０ａをエッチングする際に、絶縁層６１０
がエッチングストッパ層として機能することができる。
すなわち、絶縁層６１０が抵抗導電層１４ｃの上方に形
成されていることにより、ゲート層１４０ａをエッチン
グする際に、抵抗導電層１４ｃがエッチングされるのを
防止することができる。
ゲート層１４０ａをエッチングする際に、絶縁層６１０
がエッチングストッパ層として機能することができる。
すなわち、絶縁層６１０が抵抗導電層１４ｃの上方に形
成されていることにより、ゲート層１４０ａをエッチン
グする際に、抵抗導電層１４ｃがエッチングされるのを
防止することができる。
【００６４】第２に、前述の（１２）の工程において、
絶縁層６１０が抵抗導電層１４ｃの上方に形成されてい
ることにより、ゲート電極１４ｂの上面にシリサイド層
１９４を形成させる際に、抵抗導電層１４ｃの上面がシ
リサイド化されるのを防止することができる。
絶縁層６１０が抵抗導電層１４ｃの上方に形成されてい
ることにより、ゲート電極１４ｂの上面にシリサイド層
１９４を形成させる際に、抵抗導電層１４ｃの上面がシ
リサイド化されるのを防止することができる。
【００６５】［第２の実施の形態］１．半導体装置の構
造 図１８は、第２の実施の形態に係る製造方法によって得
られた半導体装置の断面構造を示す図である。なお、第
２の実施の形態において、第１の実施の形態と実質的に
同一の部分には同一の符号を付し、重複する記載は省略
する。
造 図１８は、第２の実施の形態に係る製造方法によって得
られた半導体装置の断面構造を示す図である。なお、第
２の実施の形態において、第１の実施の形態と実質的に
同一の部分には同一の符号を付し、重複する記載は省略
する。
【００６６】第２の実施の形態に係る半導体装置は、抵
抗素子６００の抵抗導電層１４ｃの上方に、絶縁層２５
０が形成されている点を除いて、第１の実施の形態とほ
ぼ同様である。すなわち、抵抗素子６００の抵抗導電層
１４ｃの上に形成されている絶縁層は、絶縁層６１０と
絶縁層（本実施形態において第２絶縁層）２５０との積
層体である。但し、本実施の形態においては、絶縁層６
１０は必ずしも必要では無い。
抗素子６００の抵抗導電層１４ｃの上方に、絶縁層２５
０が形成されている点を除いて、第１の実施の形態とほ
ぼ同様である。すなわち、抵抗素子６００の抵抗導電層
１４ｃの上に形成されている絶縁層は、絶縁層６１０と
絶縁層（本実施形態において第２絶縁層）２５０との積
層体である。但し、本実施の形態においては、絶縁層６
１０は必ずしも必要では無い。
【００６７】２．半導体装置の製造方法
次に、図１９〜図２１を参照しながら、第２の実施の形
態に係る半導体装置の製造方法について説明する。
態に係る半導体装置の製造方法について説明する。
【００６８】本実施の形態の半導体装置は、第１の実施
の形態に係る製造工程のうち前記（１）〜（１０）の工
程（図３〜図１３参照）に引き続いて、下記の工程を行
なうことにより形成される。但し、本実施の形態におい
ては、絶縁層６１０は必ずしも必要では無い。従って、
絶縁層６１０を形成しない場合には、第１の実施の形態
において絶縁層６１０の形成に対応する工程は省略され
る。
の形態に係る製造工程のうち前記（１）〜（１０）の工
程（図３〜図１３参照）に引き続いて、下記の工程を行
なうことにより形成される。但し、本実施の形態におい
ては、絶縁層６１０は必ずしも必要では無い。従って、
絶縁層６１０を形成しない場合には、第１の実施の形態
において絶縁層６１０の形成に対応する工程は省略され
る。
【００６９】まず、図１９に示すように、抵抗素子６０
０を除く領域に、レジスト層Ｒ５００を形成する。その
後、レジスト層Ｒ５００をマスクとして抵抗導電層１４
ｃの上方に形成されているストッパ層Ｓ１００を除去す
る。
０を除く領域に、レジスト層Ｒ５００を形成する。その
後、レジスト層Ｒ５００をマスクとして抵抗導電層１４
ｃの上方に形成されているストッパ層Ｓ１００を除去す
る。
【００７０】次いで、図２０に示すように、メモリ領域
１０００およびロジック回路領域２０００において、酸
化シリコンまたは窒化酸化シリコンなどの絶縁層２５０
を全面的に形成する。
１０００およびロジック回路領域２０００において、酸
化シリコンまたは窒化酸化シリコンなどの絶縁層２５０
を全面的に形成する。
【００７１】次いで、抵抗素子６００のみを覆うレジス
ト（図示せず）を形成する。このレジストをマスクとし
て図２１に示すように、絶縁層（本実施形態において第
２絶縁層）２５０を異方性エッチングすることにより、
ロジック回路領域２０００において、ゲート電極１４ｂ
の両側面にサイドウォール絶縁層１５２が形成されると
ともに、コントロールゲート２０，３０上には絶縁層１
５２ａが形成される。このとき、抵抗導電層１４ｃを覆
う絶縁層２５０はエッチングされない。
ト（図示せず）を形成する。このレジストをマスクとし
て図２１に示すように、絶縁層（本実施形態において第
２絶縁層）２５０を異方性エッチングすることにより、
ロジック回路領域２０００において、ゲート電極１４ｂ
の両側面にサイドウォール絶縁層１５２が形成されると
ともに、コントロールゲート２０，３０上には絶縁層１
５２ａが形成される。このとき、抵抗導電層１４ｃを覆
う絶縁層２５０はエッチングされない。
【００７２】次いで、前述の（１２）に記したソース／
ドレイン形成工程となる。ソース／ドレイン形成工程以
降は、第１の実施の形態に係る半導体装置の製造工程と
同様となる。
ドレイン形成工程となる。ソース／ドレイン形成工程以
降は、第１の実施の形態に係る半導体装置の製造工程と
同様となる。
【００７３】以上の工程により、図１８に示す半導体装
置を製造することができる。
置を製造することができる。
【００７４】この製造方法の利点は以下の通りである。
【００７５】第１に、第１の実施の形態に係る半導体装
置の製造工程中の（１４）の工程に相当する工程におい
て、ゲート層１４０ａをエッチングする際に、絶縁層２
５０がエッチングストッパ層として機能することができ
る。すなわち、絶縁層２５０が抵抗導電層１４ｃの上方
に形成されていることにより、ゲート層１４０ａをエッ
チングする際に、抵抗導電層１４ｃがエッチングされる
のを防止することができる。また、第１の実施の形態に
おける絶縁層６１０は熱酸化により形成されるのに対
し、本実施の形態の絶縁層２５０はＣＶＤ法によって形
成される。従って、絶縁層２５０の膜厚は、絶縁層６１
０に比べ厚くすることが容易となり、より確実にエッチ
ングストッパの機能を果たすことができる。
置の製造工程中の（１４）の工程に相当する工程におい
て、ゲート層１４０ａをエッチングする際に、絶縁層２
５０がエッチングストッパ層として機能することができ
る。すなわち、絶縁層２５０が抵抗導電層１４ｃの上方
に形成されていることにより、ゲート層１４０ａをエッ
チングする際に、抵抗導電層１４ｃがエッチングされる
のを防止することができる。また、第１の実施の形態に
おける絶縁層６１０は熱酸化により形成されるのに対
し、本実施の形態の絶縁層２５０はＣＶＤ法によって形
成される。従って、絶縁層２５０の膜厚は、絶縁層６１
０に比べ厚くすることが容易となり、より確実にエッチ
ングストッパの機能を果たすことができる。
【００７６】第２に、第１の実施の形態に係る半導体装
置の製造工程中の（１２）の工程に相当する工程におい
て、絶縁層２５０が抵抗導電層１４ｃの上方に形成され
ていることにより、ゲート電極１４ｂの上面にシリサイ
ド層１９４を形成させる際に、抵抗導電層１４ｃの上面
がシリサイド化されるのを防止することができる。
置の製造工程中の（１２）の工程に相当する工程におい
て、絶縁層２５０が抵抗導電層１４ｃの上方に形成され
ていることにより、ゲート電極１４ｂの上面にシリサイ
ド層１９４を形成させる際に、抵抗導電層１４ｃの上面
がシリサイド化されるのを防止することができる。
【００７７】以上、本発明の一実施の形態について述べ
たが、本発明はこれに限定されず、本発明の要旨の範囲
内で種々の態様をとりうる。たとえば、上記実施の形態
では、半導体層としてバルク状の半導体基板を用いた
が、ＳＯＩ基板の半導体層を用いてもよい。
たが、本発明はこれに限定されず、本発明の要旨の範囲
内で種々の態様をとりうる。たとえば、上記実施の形態
では、半導体層としてバルク状の半導体基板を用いた
が、ＳＯＩ基板の半導体層を用いてもよい。
【図１】半導体装置のレイアウトを模式的に示す平面図
である。
である。
【図２】図１のＡ−Ａ線に沿った部分を模式的に示す断
面図である。
面図である。
【図３】本発明の一実施形態における一工程を示す図で
ある。
ある。
【図４】本発明の一実施形態における一工程を示す図で
ある。
ある。
【図５】本発明の一実施形態における一工程を示す図で
ある。
ある。
【図６】本発明の一実施形態における一工程を示す図で
ある。
ある。
【図７】本発明の一実施形態における一工程を示す図で
ある。
ある。
【図８】本発明の一実施形態における一工程を示す図で
ある。
ある。
【図９】本発明の一実施形態における一工程を示す図で
ある。
ある。
【図１０】本発明の一実施形態における一工程を示す図
である。
である。
【図１１】本発明の一実施形態における一工程を示す図
である。
である。
【図１２】本発明の一実施形態における一工程を示す図
である。
である。
【図１３】本発明の一実施形態における一工程を示す図
である。
である。
【図１４】本発明の一実施形態における一工程を示す図
である。
である。
【図１５】本発明の一実施形態における一工程を示す図
である。
である。
【図１６】本発明の一実施形態における一工程を示す図
である。
である。
【図１７】本発明の一実施形態における一工程を示す図
である。
である。
【図１８】本発明の他の実施形態における一工程を示す
図である。
図である。
【図１９】本発明の他の一実施形態における一工程を示
す図である。
す図である。
【図２０】本発明の他の一実施形態における一工程を示
す図である。
す図である。
【図２１】本発明の他の一実施形態における一工程を示
す図である。
す図である。
【図２２】公知のMONOS型メモリセルを示す断面図であ
る。
る。
１０ 半導体基板、１２ 第１ゲート絶縁層、１４ａ
ワードゲート、１４ｂゲート電極、１４ｃ 抵抗導電
層、２０ 第１コントロールゲート、２２ 第２ゲート
絶縁層、２２ａ，２４ａ，２２０ａ 第１酸化シリコン
層、２２ｂ，２４ｂ，２２０ｂ 窒化シリコン層、２２
ｃ，２４ｃ，２２０ｃ 第２酸化シリコン層、２４ サ
イド絶縁層、２６ 絶縁層、３０ 第２コントロールゲ
ート、１２２ 第３ゲート絶縁層、１４０，１４０ａ，
１４０ｂ ゲート層、２２０ ＯＮＯ膜、６００ 抵抗
素子、６１０ 絶縁層、Ｓ１００ ストッパ層
ワードゲート、１４ｂゲート電極、１４ｃ 抵抗導電
層、２０ 第１コントロールゲート、２２ 第２ゲート
絶縁層、２２ａ，２４ａ，２２０ａ 第１酸化シリコン
層、２２ｂ，２４ｂ，２２０ｂ 窒化シリコン層、２２
ｃ，２４ｃ，２２０ｃ 第２酸化シリコン層、２４ サ
イド絶縁層、２６ 絶縁層、３０ 第２コントロールゲ
ート、１２２ 第３ゲート絶縁層、１４０，１４０ａ，
１４０ｂ ゲート層、２２０ ＯＮＯ膜、６００ 抵抗
素子、６１０ 絶縁層、Ｓ１００ ストッパ層
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フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/792
Ｆターム(参考） 5F038 AR09 BG02 BG05 DF11 EZ15
EZ17 EZ20
5F083 EP18 EP22 EP28 EP32 EP33
EP34 EP35 EP36 JA35 JA39
PR09 PR40 PR43 PR44 PR45
PR54 PR55 PR57 ZA05 ZA06
ZA12 ZA21
5F101 BA45 BB02 BD21 BD22 BF05
BH21
Claims (2)
- 【請求項１】 不揮発性記憶装置と、抵抗導電層を含む
抵抗素子と、を含む半導体装置の製造方法であって、以
下の工程を含む、半導体装置の製造方法。半導体層の上
方に、第１絶縁層を形成する工程、 前記第１絶縁層の上方に、第１導電層を形成する工程、 前記第１導電層のうち前記抵抗導電層となる部分の上方
に、第２絶縁層を形成する工程、 前記第１導電層と前記第２絶縁層との上方に、ストッパ
層を形成する工程、 前記ストッパ層と前記第１導電層とをパターニングし
て、ゲート層を形成する工程、 前記ストッパ層と前記第２絶縁層と前記第１導電層とを
パターニングして、前記抵抗導電層を形成する工程、 前記ゲート層の両側面に、ＯＮＯ膜を介してサイドウォ
ール状のコントロールゲートを形成する工程、 前記ゲート層と前記抵抗導電層との上方に、第３絶縁層
を形成する工程、 前記ストッパ層が露出するように、前記第３絶縁層を研
磨する工程、 前記ストッパ層を除去する工程、 前記ゲート層と前記抵抗導電層との上方に、第２導電層
を形成する工程、 前記第２導電層をパターニングしてワード線を形成する
工程、および前記ゲート層をパターニングして、ワード
ゲートを形成する工程。 - 【請求項２】 不揮発性記憶装置と、抵抗導電層を含む
抵抗素子と、を含む半導体装置の製造方法であって、以
下の工程を含む、半導体装置の製造方法。半導体層の上
方に、第１絶縁層を形成する工程、 前記第１絶縁層の上方に、第１導電層を形成する工程、 前記第１導電層の上方に、ストッパ層を形成する工程、 前記ストッパ層と前記第１導電層とをパターニングし
て、ゲート層と前記抵抗導電層とを形成する工程、 前記ゲート層の両側面に、ＯＮＯ膜を介してサイドウォ
ール状のコントロールゲートを形成する工程、 前記抵抗導電層の上方に形成された前記ストッパ層を除
去する工程、 少なくとも前記抵抗導電層の上方に、第２絶縁層を形成
する工程、 前記ゲート層と前記抵抗導電層との上方に、第３絶縁層
を形成する工程、 前記ストッパ層は露出し、かつ、前記抵抗導電層の上方
に形成された前記第２絶縁層は残存するように、前記第
３絶縁層を研磨する工程、 前記ストッパ層を除去する工程、 前記ゲート層と前記抵抗導電層との上方に、第２導電層
を形成する工程、 前記第２導電層をパターニングしてワード線を形成する
工程、および前記ゲート層をパターニングして、ワード
ゲートを形成する工程。
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