KR100789511B1 - 반도체 장치 - Google Patents

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KR100789511B1
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스스무 요시까와
고이찌 후꾸다
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가부시끼가이샤 도시바
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Abstract

디자인 룰이 축소되더라도 고저항이고 저항 정밀도가 높은 저항 소자와 불휘발성 반도체 기억 소자를 합리적으로 실현하는 반도체 장치는, 반도체 기판에 형성된 제1 반도체 영역과, 상기 제1 반도체 영역 상에 형성된 제1 절연막과, 상기 제1 절연막 상에 형성된 제1 전극과, 상기 제1 반도체 영역, 제1 절연막 및 제1 전극을 자기 정합적으로 분리하는 제1 소자 분리와, 상기 제1 전극의 적어도 상면에 형성된 제2 절연막과, 상기 제2 절연막에 접하여 형성된 제2 전극을 구비하는 불휘발성 반도체 기억 소자와, 상기 반도체 기판에 형성된 제2 반도체 영역과, 상기 제2 반도체 영역 상에 형성된 상기 제1 절연막보다 두꺼운 제3 절연막과, 상기 제3 절연막 상에, 상기 제1 전극과 적어도 일부가 동일한 재료로 형성된 도전체층과, 상기 제2 반도체 영역, 제3 절연막 및 도전체층을 자기 정합적으로 분리하는 제2 소자 분리와, 상기 도전체층의 상면에 형성된 제4 절연막과, 상기 도전체층의 양단의 상기 제4 절연막 상에 형성되고, 상기 제2 전극의 적어도 일부와 동일한 재료를 포함하고, 상기 도전체층에 접속된 제3 및 제4 전극을 구비하는 저항 소자를 구비한다.
저항 소자, 불휘발성 반도체 기억 소자, 반도체 영역, 절연막, 전극, 소자 분리, 도전체층

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1a, 1b는, 본 발명의 제1 실시 형태에 따른 반도체 장치의 평면도로서, 도 1a는, 불휘발성 반도체 기억 소자를, 도 1b는, 저항 소자를 각각 도시하는 도면.
도 2a, 2b는, 도 1a에 도시된 본 발명의 제1 실시 형태에 따른 반도체 장치의 불휘발성 반도체 기억 소자의 단면 구조를 도시하는 도면으로서, 도 2a는, 도 1a에 절단선 2A-2A로 나타낸 제어 게이트 전극과 평행한 방향의 단면도이며, 도 2b는, 도 1a에 절단선 2B-2B로 나타낸 제어 게이트 전극과 직교하는 방향의 단면도.
도 3a 내지 3c는, 도 1b에 도시된 본 발명의 제1 실시 형태에 따른 반도체 장치의 저항 소자의 단면 구조를 도시하는 도면으로서, 도 3a는, 도 1b에 절단선 3A-3A로 나타낸 저항 소자의 전극부에서의 저항 소자 엘리먼트를 횡단하는 방향의 단면도이며, 도 3b는, 도 1b에 절단선 3B-3B로 나타낸 저항 소자의 전극 분리 영역에서의 저항 소자 엘리먼트를 횡단하는 방향의 단면도이며, 도 3c는, 도 1b에 절단선 3C-3C로 나타낸 저항 소자 엘리먼트의 길이 방향의 단면도.
도 4a 내지 도 11d는, 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 공정의 일례를 설명하는 도면.
도 12a 내지 12d는, 본 발명의 제2 실시 형태에 따른 반도체 장치의 단면 구 조를 도시하는 도면으로서, 도 12a는, 도 1a에 절단선 2A-2A로 나타낸 불휘발성 반도체 기억 소자의 제어 게이트 전극과 평행한 방향의 단면도이며, 도 12b는, 도 1a에 절단선 2B-2B로 나타낸 제어 게이트 전극과 직교하는 방향의 단면도이며, 도 12c는, 도 1b에 절단선 3A-3A로 나타낸 저항 소자의 전극부에서의 저항 소자 엘리먼트를 횡단하는 방향의 단면도이며, 도 12d는, 도 1b에 절단선 3C-3C로 나타낸 저항 소자 엘리먼트의 길이 방향의 단면도.
도 13a 내지 도 17d는, 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 공정의 일례를 설명하는 도면.
도 18a 내지 18d는, 본 발명의 제3 실시 형태에 따른 반도체 장치의 단면 구조를 도시하는 도면으로서, 도 18a는, 도 1a에 절단선 2A-2A로 나타낸 불휘발성 반도체 기억 소자의 제어 게이트 전극과 평행한 방향의 단면도이며, 도 18b는, 도 1a에 절단선 2B-2B로 나타낸 제어 게이트 전극과 직교하는 방향의 단면도이며, 도 18c는, 도 1b에 절단선 3A-3A로 나타낸 저항 소자의 전극부에서의 저항 소자 엘리먼트를 횡단하는 방향의 단면도이며, 도 18d는, 도 1b에 절단선 3C-3C로 나타낸 저항 소자 엘리먼트의 길이 방향의 단면도.
도 19a 내지 도 22d는, 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 공정의 일례를 설명하는 도면.
<도면의 주요부분에 대한 부호의 설명>
10 : 반도체 기판
20 : 소자 분리
18 : 제3 절연막
24 : 제4 절연막
100 : 반도체 기억 소자
202 : 저항 소자 엘리먼트
214 : 제1 도전체층
230 : 전극
242 : 컨택트
244 : 배선
[특허 문헌1] 일본 특허 공개 2002-110825호
[특허 문헌2] 일본 특허 공개 2001-85617호
본 출원은 일본에서 2005년 4월 5일에 출원된 일본 특허출원 번호 2005-109075를 기초로 우선권을 주장하는 것이며, 이 출원은 참조함으로써 본 출원에 원용된다.
본 발명은, 반도체 장치에 관한 것으로, 특히, 불휘발성 반도체 기억 소자와 저항 소자를 구비한 반도체 장치에 관한 것이다.
불휘발성 반도체 기억 장치인 EEPROM(electrically erasable programmable read-only memory)은, 반도체 기판의 상방으로 전하 축적층(부유 게이트 전극)과 제어 게이트 전극을 적층한 MISFET(metal insulator semiconductor field effect transistor) 구조의 메모리 셀을 갖는다. 이 메모리 셀은, 전하 축적층에 전하를 주입한 상태와 그 전하를 방출한 상태에 있어서의, FET의 임계값의 차에 의해 데이터를 불휘발로 기억한다. 전하의 주입, 방출은, 전하 축적층과 기판에 형성되는 채널의 사이에 형성된 터널 절연막을 지나는, 터널 전류에 의해서 행해진다. 각종 EEPROM 중에서, 복수의 메모리 셀을 직렬 접속하여 NAND 셀 유닛을 구성하는, 소위 NAND형 EEPROM은, NOR형 EEPROM과 비교하여 선택 트랜지스터 수를 적게 할 수 있다는 점에서, 고밀도화에 대하여 유리하다.
NOR형 플래시 메모리에 있어서도, 소거 시에 단채널 효과의 영향을 받기 어렵게 하기 위해서, 전하 축적층과 기판 채널 사이의 터널 절연막을 통해서 터널 전류를 흘리는 것에 의해 소거하고 있다. 복수의 메모리 셀에서 동시에 소거를 행하여, 예를 들면, 단위 시간에 소거되는 메모리 셀 수를 늘리고 있다. 이 때문에, 메모리 셀이 형성되어 있는 영역인 반도체 기판의 웰에 10V 이상의 고전압, 예를 들면, 20V의 플러스의 전압을 인가함으로써, 전하 축적층으로부터 기판에 전자를 인출한다. 한편, 기입 시에는, 웰 전압은, 0V로 유지하고, 웰보다도 충방전 용량이 작은 메모리 셀의 소스/드레인에 10V 이상의 플러스의 전압을 인가한다. 메모리 셀의 충방전 용량은, 웰보다도 작기 때문에, 상기와 같은 웰을 충방전하는 전력을 삭감하여, 동작 속도를 고속화할 수 있다.
이러한 동작을 행하게 하기 위해서, 예를 들면, NAND 접속된 메모리 셀에서 는, 선택된 메모리 셀에 직렬로 접속된 비선택 메모리 셀의 임계값의 편차를 충분히 작게 하여, 선택된 메모리 셀의 판독 시의 전류 편차를 감소시킬 필요가 있다. 따라서, 기입 후의 임계값의 분포를 좁게 유지하기 위해서와, 칩 간의 임계값 편차를 작게 하기 위해서, 상기 플러스의 전압을, 예를 들면, 0.5V 이하의 편차 범위로 제어할 필요가 있다.
또한, 종래의 불휘발성 반도체 기억 장치에서는, 외부 입력으로부터 공급되는 신호에 의해서, 불휘발성 메모리 셀의 소거, 기입, 및 판독을 절환하고 있다. 따라서, 메모리 셀을 형성한 웰의 전압을, 외부 입력에 의해서 변화시키기 위한 논리 주변 회로, 및 메모리 셀로부터 판독한 데이터를 외부로 출력하는 논리 주변 회로가 필요하게 된다. 이들 회로는, 소비 전력을 삭감하기 위해서 CMOS 회로에 의해 구성되어 있고, 외부 입출력의 전압으로서, 5V 이하, 예를 들면, 3.3V나 1.8V를 이용하고 있다. 이 전압은, 상기의 10V 이상의 기입 또는 소거에 필요한 전압보다 훨씬 낮은 전압이다.
따라서, 상기한 논리 주변 회로에 의해서 플러스의 전압을 피드백 제어하기 위해서, 예를 들면, 10V 이상의 전압을 저항 분할에 의해 저전압으로 변환하는 방법이 채용되고 있다. 이 경우, 저항 분할에 사용하는 저항 소자는, 저항이 높을수록 저항 소자에 흘러서 소비되는 소비 전력을 삭감할 수 있기 때문에 바람직하다.
종래, 저항 소자는, 예를 들면, [특허 문헌 1]에 개시되어 있는 바와 같은 방법으로 형성된다. 우선, 반도체 기판 상에 터널 절연막을 개재하여 부유 게이트 전극으로 되는 다결정 실리콘을 전체 면에 퇴적하고, 리소그래피 및 에칭에 의해 가공하여, 소자 분리홈을 형성한다. 그리고 두꺼운 소자 분리 절연막을 퇴적하여 소자 분리를 형성한다. 그 후, 전체 면에 제어 게이트 전극으로 되는 다결정 실리콘을 퇴적하고, 리소그래피 및 에칭에 의해 가공하여, 제어 게이트 전극과 저항 소자를 동일한 재료로 형성한다. 이 리소그래피는, 가공 치수가 비교적 느슨하기 때문에, 염가의 저해상도, 저정밀도의 리소그래피를 이용할 수 있다. 그러나, 이러한 리소그래피를 이용하면, 저항 소자로 되는 다결정 실리콘 선형상 영역의 선 폭을 가늘게 할 수 없고, 변동 폭도 커진다고 하는 문제가 발생한다. 이에 의해, 고저항을 얻으려고 하면 다결정 실리콘 선형상 영역의 면적이 증대하여, 반도체 칩 면적이 증대하는 문제가 발생한다. 또한, 변동 폭이 크기 때문에, 상대적인 저항 변동이 커서, 회로의 타이밍 발생 회로에 이용하는 경우에는, 타이밍 여유를 크게 확보할 필요가 있다.
다른 예에서는, [특허 문헌 2]에 개시되어 있는 바와 같이, MOSFET의 게이트 전극과 저항 소자를 동일한 재료로 형성하는 기술이 있다. 이 기술에서는, 우선, 반도체 기판에 소자 분리를 형성하고, 반도체 기판 상에 게이트 절연막을 개재하여 게이트 전극으로 되는 다결정 실리콘을 반도체 기판 전체 면에 퇴적하고, 리소그래피 및 에칭에 의해 가공하여, 게이트 전극과 동일한 재료로 저항 소자를 형성한다.
상기한 종래 기술에서는, 어느 것이나, 저항 소자를 형성하기 위해서, 소자 분리를 위한 리소그래피와는 다른 리소그래피가 필요하게 되어, 리소그래피 공정이 증대되고, 제조 프로세스 코스트 증가로 연결된다.
따라서, 디자인 룰이 축소되어도 고저항이고 저항 정밀도가 높은 저항 소자와 불휘발성 반도체 기억 소자를 합리적으로 실현하는 반도체 장치에 대한 요구가 있다.
본 발명의 일 양태에 따른 반도체 장치는, 반도체 기판에 형성된 제1 반도체 영역과, 상기 제1 반도체 영역 상에 형성된 제1 절연막과, 상기 제1 절연막 상에 형성된 제1 전극과, 상기 제1 반도체 영역, 제1 절연막 및 제1 전극을 자기 정합적으로 분리하는 제1 소자 분리와, 상기 제1 전극의 적어도 상면에 형성된 제2 절연막과, 상기 제2 절연막에 접하여 형성된 제2 전극을 구비하는 불휘발성 반도체 기억 소자와, 상기 반도체 기판에 형성된 제2 반도체 영역과, 상기 제2 반도체 영역 상에 형성된 상기 제1 절연막보다 두꺼운 제3 절연막과, 상기 제3 절연막 상에, 상기 제1 전극과 적어도 일부가 동일한 재료로 형성된 도전체층과, 상기 제2 반도체 영역, 제3 절연막 및 도전체층을 자기 정합적으로 분리하는 제2 소자 분리와, 상기 도전체층의 상면에 형성된 제4 절연막과, 상기 도전체층의 양단의 상기 제4 절연막 상에 형성되고, 상기 제2 전극의 적어도 일부와 동일한 재료를 포함하고, 상기 도전체층에 접속된 제3 및 제4 전극을 구비하는 저항 소자를 구비한다.
본 발명의 다른 일 양태에 따른 반도체 장치는, 반도체 기판에 형성된 제1 반도체 영역과, 상기 제1 반도체 영역 상에 형성된 제1 절연막과, 상기 제1 절연막 상에 형성되고, 그 적어도 일부의 폭이 상기 제1 반도체 영역의 폭보다도 넓은 제1 전극과, 상기 제1 반도체 영역, 제1 절연막 및 제1 전극을 자기 정합적으로 분리하는 제1 소자 분리와, 상기 제1 전극의 적어도 상면에 형성된 제2 절연막과, 상기 제2 절연막에 접하여 형성된 제2 전극을 구비하는 불휘발성 반도체 기억 소자와, 상기 반도체 기판에 형성된 제2 반도체 영역과, 상기 제2 반도체 영역 상에 형성된 상기 제1 절연막보다 두꺼운 제3 절연막과, 상기 제3 절연막 상에 형성되고, 상기 제1 전극과 동일한 재료를 포함하고, 그 적어도 일부의 폭이 상기 제2 반도체 영역의 폭보다도 넓은 도전체층과, 상기 제2 반도체 영역, 제3 절연막 및 도전체층을 자기 정합적으로 분리하는 제2 소자 분리와, 상기 도전체층의 상면에 형성된 제4 절연막과, 상기 도전체층의 양단의 상기 제4 절연막 상에 형성되고, 상기 제2 전극의 적어도 일부와 동일한 재료를 포함하고, 상기 도전체층에 접속된 제3 및 제4 전극을 구비하는 저항 소자를 구비하는 것을 특징으로 하는 반도체 장치.
<실시 형태>
본 발명의 실시 형태를, 첨부한 도면을 참조하여 이하에 상세히 설명한다. 도면에서는, 대응하는 부분은 대응하는 참조 부호로 나타내고 있다. 이하의 실시 형태는, 일례로서 나타낸 것으로, 본 발명의 정신으로부터 일탈하지 않는 범위에서 다양한 변형을 하여 실시하는 것이 가능하다.
본 발명은, 불휘발성 반도체 기억 소자의 부유 게이트 전극 및 저항 소자의 도전체층을 형성하기 위한 소자 분리와, 반도체 기판의 활성 영역의 소자 분리를 동시에 자기 정합적으로 일괄하여 형성한 반도체 장치이다. 이에 의해, 디자인 룰이 축소되어도 고저항이고 저항 정밀도가 높은 저항 소자와 불휘발성 반도체 기억 소자를 합리적으로 실현할 수 있다.
(제1 실시 형태)
본 발명에 따른 반도체 장치의 제1 실시 형태의 일례를 도 1a 내지 도 3c에 도시한다. 이 반도체 장치는, 불휘발성 반도체 기억 소자(100)와 저항 소자(200)를 구비한다. 도 1a, 1b는, 본 실시 형태의 반도체 장치의 평면도로서, 도 1a는, 불휘발성 반도체 기억 소자(100)를, 도 1b는, 저항 소자(200)를 나타낸다. 도 2a, 2b는, 불휘발성 반도체 기억 소자(100)의 단면 구조를 도시하는 도면으로서, 도 2a는, 도 1a에 절단선 2A-2A로 나타낸 제어 게이트 전극(130)과 평행한 방향의 단면도이며, 도 2b는, 도 1a에 절단선 2B-2B로 나타낸 제어 게이트 전극(130)과 직교하는 방향의 단면도이다. 도 3a 내지 3c는, 저항 소자(200)의 단면 구조를 도시하는 도면으로서, 도 3a는, 도 1b에 절단선 3A-3A로 나타낸 저항 소자의 전극부에서의 저항 소자 엘리먼트(202)를 횡단하는 방향의 단면도이며, 도 3b는, 도 1b에 절단선 3B-3B로 나타낸 저항 소자의 전극 분리 영역(238)에 있어서의 저항 소자 엘리먼트(202)를 횡단하는 방향의 단면도이며, 도 3c는, 도 1b에 절단선 3C-3C로 나타낸 저항 소자 엘리먼트(202)의 길이 방향의 단면도이다. 또한, 도 1a, 1b는, 구조를 이해하기 쉽게 하기 위해서, 제어 게이트 전극(130) 혹은 저항 소자의 전극(230)의 표면을 기준으로 한 평면도로 도시하고 있다.
도 1a, 도 2a, 2b를 참조하여, 불휘발성 반도체 기억 소자(100)는, 메모리 셀 영역(110)에 형성된 복수의 메모리 셀(102) 및 이것을 둘러싸는 더미 셀(104)을 포함한다. 도 1a에서는 격자 형상으로 복수의 부유 게이트 전극(114)이 형성되고, 각각의 부유 게이트 전극(114)의 도면의 좌우는, 소자 분리(20)로 분리되어 있다. 부유 게이트 전극(114)의 상방에, 도면의 가로 방향으로 연장되는 복수의 제어 게이트 전극(130)이 형성되어 있다.
저항 소자(200)는, 도 1b 및 도 3a 내지 3c를 참조하여, 저항 소자 영역(210) 내에 상호 병렬하여 형성된 저항 소자 엘리먼트(202)와, 적어도 그 양단에 배치된 저항 소자 더미(204)를 포함한다. 저항 소자 엘리먼트(202)는, 가늘고 길게 형성된 제1 도전체층(214), 제1 도전체층(214)의 양단에 형성된 전극(230) 및 전극(230)에 접속하는 배선(244)을 포함한다.
본 실시 형태의 불휘발성 반도체 기억 소자(100)의 부유 게이트 전극(114)과 저항 소자(200)의 고저항의 제1 도전체층(214)은, 동일한 제1 도전체막(14)에 의해 구성된다. 마찬가지로, 불휘발성 반도체 기억 소자(100)의 제어 게이트 전극(130)과 저항 소자의 전극(230)도 동일한 제2 도전체막(32)과 금속막(34)의 적층막에 의해 구성된다. 또한, 불휘발성 반도체 기억 소자 영역(110) 및 저항 소자 영역(210)의 반도체 기판(10)의 소자 분리(20)와 반도체 기판(10) 상에 형성되는 메모리 셀(102) 및 저항 소자 엘리먼트(202) 사이의 소자 분리(20)를 1회의 리소그래피 및 에칭에 의해, 자기 정합적으로 동시에 형성한다. 즉, 제1 도전체막(14), 반도체 기판 상의 제1 혹은 제2 절연막(112, 212) 및 반도체 기판(10)을 동시에 자기 정합적으로 가공하여, 메모리 셀(102) 및 저항 소자 엘리먼트(202)의 소자 분리(20)를, 반도체 기판(10) 내 및 기판 상에 1개의 소자 분리(20)로서 동시에 형성한다.
저항 소자(200)의 고저항의 제1 도전체층(214)의 소자 분리(20)를, 불휘발성 반도체 기억 소자(100)의 소자 분리(20)와 동일한 리소그래피 및 에칭에 의해 형성함으로써, 저항 소자 엘리먼트(202)의 가공에 고정밀도, 고해상도의 리소그래피를 이용할 수 있다. 따라서, 고저항의 제1 도전체층(214)의 선 폭을 가늘게 할 수 있고, 가공 치수의 변동 폭도 작게 할 수 있다고 하는 이점이 생긴다. 이에 의해, 고저항을 얻고자 하는 저항 소자(200)의 제1 도전체층(214)의 면적을 축소할 수 있으며, 나아가서는 반도체 장치의 칩 면적을 작게 하는 것이 가능하게 된다.
또한, 저항 소자(200)를 형성하기 위해서, 종래 기술에서는 필요했던, 반도체 기판(10)의 소자 분리(20) 형성과는 별도의 리소그래피가 불필요하게 된다. 그 결과, 메모리 셀을 형성하는 리소그래피보다 고정밀도의 리소그래피 공정을 증가시키지 않게 되어, 제조 프로세스 코스트 삭감으로 연결된다.
이와 같이 해서, 디자인 룰이 축소되어도 고저항이고 저항 정밀도가 높은 저항 소자(200)와 불휘발성 반도체 기억 소자(100)를 합리적으로 실현할 수 있다.
도 1b에는, 2개의 저항 소자 엘리먼트(202)와 양단에 배치된 저항 소자 더미(204)가 도시되어 있다. 여기서, 2개의 저항 소자 엘리먼트(202)가 2개의 저항 소자 더미(204)에 삽입되어 있는 구조를 도시하고 있지만, 복수의 저항 소자 엘리먼트(202)가, 적어도 2개의 저항 소자 더미(204)에 삽입되어 있는 구조이어도 된다. 또한, 저항으로서 기능하는 제1 도전체층(214)은, 가늘고 긴 선 형상이다. 각 저항 소자 엘리먼트(202)는, 예를 들면, 도 3c에 도시한 바와 같이, 제1 도전체층(214)의 양단에 형성된 개구부(228)를 통하여, 전극 도전체층(32) 및 전극 금속층(34)에 접속되고, 또한, 컨택트(242)를 통하여 배선(244)에 접속되어 있다. 도 1b 에서는, 도면의 상부에 도시된 저항 소자의 전극(230-1)은, 배선(244-1)에 접속되어 있다. 저항 소자(200)는, 각 저항 소자 엘리먼트(202)가 직렬로 접속되도록, 예를 들면, 도 1b의 하부에 도시된 저항 소자의 전극(230-2)이, 서로 배선(244-2)에 의해서 접속되어 있다. 이 예에서는, 상부의 2개의 배선(244-1)에 가해지는 전위차를, 2개의 저항 소자 엘리먼트(202)에 의해 반으로 분압하는 저항 소자(200)를 나타내고 있다. 물론, 저항 소자 엘리먼트(202)의 직렬 수를 변화시킴으로써, 분압비를 변화시킬 수 있다.
이하, 본 실시 형태의 반도체 장치의 제조 공정의 일례를 도 4a 내지 도 11d의 공정 단면도를 참조하여 설명한다. 도 4a 내지 도 8a의 각 도 a는, 도 1a에 절단선 2A-2A로 나타낸 제어 게이트 전극(130)과 평행한 방향의 불휘발성 반도체 소자의 단면도이며, 도 4b 내지 도 8b의 각 도 b는, 도 1b에 절단선 3A-3A로 나타낸 저항 소자의 전극부에서의 저항 소자 엘리먼트(202)를 횡단하는 방향의 저항 소자(200)의 단면도이며, 도 4c 내지 도 8c의 각 도 c는, 도 1b에 절단선 3C-3C로 나타낸 저항 소자 엘리먼트(202)의 길이 방향의 단면도이다.
(1) 우선, 도 4a 내지 4c에 도시한 바와 같이, 반도체 기판(10), 예를 들면, 실리콘 기판 상에 제1 또는 제2 절연막(112, 212)을 개재하여 제1 도전체막(14)을 퇴적하고, 제1 도전체막(14)과 실리콘 기판(10)을 분리하는 소자 분리를 형성하기 위한 소자 분리용 트렌치(20t)를, 자기 정합으로 형성한다.
구체적으로는, 도 4a를 참조하여, 반도체 기억 소자(100)를 형성하는 메모리 셀 영역(110)의 실리콘 기판(10) 상에, 터널 절연막으로 되는 제1 절연막(112)을 형성한다. 실리콘 기판(10)은, 예를 들면, p형 실리콘 기판 혹은 p형 반도체 영역을 형성한 실리콘 기판을 사용할 수 있다. 터널 절연막은, 막 두께 범위가, 예를 들면, 4㎚ 내지 12㎚인 실리콘 산화막(SiO2막) 혹은 실리콘 옥시나이트라이드막(SiON막)을 사용할 수 있다.
다음으로, 저항 소자 영역(210)의 실리콘 기판(10) 상에, 저항 소자(200)와 실리콘 기판(10)을 전기적으로 분리하는 제2 절연막(212)을 형성한다. 제2 절연막(212)은, 제1 절연막(112) 보다 두껍고, 막 두께 범위가, 예를 들면, 13㎚ 내지 50㎚인 SiO2막 혹은 SiON막을 사용할 수 있다. 이 제2 절연막(212)은, 그 막 두께를, 예를 들면, 13㎚ 이상으로 함으로써, 5V 이상의 높은 전압이 제2 절연막(212)과 실리콘 기판(10)의 사이에 인가되더라도 터널 전류가 발생하는 일없이, 저항 소자(200)의 신뢰성 열화를 억제할 수 있다. 이에 의해, 저항 소자(200)에, 예를 들면, 플래시 메모리의 기입 동작에 필요한 10V 이상의 고전압이 인가되더라도, 저항 분할에 의해 저전압을 얻는 것이 가능한, 신뢰성이 높은 저항 소자(200)를 실현할 수 있다. 또한, 이 제2 절연막(212)은, 동일한 반도체 장치 내에 형성되는 경우가 있는, 예를 들면, 5V 이상의 전압이 인가되는 고내압 트랜지스터(도시 생략)의 게이트 절연막과 공통으로 형성할 수 있다.
또한, 저항 소자 영역(210)의 실리콘 기판(10)의 불순물 농도는, 예를 들면, 붕소 B를 표면 농도로 1016cm-3 이상 첨가함으로써 실리콘 기판(10)의 반전 임계값을 높게 하고, 기판에 대한 저항 소자(200)의 기생 용량을 작게 할 수 있다. 이에 의 해, 기생 용량에 기인하는 CR 지연의 증대를 억제한 저항 소자(200)를 실현할 수 있다.
다음으로, 제1 도전체막(14)을, 제1 및 제2 절연막(112, 212) 상에 형성한다. 제1 도전체막(14)은, 그 후 가공되어, 불휘발성 반도체 기억 소자(100)의 부유 게이트 전극(114) 및 저항 소자(200)의 제1 도전체층(214)으로 된다. 제1 도전체막(14)은, 막 두께 범위가, 예를 들면, 20㎚ 내지 200nm의 다결정 실리콘 혹은 실리콘 게르마늄(SiGe)을 사용할 수 있다.
이 제1 도전체막(14) 상의 전체 면에 캡 절연막(16)을 형성한다. 캡 절연막(16)은, 막 두께 범위가, 예를 들면, 20㎚ 내지 300㎚인 실리콘 질화막(SiN막) 혹은 SiO2막을 사용할 수 있다.
다음으로, 소자 분리를 형성하는 영역에 소자 분리용 트렌치(20t)를, 리소그래피 및 에칭에 의해 형성한다. 구체적으로는, 캡 절연막(16), 제1 도전체막(14), 제1 혹은 제2 절연막(112, 212), 및 실리콘 기판(10)을 순차적으로 에칭한다. 이에 의해, 소자 분리용 트렌치(20t)와, 부유 게이트 전극(114) 혹은 제1 도전체층(214), 제1 혹은 제2 절연막(112, 212), 및 실리콘 기판(10)과는, 자기 정합적으로 형성된다. 실리콘 기판(10) 내에 형성되는 소자 분리용 트렌치(20t)의 깊이는, 예를 들면, 100㎚ 내지 400㎚의 범위이다. 메모리 셀 영역(110)의 트렌치(20t)의 폭 및, 트렌치 간격은, 예를 들면, 10㎚ 내지 140㎚이다.
저항 소자 영역(210)에는, 복수의 저항 소자 엘리먼트(202) 및 적어도 양단 에 배치된 2개의 저항 더미(204)가, 동일한 소자 폭, 소자 분리용 트렌치 폭으로 형성된다. 이 중에서 저항 소자 엘리먼트(202)의 제1 도전체층(214)이, 저항 소자(200)의 고저항 영역으로 된다. 저항 소자 엘리먼트(202) 및 저항 소자 더미(204)의 소자 분리용 트렌치(20tR)의 폭 및 간격은, 메모리 셀 영역(110)의 이들 값보다도 충분히 큰 값으로 하여, 치수 편차에 의한 저항 변화를 작게 한다. 이 때문에, 저항 소자 엘리먼트(202) 및 저항 소자 더미(204) 부분의 트렌치(20tR)의 폭 및 간격은, 예를 들면, 150㎚ 내지 500㎚로 형성하는 것이 바람직하다. 여기서, 저항 더미(204)의 제1 도전체층(214D)은, 저항 소자 엘리먼트(202)의 제1 도전체층(214)과 병렬로 동일한 폭으로 형성되고, 저항 소자(200)의 소자 분리용 트렌치(20tR)도 모두 동일한 폭으로 형성된다.
저항 더미(204)는, 적어도 1개의 저항 소자 엘리먼트(202)에 인접하여 형성되고, 패턴의 불균일성에 의한 치수 변동을 방지하여, 보다 균일한 폭의 저항 소자(200)를 형성하는 역할을 수행하고 있다. 이것은, 주기적 패턴이, 리소그래피의 치수 변동을 작게 할 수 있다는 점과, 에칭에 있어서 홈 폭에 의존하여 에칭 깊이나 에칭 측면의 테이퍼가 변화하는 마이크로 로딩 효과를 방지할 수 있다는 점 때문이다. 또한, 저항 소자 엘리먼트(202)의 길이 방향의 길이는, 그 폭보다 충분히 길며, 예를 들면, 1㎛ 내지 1㎜로 할 수 있다.
이 소자 분리용 트렌치(20t)의 형성에 있어서, 제1 도전체막(14)과 실리콘 기판(10)은, 자기 정합적으로 가공되고, 또한, 가공된 제1 도전체막(14)의 각부는, 실리콘 기판(10) 방향으로 하방으로 처지지 않도록 형성되는 것이 바람직하다.
이와 같이 해서, 소자 분리용 트렌치(20t)와, 부유 게이트 전극(114)으로 되는 제1 도전체막(14) 및 제1 도전체층(214)과 실리콘 기판(10)의 반도체 활성 영역(110, 210)이 자기 정합적으로 가공되어, 도 4a 내지 4c에 도시한 단면 구조가 형성된다.
(2) 다음으로, 도 5a 내지 5c에 도시한 바와 같이, 소자 분리(20)를 형성한다.
구체적으로는, 우선, 필요에 따라서 소자 분리용 트렌치(20t)의 내벽에 얇은 제3 절연막(18)을 형성한다. 제3 절연막은, 막 두께 범위가, 예를 들면, 1㎚ 내지 30㎚이고, 예를 들면, 열 산화, 산소 플라즈마 산화에 의해 형성한 SiO2막, 혹은 HTO(high temperature oxide)(700℃ 내지 900℃의 온도 범위에서의 퇴적법에 의해 형성한 SiO2막)를 사용할 수 있다. 또한, 참조 부호(18-1)는, 실리콘 기판(10)의 측면에 형성된 제3 절연막이고, 참조 부호(18-2)는, 부유 게이트 전극(114)으로 되는 제1 도전체막(14) 혹은 제1 도전체층(214)의 측면에 형성된 제3 절연막이다. 이에 의해, 부유 게이트 전극(114) 및 제1 도전체층(214)으로 되는 제1 도전체막(14)은, 메모리 셀 영역(110) 및 저항 소자 영역(210)을 분리하는 소자 분리(20)로 처지지 않도록 형성된다. 이에 의해, 메모리 셀의 미세화를 실현함과 함께, 메모리 셀 영역(110)의 실리콘 기판(10)의 코너부를 피복하도록 부유 게이트 전극(114)이 형성되지 않기 때문에, 전계 집중에 의한 메모리 셀 특성의 편차를 억제할 수 있다.
다음으로, 소자 분리용 트렌치(20t) 내를 매립하도록, 예를 들면, HDP(high density plasma)법, HTO법에 의해 형성된 SiO2막, 혹은 폴리실라잔 등의 SiO2막으로 전환되는 막에 의해, 소자 분리 절연막(20)을 전체 면에 두껍게 퇴적한다.
그 후, 캡 절연막(16) 상에 퇴적한 소자 분리 절연막(20)을, 예를 들면, CMP(chemical mechanical polishing)에 의해 캡 절연막(16)을 스토퍼로서 이용하여 평탄화한다. CMP에 의해 트렌치(20t) 내에 매립된 소자 분리 절연막(20)은, 캡 절연막(16)의 상면보다도 약간 낮은 높이로 표면이 깎인다.
이와 같이 하여, 도 5a 내지 5c에 도시한 바와 같이, 부유 게이트 전극(114)으로 되는 제1 도전체막(14), 제1 도전체층(214) 및 실리콘 기판(10)의 반도체 활성 영역(110, 210)과 소자 분리(20)를 자기 정합적으로 형성할 수 있다.
(3) 다음으로, 도 6a 내지 6c에 도시한 바와 같이, 메모리 셀 영역(110)의 소자 분리 절연막(20)을 원하는 높이까지 후퇴시킨다.
구체적으로는, 우선, 캡 절연막(16)을 제거한다. 예를 들면, 캡 절연막(16)이 SiN막이면, 예를 들면, 열 인산과 같은 약액에 의해, 캡 절연막(16)만을 용이하게 제거할 수 있다.
다음으로, 도 6a 내지 6c를 참조하여, 제1 레지스트(22)를 전체 면에 도포하고, 메모리 셀 부분의 제1 레지스트(22)를 리소그래피 및 에칭으로 제거한다. 그 후, 도 6a에 도시한 바와 같이, 소자 분리 트렌치(20t) 내의 소자 분리 절연막(20) 및 제3 절연막(18-2)의 일부를 원하는 높이까지 에치백에 의해 후퇴시킨다. 소자 분리 절연막(20)의 높이는, 부유 게이트 전극(114)과 터널 절연막인 제1 절연막(112)의 경계 높이보다 아래로 되지 않도록 한다. 이와 같이, 부유 게이트 전극(114)의 상면 및 측면을 노출시킴으로써, 부유 게이트 전극(114)의 상면만을 노출시킨 경우보다도 메모리 셀의 부유 게이트 전극(114)과 후의 공정에서 형성하는 제어 게이트 전극(130)이 접하는 면적을 크게 하고, 즉 용량을 크게 할 수 있다. 그 결과, 보다 절연 내압이 낮은 제4 절연막(24)(다음 공정에서 형성됨)을 부유 게이트 전극(114)과 제어 게이트 전극(130)의 사이에 이용하더라도 신뢰성 높은 메모리 셀을 형성할 수 있다.
또한, 이 때, 저항 소자 영역(210)의 소자 분리 절연막(20)을 에치백하지 않는다. 이에 의해, 후에 형성되는 저항 소자의 전극(230)에, 예를 들면, 10V 이상의 전압을 인가하여, 실리콘 기판(10)에 0V를 인가하여도, 소자 분리 절연막(20)을 삽입하여 높은 절연 내압을 실현할 수 있어, 보다 신뢰성이 높은 저항 소자(200)를 실현할 수 있다.
이와 같이 하여, 도 6a 내지 6c에 도시한, 메모리 셀 영역(110)의 소자 분리 절연막(20)을 원하는 높이까지 후퇴시킨 구조를 형성할 수 있다.
(4) 다음으로, 도 7a 내지 7c에 도시한 바와 같이, 불휘발성 반도체 기억 소자(100)의 부유 게이트 전극(114)으로 되는 제1 도전체막(14) 및 저항 소자(200)의 제1 도전체층(214)의 각각의 표면에 제4 절연막(24)을 형성하고, 저항 소자 엘리먼트(202)의 양단부에 제1 도전체층(214)과 다음 공정에서 형성하는 저항 소자의 전극(230)을 접속시키기 위한 개구부(228)를 형성한다.
구체적으로는, 우선, 제1 레지스트(22)를, 예를 들면, 애셔나 황산 과산화 수소수 혼합액으로 박리한다. 도 7a 내지 7c를 참조하여, 부유 게이트 전극(114)으로 되는 제1 도전체막(14) 및 제1 도전체층(214) 상에 제4 절연막(24)을 형성한다. 제4 절연막(24)은, 예를 들면, 막 두께 범위 8㎚ 내지 20㎚의 SiO2막, 혹은, SiO2막/SiN막/SiO2막의 3층 구조로, 각각의 막 두께 범위가, 어느 것이나 3㎚ 내지 10nm인, 소위 ONO막을 사용할 수 있다.
그리고, 제2 레지스트(26)를 전체 면에 도포하고, 도 7b, 7c에 도시한 바와 같이, 저항 소자 엘리먼트(202)의 양단에 가까운 부분의 제2 레지스트(26)를 리소그래피 및 에칭으로 제거하여, 개구부(228)를 형성하고, 제4 절연막(24)을 노출시킨다. 그 후, 제2 레지스트(26)를 마스크로 하여, 예를 들면, SiO2막 및 SiN막을 에칭하는 이방성 에칭에 의해, 제4 절연막(24)을 제거하여, 개구부(228)를 형성한다. 이 에칭으로 제2 레지스트(26)를 제거하는 범위는, 도 7b, 7c와 같이, 저항 소자 엘리먼트(202)의 제1 도전체층(214)의 길이 방향으로 가늘고 긴 영역이다. 이에 의해, 제1 도전체층(214)과 그 위에 다음 공정에서 형성하는 제2 도전체막(232)의 접촉 면적을 크게 할 수 있어서, 도전체막끼리의 접촉 부분의 기생 저항을 작게 할 수 있다. 또한, 이 개구부(228)는, 제1 도전체막(214)의 폭 내에 형성하는 것이, 후에 진술하는 저항 소자의 전극(230)을 에칭에 의해 형성할 때에 바람직하다. 개구부(228)의 폭은, 도 7b의 제1 도전체막(214)의 폭보다도 좁고, 예를 들면, 20㎚ 내지 100㎚로 할 수 있고, 개구부(228)의 길이는, 예를 들면, 50㎚ 내지 10㎛으로 할 수 있다. 저항 소자(200)는, 메모리 셀(102)에 요구되는 최소 디자인 치수로 설계할 필요 없이, 이 개구부(228)는, 메모리 셀 영역(110)을 형성하는 것보다도 염가인 해상도가 낮은 리소그래피 장치로 형성할 수 있다. 또한, 이 때, 저항 소자 더미(204)에는 개구를 형성하지 않아도 된다.
이와 같이 하여, 도 7b, 7c에 도시한 바와 같이, 저항 소자 엘리먼트(202)의 제4 절연막(24)에 개구부(228)를 형성하고, 제1 도전체층(214)의 일부를 노출시킬 수 있다.
(5) 다음으로, 도 8a 내지 8c에 도시한 바와 같이, 불휘발성 반도체 기억 소자(100)의 제어 게이트 전극(130) 및 저항 소자의 전극(230)을 형성하기 위해서, 전극 재료막(32, 34)을 전체 면에 퇴적한다.
즉, 전체 면에 제2 도전체막(32)을, 예를 들면, 막 두께 범위 10㎚ 내지 300㎚로 퇴적한다. 제2 도전체막(32)으로서, 예를 들면, 고농도로 불순물을 첨가한 다결정 실리콘을 사용할 수 있다. 제2 도전체막(32)은, 메모리 셀 영역(210)에서 소자 분리 산화막(20)을 후퇴시켜 형성된 홈 부분을 양호하게 피복하도록 형성한다. 제2 도전체막(32) 상에 금속막(34)을 퇴적한다. 금속막(34)으로서는, 예를 들면, 텅스텐 실리사이드(WSi), 코발트 실리사이드(CoSi), 니켈 실리사이드(NiSi), 텅스텐(W), 혹은 알루미늄(Al)을 사용할 수 있다. 또한, 금속막(34) 상의 전체 면에 제5 절연막(36)을 퇴적한다. 제5 절연막(36)은, 예를 들면, 막 두께 범위가 10㎚ 내지 500㎚인 SiO2막 혹은 SiN막을 사용할 수 있다.
(6) 다음으로, 도 9a 내지 9d에 도시한 바와 같이, 제5 절연막(36), 금속막(34) 및 제2 도전체막(32)을 리소그래피 및 에칭에 의해 가공하여, 불휘발성 반도체 기억 소자(100)의 제어 게이트 전극(130) 및 저항 소자의 전극(230)을 형성한다.
도 9a는, 도 1a에 절단선 2A-2A로 나타낸 불휘발성 반도체 기억 소자(100)의 제어 게이트 전극(130)과 평행한 방향의 단면도이며, 도 9b는, 도 1a에 절단선 2B-2B로 나타낸 제어 게이트 전극(130)과 직교하는 방향의 단면도이다. 도 9c는, 도 1b에 절단선 3A-3A로 나타낸 저항 소자의 전극부에서의 저항 소자 엘리먼트(202)를 횡단하는 방향의 단면도이며, 도 9d는, 도 1b에 절단선 3C-3C로 나타낸 저항 소자 엘리먼트(202)의 길이 방향의 단면도이다.
메모리 셀 영역(110)에서는, 부유 게이트 전극(114)으로 되는 제1 도전체막(14)이 연장되는 방향과 직교하는 방향으로 길게 되도록 제5 절연막(36), 금속막(34) 및 제2 도전체막(32)을 직사각 형상으로 가공하여, 제어 게이트 전극(130)을 형성한다. 또한, 노출된 부분의 제4 절연막 및 제1 도전체막(14)을 제거하여 각각이 독립된 부유 게이트 전극(114)을 형성한다. 이에 의해, 크로스 포인트형의 메모리 셀을 형성할 수 있다. 이와 같이 하여, 도 9a, 9b에 도시한 메모리 셀의 단면 구조가 얻어진다.
저항 소자 영역(210)에서는, 제5 절연막(36), 금속막(34) 및 제2 도전체막(32)을, 저항 소자 엘리먼트(202) 및 저항 소자 더미(204)의 제1 도전체층(214) 보다 조금 큰 크기, 예를 들면, 0.02㎛ 내지 0.5㎛만큼 넓힌 크기로 이방성 에칭에 의해 가공하여, 저항 소자의 전극(230)을 형성한다. 이 에칭 시에, 상기와 같이 개구부(228)는, 제1 도전체막(214)의 폭 내에 형성되어 있기 때문에, 에칭된 단면에서 전부 제4 절연막(24)이 남아, 균일성이 좋은 에칭을 행할 수 있다. 이 가공에서는, 저항 소자 엘리먼트(202) 및 저항 소자 더미(204)의 폭이, 메모리 셀(102) 보다 충분히 크기 때문에, 메모리 셀(102)과 마찬가지의 고정밀도 및 고해상도의 리소그래피와 에칭을 반드시 할 필요는 없고, 메모리 셀(102)의 리소그래피와 에칭과는 별도 공정에서, 보다 저해상도의 염가의 리소그래피로 행할 수 있다. 저항 소자의 전극(230) 부분에서 저항 소자 엘리먼트(202) 및 저항 소자 더미(204)의 제1 도전체층(214)으로부터 밖으로 넓힌 폭이, 제1 도전체층(214)과의 정합 정밀도보다 크면, 저항 소자의 전극(230)과 제1 도전체층(214)의 사이에 제4 절연막(24)을 삽입한 용량은 거의 변동하지 않는다. 그 때문에, 염가의 리소그래피를 이용하여도 기생 용량의 편차가 적은 저항 소자(200)를 실현할 수 있다. 저항 소자의 전극(230) 가공에서는, 에칭되어 제거된 영역에 있어서, 반드시 제4 절연막(24)을 남기지 않아도 되며, 도 9c에 도시한 바와 같이, 제4 절연막(24)이 제거되고, 그 아래의 소자 분리 절연막(20)이 다소 에칭되는 구조이어도 된다.
이와 같이 하여, 도 9c, 9d에 도시한 단면 구조의 저항 소자의 전극(230)이 얻어진다.
(7) 다음으로, 도 10a, 10b에 도시한 바와 같이, 저항 소자의 전극(230)을 분리하는 전극 분리 영역(238)을 형성한다.
도 10a는, 도 1b에 절단선 3B-3B로 나타낸 저항 소자의 전극 분리 영역(238) 에 있어서의 저항 소자 엘리먼트(202)를 횡단하는 방향의 단면도이며, 도 10b는, 도 1b에 절단선 3C-3C로 나타낸 저항 소자 엘리먼트(202)의 길이 방향의 단면도이다.
제1 도전체층(214)의 길이 방향에서 개구부(228) 보다도 내측의 위치에, 병렬하여 형성된 복수의 저항 소자의 전극(230)을 횡단적으로 분리하는 전극 분리 영역(238)을 리소그래피 및 에칭에 의해 형성한다. 전극 분리 영역(238)에 의해 저항 소자 엘리먼트(202)의 저항 소자의 전극(230)은, 도 10b에 도시한 바와 같이, 양단의 전극(230-1, 230-2) 및 이 2개의 전극에 삽입된 제2 도전체층(231)으로 분할된다.
전극 분리 영역(238)의 저항 소자 엘리먼트(202) 길이 방향의 폭은, 예를 들면, 50㎚ 내지 1㎛로 할 수 있다. 저항 소자(200)는, 메모리 셀에 요구되는 최소 디자인 치수로 설계할 필요 없이, 이 전극 분리 영역(238)은, 메모리 셀(102)을 형성하는 것보다도 염가인 저해상도의 리소그래피 장치를 사용하여 형성할 수 있다. 또한, 도 10b에 도시한 바와 같이, 전극 분리 영역(238)을 상기와 같이, 저항 소자 엘리먼트(202)의 개구부(228) 보다 내측의 위치에서 양측에 형성함으로써, 고저항 소자로서 기능하는 제1 도전체층(214) 영역 상에 형성되어 있는 제2 도전체층(231)을 전기적으로 플로팅 상태로 할 수 있다. 이에 의해, 저항 소자 엘리먼트(202)의 개구부(228) 보다 내측 부분에서 편측에 전극 분리 영역(238)을 형성하는 경우보다도 저항 소자의 전극(230)과 제1 도전체층(214)의 전위차를 작게 유지할 수 있어, 보다 고내압으로 신뢰성이 높은 저항 소자(200)를 실현할 수 있다.
여기서, 전극 분리 영역(238)의 에칭에 있어서, 제2 도전체막(32) 보다도 SiO2막의 에칭 속도가 느린 에칭 조건을 이용함으로써, 전극 분리 영역(238)에 제4 절연막(24)이 남도록 할 수 있다. 이에 의해, 전극 분리 영역(238)의 제4 절연막(24)이 에칭에 의해 제거되는 일이 없고, 그 아래의 제1 도전체층(214)이 박막화하지 않기 때문에, 보다 정밀도가 높은 저항 소자(200)를 실현할 수 있다.
(8) 다음으로, 도 11a 내지 11d에 도시한 바와 같이, 컨택트(242) 및 배선(244)을 형성한다.
도 11a는, 도 1a에 절단선 2A-2A로 나타낸 불휘발성 반도체 기억 소자(100)의 제어 게이트 전극(130)과 평행한 방향의 단면도이며, 도 11b는, 도 1a에 절단선 2B-2B로 나타낸 제어 게이트 전극(130)과 직교하는 방향의 단면도이다. 도 11c는, 도 1b에 절단선 3A-3A로 나타낸 저항 소자의 전극부에서의 저항 소자 엘리먼트(202)를 횡단하는 방향의 단면도이며, 도 11d는, 도 1b에 절단선 3C-3C로 나타낸 저항 소자 엘리먼트(202)의 길이 방향의 단면도이다.
도 11a 내지 11d를 참조하여, 전체 면에 층간 절연막(40)을, 예를 들면, 막 두께 범위 100㎚ 내지 1㎛로 퇴적한 후, 예를 들면, CMP에 의해 층간 절연막(40)을 평탄화한다. 층간 절연막(40)으로서, 예를 들면, SiO2막, 혹은 BPSG, BSG, 또는 PSG 등의 실리케이트 글래스, HSQ 또는 MSQ 등의 저유전율 절연막을 이용할 수 있다.
그리고, 개구부(228) 상방의 층간 절연막(40) 내에, 저항 소자의 전극(230) 에 달하는 컨택트 구멍(242h)을 형성한다. 또한, 배선용 홈(244t)을 형성한다. 컨택트 구멍(242h)은, 예를 들면, 20㎚ 내지 200㎚의 직경을 갖는다. 배선 홈(244t)은, 예를 들면, 50㎚ 내지 500㎚의 홈 폭을 갖는다.
그 다음에, 컨택트 구멍(242h) 및 배선 홈(244t)의 내부를 포함하는 전체 면에 배리어 메탈(예를 들면, Ti, TiN 혹은 TaN)(도시 생략) 및 배선 금속, 예를 들면, 텅스텐 혹은 구리를 퇴적한다. 층간 절연막(40) 상에 퇴적한 배리어 메탈 및 배선 금속을, 예를 들면, CMP에 의해 제거함과 함께 평탄화하여, 도 11c, 11d에 도시한 컨택트(242) 및 배선(244)을 형성할 수 있다.
이 저항 소자(200)는, 도 1b에 도시한 바와 같이, 중앙에 배치된 2개의 인접하는 저항 소자 엘리먼트(202)의 도면의 하측의 전극(230-2)을, 컨택트(242-2)를 통하여 배선(244-2)으로 접속할 수 있다. 이러한 절첩 구조의 배선으로 함으로써, 예를 들면, 1개의 저항 소자 엘리먼트(202)에 인가되는 전압을 5V 이하로 하고, 저항 소자의 전극(230)과 제1 도전체층(214)의 사이에 걸리는 전압을 낮게 유지한 채로, 20V 이상의 고전압을 분압하는 신뢰성이 높은 고저항 소자(200)를 실현할 수 있다.
그 후, 다층 배선 등의 반도체 장치에 필요한 공정을 행하여, 불휘발성 반도체 기억 소자(100) 및 저항 소자(200)를 구비한 반도체 장치를 완성시킨다.
이와 같이 형성한 저항 소자(200)는, 가공 치수의 변동 폭을 작게 할 수 있기 때문에, 상대적인 저항치의 변동을 작게 할 수 있고, 회로의 지연 발생 회로에 이용하는 경우에는, 저항치의 편차를 보상하기 위해서 필요한 지연 여유를 삭감할 수 있다. 이에 의해, 보다 고속의 정밀도가 높은 지연 회로를 실현할 수 있고, 보다 고속의 회로를 실현할 수 있다.
또한, 본 실시 형태의 저항 소자(200)에 인을 1019cm-3 이상의 고농도로 첨가하여 축퇴한 전자 상태의 다결정 실리콘을 이용할 수 있다. 이에 의해, 금속 혹은 반도체 기판 내의 확산층을 이용한 저항 소자(200) 보다도 온도 변화에 의한 저항 변화를 작게 할 수 있어, 온도 변동이 작은 고정밀도의 저항 소자(200)를 실현할 수 있다.
상기에 설명한 바와 같이, 본 실시 형태에 의해, 디자인 룰이 축소되더라도 고저항이고 저항 정밀도가 높은 저항 소자와 불휘발성 반도체 기억 소자를 합리적으로 실현하는 구조를 구비한 반도체 장치를 제공할 수 있다.
(제2 실시 형태)
본 발명의 제2 실시 형태는, 불휘발성 반도체 기억 소자의 부유 게이트 전극 및 저항 소자의 제1 도전체층을 제3 도전체막 및 제4 도전체막의 2층으로 구성하고, 제4 도전체막을 소자 분리 절연막 사이에 형성된 홈에 형성하는 반도체 장치이다. 본 실시 형태에 의한 반도체 장치는, 제1 실시 형태에 따른 반도체 장치와 비교하여, 메모리 셀에 있어서 부유 게이트 전극의 제4 도전체막의 폭을 제1 실시 형태의 제1 도전체막의 폭보다도 넓게 할 수 있기 때문에, 부유 게이트 전극과 제어 게이트 전극 사이의 용량을 크게 할 수 있다.
본 실시 형태에 의한 반도체 장치의 단면 구조의 일례를 도 12a 내지 12d에 도시한다. 본 실시 형태의 평면 구조는, 제1 실시 형태와 동일하기 때문에 생략한다. 도 12a는, 도 1a에 절단선 2A-2A로 나타낸 불휘발성 반도체 기억 소자(100)의 제어 게이트 전극(130)과 평행한 방향의 단면도이며, 도 12b는, 도 1a에 절단선 2B-2B로 나타낸 제어 게이트 전극(130)과 직교하는 방향의 단면도이다. 도 12c는, 도 1b에 절단선 3A-3A로 나타낸 저항 소자의 전극부에서의 저항 소자 엘리먼트(202)를 횡단하는 방향의 단면도이며, 도 12d는, 도 1b에 절단선 3C-3C로 나타낸 저항 소자 엘리먼트(202)의 길이 방향의 단면도이다.
상기한 바와 같이, 불휘발성 반도체 기억 소자(100)의 부유 게이트 전극(150) 및 저항 소자(200)의 제1 도전체층(250)은, 제3 도전체막(52) 및 제4 도전체막(54)의 2층 구조로서 형성된다. 또한, 제1 실시 형태와 마찬가지로, 본 실시 형태의 불휘발성 반도체 기억 소자(100)의 부유 게이트 전극(150)과 저항 소자(200)의 고저항의 제1 도전체층(250)은, 동일한 제3 및 제4 도전체막(52, 54)에 의해 구성된다. 마찬가지로, 불휘발성 반도체 기억 소자(100)의 제어 게이트 전극(130)과 저항 소자의 전극(230)도 동일한 제2 도전체막(32)과 금속막(34)의 적층막에 의해 구성된다. 또한, 불휘발성 반도체 기억 소자 영역(110) 및 저항 소자 영역(210)의 반도체 기판(10)의 소자 분리(20)와 반도체 기판 상에 형성되는 메모리 셀(102) 및 저항 소자 엘리먼트(202) 사이의 소자 분리(20)를 1회의 리소그래피 및 에칭에 의해, 자기 정합적으로 형성한다. 즉, 제3 및 제4 도전체막(52, 54), 반도체 기판 상의 제1 혹은 제2 절연막(112, 212) 및 반도체 기판(10)을 동시에 자기 정합적으로 가공하여, 메모리 셀(102) 및 저항 소자 엘리먼트(202) 사이의 소자 분리(20)와 반도체 기판(10) 내의 소자 분리(20)를 동시에 형성한다.
본 실시 형태에 의해서도 제1 실시 형태와 마찬가지로, 저항 소자(200)의 고저항의 제1 도전체층(250)의 소자 분리를, 불휘발성 반도체 기억 소자(100)의 부유 게이트 전극(150)의 소자 분리와 동일한 리소그래피 및 에칭에 의해서 형성함으로써, 고정밀도, 고해상도의 리소그래피를 이용할 수 있다. 따라서, 고저항의 제1 도전체층(250)의 선 폭을 가늘게 할 수 있고, 가공 치수의 변동 폭도 작게 할 수 있다고 하는 이점이 생긴다. 이에 의해, 고저항을 얻고자 하는 저항 소자(200)의 제1 도전체층(250)의 면적을 축소할 수 있어, 반도체 장치의 면적을 작게 하는 것이 가능하게 된다.
이하, 본 실시 형태의 반도체 장치의 제조 공정의 일례를 도 13a 내지 도 17d를 참조하여 설명한다. 도 13a 내지 도 16a의 각 도 a는, 도 1a에 절단선 2A-2A로 나타낸 제어 게이트 전극(130)과 평행한 방향의 불휘발성 반도체 소자의 단면도이고, 도 13b 내지 도 16b의 각 도 b는, 도 1b에 절단선 3A-3A로 나타낸 저항 소자의 전극부에서의 저항 소자 엘리먼트(202)를 횡단하는 방향의 저항 소자(200)의 단면도이며, 도 13c 내지 도 16c의 각 도 c는, 도 1b에 절단선 3C-3C로 나타낸 저항 소자 엘리먼트(202)의 길이 방향의 단면도이다.
(1) 우선, 도 13a 내지 13c에 도시한 바와 같이, 반도체 기판(10), 예를 들면, 실리콘 기판 상에 제1 및 제2 절연막(112, 212)을 개재하여 제3 도전체막(52)을 퇴적하고, 제3 도전체막(52)과 실리콘 기판(10)을 분리하는 소자 분리를 형성하기 위한 소자 분리용 트렌치(20t)를, 자기 정합으로 형성한다.
이 공정은, 제1 실시 형태의 공정(1)과 거의 동일하기 때문에, 상세한 설명은 생략한다. 제1 실시 형태와의 상위점은, 제1 도전체막(14)에 대신하는 제3 도전체막(52)의 막 두께가 얇고, 예를 들면, 20㎚ 내지 100㎚의 막 두께 범위의 다결정 실리콘 또는 SiGe이라는 것과, 캡 절연막(16)의 막 두께가 두껍고, 예를 들면, 120㎚ 내지 400㎚의 범위의 SiN막 혹은 SiO2막이라는 것이다.
소자 분리를 형성하는 영역의, 캡 절연막(16), 제3 도전체막(52), 제1 혹은 제2 절연막(112, 212), 및 실리콘 기판(10)을 순차적으로 에칭하여, 소자 분리용 트렌치(20t)를, 제3 도전체막(52), 제1 혹은 제2 절연막(112, 212), 및 실리콘 기판(10)과 자기 정합적으로 형성한다.
저항 소자 영역(210)에는, 복수의 저항 소자 엘리먼트(202) 및 적어도 2개의 저항 더미(204)가, 동일한 소자 폭, 소자 분리용 트렌치 폭으로 형성된다. 저항 소자 영역(210) 내의 소자 분리용 트렌치(20tR)의 폭 및 간격은, 메모리 셀 영역(110)의 소자 분리용 트렌치(20t)의 값보다도 충분히 크지만, 동일한 고정밀도의 리소그래피에 의해 가공되기 때문에, 치수 편차에 의한 저항 변화를 작게 할 수 있다. 여기서, 저항 더미(204)의 제3 도전체막(52)은, 저항 소자 엘리먼트(202)의 제3 도전체막(52)과 평행하게 동일한 폭으로 형성되고, 저항 더미(204)는, 저항 소자 엘리먼트(202)의 패턴의 불균일성에 의한 치수 변동을 방지하여, 보다 균일한 폭의 저항 소자(200)를 형성하는 역할을 수행하고 있다.
이 소자 분리용 트렌치(20t)의 형성에 있어서, 제3 도전체막(52)과 실리콘 기판(10)은, 자기 정합적으로 가공되고, 또한, 부유 게이트 전극(150)과 제1 도전체층(250)의 일부로 되는 제3 도전체막(52)의 각부는, 실리콘 기판(10) 방향으로 하방으로 처지지 않도록 형성되는 것이 바람직하다.
이와 같이 하여, 소자 분리용 트렌치(20t)와, 부유 게이트 전극(150) 혹은 제1 도전체층(250)의 제3 도전체막(52) 및 실리콘 기판(10)이 자기 정합적으로 가공되어, 도 13a 내지 13c에 도시한 단면 구조가 형성된다.
(2) 다음으로, 도 14a 내지 14c에 도시한 바와 같이, 제1 실시 형태의 공정(2)과 마찬가지의 공정으로 소자 분리(20)를 형성한다.
즉, 소자 분리용 트렌치(20t)의 내벽에, 필요에 따라서 제3 절연막(18-1, 18-2)을 형성하고, 소자 분리 절연막(20), 예를 들면, HTO, HDP, 또는 PSZ 등 절연막을 퇴적하여, CMP에 의해 평탄화한다.
이와 같이 하여, 도 14a 내지 14c에 도시한 바와 같이, 부유 게이트 전극(150) 혹은 제1 도전체층(250)의 캡 절연막(16), 제3 도전체막(52) 및 실리콘 기판(10)의 반도체 활성 영역과, 소자 분리(20)를 자기 정합적으로 형성할 수 있다.
(3) 다음으로, 도 15a 내지 15c에 도시한 바와 같이, 캡 절연막(16)을 제거하여 형성된 제3 도전체막(52) 상의 홈에 부유 게이트 전극(150) 및 제1 도전체층(250)의 일부로 되는 제4 도전체막(54)을 형성한다.
구체적으로는, 도 15a 내지 15c를 참조하여, 캡 절연막(16)인, 예를 들면, SiN막을 제거함으로써, 제3 도전체막(52) 상에 소자 분리 절연막(20)으로 둘러싼 홈을 형성한다. 예를 들면, 캡 절연막(16)이 SiN막이면, 열 인산과 같은 약액으로 캡 절연막(16)만을 용이하게 제거할 수 있다.
그리고, 제3 도전체막(52) 상의 홈을 매립하도록, 제4 도전체막(54)을 전체 면에, 혹은 선택적으로 형성한다. 제4 도전체막(54)은, 막 두께 범위가, 예를 들면, 60㎚ 내지 400㎚인 다결정 실리콘 또는 SiGe막이다. 또한, 예를 들면, CMP에 의해, 소자 분리 절연막(20)의 상면을 에칭 스토퍼로 하여 제4 도전체막(54)을 평탄화한다. 이에 의해, 제4 도전막(54)은, 소자 분리 절연막(20)과 자기 정합적으로, 또한 소자 분리 절연막(20)의 상면보다도 약간 저하한 형상으로 매립된다. 이에 의해, 도 15a 내지 15c의 단면도에 도시된 바와 같이, 부유 게이트 전극(150)으로 되는 제3 및 제4 도전체막(52, 54) 및 2층 구조의 제1 도전체층(250)을 형성할 수 있다. 또한, 이 구조에서는, 제4 도전체막(54)의 폭을 제3 도전체막(52)의 폭보다 넓게 할 수 있다. 그 결과, 부유 게이트 전극(150)과 이 위에 형성되는 제어 게이트 전극 사이의 용량을, 제1 실시 형태와 비교하여 크게 할 수 있다.
(4) 다음으로, 도 16a 내지 16c에 도시한 바와 같이, 메모리 셀 영역의 소자 분리 절연막(20)을 원하는 높이까지 후퇴시킨다.
이 공정은, 제1 실시 형태의 공정(3)과 거의 동일하기 때문에, 상세한 설명은 생략한다. 소자 분리 절연막(20)을 후퇴시키는 높이는, 부유 게이트 전극(150)의 제3 도전체막(52)과 터널 절연막(제1 절연막)(112)의 경계의 높이보다 아래로 되지 않도록 한다. 이와 같이, 부유 게이트 전극(150)의 상면 및 측면을 노출시킴으로서, 부유 게이트 전극(150)의 상면만을 노출시킨 경우보다도 메모리 셀의 부유 게이트 전극(150)과 후에 형성하는 제어 게이트 전극(130)(도시되어 있지 않음)이 접하는 면적을 크게 하여, 즉 용량을 크게 하여, 보다 절연 내압이 낮은 제4 절연막(도시되어 있지 않음)을 부유 게이트 전극(150)과 제어 게이트 전극(130) 사이에 이용하여도 신뢰성이 높은 메모리 셀을 형성할 수 있다. 또한, 이 때, 저항 소자 영역(210)의 소자 분리 절연막(20)은 에치백하지 않는다.
이와 같이 하여, 도 16a에 도시한, 메모리 셀 영역의 소자 분리 절연막(20)을 원하는 높이까지 후퇴시킨 구조를 형성할 수 있다.
이후, 제1 실시 형태의 공정(4) 내지 공정(8)과 마찬가지의 처리를 행하며, 부유 게이트 전극(150) 및 제1 도전체층(250)에 제4 절연막(예를 들면, ONO막)을 형성하고, 저항 소자(200)의 양단의 제4 절연막에 개구부(228)를 형성하고, 제어 게이트 전극(130) 및 저항 소자의 전극(230)을 형성하고, 전극 분리 영역(238)을 형성하고, 층간 절연막(40) 내에 컨택트(242) 및 배선(244)을 형성하여, 도 17a 내지 17d에 도시한 구조를 완성한다.
그 후, 다층 배선 등의 반도체 장치에 필요한 공정을 행하여, 불휘발성 반도체 기억 소자(100) 및 저항 소자(200)를 갖춘 반도체 장치를 완성시킨다.
이와 같이 형성한 저항 소자(200)는, 제1 실시 형태와 마찬가지로 가공 치수의 변동 폭을 작게 할 수 있기 때문에, 상대적인 저항치의 변동을 작게 할 수 있고, 회로의 지연 발생 회로에 이용하는 경우에는, 저항치의 편차를 보상하기 위해서 필요한 지연 여유를 삭감할 수 있다. 이에 의해, 보다 고속의 정밀도가 높은 지연 회로를 실현할 수 있고, 보다 고속의 회로를 실현할 수 있다.
또한, 본 실시 형태에 의한 반도체 장치는, 제1 실시 형태에 따른 반도체 장 치와 비교하여, 메모리 셀에서 부유 게이트 전극의 제4 도전체막의 폭을 제1 실시 형태의 제1 도전체막의 폭보다도 넓게 할 수 있기 때문에, 부유 게이트 전극과 제어 게이트 전극 사이의 용량을 크게 할 수 있다.
상기에 설명한 바와 같이, 본 실시 형태에 의해서, 디자인 룰이 축소되더라도 고저항이고 저항 정밀도가 높은 저항 소자와 불휘발성 반도체 기억 소자를 합리적으로 실현하는 구조를 구비한 반도체 장치를 제공할 수 있다.
(제3 실시 형태)
본 발명의 제3 실시 형태는, 불휘발성 반도체 기억 소자의 부유 게이트 전극 및 저항 소자의 제1 도전체층을 소자 분리 절연막 사이에 형성된 홈에 형성하는 반도체 장치이다. 본 실시 형태에 의한 반도체 장치는, 제1 및 제2 실시 형태에 따른 반도체 장치와 비교하여, 메모리 셀에 있어서 부유 게이트 전극의 폭을 넓게 할 수 있기 때문에, 부유 게이트 전극과 제어 게이트 전극 사이의 용량을 크게 할 수 있다. 그 결과, 부유 게이트 전극이 박막화하더라도 충분한 커플링비를 얻을 수 있다.
본 실시 형태에 의한 반도체 장치의 단면 구조의 일례를 도 18a 내지 18d에 도시한다. 본 실시 형태의 평면 구조는, 제1 실시 형태와 동일하기 때문에 생략한다. 도 18a는, 도 1a에 절단선 2A-2A로 나타낸 불휘발성 반도체 기억 소자(100)의 제어 게이트 전극(130)과 평행한 방향의 단면도이며, 도 18b는, 도 1a에 절단선 2B-2B로 나타낸 제어 게이트 전극(130)과 직교하는 방향의 단면도이다. 도 18c는, 도 1b에 절단선 3A-3A로 나타낸 저항 소자의 전극부에서의 저항 소자 엘리먼트 (202)를 횡단하는 방향의 단면도이며, 도 18d는, 도 1b에 절단선 3C-3C로 나타낸 저항 소자 엘리먼트(202)의 길이 방향의 단면도이다.
제1 및 제2 실시 형태와 마찬가지로, 본 실시 형태의 불휘발성 반도체 기억 소자(100)의 부유 게이트 전극(114)과 저항 소자(200)의 고저항의 제1 도전체층(214)은, 동일한 제1 도전체막(14)에 의해 구성된다. 마찬가지로, 불휘발성 반도체 기억 소자(100)의 제어 게이트 전극(130)과 저항 소자의 전극(230)도 동일한 제2 도전체막(52)과 금속막(54)의 적층막에 의해 구성된다.
또한, 불휘발성 반도체 기억 소자 영역(110) 및 저항 소자 영역(210)의 반도체 기판(10)의 소자 분리(20)와 반도체 기판 상에 형성되는 메모리 셀(102) 및 저항 소자 엘리먼트(202) 사이의 소자 분리(20)를 1회의 리소그래피 및 에칭에 의해, 자기 정합적으로 동시에 형성한다. 즉, 반도체 기판(10)을 분리하는 기판으로부터 돌기한 소자 분리(20)를 형성하고, 이 소자 분리(20) 사이의 홈에 제1 도전체막(14)을 매립하는 것에 의해, 기판 상의 메모리 셀(102) 혹은 저항 소자 엘리먼트(202)의 소자 분리(20)와 반도체 기판(10) 내의 소자 분리(20)를 자기 정합적으로 형성한다. 이와 같이 소자 분리(20)를 자기 정합적으로 형성함으로써, 부유 게이트 전극(114) 및 제1 도전체층(214)은, 그 각부에 있어서 기판(10) 방향으로의 하향의 처짐이 없도록 형성된다. 또한, 이 가공 프로세스에서는, 저항 소자(200)의 가공에, 고정밀도, 고해상도의 리소그래피를 이용할 수 있다. 따라서, 저항 소자(200)의 제1 도전체층(214)의 선 폭을 가늘게 할 수 있고, 가공 치수의 변동 폭도 작게 할 수 있다고 하는 이점이 생긴다. 이에 의해, 고저항을 얻고자 하는 저항 소자(200)의 제1 도전체층(214)의 면적을 축소할 수 있어, 반도체 장치 전체의 면적을 작게 하는 것이 가능하게 된다.
이하, 본 실시 형태의 반도체 장치의 제조 공정의 일례를 도 19a 내지 도 22d를 참조하여 설명한다. 도 19a 내지 도 21a의 각 도 a는, 도 1a에 절단선 2A-2A로 나타낸 제어 게이트 전극(130)과 평행한 방향의 불휘발성 반도체 기억 소자(100)의 단면도이고, 도 19b 내지 도 21b의 각 도 b는, 도 1b에 절단선 3A-3A로 나타낸 저항 소자의 전극부에서의 저항 소자 엘리먼트(202)를 횡단하는 방향의 저항 소자(200)의 단면도이며, 도 19c 내지 도 21c의 각 도 c는, 도 1b에 절단선 3C-3C로 나타낸 저항 소자 엘리먼트(202)의 길이 방향의 단면도이다.
(1) 우선, 도 19a 내지 19c에 도시한 바와 같이, 반도체 기판(10), 실리콘 기판 상에 패드 산화막(111), 제2 절연막(212), 및 캡 절연막(16)을 형성하고, 실리콘 기판(10)으로부터 돌기한 소자 분리를 형성하기 위한 소자 분리용 트렌치(20t)를, 캡 절연막(16)과 실리콘 기판(10)과 자기 정합적으로 형성한다.
이 공정은, 제1 실시 형태의 공정(1)과 거의 동일하기 때문에, 상세한 설명은 생략한다. 제1 실시 형태와의 상위점은, 메모리 셀 영역(110)의 실리콘 기판(10) 상에 패드 절연막(111)을 형성하는 것, 및 패드 절연막(111)과 제2 절연막(212)을 형성한 후에, 제1 도전체막을 형성하지 않고서 두꺼운 캡 절연막(16)을 형성하는 것이다. 메모리 셀 영역(110)에 형성되는 패드 절연막(111)은, 후의 공정에서 제1 도전체막(14)을 형성하기 전에 제거되고, 터널 절연막인 제1 절연막(112)으로 치환된다. 패드 절연막(111)은, 막 두께 범위가, 예를 들면, 4㎚ 내지 12㎚ 인 SiO2막, 또는, SiON막을 사용할 수 있다. 캡 절연막(16)은, 막 두께가 두껍고, 예를 들면, 120㎚ 내지 500㎚의 범위의 SiN막 혹은 SiO2막을 사용할 수 있다. 이 캡 절연막은, 후의 공정에서 제1 도전체막(14)으로 치환된다.
우선, 실리콘 기판(10) 상에, 패드 절연막(111) 혹은 제2 절연막(212), 및 캡 절연막(16)을 순차로 퇴적한다. 소자 분리를 형성하는 영역의, 캡 절연막(16), 패드 절연막(111) 혹은 제2 절연막(212), 및 실리콘 기판(10)을 순차적으로 에칭하여, 소자 분리용 트렌치(20t)를 실리콘 기판(10) 상과 기판(10) 내에서 자기 정합적으로 형성한다. 실리콘 기판(10) 내에 형성하는 소자 분리용 트렌티(20t)의 깊이는, 예를 들면, 100㎚ 내지 400㎚의 범위이다.
저항 소자 영역(210)에는, 복수의 저항 소자 엘리먼트(202) 및 적어도 2개의 저항 더미(204)가, 동일한 소자 폭, 소자 분리용 트렌치 폭으로 형성된다. 저항 소자 영역(210) 내의 소자 분리용 트렌치(20tR)의 폭 및 간격은, 메모리 셀 영역(110)의 이들 값보다도 충분히 크지만, 동일한 고정밀도의 리소그래피에 의해서 가공되기 때문에, 치수 편차가 작고, 이에 기인하는 저항 변화를 작게 할 수 있다. 여기서, 저항 소자 엘리먼트(202)의 패턴의 불균일성에 의한 치수 변동을 방지하여, 보다 균일한 폭의 저항 소자(200)를 형성하기 위해서, 저항 더미(204)는, 저항 소자 엘리먼트(202)와 평행하게 동일한 폭으로 형성된다.
이와 같이 하여, 도 19a 내지 19c에 도시한 소자 분리용 트렌치(20t)를, 실리콘 기판(10) 상과 기판(10) 내에서 자기 정합적으로 형성할 수 있다.
(2) 다음으로, 도 20a 내지 20c에 도시한 바와 같이, 제1 실시 형태의 공정(2)과 마찬가지의 공정으로 소자 분리(20)를 형성한다.
즉, 소자 분리용 트렌치(20t) 내부의 실리콘 기판(10) 표면에 제3 절연막(18)을 필요에 따라서 형성하고, 전체 면에, 소자 분리 절연막(20), 예를 들면, HTO막을 퇴적하고, CMP에 의해 평탄화한다. CMP에 의해 소자 분리 절연막(20)의 표면은, 캡 절연막(16)의 표면보다 근소하게 낮은 위치까지 깎인다.
이와 같이 하여, 도 20a 내지 20c에 도시한 바와 같이, 이 후에서 형성하는 부유 게이트 전극(114) 및 저항 소자(200)의 제1 도전체층(214)의 소자 분리와 실리콘 기판(10)의 반도체 활성 영역의 소자 분리가 자기 정합적으로 되도록, 실리콘 기판(10)으로부터 돌출한 소자 분리(20)를 형성할 수 있다.
(3) 다음으로, 도 21a 내지 21c에 도시한 바와 같이, 캡 절연막(16)을 제거하고, 그 결과 형성된 소자 분리 절연막(20)에 둘러싸인 홈에 부유 게이트 전극(114)으로 되는 제1 도전체막(14) 및 제1 도전체층(214)을 형성한다.
구체적으로는, 도 21a 내지 21c를 참조하여, 캡 절연막(16), 예를 들면, SiN막을 제거함으로써 실리콘 기판(10) 상에 소자 분리 절연막(20)으로 둘러싸인 홈을 형성한다. 예를 들면, 캡 절연막(16)이 SiN막이면, 열 인산과 같은 약액으로 캡 절연막(16)만을 용이하게 제거할 수 있다.
또한, 메모리 셀 영역(110)의 패드 절연막(111)을, 예를 들면, 희불산 또는 불화암모늄 수용액으로 제거한다. 이 때, 소자 분리 절연막(20) 및 제3 절연막(18)의 일부가 에칭되고, 홈의 폭은, 실리콘 기판(10)의 반도체 활성 영역의 폭보 다도, 예를 들면, 1㎚ 내지 20㎚ 넓은 형상으로 된다. 그리고, 메모리 셀(102)의 터널 절연막으로 되는 제1 절연막(112)을, 예를 들면, 4㎚ 내지 12㎚의 막 두께 범위로 형성한다. 제1 절연막(112)으로서, 예를 들면, SiO2막, SiON막을 사용할 수 있다.
그리고, 소자 분리 절연막(20)으로 둘러싸인 홈을 매립하도록, 제1 도전체막(14)을 선택적으로 혹은 전체 면에 형성한다. 제1 도전체막(14)은, 막 두께 범위가, 예를 들면, 60㎚ 내지 400㎚인 다결정 실리콘 또는 SiGe이다. 또한, 예를 들면, CMP에 의해, 소자 분리 절연막(20)의 상면을 스토퍼로 하여 제1 도전체막(14)을 평탄화한다. 이에 의해, 제1 도전막(14)은, 소자 분리 절연막(20)과 자기 정합적으로, 또한 그 표면이 소자 분리 절연막(20)의 상면보다도 약간 저하한 형상으로 매립된다. 이와 같이 제1 도전체막(14)을 형성함으로써, 메모리 셀의 미세화를 실현함과 함께, 부유 게이트 전극(114)으로 되는 제1 도전체막(14)은, 실리콘 기판(10)의 활성 영역의 각부를 피복하지 않도록 형성할 수 있기 때문에, 전계 집중의 효과에 의한 메모리 셀 특성의 편차를 억제할 수 있다. 또한, 부유 게이트 전극(114)과 동일한 제1 도전체막(14)으로 저항 소자(200)의 제1 도전체층(214)이 형성되어 있는 경우에는, 제1 도전체층(214)은, 그 아래의 제2 절연막(212)에 있어서도 반도체 기판(10)의 활성 영역의 각부를 피복하지 않고서 형성되기 때문에, 전계 집중의 효과에 의한 내압 열화나, 용량 특성의 변동을 억제할 수 있다.
이와 같이 하여, 도 21a 내지 21c의 단면도에 도시한 바와 같이, 부유 게이 트 전극(114)으로 되는 제1 도전체막(14) 및 제1 도전체층(214)을 소자 분리(20)와 자기 정합적으로 형성할 수 있다. 또한, 이 구조에서는, 제1 도전체막(14)의 폭을 실리콘 기판(10)의 활성 영역의 폭보다 넓게 할 수 있다. 그 결과, 부유 게이트 전극(114)과 이 위에 형성되는 제어 게이트 전극(130)의 사이의 용량을, 제1 및 제2 실시 형태와 비교하여 크게 할 수 있다.
이후, 제1 실시 형태의 공정(3) 내지 공정(8)과 마찬가지의 처리를 행한다. 즉, 메모리 셀 영역(110)의 소자 분리 절연막(20)을 후퇴시켜, 부유 게이트 전극(114) 및 제1 도전체층(214) 상에 제4 절연막(24)(예를 들면, ONO막)을 형성하고, 저항 소자(200)의 양단의 제4 절연막(24)에 개구부(228)를 형성하고, 제어 게이트 전극(130) 및 저항 소자의 전극(230)을 형성하고, 저항 소자에 전극 분리 영역(238)을 형성하고, 층간 절연막(40) 내에 컨택트(242) 및 배선(244)을 형성하여, 도 22a 내지 22d에 도시한 구조를 완성한다.
그 후, 다층 배선 등의 반도체 장치에 필요한 공정을 행하여, 불휘발성 반도체 기억 소자(100) 및 저항 소자(200)를 갖춘 반도체 장치를 완성시킨다.
이와 같이 형성한 저항 소자(200)는, 제1 및 제2 실시 형태와 마찬가지로 가공 치수의 변동 폭을 작게 할 수 있기 때문에, 상대적인 저항치의 변동을 작게 할 수 있고, 회로의 지연 발생 회로에 이용하는 경우에는, 저항치의 변동을 보상하기 위해 필요한 지연 여유를 삭감할 수 있다. 이에 의해, 보다 고속의 정밀도가 높은 지연 회로를 실현할 수 있고, 보다 고속의 회로를 실현할 수 있다.
또한, 본 실시 형태에 의한 반도체 장치는, 제1 및 제2 실시 형태에 따른 반 도체 장치와 비교하여, 메모리 셀에 있어서 부유 게이트 전극(114)의 폭을 제1 및 제2 실시 형태보다도 넓게 할 수 있기 때문에, 부유 게이트 전극(114)과 제어 게이트 전극(130) 사이의 용량을 크게 할 수 있다.
본 발명은, 상기한 실시 형태에 한정되지 않는다. 예를 들면, 소자 분리 절연막이나 절연막 형성 방법은, 실리콘을 실리콘 산화막이나 실리콘 질화막으로 변환하는 상기 이외의 방법, 예를 들면 산소 이온을 퇴적한 실리콘에 주입하는 방법이나, 퇴적한 실리콘을 산화하는 방법 등을 이용할 수 있다. 또한, 부유 게이트 전극(114) 상에 형성하는 제4 절연막(24)은, 산화 티탄막(TiO2), 산화 알루미늄막(Al2O3), 하프늄 알루미늄 산화막(HfAlO3), 하프늄 실리콘 산화막(HfSiO2), 탄탈 산화막(Ta2O5), 티탄산 스트론튬막(SrTiO3), 티탄산 바륨막(BTiO3), 티탄산 지르코늄 납막(PZT), 혹은 이들의 적층막을 이용할 수 있다.
본 실시 형태에서는, 반도체 기판(10)으로서 p형 Si 기판을 이용하였지만, n형 Si 기판이나 SOI 기판을 이용할 수 있고, SiGe 혼정, SiGeC 혼정 등, 실리콘을 포함하는 다른 단결정 반도체 기판을 이용하는 것도 가능하다. 또한, 제어 게이트 전극(130)의 금속막(34)은, SiGe 혼정, SiGeC 혼정, TiSi, NiSi, CoSi, TaSi, WSi, MoSi 등의 실리사이드나 폴리사이드, Ti, Al, Cu, TiN, W 등의 금속을 이용할 수 있으며, 다결정이어도 되고, 이들의 적층 구조로 할 수 있다. 또한, 부유 게이트 전극(114) 및/혹은 제어 게이트 전극(130)의 제2 도전체막(32)에 비정질 실리콘, 비정질 SiGe, 비정질 SiGeC 혹은 이들의 적층 구조를 이용하는 것이 가능하다.
이상 설명한 바와 같이, 본 발명의 이들 실시 형태의 구조를 이용하면, 불휘발성 반도체 기억 소자(100)의 부유 게이트 전극(114)과 동일한 층에서 저항 소자(200)의 제1 도전체층(214)을 형성할 수 있다. 또한, 이들 부유 게이트 전극(114) 혹은 제1 도전체층(214)의 소자 분리와 반도체 기판(10)의 활성 영역의 소자 분리를 동시에 동일한 층의 소자 분리(20)에서 형성함으로써, 디자인 룰이 축소되더라도 고저항이고 저항 정밀도가 높은 저항 소자(200)를 불휘발성 반도체 기억 소자(100)와 합리적으로 실현할 수 있다. 즉, 반도체 기판의 활성 영역과 동일한 고정밀도이고 고해상도의 리소그래피와 에칭에 의해서, 예를 들면, 다결정 실리콘과 같은 금속보다도 저항률이 높은 제1 도전체막(14)을 가공하여, 선 형상의 저항 영역인 제1 도전체층(214)을 부유 게이트 전극(114)과 동시에 형성할 수 있다. 따라서, 정밀도가 높은 리소그래피를 사용할 수 있기 때문에, 제1 도전체층(214)의 선 폭을 가늘게 할 수 있고, 변동 폭도 작게 할 수 있다고 하는 이점이 생긴다. 이에 의해, 고저항을 얻고자 하는 저항 소자(200)의 제1 도전체층(214)의 면적을 감소시켜, 반도체 칩 면적을 작게 할 수 있다. 또한, 변동 폭을 작게 할 수 있기 때문에, 상대적인 저항 변동을 작게 할 수 있고, 회로의 지연 발생 회로에 이용하는 경우에는, 저항 편차를 보상하기 위해서 필요한 지연 여유를 삭감할 수 있다. 이에 의해, 보다 고속으로 정밀도가 높은 지연 회로를 실현할 수 있고, 전체적으로 보다 고속의 반도체 장치를 실현할 수 있다. 또한, 반도체 기판(10)의 활성 영역의 소자 분리를 위한 리소그래피와는 별도로 종래 필요했던, 저항 소자를 위한 고정밀도이고 고해상도의 리소그래피가 불필요하게 되어, 고정밀도의 리소그래피 공정을 증 가시키는 일 없이, 제조 프로세스 코스트 삭감으로 연결된다.
이와 같이, 본 발명에 따르면, 디자인 룰이 축소되더라도 고저항이고 저항 정밀도가 높은 저항 소자와 불휘발성 반도체 기억 소자를 합리적으로 실현하는 구조를 구비한 반도체 장치를 제공할 수 있다.
당 분야의 업자라면 부가적인 장점 및 변경들이 용이하게 생성될 수 있다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 정신 또는 범위로부터 벗어나지 않고 다양한 변경들이 생성될 수 있다.

Claims (19)

  1. 반도체 기판에 형성된 제1 반도체 영역과,
    상기 제1 반도체 영역 상에 형성된 제1 절연막과,
    상기 제1 절연막 상에 형성된 제1 전극과,
    상기 제1 반도체 영역, 제1 절연막 및 제1 전극을 자기 정합적으로 분리하는 제1 소자 분리와,
    상기 제1 전극의 적어도 상면에 형성된 제2 절연막과,
    상기 제2 절연막에 접하여 형성된 제2 전극
    을 구비하는 불휘발성 반도체 기억 소자와,
    상기 반도체 기판에 형성된 제2 반도체 영역과,
    상기 제2 반도체 영역 상에 형성된 상기 제1 절연막보다 두꺼운 제3 절연막과,
    상기 제3 절연막 상에, 상기 제1 전극과 적어도 일부가 동일한 재료로 형성된 도전체층과,
    상기 제2 반도체 영역, 제3 절연막 및 도전체층을 자기 정합적으로 분리하는 제2 소자 분리와,
    상기 도전체층의 상면에 형성된 제4 절연막과,
    상기 도전체층의 양단의 상기 제4 절연막 상에 형성되고, 상기 제2 전극의 적어도 일부와 동일한 재료를 포함하고, 상기 도전체층에 접속된 제3 및 제4 전극
    을 구비하는 저항 소자
    를 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 저항 소자는, 병렬하여 주기적으로 형성된 복수의 상기 도전체층을 포함하고, 적어도 양단의 상기 도전체층은 전기적으로 분리되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 양단의 도전체층을 제외한 적어도 2개의 상기 도전체층은, 양단에 형성된 상기 제3 및 제4 전극 중 적어도 어느 한쪽을 통하여 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 양단의 도전체층을 제외한 상기 복수의 도전체층은, 전기적으로 직렬로 접속되는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 저항 소자의 상기 도전체층과 상기 제3 혹은 제4 전극의 접속부는, 상기 도전체층의 영역 내에서 이 도전체층의 길이 방향으로 긴 형상을 갖는 것을 특 징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 저항 소자의 상기 제4 절연막 상에 형성되고, 상기 제3 및 제4 전극의 사이에 전기적으로 분리되어 배치되고, 상기 제2 전극의 적어도 일부와 동일한 재료로 형성된 제2 도전체층을 구비하는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 제2, 제3 및 제4 전극은, 적어도 금속 실리사이드층 혹은 금속층을 구비하는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 제1 절연막은, 두께 4㎚ 내지 12㎚의 실리콘 산화막 혹은 실리콘 옥시나이트라이드막을 포함하고, 상기 제3 절연막은, 두께 13㎚ 내지 50㎚의 실리콘 산화막 혹은 실리콘 옥시나이트라이드막을 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서,
    상기 제1 소자 분리의 폭은, 10㎚ 내지 140㎚이고, 상기 제2 소자 분리의 폭은 150㎚ 내지 500㎚인 것을 특징으로 하는 반도체 장치.
  10. 제6항에 있어서,
    상기 제2 도전체층의 폭은 150㎚ 내지 500㎚이고, 상기 제2 도전체층의 길이는, 1㎛ 내지 1㎜인 것을 특징으로 하는 반도체 장치.
  11. 반도체 기판에 형성된 제1 반도체 영역과,
    상기 제1 반도체 영역 상에 형성된 제1 절연막과,
    상기 제1 절연막 상에 형성되고, 그 적어도 일부의 폭이 상기 제1 반도체 영역의 폭보다도 넓은 제1 전극과,
    상기 제1 반도체 영역, 제1 절연막 및 제1 전극을 자기 정합적으로 분리하는 제1 소자 분리와,
    상기 제1 전극의 적어도 상면에 형성된 제2 절연막과,
    상기 제2 절연막에 접하여 형성된 제2 전극
    을 구비하는 불휘발성 반도체 기억 소자와,
    상기 반도체 기판에 형성된 제2 반도체 영역과,
    상기 제2 반도체 영역 상에 형성된 상기 제1 절연막보다 두꺼운 제3 절연막과,
    상기 제3 절연막 상에 형성되고, 상기 제1 전극과 동일한 재료를 포함하고, 그 적어도 일부의 폭이 상기 제2 반도체 영역의 폭보다도 넓은 도전체층과,
    상기 제2 반도체 영역, 제3 절연막 및 도전체층을 자기 정합적으로 분리하는 제2 소자 분리와,
    상기 도전체층의 상면에 형성된 제4 절연막과,
    상기 도전체층의 양단의 상기 제4 절연막 상에 형성되고, 상기 제2 전극의 적어도 일부와 동일한 재료를 포함하고, 상기 도전체층에 접속된 제3 및 제4 전극
    을 구비하는 저항 소자
    를 구비하는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서,
    상기 저항 소자는, 병렬하여 주기적으로 형성된 복수의 상기 도전체층을 포함하고, 적어도 양단의 상기 도전체층은 전기적으로 분리되어 있는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서,
    상기 양단의 도전체층을 제외한 적어도 2개의 상기 도전체층은, 양단에 형성된 상기 제3 및 제4 전극 중 적어도 어느 한쪽을 통하여 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  14. 제11항에 있어서,
    상기 저항 소자의 상기 도전체층과 상기 제3 혹은 제4 전극의 접속부는, 상기 도전체층의 영역 내에서 이 도전체층의 길이 방향으로 긴 형상을 갖는 것을 특 징으로 하는 반도체 장치.
  15. 제11항에 있어서,
    상기 저항 소자의 상기 제4 절연막 상에 형성되고, 상기 제3 및 제4 전극의 사이에 전기적으로 분리되어 배치되고, 상기 제2 전극의 적어도 일부와 동일한 재료로 형성된 제2 도전체층을 구비하는 것을 특징으로 하는 반도체 장치.
  16. 제11항에 있어서,
    상기 제2, 제3 및 제4 전극은, 적어도 금속 실리사이드층 혹은 금속층을 구비하는 것을 특징으로 하는 반도체 장치.
  17. 제11항에 있어서,
    상기 제1 절연막은, 두께 4㎚ 내지 12㎚의 실리콘 산화막 혹은 실리콘 옥시나이트라이드막을 포함하고, 상기 제3 절연막은, 두께 13㎚ 내지 50㎚의 실리콘 산화막 혹은 실리콘 옥시나이트라이드막을 포함하는 것을 특징으로 하는 반도체 장치.
  18. 제11항에 있어서,
    상기 제1 소자 분리의 폭은, 10㎚ 내지 140㎚이고, 상기 제2 소자 분리의 폭은 150nm 내지 500㎚인 것을 특징으로 하는 반도체 장치.
  19. 제15항에 있어서,
    상기 제2 도전체층의 폭은 150㎚ 내지 500㎚이고, 상기 제2 도전체층의 길이는, 1㎛ 내지 1㎜인 것을 특징으로 하는 반도체 장치.
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