JP2010092929A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】製造コストを抑えた不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、データを記憶するメモリセルトランジスタＭＴｒ、及びメモリセルトランジスタＭＴｒの周辺に設けられた抵抗素子ＲＥを備える。メモリセルトランジスタＭＴｒは、Ｐ型半導体基板１０の上方に形成され且つ電荷を蓄積する電荷蓄積層２３と、電荷蓄積層２３の上方にブロック絶縁層２４を介して形成された半導体層２５と、半導体層２５の上面に形成されたシリサイド層２６とを備える。抵抗素子ＲＥは、半導体層２５と同層に形成された半導体層３２と、半導体層３２の上面であってシリサイド層２６と同層に形成されたシリサイド層３３ａ、３３ｂとを備える。半導体層３２は、Ｘ方向に延びるように形成されている。シリサイド層３３ａ、３３ｂは、半導体層３２のＸ方向の両端に形成されている。
【選択図】図２Ａ
【解決手段】不揮発性半導体記憶装置は、データを記憶するメモリセルトランジスタＭＴｒ、及びメモリセルトランジスタＭＴｒの周辺に設けられた抵抗素子ＲＥを備える。メモリセルトランジスタＭＴｒは、Ｐ型半導体基板１０の上方に形成され且つ電荷を蓄積する電荷蓄積層２３と、電荷蓄積層２３の上方にブロック絶縁層２４を介して形成された半導体層２５と、半導体層２５の上面に形成されたシリサイド層２６とを備える。抵抗素子ＲＥは、半導体層２５と同層に形成された半導体層３２と、半導体層３２の上面であってシリサイド層２６と同層に形成されたシリサイド層３３ａ、３３ｂとを備える。半導体層３２は、Ｘ方向に延びるように形成されている。シリサイド層３３ａ、３３ｂは、半導体層３２のＸ方向の両端に形成されている。
【選択図】図２Ａ
Description
本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
抵抗素子は、アナログ電気回路に広く用いられている。抵抗素子を使用しているアナログ回路には、ＲＣ遅延回路、基準電位発生回路、昇圧電位レギュレータ、降圧電位レギュレータなどがある。特に、ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置においては、種々の内部電圧を装置内で発生している。従って、数多くのアナログ回路を搭載しており、非常に多くの抵抗素子を使用している。
不揮発性半導体記憶装置に用いられる抵抗素子として代表的なものには、（Ａ）拡散層を用いたもの、（Ｂ）ポリシリコンを用いたもの（例えば、特許文献１参照）、（Ｃ）抵抗値が比較的高い金属配線（例えばタングステン）を用いたものの３つがある。シート抵抗値は（Ａ）→（Ｂ）→（Ｃ）の順に低くなる。（Ａ）の拡散層は抵抗値が高く、面積小さな抵抗素子を提供できるが、印加する電圧に応じて拡散層端部に生成される空乏層の幅が変わるため、電気伝導に関わる拡散層の面積がそれに応じて変動する。すなわち、抵抗値が電圧依存性を持つ。これは抵抗素子として好ましくない特性であり、高精度の抵抗値を必要とするアナログ回路では使用されることが少ない。（Ｃ）の抵抗値は電圧依存性を持たないが、金属であるために抵抗値が低いため、大きな抵抗値を実現するために必要な面積が大きい。以上の事情から、面積は（Ａ）に較べると比較的大きいが、（Ｂ）のポリシリコンを用いた抵抗素子がアナログ回路では頻繁に用いられる。
上記の抵抗素子の製造工程においては、歩留まり改善、信頼性改善、特性改善等の理由で、熱工程等のプロセスに変更が生じる。これにより、ポリシリコンにて形成された抵抗素子の抵抗値は、大きく変化する場合がある。すなわち、抵抗素子を用いた回路の動作は、保証できなくなる。以上の問題を解決するため、ポリシリコンのエッチングに用いられるマスクは、作り直す必要がある。したがって、不揮発性半導体記憶装置に用いられる抵抗素子においては、容易に抵抗値を変更することが可能な製造プロセスが求められている。
特開２００７−２６６４９９号公報
本発明は、製造コストを抑えた不揮発性半導体記憶装置を提供する。
本発明の一態様に係る不揮発性半導体記憶装置は、データを記憶するメモリセル、及び当該メモリセルの周辺に設けられた抵抗素子を備える不揮発性半導体記憶装置であって、前記メモリセルは、基板の上方に形成され且つ電荷を蓄積する電荷蓄積層と、前記電荷蓄積層の上面に絶縁層を介して形成された第１半導体層と、前記第１半導体層の上面に形成され且つ前記第１半導体層よりも抵抗の低い第１低抵抗層とを備え、前記抵抗素子は、前記第１半導体層と同層に形成された第２半導体層と、前記第２半導体層の上面であって前記第１低抵抗層と同層に形成され且つ前記第２半導体層よりも抵抗の低い第２低抵抗層とを備え、前記第２半導体層は、前記基板に平行な第１方向に延びるように形成され、前記第２低抵抗層は、前記第２半導体層の前記第１方向の両端に形成されていることを特徴とする。
本発明は、製造コストを抑えた不揮発性半導体記憶装置を提供することが可能となる。
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施形態について説明する。
［第１実施形態］
（第１実施形態に係る不揮発性半導体記憶装置のブロック構成）
図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置（ＮＡＮＤ型ＥＥＰＲＯＭフラッシュメモリ）のブロック構成を示している。第１実施形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリセルアレイ１１１、ビット線制御回路１１２、アドレスバッファ１１３、ロウデコーダ１１４、カラムデコーダ１１５、データ入出力バッファ１１６、ゲート電位制御回路１１７、ベリファイ回路１１８、ウェル電位制御回路１１９、内部電位発生回路１２０、及び基準電位発生回路１２１を有する。
（第１実施形態に係る不揮発性半導体記憶装置のブロック構成）
図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置（ＮＡＮＤ型ＥＥＰＲＯＭフラッシュメモリ）のブロック構成を示している。第１実施形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリセルアレイ１１１、ビット線制御回路１１２、アドレスバッファ１１３、ロウデコーダ１１４、カラムデコーダ１１５、データ入出力バッファ１１６、ゲート電位制御回路１１７、ベリファイ回路１１８、ウェル電位制御回路１１９、内部電位発生回路１２０、及び基準電位発生回路１２１を有する。
メモリセルアレイ１は、データを電気的に記憶するメモリトランジスタＭＴｒを有する。ビット線制御回路１１２は、メモリセルアレイ１の読み出しデータをセンスし書き込みデータをラッチする。アドレスバッファ１１３は、アドレス信号Ａｄｄを取り込み、行アドレス信号および列アドレス信号を生成し出力する。ロウデコーダ１１４及びカラムデコーダ１１５は、取り込まれたアドレス信号Ａｄｄをデコードする。データ入出力バッファ１１６は、ビット線制御回路１１２にて増幅された出力データを一時的に保持し、所定のタイミングで出力する。ゲート電位制御回路１１７は、ロウデコーダ１１４に設けられたトランジスタのゲートに与えるゲート電位を制御する。ベリファイ回路１１８は、ビット線制御回路１１２にて読み出されたデータに基づき書き込み動作や、消去動作が完了したことを確認する。ウェル電位制御回路１１９は、メモリセルアレイ１１１が形成された基板又はウェルの電位を調整する。内部電位発生回路１２０は、基準電位に基づき内部電位を発生させる。基準電位発生回路１２１は、基準電位を発生させる。内部電位発生回路１２０及び基準電位発生回路１２１は、抵抗素子ＲＥを有する。
（第１実施形態に係る不揮発性半導体記憶装置の積層構造）
次に、図２Ａ、図３を参照して、第１実施形態に係る不揮発性半導体記憶装置の積層構造について説明する。図２Ａは、第１実施形態に係る不揮発性半導体記憶装置の断面図である。図３は、後述する抵抗層３０の上面図である。なお、以下の説明において、Ｐ型半導体基板１０に平行な所定方向をＸ方向とし、積層方向及びＸ方向に直交する方向をＹ方向とする。
次に、図２Ａ、図３を参照して、第１実施形態に係る不揮発性半導体記憶装置の積層構造について説明する。図２Ａは、第１実施形態に係る不揮発性半導体記憶装置の断面図である。図３は、後述する抵抗層３０の上面図である。なお、以下の説明において、Ｐ型半導体基板１０に平行な所定方向をＸ方向とし、積層方向及びＸ方向に直交する方向をＹ方向とする。
図２Ａに示すように、第１実施形態に係る不揮発性半導体記憶装置は、メモリ層２０、抵抗層３０、及びトランジスタ層４０を有する。メモリ層２０は、メモリセルアレイ１１１内に設けられ、メモリトランジスタＭＴｒとして機能する。抵抗層３０は、内部電位発生回路１２０及び基準電位発生回路１２１などの内に設けられ、抵抗素子ＲＥとして機能する。トランジスタ層４０は、各種回路の中で使われるトランジスタＴｒとして機能する。
メモリ層２０は、Ｐ型半導体基板１０上に形成されたＮ型ウェル１１およびＰ型ウェル１２内に設けられたＮ型拡散層２１を備える。Ｎ型拡散層２１は、Ｘ方向に所定間隔をもって形成されている。
メモリ層２０は、Ｐ型半導体基板１０上に順次形成されたトンネル絶縁層２２、電荷蓄積層２３、ブロック絶縁層２４、半導体層２５、及びシリサイド層２６を備える。メモリ層２０は、所謂、ＭＯＮＯＳ構造もしくはＳＯＮＯＳ構造に構成されている。ブロック絶縁層２４と半導体層２５の間には、図２Ｂに示すように、消去特性を改善するためのＴａＮ等の金属化合物層２７が、更に挿入されている場合もある。
トンネル絶縁層２２は、拡散層２１を跨ぐようにＰ型半導体基板１０上に形成されている。電荷蓄積層２３は、トンネル絶縁層２２の上面に形成されている。電荷蓄積層２３は、電荷を蓄積可能に構成されている。ブロック絶縁層２４は、電荷蓄積層２３の上面に形成されている。半導体層２５は、ブロック絶縁層２４の上面に形成され、メモリトランジスタＭＴｒのコントロールゲートとして機能する。シリサイド層２６は、半導体層２５の上面に形成されている。シリサイド層２６は、半導体層２５よりも低い抵抗を有する。例えば、シリサイド層２６の抵抗は、半導体層２５の抵抗の約１／１０〜１／１００である。
トンネル絶縁層２２は、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層２３は、窒化シリコン（ＳｉＮ）にて構成されている。ブロック絶縁層２４は、酸化アルミニウム（Ａｌ２Ｏ３）にて構成されている。半導体層２５は、ポリシリコン（Ｓｉ）にて構成されている。シリサイド層２６は、ニッケルシリサイド（ＮｉＳｉ）、タングステンシリサイド（ＷＳｉ）、コバルトシリサイド（ＣｏＳｉ）などのシリサイドにて構成されている。
上記構成を有するメモリ層２０は、電荷蓄積層２３に電荷を蓄積することにより、データを記憶する。
抵抗層３０は、Ｙ方向に所定ピッチをもって形成されている。抵抗層３０は、Ｐ型半導体基板１０上に順次積層された層間絶縁層３１、半導体層３２、シリサイド層３３ａ（シリサイド層３３ｂ）、プラグ層３４ａ（プラグ層３４ｂ）、配線層３５ａ（配線層３５ｂ）を備える。層間絶縁層３１としては、高耐圧トランジスタのゲート酸化膜を用いることができる。
トランジスタ層４０は、Ｐ型半導体基板１０上に、もしくはＰ型半導体基板１０上に形成されたＰ型ウェルまたはＮ型ウェルの上に、順次形成されたゲート絶縁膜層４１、半導体層４２、及びシリサイド層４３を備える。トランジスタ層４０は、所謂、ＭＯＳ構造に構成されている。通常、ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置においては、高耐圧トランジスタと低耐圧トランジスタの両方が存在する。低耐圧トランジスタのゲート絶縁膜層４１の厚さは、７〜９ｎｍ程度であり、高耐圧トランジスタのゲート絶縁膜層４１の厚さは、３０〜４０ｎｍ程度である。
ゲート絶縁層４１は、酸化シリコン（ＳｉＯ２）にて構成されている。半導体層４２は、ポリシリコン（Ｓｉ）にて構成されている。シリサイド層４３は、ニッケルシリサイド（ＮｉＳｉ）、タングステンシリサイド（ＷＳｉ）、コバルトシリサイド（ＣｏＳｉ）などのシリサイドにて構成されている。
半導体層３２は、メモリ層２０の半導体層２５と同層に形成されている。シリサイド層３３ａ、３３ｂは、メモリ層２０のシリサイド層２６と同層に形成されている。
図３に示すように、半導体層３２は、上方からみてＸ方向に延びるストライプ状に形成されている。半導体層３２は、Ｙ方向に所定ピッチＰを設けて複数配列されている。半導体層３２は、Ｘ方向に長さＬａをもって形成されている。
シリサイド層３３ａ、３３ｂは、半導体層３２よりも低い抵抗を有する。例えば、シリサイド層３３ａ、３３ｂの抵抗は、半導体層３２の抵抗の約１／１０〜１／１００である。シリサイド層３３ａ、３３ｂは、Ｘ方向に延びる板状に形成されている。シリサイド層３３ａは、半導体層３２のＸ方向の一端に形成されている。シリサイド層３３ｂは、半導体層３２のＸ方向の他端に形成されている。換言すると、シリサイド層３３ａ、３３ｂは、半導体層３２の両端上にＸ方向に間隔Ｌをもって形成されている。
プラグ層３４ａ、３４ｂは、シリサイド層３３ａ、３３ｂの上面から積層方向に延びるように柱状に２本形成されている。配線層３５ａ、３５ｂは、プラグ層３４ａ及びプラグ層３４ｂの上面に接するように形成されている。プラグを２本ずつ形成することで、プラグが正常に形成されないことに起因する、シリサイド層と配線層間の接続不具合を抑制することができる。
層間絶縁層３１は、酸化シリコン（ＳｉＯ２）にて構成されている。半導体層３２は、ポリシリコン（Ｓｉ）にて構成されている。シリサイド層３３ａ、３３ｂは、ニッケルシリサイド（ＮｉＳｉ）、又はコバルトシリサイド（ＣｏＳｉ）にて構成されている。プラグ層３４ａ、３４ｂ、配線層３５ａ、３５ｂは、タングステン（Ｗ）などのシリサイドにて構成されている。
具体的に、半導体層３２のＹ方向の幅ＷＧＣとシリサイド層３３ａ、３３ｂのＹ方向の幅ＷＣは、０．３μｍである。Ｙ方向にて抵抗層３０が最も近接する距離（Ｓ）は、０．１μｍである。つまり、半導体層３２のＹ方向のピッチＰは、０．４μｍ（ＷＧＣ＋ＳまたはＷＣ＋Ｓ）である。
ここで、抵抗層３０の抵抗値について説明する。２個のプラグ層３４ａ、３４ｂの抵抗値を「ＲＣＳ」とし、シリサイド層３３ａ、３３ｂの抵抗値を「ＲＳＩＬＩ」とし、シリサイド層３３ａ、３３ｂ間の半導体層３２の抵抗値を「ＲＳＥＭＩ」とすれば、抵抗層３０の両端の間で構成される抵抗素子ＲＥの抵抗値Ｒは、以下に示す（数式１）にて表される。
上記（数式１）において、抵抗値「ＲＣＳ」及び抵抗値「ＲＳＩＬＩ」は、抵抗値「ＲＳＥＭＩ」と比較して、非常に小さい。従って、抵抗値「Ｒ」は、主に抵抗値「ＲＳＥＭＩ」に依存する。ここで、半導体層３２の抵抗率を「ρＳ」、半導体層３２の積層方向の厚みを「Ｈ」とすると、上記（数式１）は、以下に示す（数式２）にて表される。
つまり、（数式２）に示すように、抵抗層３０の抵抗値「Ｒ」は、シリサイド層３３ａ、３３ｂ間の間隔「Ｌ」に大きく依存する。従って、間隔Ｌを変えることで、抵抗素子ＲＥの抵抗値を変更することができる。
（第１実施形態に係る不揮発性半導体記憶装置の製造方法）
次に、図４を参照して、第１実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図４は、第１実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す概略図である。
次に、図４を参照して、第１実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図４は、第１実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す概略図である。
製造工程において、先ず、メモリ層２０の半導体層２５、抵抗層３０の半導体層３２、およびトランジスタ層４０の半導体層４２を同時に加工形成する。露光工程の回数を減らすために、半導体層３２、半導体層４２のパターンは同一のマスクを用いて行われる（加えて、半導体層２５のパターンも同一のマスクを用いて行われることもある）。続いて、抵抗層３０の半導体層３２の上面全体に亘ってシリサイド層３６を形成する。より詳細には、半導体層の上面にシリサイドのもととなる金属（例えばＮｉＳｉの場合にはＮｉ）をスパッタ方などにより積層した後に、加熱することで下のポリシリコンからなる半導体層との間でシリサイド化反応を起こさせてシリサイド層を形成する。本実施形態においては、半導体層中のポリシリコンが全てシリサイド化反応に使われないよう、半導体層が残るようにプロセス条件が設定されている。下に半導体層がなくシリサイド化反応を起こさなかった金属はエッチングにより取り除かれるため、半導体層の上にのみシリサイド層が形成される。この時、メモリ層２０のシリサイド層２６およびトランジスタ層４０のシリサイド層４３も同時に形成される。次に、（状態Ａ）においては、第１領域Ａｒ１の範囲でシリサイド層３６をエッチング除去して、半導体層３２のＸ方向両端にシリサイド層３３ａ、３３ｂを形成する。第１領域Ａｒ１は、Ｘ方向に第１の長さＬ１を有するものとする。
ここで、（状態Ａ）における抵抗層３０の抵抗値が、所望とする値よりも高い場合、（状態Ｂ）に示すように、エッチングマスクを修正して、第２領域Ａｒ２の範囲でシリサイド層３６をエッチング除去して、シリサイド層３３ａ、３３ｂを形成する。第２領域Ａｒ２は、Ｘ方向に第２の長さＬ２（Ｌ２＜Ｌ１）を有するものとする。
一方、（状態Ａ）における抵抗層３０の抵抗値が、所望とする値よりも低い場合、（状態Ｃ）に示すように、エッチングマスクを修正して、第３領域Ａｒ３の範囲でシリサイド層３６をエッチング除去して、シリサイド層３３ａ、３３ｂを形成する。第３領域Ａｒ３は、Ｘ方向に第３の長さＬ３（Ｌ３＞Ｌ１）を有するものとする。
（第１実施形態に係る不揮発性半導体記憶装置の効果）
次に、第１実施形態に係る不揮発性半導体記憶装置の効果について説明する。上記のように、第１実施形態に係る不揮発性半導体装置において、抵抗層３０の抵抗値は、半導体層３２のＸ方向の長さＬａでなく、半導体層３２上に形成されたシリサイド層３３ａ、３３ｂのＸ方向の間隔Ｌによって決定される。したがって、熱工程等のプロセスに変更が生じてポリシリコンの抵抗率が変化した場合には、Ｘ方向の間隔「Ｌ」を変更したエッチングマスクを作成して、半導体層３２上に形成されたシリサイド層３６を１層だけエッチングする範囲を変更するだけで良い。
次に、第１実施形態に係る不揮発性半導体記憶装置の効果について説明する。上記のように、第１実施形態に係る不揮発性半導体装置において、抵抗層３０の抵抗値は、半導体層３２のＸ方向の長さＬａでなく、半導体層３２上に形成されたシリサイド層３３ａ、３３ｂのＸ方向の間隔Ｌによって決定される。したがって、熱工程等のプロセスに変更が生じてポリシリコンの抵抗率が変化した場合には、Ｘ方向の間隔「Ｌ」を変更したエッチングマスクを作成して、半導体層３２上に形成されたシリサイド層３６を１層だけエッチングする範囲を変更するだけで良い。
メモリ層３０の抵抗値が半導体層３２の長さＬａで決まっている場合には、半導体層３２を加工するためのマスクを変更して半導体層３２の長さＬａを変更する必要がある。半導体層３２を加工するためのマスクには、半導体層３２の幅ＷＧＣを精度よく実現するために、微細寸法および高い寸法精度が要求される。従って、マスクは高価であり、且つマスクの製造に長時間を要する。
ところが、シリサイド層３６をエッチング加工するためのマスクは抵抗素子数本に跨る大きさの寸法しか要求されない（微細寸法および高い寸法精度は要求されない）。つまり、マスクは安価であり、製造が短時間で出来る。従って、第１実施形態に係る不揮発性半導体装置は、安価に製造することができる。また、第１実施形態に係る不揮発性半導体記憶装置は、短時間で製造することができる。
［第２実施形態］
（第２実施形態に係る不揮発性半導体記憶装置の積層構造）
次に、図５Ａ、図６を参照して、第２実施形態に係る不揮発性半導体記憶装置の積層構造について説明する。図５Ａは、第２実施形態に係る不揮発性半導体記憶装置の断面図である。図６は、後述する抵抗層３０Ａの上面図である。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
（第２実施形態に係る不揮発性半導体記憶装置の積層構造）
次に、図５Ａ、図６を参照して、第２実施形態に係る不揮発性半導体記憶装置の積層構造について説明する。図５Ａは、第２実施形態に係る不揮発性半導体記憶装置の断面図である。図６は、後述する抵抗層３０Ａの上面図である。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
図５Ａに示すように、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と異なるメモリ層２０Ａ、抵抗層３０Ａ、及びトランジスタ層４０Ａを有する。
メモリ層２０Ａは、Ｐ型半導体基板１０上に順次形成されたトンネル絶縁層２２、電荷蓄積層２３、ブロック絶縁層２４、半導体層２５Ａ、及びシリサイド層２６Ａを備える。ブロック絶縁層２４と半導体層２５Ａの間には、図５Ｂに示すように、消去特性を改善するためのＴａＮ等の金属化合物層２７Ａが、更に挿入されている場合もある。
抵抗層３０Ａは、第１実施形態と異なる半導体層３２Ａ、シリサイド層３３Ａａ、３３Ａｂを有する。半導体層３２Ａは、Ｘ方向に長さＬをもって形成されている。半導体層３２Ａの下面は、半導体層２５Ａの下面と揃うように形成されている。半導体層３２Ａの最上面は、半導体層２５Ａの上面よりも上方に位置する。半導体層３２Ａは、メモリ層２０Ａの半導体層２５Ａと同層に形成されている。シリサイド層３３Ａａ、３３Ａｂは、上方から半導体層３２Ａに埋め込まれるように形成されている。シリサイド層３３Ａａ、３３Ａｂは、半導体層３２ＡのＸ方向の両側に形成されている。シリサイド層３３Ａａ、３３Ａｂは、メモリ層２０Ａのシリサイド層２６Ａと同層に形成されている。
トランジスタ層４０Ａは、ゲート絶縁膜層４１、半導体層４２Ａ、及びシリサイド層４３Ａを有する。半導体層４２Ａの上面は、半導体層３２Ａの下面と揃うように形成されている。
図６に示すように、半導体層３２Ａは、上方からみてＸ方向に延びるストライプ状に形成されている。半導体層３２Ａは、Ｙ方向に所定ピッチＰを設けて複数配列されている。半導体層３２Ａは、Ｘ方向に長さＬａをもって形成されている。
シリサイド層３３Ａａ、３３Ａｂは、Ｘ方向に延びる板状に形成されている。シリサイド層３３Ａａは、半導体層３２のＸ方向の一端に形成されている。シリサイド層３３Ａｂは、半導体層３２のＸ方向の他端に形成されている。換言すると、シリサイド層３３Ａａ、３３Ａｂは、半導体層３２Ａの両端上にＸ方向に間隔Ｌをもって形成されている。
（第２実施形態に係る不揮発性半導体記憶装置の製造方法）
次に、図７を参照して、第２実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図７は、第１実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す概略図である。
次に、図７を参照して、第２実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図７は、第１実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す概略図である。
製造工程において、先ず、メモリ層２０Ａのトンネル絶縁層２２、抵抗層３０Ａの層間絶縁層３１、およびトランジスタ層４０Ａのゲート絶縁膜層４１の上面に、ポリシリコンからなる半導体層３２Ａ、半導体層２５Ａ、および半導体層４２Ａを同時に加工形成する。露光工程の回数を減らすために、半導体層３２Ａ、半導体層４２Ａのパターンは同一のマスクを用いて行われる（加えて、半導体層２５Ａのパターンも同一のマスクを用いて行われることもある）。
次に、半導体層３２Ａ、半導体層４２Ａおよび半導体層２５Ａの上面にシリコン窒化物（ＳｉＮ）を積層した後、エッチングマスクを用いてシリコン窒化物（ＳｉＮ）層３６Ａを除去することによって、シリサイド層を形成したい場所の半導体層を露出させる。（状態Ａ）においては、第１領域Ａｒ１の範囲外のシリコン窒化物（ＳｉＮ）層３６Ａをエッチング除去して、半導体層３２ＡのＸ方向両端部を露出させる。第１領域Ａｒ１は、Ｘ方向に第１の長さＬ１を有するものとする。
続いて、シリサイドのもととなる金属（例えばＮｉＳｉの場合にはＮｉ）をスパッタ方などにより積層した後に加熱することで、露出した半導体層と、その半導体層と接する金属層との間でシリサイド化反応を起こさせてシリサイド層３３Ａａ、３３Ａｂを形成する。本実施形態においては、半導体層中の全てのポリシリコンをシリサイド化反応に使わず、半導体層２５Ａおよび半導体層３２Ａが残るようにプロセス条件が設定されている。しかしながら、シリサイド化反応に半導体層２５Ａおよび半導体層３２Ａが、全てシリサイド化反応に使われて残らないような設定となっていてもよい。シリコン窒化物層３６Ａによりブロックされ、シリサイド化反応を起こさなかった金属はエッチングにより取り除かれる。メモリ層２０Ａのシリサイド層２６Ａおよびトランジスタ層４０Ａのシリサイド層４３Ａも、抵抗層３０Ａのシリサイド層３３Ａａ、３３Ａｂと同時に形成される。
ここで、（状態Ａ）における抵抗層３０Ａの抵抗値が、所望とする値よりも高い場合、（状態Ｂ）に示すように、エッチングマスクを修正して、第２領域Ａｒ２の範囲外のシリコン窒化物（ＳｉＮ）層３６Ａをエッチング除去して、シリサイド層３３Ａａ、３３Ａｂを形成する。第２領域Ａｒ２は、Ｘ方向に第２の長さＬ２（Ｌ２＜Ｌ１）を有するものとする。
一方、（状態Ａ）における抵抗層３０の抵抗値が、所望とする値よりも低い場合、（状態Ｃ）に示すように、エッチングマスクを修正して、第３領域Ａｒ３の範囲外のシリコン窒化物（ＳｉＮ）層３６Ａをエッチング除去して、シリサイド層３３Ａａ、３３Ａｂを形成する。第３領域Ａｒ３は、Ｘ方向に第３の長さＬ３（Ｌ３＞Ｌ１）を有するものとする。
（第２実施形態に係る不揮発性半導体記憶装置の効果）
次に、第２実施形態に係る不揮発性半導体記憶装置の効果について説明する。上記のように、第２実施形態に係る不揮発性半導体装置において、抵抗層３０Ａの抵抗値は、半導体層３２ＡのＸ方向の長さＬａでなく、半導体層３２Ａ上に形成されたシリサイド層３３Ａａ、３３ＡｂのＸ方向の間隔Ｌによって決定される。したがって、熱工程等のプロセスに変更が生じてポリシリコンの抵抗率が変化した場合には、Ｘ方向の間隔「Ｌ」を変更したエッチングマスクを作成して、シリサイド層３３Ａａ、３３Ａｂを形成しない半導体層３２Ａの範囲を変更するだけで良い。
次に、第２実施形態に係る不揮発性半導体記憶装置の効果について説明する。上記のように、第２実施形態に係る不揮発性半導体装置において、抵抗層３０Ａの抵抗値は、半導体層３２ＡのＸ方向の長さＬａでなく、半導体層３２Ａ上に形成されたシリサイド層３３Ａａ、３３ＡｂのＸ方向の間隔Ｌによって決定される。したがって、熱工程等のプロセスに変更が生じてポリシリコンの抵抗率が変化した場合には、Ｘ方向の間隔「Ｌ」を変更したエッチングマスクを作成して、シリサイド層３３Ａａ、３３Ａｂを形成しない半導体層３２Ａの範囲を変更するだけで良い。
メモリ層３０Ａの抵抗値が半導体層３２Ａの長さＬａで決まっている場合には、半導体層３２Ａを加工するためのマスクを変更して半導体層３２Ａの長さＬａを変更する必要がある。半導体層３２Ａを加工するためのマスクには、半導体層３２Ａの幅ＷＧＣを精度よく実現するために、微細寸法および高い寸法精度が要求される。従って、マスクは高価であり、且つマスクの製造に長時間を要する。
ところが、シリサイド層３６Ａをエッチング加工するためのマスクは、抵抗素子数本に跨る大きさの寸法しか要求されない（微細寸法および高い寸法精度は要求されない）。つまり、マスクは安価であり、製造が短時間で出来る。従って、第２実施形態に係る不揮発性半導体装置は、安価に製造することができる。また、第２実施形態に係る不揮発性半導体記憶装置は、短時間で製造することができる。
［第３実施形態］
（第３実施形態に係る不揮発性半導体記憶装置の積層構造）
次に、図８を参照して、第３施形態に係る不揮発性半導体記憶装置の積層構造について説明する。図８は、第３実施形態に係る不揮発性半導体記憶装置の抵抗層３０Ｂを示す上面図である。なお、第３実施形態において、第１及び第２実施形態と同様の構成については、同一符号を付し、その説明を省略する。
（第３実施形態に係る不揮発性半導体記憶装置の積層構造）
次に、図８を参照して、第３施形態に係る不揮発性半導体記憶装置の積層構造について説明する。図８は、第３実施形態に係る不揮発性半導体記憶装置の抵抗層３０Ｂを示す上面図である。なお、第３実施形態において、第１及び第２実施形態と同様の構成については、同一符号を付し、その説明を省略する。
図８に示すように、第３実施形態に係る不揮発性半導体記憶装置は、第１及び第２実施形態と異なる抵抗層３０Ｂを有する。抵抗層３０Ｂは、第１及び第２実施形態と異なる半導体層３２Ｂを有する。
半導体層３２ＢのＹ方向の幅ＷＧＣａは、シリサイド層３３ａ、３３ｂのＹ方向の幅ＷＣよりも小さく形成されている。シリサイド層３３ａ、３３ｂのＹ方向の幅ＷＣは、第１、第２実施形態と同様に形成されている。シリサイド層３３ａ、３３ｂは、その上面でプラグ層３４ａ、３４ｂとコンタクトをとる必要があるためである。
具体的に、半導体層３２ＢのＹ方向の幅ＷＧＣａは、０．２５μｍである。シリサイド層３３ａ、３３ｂのＹ方向の幅ＷＣは、第１及び第２実施形態と同様に、０．３μｍである。Ｙ方向にて抵抗層３０Ｂが最も近接する距離Ｓは、０．１μｍである。つまり、半導体層３２ＢのＹ方向のピッチＰａは、０．４μｍ（ＷＣ＋Ｓ）である。
（第３実施形態に係る不揮発性半導体記憶装置の効果）
次に、第３実施形態に係る不揮発性半導体記憶装置の効果について説明する。第３実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の構成を有するので、第１実施形態と同様の効果を奏する。また、第３実施形態に係る不揮発性半導体記憶装置は、シリサイド層３３ａ、３３ｂよりも短いＹ方向の幅をもつ半導体層３２Ｂを備える。したがって、第３実施形態に係る不揮発性半導体記憶装置は、抵抗層３０Ｂにて、第１及び第２実施形態よりも高い抵抗値をもつ抵抗素子ＲＥを構成することができる。
次に、第３実施形態に係る不揮発性半導体記憶装置の効果について説明する。第３実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の構成を有するので、第１実施形態と同様の効果を奏する。また、第３実施形態に係る不揮発性半導体記憶装置は、シリサイド層３３ａ、３３ｂよりも短いＹ方向の幅をもつ半導体層３２Ｂを備える。したがって、第３実施形態に係る不揮発性半導体記憶装置は、抵抗層３０Ｂにて、第１及び第２実施形態よりも高い抵抗値をもつ抵抗素子ＲＥを構成することができる。
［第４実施形態］
（第４実施形態に係る不揮発性半導体記憶装置の積層構造）
次に、図９を参照して、第４実施形態に係る不揮発性半導体記憶装置の積層構造について説明する。図９は、第４実施形態に係る不揮発性半導体記憶装置の抵抗層３０Ｃを示す上面図である。図９は、配線層３５ａ、３５ｂを省略して記載している。なお、第４実施形態において、第１〜第３実施形態と同様の構成については、同一符号を付し、その説明を省略する。
（第４実施形態に係る不揮発性半導体記憶装置の積層構造）
次に、図９を参照して、第４実施形態に係る不揮発性半導体記憶装置の積層構造について説明する。図９は、第４実施形態に係る不揮発性半導体記憶装置の抵抗層３０Ｃを示す上面図である。図９は、配線層３５ａ、３５ｂを省略して記載している。なお、第４実施形態において、第１〜第３実施形態と同様の構成については、同一符号を付し、その説明を省略する。
図９に示すように、第４実施形態に係る不揮発性半導体記憶装置は、第１〜第３実施形態と異なる抵抗層３０Ｃを有する。抵抗層３０Ｃにおいて、Ｙ方向に並ぶ半導体層３２Ｂは、交互にＸ方向にずれるように形成されている。換言すると、Ｙ方向に並ぶ奇数番目のシリサイド層３３ａ、３３ｂの端部は、Ｘ方向における位置Ａ１、Ａ２に揃うように形成されている。また、Ｙ方向に並ぶ偶数番目のシリサイド層３３ａ、３３ｂの端部は、Ｘ方向における位置Ｂ１、Ｂ２に揃うように形成されている。位置Ａ１と位置Ｂ１との間は、Ｘ方向に所定距離Ｄだけ離れ、位置Ａ２と位置Ｂ２との間は、Ｘ方向に所定距離Ｄだけ離れている。
具体的に、半導体層３２ＢのＹ方向の幅ＷＧＣａは、０．２５μｍである。シリサイド層３３ａ、３３ｂのＹ方向の幅ＷＣは、０．３μｍである。Ｙ方向にて抵抗層３０Ｃが最も近接する距離Ｓａは、０．１μｍである。つまり、半導体層３２ＢのＹ方向にピッチＰｂは、０．３５μｍ（（ＷＧＣａ＋ＷＣ）／２＋Ｓａ）である。つまり、第４実施形態に係る不揮発性半導体記憶装置は、第３実施形態と比較して、半導体層３２ＢのＹ方向にピッチを０．０５μｍ（（ＷＣ−ＷＧＣａ）／２）だけ減少させることができる。例えば、第３実施形態にて半導体層３２ＢをＹ方向に７本並べた場合の占有面積と、第４実施形態にて半導体層３２ＢをＹ方向に８本並べた場合の占有面積は、等しくなる。
（第４実施形態に係る不揮発性半導体記憶装置の効果）
次に、図１０を参照して、第４実施形態に係る不揮発性半導体記憶装置の効果について説明する。図１０は、半導体層３２ＢのＸ方向の変化に伴う第４実施形態の単位面積あたりの抵抗値と、第３実施形態の単位面積あたりの抵抗値とを示す図である。図８に示すように、第３実施形態よりも、第４実施形態に係る不揮発性半導体記憶装置は、単位面積当たりの抵抗値を大きくすることができる。
次に、図１０を参照して、第４実施形態に係る不揮発性半導体記憶装置の効果について説明する。図１０は、半導体層３２ＢのＸ方向の変化に伴う第４実施形態の単位面積あたりの抵抗値と、第３実施形態の単位面積あたりの抵抗値とを示す図である。図８に示すように、第３実施形態よりも、第４実施形態に係る不揮発性半導体記憶装置は、単位面積当たりの抵抗値を大きくすることができる。
［第５実施形態］
（第５実施形態に係る不揮発性半導体記憶装置の積層構造）
次に、図１１を参照して、第５実施形態に係る不揮発性半導体記憶装置の積層構造について説明する。図１１は、第５実施形態に係る不揮発性半導体記憶装置の抵抗層３０Ｄを示す上面図である。なお、第５実施形態において、第１〜第４実施形態と同様の構成については、同一符号を付し、その説明を省略する。
（第５実施形態に係る不揮発性半導体記憶装置の積層構造）
次に、図１１を参照して、第５実施形態に係る不揮発性半導体記憶装置の積層構造について説明する。図１１は、第５実施形態に係る不揮発性半導体記憶装置の抵抗層３０Ｄを示す上面図である。なお、第５実施形態において、第１〜第４実施形態と同様の構成については、同一符号を付し、その説明を省略する。
図１１に示すように、第５実施形態に係る不揮発性半導体記憶装置は、第１〜第４実施形態と異なる抵抗層３０Ｄを有する。抵抗層３０Ｄは、第３，第４実施形態と同一の半導体層３２Ｂに加えて、第３，第４実施形態と異なる半導体層３２Ｄを有する。半導体層３２Ｂと半導体層３２Ｄは、Ｙ方向に交互に設けられている。半導体層３２Ｂ、３２Ｄは、Ｘ方向の中心を揃えて配列されている。半導体層３２Ｂは、Ｘ方向に長さＬａをもって形成されている。半導体層３２Ｄは、Ｘ方向に長さＬａ’（Ｌａ’＜Ｌａ）をもって形成されている。
シリサイド層３３ａ、３３ｂは、半導体層３２Ｂと同様に、半導体層３２Ｄ上にも形成されている。シリサイド層３３ａ、３３ｂは、半導体層３２ＤのＸ方向両端に形成されている。シリサイド層３３ａ、３３ｂは、半導体層３２Ｂ上にＸ方向に間隔Ｌをもって形成されている。シリサイド層３３ａ、３３ｂは、半導体層３２Ｄ上にＸ方向に間隔Ｌ’（Ｌ’＜Ｌ）をもって形成されている。
半導体層３２Ｂ、３２ＤのＹ方向の幅ＷＧＣａは、０．２５μｍである。シリサイド層３３ａ、３３ｂのＹ方向の幅ＷＣは、０．３μｍである。Ｙ方向にて抵抗層３０Ｄが最も近接する距離Ｓａは、０．１μｍである。つまり、半導体層３２Ｂ、３２ＤのＹ方向のピッチＰｃは、０．３７５μｍ（（ＷＧＣａ＋ＷＣ）／２＋Ｓａ）である。
（第５実施形態に係る不揮発性半導体記憶装置の効果）
次に、第５実施形態に係る不揮発性半導体記憶装置の効果について説明する。第５実施形態に係る不揮発性半導体記憶装置は、第４実施形態と同様の効果を奏することができる。
次に、第５実施形態に係る不揮発性半導体記憶装置の効果について説明する。第５実施形態に係る不揮発性半導体記憶装置は、第４実施形態と同様の効果を奏することができる。
［第６実施形態］
（第６実施形態に係る不揮発性半導体記憶装置の積層構造）
次に、図１２を参照して、第６実施形態に係る不揮発性半導体記憶装置の積層構造について説明する。図１２は、第６実施形態に係る不揮発性半導体記憶装置の抵抗層３０Ｅを示す上面図である。なお、第６実施形態において、第１〜第５実施形態と同様の構成については、同一符号を付し、その説明を省略する。
（第６実施形態に係る不揮発性半導体記憶装置の積層構造）
次に、図１２を参照して、第６実施形態に係る不揮発性半導体記憶装置の積層構造について説明する。図１２は、第６実施形態に係る不揮発性半導体記憶装置の抵抗層３０Ｅを示す上面図である。なお、第６実施形態において、第１〜第５実施形態と同様の構成については、同一符号を付し、その説明を省略する。
図１２に示すように、第６実施形態に係る不揮発性半導体記憶装置は、第１〜第４実施形態と異なる抵抗層３０Ｅを有する。抵抗層３０Ｅは、第１〜第４実施形態と異なるシリサイド層３３Ｂａ、３３Ｂｂを有する。シリサイド層３３Ｂａ、３３Ｂｂは、Ｙ方向に交互に形成されている。シリサイド層３３Ｂａ、３３Ｂｂは、間隔Ｌをもって半導体層３２ＢのＸ方向の両端に一つずつ形成されている。シリサイド層３３Ｂａ、３３Ｂｂは、Ｘ方向における位置Ｃ１に、その端部を揃えるように形成されている。また、シリサイド層３３Ｂａ、３３Ｂｂは、Ｘ方向における位置Ｃ２に、その端部を揃えるように形成されている。位置Ｃ１と位置Ｃ２との間は、間隔Ｌだけ離れている。
シリサイド層３３Ｂａ、３３Ｂｂは、略凸字型に形成されている。シリサイド層３３Ｂａは、第１形状部３３１Ｂａ、及び第２形状部３３２Ｂａを有する。第１形状部３３１Ｂａは、Ｙ方向に並ぶシリサイド層３３Ｂｂ間に設けられている。第１形状部３３１Ｂａは、半導体層３２ＢのＹ方向の幅ＷＧＣａと同じ幅ＷＣ１を有し、Ｘ方向に第１長さＬｂａをもって形成されている。第２形状部３３２Ｂａは、半導体層３２ＢのＹ方向の幅ＷＧＣａよりも大きい幅ＷＣ２を有し、Ｘ方向に第２長さＬｂをもって形成されている。
シリサイド層３３Ｂｂは、第１形状部３３１Ｂｂ、及び第２形状部３３２Ｂｂを有する。第２形状部３３２Ｂｂは、Ｙ方向に並ぶシリサイド層３３Ｂａ間に設けられている。第１形状部３３１Ｂｂは、半導体層３２ＢのＹ方向の幅ＷＧＣａと同じ幅ＷＣ１を有し、Ｘ方向に第３長さＬｂｂ（Ｌｂｂ＞Ｌｂａ）をもって形成されている。第２形状部３３２Ｂｂは、半導体層３２ＢのＹ方向の幅ＷＧＣａよりも大きい幅ＷＣ２を有し、Ｘ方向に第２長さＬｂをもって形成されている。
シリサイド層３３Ｂａ、３３Ｂｂの第１形状部３３１Ｂａ、３３１ＢｂのＹ方向の幅ＷＣ１は、０．２５μｍである。シリサイド層３３Ｂａ、３３Ｂｂの第２形状部３３２Ｂａ、３３２ＢｂのＹ方向の幅ＷＣ２は、０．３μｍである。Ｙ方向にて抵抗層３０Ｅが最も近接する距離Ｓａは、０．１μｍである。つまり、半導体層３２ＢのＹ方向のピッチＰｄは、０．３７５μｍ（（ＷＧＣａ＋ＷＣ２）／２＋Ｓａ）である。
（第６実施形態に係る不揮発性半導体記憶装置の製造方法）
次に、図１３を参照して、第６実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図１３は、第６実施形態に係る不揮発性半導体記憶装置の製造工程を示す概略図である。
次に、図１３を参照して、第６実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図１３は、第６実施形態に係る不揮発性半導体記憶装置の製造工程を示す概略図である。
先ず、図１３の（状態Ａ１）に示すように、半導体層３２Ｂの上面にシリサイド層３６Ｂを形成する。Ｙ方向に並ぶシリサイド層４１Ａは、交互にＸ方向にずれるように形成されている。シリサイド層３６ＢのＸ方向両端近傍は、Ｙ方向に幅広に形成されている。シリサイド層３６Ｂは、第１形状部３６１、及び第２形状部３６２を有する。第１形状部３６１は、Ｘ方向に延びる矩形板状に形成されている。第１形状部３６１のＹ方向の幅は、半導体層３２ＢのＹ方向の幅と等しい。第２形状部３６２は、第１形状部３６１のＸ方向の両端に形成されている。第２形状部３６２は、Ｘ方向に延びる矩形板状に形成されている。第２形状部３６２のＹ方向の幅は、半導体層３２ＢのＹ方向の幅よりも広く形成されている。
続いて、図１３の（状態Ｂ１）に示すように、領域Ａｒ’の範囲でシリサイド層４１をエッチング除去して、半導体層３２ＢのＸ方向両端にシリサイド層３３Ｂａ、３３Ｂｂを形成する。領域Ａｒ’は、Ｘ方向に長さＬを有する。なお、第６実施形態においても、第１実施形態と同様に、領域Ａｒ’のＸ方向の長さを変えることで、抵抗素子ＲＥの抵抗値を容易に変えて製造することができる。
（第６実施形態に係る不揮発性半導体記憶装置の効果）
次に、第６実施形態に係る不揮発性半導体記憶装置の効果について説明する。第６実施形態に係る不揮発性半導体記憶装置は、第４及び第５実施形態と同様の効果を奏する。さらに、第６実施形態に係る不揮発性半導体記憶装置は、上記のような製造方法で形成されるので、安価に製造することができる。また、第６実施形態に係る不揮発性半導体記憶装置は、短時間で製造することができる。
次に、第６実施形態に係る不揮発性半導体記憶装置の効果について説明する。第６実施形態に係る不揮発性半導体記憶装置は、第４及び第５実施形態と同様の効果を奏する。さらに、第６実施形態に係る不揮発性半導体記憶装置は、上記のような製造方法で形成されるので、安価に製造することができる。また、第６実施形態に係る不揮発性半導体記憶装置は、短時間で製造することができる。
［その他実施形態］
以上、不揮発性半導体記憶装置の実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
以上、不揮発性半導体記憶装置の実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
１０…Ｐ型半導体基板、 ２０、２０Ａ…メモリ層、 ２２…トンネル絶縁層、 ２３…電荷蓄積層、 ２４…ブロック絶縁層、 ２５，２５Ａ…半導体層、 ２６、２６Ａ、３６、３６Ａ、３６Ｂ、４３、４３Ａ…シリサイド層、 ２７、２７Ａ…金属化合物層、 ３０、３０Ａ〜３０Ｅ…抵抗層、 ３１…層間絶縁層、 ３２、３２Ａ、３２Ｂ、３２Ｄ、４２、４２Ａ…半導体層、 ３３ａ、３３ｂ、３３Ａａ、３３Ａｂ、３３Ｂａ、３３Ｂｂ…シリサイド層、 ３４ａ、３４ｂ…プラグ層、 ３５ａ、３５ｂ…配線層、４１・・・ゲート絶縁膜層。
Claims (5)
- データを記憶するメモリセル、及び当該メモリセルの周辺に設けられた抵抗素子を備える不揮発性半導体記憶装置であって、
前記メモリセルは、
基板の上方に形成され且つ電荷を蓄積する電荷蓄積層と、
前記電荷蓄積層の上面に絶縁層を介して形成された第１半導体層と、
前記第１半導体層の上面に形成され且つ前記第１半導体層よりも抵抗の低い第１低抵抗層とを備え、
前記抵抗素子は、
前記第１半導体層と同層に形成された第２半導体層と、
前記第２半導体層の上面であって前記第１低抵抗層と同層に形成され且つ前記第２半導体層よりも抵抗の低い第２低抵抗層とを備え、
前記第２半導体層は、前記基板に平行な第１方向に延びるように形成され、
前記第２低抵抗層は、前記第２半導体層の前記第１方向の両端に形成されている
ことを特徴とする不揮発性半導体記憶装置。 - 前記第１低抵抗層及び前記第２低抵抗層は、シリサイドにて構成されている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。 - 前記第１半導体層と前記絶縁層の間に、金属化合物からなる導体層が挿入されている
ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。 - 前記第２半導体層は、積層方向及び前記第１方向に直交する第２方向に所定ピッチを設けて且つ前記第１方向に所定長さをもって複数形成され、
前記第２方向に並ぶ複数の第２半導体層は、交互に前記第１方向にずれるように形成されている
ことを特徴とする請求項１乃至請求項３のいずれか１項記載の不揮発性半導体記憶装置。 - 前記第２半導体層は、積層方向及び前記第１方向に直交する第２方向に所定ピッチを設けて且つ前記第１方向の中心を揃えるように複数形成され、
前記第２方向に並ぶ複数の第２半導体層は、交互に第１長さ、第２長さをもって形成されている
ことを特徴とする請求項１乃至請求項３のいずれか１項記載の不揮発性半導体記憶装置。
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