JP2006210700A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

不揮発性半導体記憶装置およびその製造方法 Download PDF

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佳孝 笹子
Takeshi Arikane
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哲史 河村
Hitoshi Kume
均 久米
Takashi Kobayashi
小林　　孝
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Abstract

【課題】 不揮発性半導体記憶装置の高集積化、高性能化を推進する。
【解決手段】 メモリセルは、浮遊ゲート２２１ｂ、ワード線ＷＬを構成する制御ゲート２２２ａおよび補助ゲート２２３ａを有するＭＯＳトランジスタで構成される。補助ゲート２２３ａのゲート酸化膜２１３の厚さは、浮遊ゲート２２１ｂのゲート酸化膜２１１の厚さよりも薄く、ワード線ＷＬの延在方向における補助ゲート２２３ａの寸法（ゲート幅）は、ワード線ＷＬの延在方向における浮遊ゲート２２１ｂのゲート長よりも小さい。また、補助ゲート２２３ａの下部のチャネル不純物濃度は、浮遊ゲート２２１ｂの下部のチャネル不純物濃度よりも低い。
【選択図】 図２

Description

本発明は、不揮発性半導体記憶装置およびその製造技術に関し、特に、電気的書き換えが可能な不揮発性半導体記憶装置の高集積化、高性能化に適用して有効な技術に関するものである。
電気的にデータの書き換えが可能な不揮発性半導体記憶装置のうち、一括消去が可能なものとしていわゆるフラッシュメモリが知られている。フラッシュメモリは携帯性、耐衝撃性に優れ、電気的に一括消去が可能なことから、近年、携帯型パーソナルコンピュータやデジタルスチルカメラ等の小型携帯情報機器の記憶装置として急速に需要が拡大している。
フラッシュメモリへの市場の要求のうち最も重要なのは、ビットコストの低減と書き込みの高速化である。従来、ビットコストの低減を実現するためには、個々のメモリセルごとにコンタクト孔を持たない、いわゆるコンタクトレス型フラッシュメモリ技術が用いられてきた。ビット線ピッチとワード線ピッチの両方を縮小する努力がなされた結果、加工ルールをＦとした場合、ビット線ピッチ＝２Ｆ、ワード線ピッチ＝２Ｆが達成されている(非特許文献１、２、３)。この場合、物理的なセル面積は４Ｆ２となるが、非特許文献１、３のように２ビット/セルの多値技術を適用することで、ビット当たり２Ｆ２の面積を実現することができる。
非特許文献１の例では、書き込みにソースサイドホットエレクトロン注入を用いることによって、もう一つの課題である書き込みの高速化を実現している。さらに、ソースサイドホットエレクトロン注入による書き込みの際に問題となる、チャネル電流ばらつきに起因する書き込み速度のばらつきを低減する技術として、非特許文献４にある定電荷注入書き込み方式(Constant-Charge-Injection Programming：ＣＣＩＰ)、さらに非特許文献１のセルにＣＣＩＰを適用可能にする非特許文献５の技術が開発されている。
International Electron Devices Meeting, 2003, p.823-826. International Electron Devices Meeting, 2003, p.819-822. 2003 Symposium on VLSI Technology p.89-90 2002 Symposium on VLSI Circuits p.302-303 2004 Symposium on VLSI Circuits p.72-73
現在用いられている非特許文献１と５の方法では、浮遊ゲート、制御ゲートに加えて第３ゲートを設けたメモリセル構造を採用し、第３ゲートに電圧を印加することによって形成される反転層をローカルビット線として用いている。これにより、ローカルビット線用の拡散層が不要となるために、ビット線ピッチを２Ｆに縮小することが可能である。
しかし、メモリセルの微細化がより進むと、いわゆる狭チャネル効果によって第３ゲート下に反転層が形成され難くなるために、ローカルデータ線の抵抗が増加する。そして、ローカルデータ線の抵抗増加は、
（１）書き込みの際、メモリセル部分でドレイン電位が低下するために、ソースサイドホットエレクトロン注入の効率が低下する。
（２）読み出し電流が低下するために、読み出し速度が低下する。
といった問題を引き起こす。また、隣り合うメモリセルの間の距離が小さくなることで、浮遊ゲート間の静電容量が増加する。これにより、あるセルの電位（しきい値状態）の変化が隣のセルに与えるしきい値変化が無視できなくなり、誤読み出しなど、メモリセルの信頼性を悪化させるという問題も生じる。
本発明の目的は、不揮発性半導体記憶装置の高集積化、高性能化を推進する技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明は、半導体基板の主面上に第１絶縁膜を介して形成された複数の第１ゲートと、前記第１ゲートを覆う第２絶縁膜を介して前記第１ゲートと電気的に分離され、前記半導体基板の主面の第１方向に延在する複数の第２ゲートと、前記半導体基板の主面上に第３絶縁膜を介して形成され、前記第１ゲートとは第４絶縁膜を介して電気的に分離され、前記第２ゲートとは前記第２絶縁膜を介して電気的に分離され、前記第１方向と直交する第２方向に延在する複数の第３ゲートとを有し、前記第３ゲートに電圧を印加したときに、前記第３ゲートの下部の前記半導体基板表面に形成される反転層をローカルデータ線として用いる不揮発性半導体記憶装置において、前記第３絶縁膜の直上における前記第３ゲートの前記第１方向に沿った寸法を、前記第１絶縁膜の直上における前記第１ゲートの前記第１方向に沿った寸法よりも１０％以上大きくするものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
反転層をローカルビット線として用いる半導体記憶装置のビット線ピッチの縮小に伴なって顕著になるローカルビット線抵抗の増加を抑制することができる。
ワード線ピッチの縮小に伴なって顕著になる隣接浮遊ゲート間容量結合によるメモリセルのしきい値変化を低減することができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１は、本実施の形態であるフラッシュメモリのメモリセルを示す平面図、図２（ａ）は図１のＡ−Ａ’線断面図、図２（ｂ）は図１のＢ−Ｂ’線断面図、図２（ｃ）は図１のＣ−Ｃ’線断面図である。なお、図１は、メモリセルの構成を見やすくするために、一部の部材の図示を省略してある。
本実施の形態の半導体記憶装置は、いわゆるフラッシュメモリのメモリセルを有している。このメモリセルは、半導体基板（以下、基板という）２００の主面に形成されたｐ型ウエル２０１、浮遊ゲート（第１ゲート）２２１ｂ、制御ゲート（第２ゲート）２２２ａおよび補助ゲート（第３ゲート）２２３ａを備えている。
各メモリセルの制御ゲート２２２ａは、図１に示す行方向（ｘ方向）に沿って互いに接続され、ワード線ＷＬを構成している。浮遊ゲート２２１ｂとｐ型ウエル２０１とはゲート酸化膜（第１絶縁膜）２１１により分離され、浮遊ゲート２２１ｂと補助ゲート２２３ａとは酸化シリコン膜（第４絶縁膜）２１４ａにより分離されている。また、浮遊ゲート２２１ｂと制御ゲート２２２ａ（ワード線ＷＬ）とは、絶縁膜（第２絶縁膜）２１２ａにより分離されている。ワード線ＷＬと垂直な方向において互いに隣接する浮遊ゲート２２１ｂ同士は、酸化シリコン膜（第６絶縁膜）２１６ａにより分離されている。さらに、補助ゲート２２３ａと制御ゲート２２２ａ（ワード線ＷＬ）とは窒化シリコン膜２１５ａ（第５絶縁膜）と絶縁膜２１２ａとにより分離され、補助ゲート２２３ａとｐ型ウエル２０１とはゲート酸化膜（第３絶縁膜）２１３により分離されている。
メモリセルのソースおよびドレインは、行方向（ｘ方向）に垂直な列方向（ｙ方向）に延在して形成された補助ゲート２２３ａに電圧を印加した際、補助ゲート２２３ａの下部のｐ型ウエル２０１に形成される反転層によって構成され、ローカルデータ線としての機能を兼ねている。すなわち、本実施の形態のフラッシュメモリは、メモリセル毎にコンタクト孔を持たない、いわゆるコンタクトレス型のメモリアレイによって構成されている。また、ｐ型ウエル２０１に形成される反転層をローカルデータ線として用いることにより、メモリアレイ内に別途ローカルデータ線用の拡散層を形成する必要がない。これにより、データ線のピッチを縮小することができるので、メモリセルを高集積化することができる。
本実施の形態のフラッシュメモリは、さらに次のような特徴を有している。
（１）補助ゲート２２３ａのゲート幅（ＷＧ３）は、浮遊ゲート２２１ｂのゲート長（ＬＧ１）よりも１０％以上大きい。
（２）補助ゲート２２３ａの下部に形成されたゲート酸化膜２１３の膜厚（Ｔox3）は、浮遊ゲート２２１ｂの下部に形成されたゲート酸化２１１の膜厚（Ｔox1）よりも小さく、例えばＴox3＝７ｎｍ程度以下、Ｔox1＝９ｎｍ程度以上である。
（３）補助ゲート２２３ａの下部におけるｐ型ウエル２０１の不純物濃度は、浮遊ゲート２２１ｂの下部におけるｐ型ウエル２０１（符号２０５で示すチャネル不純物高濃度領域）の不純物濃度よりも低い。
上記のような構成を備えることにより、次のような効果が得られる。
（ａ）補助ゲート２２３ａの下部に形成される反転層の電気抵抗が下がるので、読み出し特性および書き込み特性が向上する。
（ｂ）書き込み時に反転層の昇圧電位（Ｖboost)が増加するので、書き込み速度が向上する。
（ｃ）隣り合う浮遊ゲート２２１ｂ同士の対向面積が小さくなるので、浮遊ゲート２２１ｂ間容量結合に起因するしきい値電圧の変動が抑制される。
図３は、本実施の形態のフラッシュメモリの読み出し時における電圧条件を示すメモリアレイの回路図である。
本実施の形態では、補助ゲート２２３ａは、例えば４本おきに結束されている。図に示す４本の補助ゲート（０〜３）の場合、補助ゲート（１）および補助ゲート（３）のそれぞれの下部に形成される反転層には、ビット線から電位が給電されるようになっている。また、補助ゲート（０）および補助ゲート（２）のそれぞれの下部に形成される反転層には、共通ソース線から電位が給電されるようになっている。
読み出し時には、メモリアレイの両端に配置されている選択トランジスタ（Ｑ）のゲート（０、１）に５Ｖ程度の電圧を印加し、選択したメモリセル（選択セル）の両側の補助ゲート（２、３）に４Ｖ程度の電圧を印加することにより、補助ゲート（２、３）下の基板表面に反転層を形成し、これをソース、ドレインとして用いる。非選択ワード線には０Ｖ、また場合によっては−２Ｖ程度の負電圧を印加することにより、非選択セルをＯＦＦ状態にし、選択セルに接続されたワード線ＷＬ（選択ワード線）に電圧を印加して選択セルのしきい値電圧を判定する。データの読み出しは、一本のワード線に接続されたメモリセルを４つ置きに並列に行うことが可能である。
図４は、本実施の形態のフラッシュメモリの書き込み時における電圧条件を示すメモリアレイの回路図である。
書き込みは、以下に示すような電圧条件により、ソースサイド−ホットエレクトロン注入方式により行なう。まず、ビット線側の選択トランジスタ（Ｑ）のゲート（１）に６Ｖ程度、ビット線（ｎ）に４．５Ｖ程度、選択ワード線に１５Ｖ程度の電圧をそれぞれ印加する。また、ビット線（ｎ）側の補助ゲート（３）に８Ｖ程度、ビット線（ｎ−１）側の補助ゲート（１）に４Ｖ程度の電圧をそれぞれ印加し、ｐ型ウエル２０１を０Ｖに保持する。さらに、補助ゲート（２）に１Ｖ程度の電圧を印加する。
ビット線（ｎ−１）に給電する電位（Ｖｓ）を０Ｖにした場合には、補助ゲート（２）の下の基板表面が弱反転状態になり、選択セルのチャネルを介してビット線（ｎ）とビット線（ｎ−１）との間にチャネル電流が生じる。この時、選択セルと補助ゲート（２）との間のチャネル部分でホットエレクトロンが発生し、選択セルの浮遊ゲート２２１ｂに電子が注入される。一方、ビット線（ｎ−１）に給電する電位（Ｖｓ）を２Ｖ程度にした場合は、補助ゲート（２）にカットオフ電流が流れないので、書き込みは起こらない。
データの書き込みは、一本のワード線に接続されたメモリセルを４つ置きに並列に行うことが可能であり、書き込み・非書き込みは、ビット線に給電する電位（Ｖｓ）によって制御する。なお、書き込み中の非選択ワード線には０Ｖもしくは−２Ｖ程度の負電圧を印加し、非選択セル下のチャネルをＯＦＦ状態にする。また、補助ゲート（０）には０Ｖもしくは−２Ｖ程度の負電圧を印加し、素子分離特性を確保する。
上記した方法による書き込みにおいては、補助ゲート（２）下部の基板（ｐ型ウエル２０１）表面が弱反転状態になるので、メモリセルを介して流れるチャネル電流は、補助ゲート（２）のしきい値電圧に大きく依存する。従って、チャネル電流がばらつくと、メモリセルの書き込み速度もばらつくことになる。以下、図５〜図８を用いて、チャネル電流のばらつきに起因する書き込み速度のばらつきを低減する技術を説明する（非特許文献５参照）。
まず、図５に示すように、ビット線側の選択トランジスタ（Ｑ）のゲートに６Ｖ程度、補助ゲート（１）に４Ｖ程度、ビット線（ｎ−１）に電圧（Ｖｓ）をそれぞれ印加する。電圧（Ｖｓ）は、書き込み時と同様に、メモリセルが書き込みの場合には０Ｖ、非書き込みの場合には２Ｖ程度とする。このようにすることで、補助ゲート（１）の下に形成される反転層には、ビット線（ｎ−１）と同じ電圧（Ｖｓ）が給電される。
次に、図６に示すように、ビット線側の選択トランジスタ（Ｑ）のゲート（１）を０Ｖにしてこの選択トランジスタ（Ｑ）をＯＦＦ状態にする。このようにすると、補助ゲート（１）下の反転層がビット線（ｎ−１）から遮蔽されて浮遊状態となるが、電位（Ｖｓ）は元のままである。
次に、図７に示すように、補助ゲート（３）に８Ｖを印加し、選択ワード線に１５Ｖを印加する。このとき、選択トランジスタ（Ｑ）のゲート（１）がＯＦＦ状態なので、補助ゲート（３）の下部の基板表面は浮遊状態であるが、補助ゲート（３）を１μｓ程度以下の時間で昇圧すると、基板表面の電位も上昇する。
ここで、基板表面の昇圧電位（Ｖboost)は、補助ゲート（３）のゲート酸化膜容量Ｃｏｘ、補助ゲート（３）の下部の基板の空乏層容量Ｃｄｅｐ、補助ゲート（３）の電圧（Ｖ３）を用いて、
Ｖboost＝Ｃｏｘ／（Ｃｏｘ＋Ｃｄｅｐ）×Ｖ３ （１）
と表せる。ソースサイド−ホットエレクトロン注入による書き込みが生じるためには、基板表面の昇圧電位（Ｖboost)が３．５Ｖ程度以上でなくてはならない。
次に、図８に示すように、補助ゲート（２）に１Ｖ程度を印加すると、補助ゲート（１）の下部の反転層の電位（Ｖｓ）が０Ｖの場合は、補助ゲート（３）の下部の反転層(電位＝Vboost)の間でメモリセル下部のチャネルを介してチャネル電流が流れ、選択セルへのソースサイド−ホットエレクトロン注入による書き込みが行われる。このとき、選択トランジスタ（Ｑ）がＯＦＦ状態であるため、２つの反転層はビット線から遮蔽され、浮遊状態となる。チャネル電流により、２つの反転層間に電荷移動が起こることになるが、補助ゲート（１）の下部の反転層の電位が上昇するにつれて補助ゲート２２３ａ（２）がカットオフし、電流が止まる。一方、電位（Ｖｓ）が２Ｖ程度の場合は、補助ゲート（２）がカットオフし、メモリセルを介したチャネル電流が流れないので、書き込みは起こらない。
電圧（Ｖｓ）＝０Ｖでチャネル電流が生じる場合でも、書き込みが進むに従って、補助ゲート（３）下部の反転層と補助ゲート（１）下部の反転層の電位差が小さくなるので、ホットエレクトロン注入電流が減少していく。このため、書き込みは、主に２つの反転層間の電位差が大きい初期に生じ、ある程度以上電荷移動量を増しても、書き込みは進まない。補助ゲート（２）のしきい値電圧がばらついても、その値を大きくし、すべてのメモリセルで十分な電荷移動量が起こるようにすると、書き込みのばらつきが抑制される。なお、書き込み中は、非選択ワード線に０Ｖまたは−２Ｖ程度の負電圧を印加し、非選択セル下部のチャネルをＯＦＦ状態にする。また、補助ゲート（０）には、０Ｖまたは−２Ｖ程度の負電圧を印加し、素子分離特性を確保する。
次に、上記フラッシュメモリの製造方法の一例を図９〜図１８を用いて説明する。まず、図９（ａ）、（ｂ）、（ｃ）に示すように、メモリアレイ領域の基板２００にｐ型ウエル２０１を形成し、周辺回路領域（高耐圧ＭＯＳトランジスタ領域および低耐圧ＭＯＳトランジスタ領域）の基板２００にｐ型ウエル３０１とｎ型ウエル４０１とを形成した後、ｐ型ウエル２０１、３０１とｎ型ウエル４０１のそれぞれの表面に、例えば熱酸化法によって膜厚２０〜３０ｎｍ程度のゲート酸化膜３１１を形成する。周辺回路領域に形成するゲート酸化膜３１１は、高耐圧ＭＯＳトランジスタのゲート絶縁膜を構成する。メモリアレイ領域のｐ型ウエル２０１の不純物濃度は、補助ゲートに−２Ｖ程度の負電圧を印加することによって素子分離が可能な程度にまで低減してよい。
次に、図１０（ａ）、（ｂ）、（ｃ）に示すように、周辺回路領域の一部（低耐圧ＭＯＳトランジスタ領域）とメモリアレイ領域のゲート酸化膜３１１とをウェットエッチングによって除去した後、図１１（ａ）、（ｂ）、（ｃ）に示すように、これらの領域に、例えば熱酸化法によって、膜厚７ｎｍ程度のゲート酸化膜２１３を形成する。
次に、図１２（ａ）、（ｂ）、（ｃ）に示すように、基板２００上に、例えばＣＶＤ（Chemical Vapor Deposition）法を用いてリン（Ｐ）をドープしたポリシリコン膜２２３、窒化シリコン膜２１５およびダミー酸化シリコン膜２７１を順次堆積する。ポリシリコン膜２２３は、補助ゲート２２３ａと周辺回路のＭＯＳトランジスタのゲートを構成する。
以下の説明では、メモリアレイ領域のみを図示する。次に、図１３（ａ）に示すように、リソグラフィとドライエッチング技術とにより、前記ダミー酸化シリコン膜２７１、シリコン窒化膜２１５およびポリシリコン膜２２３をパターニングする。このパターニングにより、ダミー酸化シリコン膜２７１および窒化シリコン膜２１５は、それぞれダミー酸化シリコン膜２７１ａおよび窒化シリコン膜２１５ａとなる。これらダミー酸化シリコン膜２７１ａ、シリコン窒化膜２１５ａおよびポリシリコン膜２２３は、列方向に延在して形成されるようにストライプ状にパターニングする。ポリシリコン膜２２３は、補助ゲートのゲート幅（ＷＧ３）が、後に形成される浮遊ゲートのゲート長（ＬＧ１）よりも１０％以上大きくなるようにパターニングする。また、補助ゲートと浮遊ゲートとを絶縁するために後に形成する酸化シリコン膜２１４は、厚さ２５ｎｍ程度が必要なので、ピッチを２Ｆとした場合、
ＬＧ１＝２×Ｆ−２５ｎｍ×２−ＷＧ３ （２）
となる。ここで、
ＷＧ３＞ＬＧ１×１．１＝１．１×（２×Ｆ−２５ｎｍ×２−ＷＧ３） （３）
とするためには
ＷＧ３＞（２．２×Ｆ−５５ｎｍ）／２．１ （４）
でなくてはならない。補助ゲートのゲート幅（ＷＧ３）は、後の絶縁膜形成工程で、例えば３０ｎｍ程度小さくなる場合がある。そこで、この段階での寸法を、
ＷＧ３−３０ｎｍ＞（２．２×Ｆ−５５ｎｍ）／２．１ （５）
にしておく必要がある。例えば、右辺の値はＦ＝９０ｎｍルールでは９８．１ｎｍ、６５ｎｍルールでは、７１．９ｎｍである。
次に、図１３（ｂ）に示すように、上記ストライプ状パターンのスペース部分が完全には埋め込まれないような膜厚の酸化シリコン膜２１４をＣＶＤ法で堆積した後、図１４（ａ）に示すように、酸化シリコン膜２１４を選択的にエッチバックすることにより、ダミー酸化シリコン膜２７１ａ、窒化シリコン膜２１５ａおよびポリシリコン膜２２３の側壁にサイドウォール状の酸化シリコン膜２１４ａを形成する。この時、前記列方向に延在して形成されるストライプ状パターンのスペース部分では、ゲート酸化膜２１３も除去される。また、選択比があるとはいえ、ｐ型ウエル２０１の表面も数ｎｍ〜１０ｎｍ程度エッチングされる。
次に、図１４（ｂ）に示すように、ダミー酸化シリコン膜２７１ａをマスクとしてｐ型ウエル２０１の表面にボロン（Ｂ）イオン（またはＢＦ２イオン）の打ち込みを行うことにより、チャネル不純物高濃度領域２０５を形成する。チャネル不純物高濃度領域２０５の上部には、後に浮遊ゲートが形成される。ｐ型ウエル２０１の不純物濃度は低いので、上記のイオン打ち込みを行わずにメモリセルを形成した場合は、浮遊ゲートトランジスタの短チャネル効果によってメモリセルの中性しきい値電圧が極端に低下する。従って、上記のような追加の不純物イオン打込みを行なうことにより、メモリセルの中性しきい値電圧を１Ｖ〜２Ｖ程度に制御することができる。チャネル領域の全面ではなく、浮遊ゲートが形成される部分にだけイオン打ち込みを行うことにより、メモリセルのしきい値電圧の調整を行ない、かつ補助ゲート下部のチャネル不純物濃度を低濃度に保つことができる。これにより、後述するように、補助ゲート下部に形成される反転層の電気抵抗を低減できるので、書き込み速度の向上および読み出し特性の向上を図ることができる。また、前記（１）式の昇圧電位（Ｖboost）を増加させることができるので、定電荷注入書き込み方式（ＣＣＩＰ）を用いた書き込みも高速になる。
次に、図１５（ａ）に示すように、上記不純物が打ち込まれたｐ型ウエル２０１の表面（チャネル不純物高濃度領域２０５）に熱酸化法（あるいはＣＶＤ法）でゲート酸化膜２１１を形成する。ゲート酸化膜２１１は、浮遊ゲートとｐ型ウエル２０１との間を絶縁し、メモリセルに書き込んだ情報を保持するために９ｎｍ程度以上の膜厚を必要とするので、補助ゲート下部のゲート酸化膜２１３（７ｎｍ程度）よりも厚くする。次に、図１５（ｂ）に示すように、ゲート酸化膜２１１の上部のスペースが完全に埋まるような厚い膜厚でポリシリコン膜２２１を堆積する。次に、図１５（ｃ）に示すように、エッチバック法あるいは化学的機械研磨（ＣＭＰ）法を用い、ダミー酸化シリコン膜２７１ａの表面が露出するまでポリシリコン膜２２１を後退させることにより、浮遊ゲート２２１ａを形成する。
次に、図１６（ａ）に示すように、ダミー酸化シリコン膜２７１ａとその側壁の酸化シリコン膜２１４ａとをドライエッチングあるいはウェットエッチングすることにより、窒化シリコン膜２１５ａの表面を露出させる。次に、図１６（ｂ）に示すように、窒化シリコン膜２１５ａおよび浮遊ゲート２２１ａの上部に、浮遊ゲート２２１ａと制御ゲートとを電気的に絶縁する絶縁膜２１２を形成する。この絶縁膜２１２は、例えばＣＶＤ法で堆積した酸化シリコン膜、あるいは酸化シリコン膜／窒化シリコン膜／酸化シリコン膜の積層膜で構成する。次に、図１６（ｃ）に示すように、絶縁膜２１２の上部にＣＶＤ法で制御ゲート材料としてポリシリコン膜とタングステンシリサイド膜の積層膜、あるいはポリメタル膜（ポリシリコン膜、窒化タングステン膜、タングステン膜の積層膜）を堆積し、制御ゲート材料２２２の上部にＣＶＤ法で酸化シリコン膜２１７を堆積する。
次に、図１７、図１８（ａ）（図１７のＡ−Ａ’線断面図）、図１８（ｂ）（図１７のＢ−Ｂ’線断面図）、図１８（ｃ）（図１７のＣ−Ｃ’線断面図）に示すように、リソグラフィとドライエッチング技術により、酸化シリコン膜２１７と制御ゲート材料２２２をパターニングすることによって、制御ゲート２２２ａ（ワード線ＷＬ）を形成する。パターニングの際には、行方向に延在するストライプ状のマスクパターンを用いて、制御ゲート２２２ａ、絶縁膜２１２および浮遊ゲート２２１ａを一括加工する。このパターニングにより、列方向に延在する浮遊ゲート２２１ａは、メモリセル毎に分離された浮遊ゲート２２１ｂとなる。また、第２絶縁膜２１２は、制御ゲート２２２ａの下部のみに残り、制御ゲート２２２ａと浮遊ゲート２２１ａとを電気的に分離する第２絶縁膜２１２ａとなる。
次に、制御ゲート２２２ａ（ワード線ＷＬ）の上部に層間絶縁膜として機能する酸化シリコン膜２１６ａを形成する（図２参照）。図示は省略するが、その後、酸化シリコン膜２１６ａをエッチングしてワード線ＷＬ、ｐ型ウエル２０１および補助ゲート２２３ａに達するコンタクトホールと反転層給電用のコンタクトホールとを形成した後、酸化シリコン膜２１６ａ上に堆積した金属膜をパターニングして配線を形成することにより、メモリセルが完成する。
このようにして完成した本実施の形態のメモリセルは、補助ゲート２２３ａのゲート幅（ＷＧ３）＞１．１×浮遊ゲート２２１ｂのゲート長（ＬＧ１）、補助ゲート２２３ａ下部のゲート酸化膜２１３の膜厚（７ｎｍ程度以下)＜浮遊ゲート２２１ｂ下部のゲート酸化膜２１１の膜厚(９ｎｍ程度)、補助ゲート２２３ａ下部のチャネル不純物濃度＜浮遊ゲート２２１ｂ下部のチャネル不純物濃度となっている。
また、本実施の形態のメモリセルは、昇圧電位(Ｖboost)を増加させることができるので、書き込みばらつきの小さい定電荷注入書き込み方式（ＣＣＩＰ）による書き込みを高速に行うことができる。これは、前記式(１)を用いて説明できる。
図１９(ａ)に補助ゲートのゲート酸化膜容量（Ｃox）と空乏層容量（Ｃdep）の対応箇所を示す。Ｃoxは補助ゲート幅（ＷＧ３）に比例して大きくなる。比例係数をｋox＞０とすれば、
Ｃox＝ｋox×ＷＧ３ （６）
一方、空乏層容量（Ｃdep）は、Ｃdep1、Ｃdep2、Ｃdep3からなり、Ｃdep1は補助ゲート２２３ａのゲート幅（ＷＧ３）に比例して大きくなる（比例係数をｋdep1＞０とする）が、空乏層容量のフリンジ成分であるＣfringe＞０、
Ｃfringe＝Ｃdep2＋Ｃdep3 （７）
は、ゲート幅（ＷＧ３）にほとんど依存しない。
Ｃdep＝Ｃdep1＋Ｃdep2＋Ｃdep3＝ｋdep1×ＷＧ３＋Ｃfringe （８）
従って、ゲート幅（ＷＧ３）が増加すると、
Ｃox／(Ｃox＋Ｃdep）＝（ｋox×ＷＧ３）／(ｋdep1×ＷＧ３＋Ｃfringe） （９）
は増加する。また、補助ゲート２２３ａ下部のゲート酸化膜２１３の膜厚を薄くするとＣdepは変化せず、Ｃoxが増加するため、Ｃox／(Ｃox＋Ｃdep）が増加し、補助ゲート２２３ａ下部のチャネル不純物を低濃度化すると、Ｃdepが低減されるのでＣox／(Ｃox＋Ｃdep）が増加する。Ｃox／(Ｃox＋Ｃdep）が増加すると、式(１)から一定の補助ゲート電圧（Ｖ３）を用いた場合の昇圧電圧（Ｖboost）が増加する（図１９(ｂ)）。
また、図２０に示すように、反転層の抵抗は、ゲート幅（ＷＧ３）の増加、補助ゲート２２３ａ下部のチャネル不純物濃度の低下により低減された。また、図２１に示すように、浮遊ゲートのゲート長（ＬＧ１）が小さいために、隣り合うワード線ＷＬの間の領域における浮遊ゲート２２２ａ間の対向面積が減るので、浮遊ゲート間容量結合に起因するしきい値電圧変動を低減することもできた。
本実施の形態のメモリセルで懸念されるのは、補助ゲート２２３ａ下部のチャネル不純物濃度が低下することによって、補助ゲート２２３ａによる素子分離特性が悪化することと、浮遊ゲートのゲート長（ＬＧ１）の減少による浮遊ゲートトランジスタのしきい値電圧の低下である。しかしながら、補助ゲート２２３ａの素子分離特性は、補助ゲート２２３ａに−２Ｖ程度の負電圧を印加することによって解決でき、浮遊ゲートトランジスタのしきい値電圧の低下は、前記図１４（ｂ）の工程で行なうチャネル不純物のイオン打込みによって対策することが可能である。
（実施の形態２）
前記実施の形態１では、周辺回路のトランジスタのゲート酸化膜として、高耐圧トランジスタ用の厚いゲート酸化膜（膜厚＝２０〜３０ｎｍ）と、低耐圧トランジスタ用の薄いゲート酸化膜（膜厚＝７ｎｍ程度）とを用いた。このうち、７ｎｍ程度の薄いゲート酸化膜は、メモリアレイ領域の補助ゲート２２３ａのゲート酸化膜２１３と同時に形成する。すなわち、ゲート酸化膜２１３は、周辺回路の薄いゲート酸化膜を形成する工程で同時に形成する。ところが、この場合は、ゲート酸化膜２１３の特性が周辺回路の低耐圧ＭＯＳトランジスタの特性によって制限される場合がある。そこで、本実施の形態では、周辺回路の薄いゲート酸化膜と補助ゲート下部のゲート酸化膜とを別の工程で形成することによって、上記した課題を解決する。
まず、図２２（ａ）に示すように、メモリアレイ領域の基板２００にｐ型ウエル２０１を形成し、図２２（ｂ）、（ｃ）に示すように、周辺回路領域の基板２００にｐ型ウエル３０１とｎ型ウエル４０１とを形成した後、ｐ型ウエル２０１、３０１とｎ型ウエル４０１のそれぞれの表面に、例えば熱酸化法によって膜厚２０〜３０ｎｍ程度のゲート酸化膜３１１を形成する。メモリアレイ領域のｐ型ウエル２０１の不純物濃度は、補助ゲートに−２Ｖ程度の負電圧を印加することによって素子分離が可能な程度にまで低減できる。
次に、図２３（ａ）、（ｂ）、（ｃ）に示すように、周辺回路領域の一部（低耐圧ＭＯＳトランジスタ領域）とメモリアレイ領域のゲート酸化膜３１１をドライエッチングまたはウェットエッチングによって除去した後、図２４（ａ）、（ｂ）、（ｃ）に示すように、これらの領域に、例えば熱酸化法によって膜厚７ｎｍ程度のゲート酸化膜３１２を形成する。
次に、図２５（ａ）、（ｂ）、（ｃ）に示すように、メモリアレイ領域のゲート酸化膜３１２のみをドライエッチングまたはウェットエッチングで選択的に除去した後、図２６（ａ）、（ｂ）、（ｃ）に示すように、メモリアレイ領域のｐ型ウエル２０１の表面に、例えば熱酸化法によって、膜厚６ｎｍ程度以下の薄いゲート酸化膜２１３を形成する。周辺回路のゲート酸化膜３１１は、ゲート酸化膜３１２、２１３を形成する際に数ｎｍ程度厚くなり、周辺回路のゲート酸化膜３１２は、ゲート酸化膜２１３を形成する際にさらに数ｎｍ程度厚くなる。従って、ゲート絶縁膜２１３を形成した段階で、周辺回路の厚いゲート酸化膜３１１の膜厚は２０〜３０ｎｍ以上となり、薄いゲート酸化膜３１２の膜厚は７ｎｍ以上となる。
次に、図２７（ａ）、（ｂ）、（ｃ）に示すように、基板２００上に、例えばＣＶＤ法を用いてリン（Ｐ）をドープしたポリシリコン膜２２３、窒化シリコン膜２１５およびダミー酸化シリコン膜２７１を順次堆積する。その後は、前記実施の形態１の図１３〜図１８に示す工程に従ってメモリセルを形成する。
本実施の形態の製造方法によれば、周辺回路のトランジスタの特性に制約されることなく、補助ゲート２２３ａのゲート酸化膜２１３の膜厚を薄くできる。従って、前記実施の形態１のメモリセルに比べて、昇圧電位(Ｖboost)をさらに増加させることができるので、書き込み速度をさらに向上させることができる。
（実施の形態３）
前記実施の形態１、２では、列方向に隣り合う浮遊ゲート間の領域における基板表面の標高が、浮遊ゲートの下部における基板表面の標高と同じであった。
本実施の形態では、前記実施の形態１、２の制御ゲート２２２ａ、第２絶縁膜２１２ａおよび浮遊ゲート２２１ｂを一括加工する工程、すなわち前記図１７、１８に示した工程の後、図２８（ａ）、（ｂ）、（ｃ）に示すように、制御ゲート２２２ａおよび浮遊ゲート２２１ｂをマスクに用い、隣り合う制御ゲート２２２ａの間の領域に露出したゲート酸化膜２１１を除去してその下部の基板２００を露出させた後、そこにリセス２６０を形成する。
これにより、隣り合う補助ゲート２２３ａ間の距離が小さくなった場合でも、書き込みおよび読み出し時の際、上記領域における基板表面のリーク電流を抑制することができる。従って、ソース、ドレイン間のリーク電流を増大させることなく、補助ゲート２２３ａの第１方向の寸法を大きくし、反転層の抵抗を低減することが可能となる。
このように、本実施の形態では、補助ゲート２２３ａのゲート幅（ＷＧ３）を前記実施の形態１、２のメモリセルよりも大きくすることができるため、昇圧電圧（Ｖboost）の増加による書き込み速度の向上、ならびに反転層抵抗の低減による読み出し速度の向上を図ることができる。
図２９は、本実施の形態のメモリセルと前記実施の形態１、２のメモリセルのそれぞれについて、ソース、ドレイン間リーク電流のゲート幅（ＷＧ３）依存性を比較したグラフである。図に示すように、本実施の形態のメモリセルは、ソース、ドレイン間のリーク電流が、より大きなゲート幅（ＷＧ３）まで抑制されていることがわかる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変さら可能であることはいうまでもない。
本発明の不揮発性半導体記憶装置は、携帯型パーソナルコンピュータやデジタルスチルカメラ等の小型携帯情報機器用記憶装置に用いて好適なものである。
本発明の一実施の形態であるフラッシュメモリのメモリセルを示す平面図である。 （ａ）は図１のＡ−Ａ’線断面図、（ｂ）は図１のＢ−Ｂ’線断面図、（ｃ）は図１のＣ−Ｃ’線断面図である。 本発明の一実施の形態であるフラッシュメモリの読み出し時における電圧条件を示すメモリアレイの回路図である。 本発明の一実施の形態であるフラッシュメモリの書き込み時における電圧条件を示すメモリアレイの回路図である。 本発明の一実施の形態であるフラッシュメモリの書き込み動作を説明するメモリアレイの回路図である。 本発明の一実施の形態であるフラッシュメモリの書き込み動作を説明するメモリアレイの回路図である。 本発明の一実施の形態であるフラッシュメモリの書き込み動作を説明するメモリアレイの回路図である。 本発明の一実施の形態であるフラッシュメモリの書き込み動作を説明するメモリアレイの回路図である。 （ａ）、（ｂ）、（ｃ）は、本発明の一実施の形態であるフラッシュメモリの製造方法を示す半導体基板の要部断面図である。 （ａ）、（ｂ）、（ｃ）は、図９に続くフラッシュメモリの製造方法を示す半導体基板の要部断面図である。 （ａ）、（ｂ）、（ｃ）は、図１０に続くフラッシュメモリの製造方法を示す半導体基板の要部断面図である。 （ａ）、（ｂ）、（ｃ）は、図１１に続くフラッシュメモリの製造方法を示す半導体基板の要部断面図である。 （ａ）、（ｂ）は、図１２に続くフラッシュメモリの製造方法を示す半導体基板の要部断面図である。 （ａ）、（ｂ）は、図１３に続くフラッシュメモリの製造方法を示す半導体基板の要部断面図である。 （ａ）、（ｂ）、（ｃ）は、図１４に続くフラッシュメモリの製造方法を示す半導体基板の要部断面図である。 （ａ）、（ｂ）、（ｃ）は、図１５に続くフラッシュメモリの製造方法を示す半導体基板の要部断面図である。 図１６に続くフラッシュメモリの製造方法を示す半導体基板の要部平面図である。 （ａ）、（ｂ）、（ｃ）は、図１６に続くフラッシュメモリの製造方法を示す半導体基板の要部断面図である。 （ａ）は、補助ゲートのゲート酸化膜容量（Ｃox）と空乏層容量（Ｃdep）の対応箇所を示す概略図、（ｂ）は、補助ゲートのゲート幅と昇圧電圧の関係を示すグラフである。 補助ゲートのゲート幅と反転層抵抗の関係を示すグラフである。 浮遊ゲートのゲート長としきい値変動量の関係を示すグラフである。 （ａ）、（ｂ）、（ｃ）は、本発明の他の実施の形態であるフラッシュメモリの製造方法を示す半導体基板の要部断面図である。 （ａ）、（ｂ）、（ｃ）は、図２２に続くフラッシュメモリの製造方法を示す半導体基板の要部断面図である。 （ａ）、（ｂ）、（ｃ）は、図２３に続くフラッシュメモリの製造方法を示す半導体基板の要部断面図である。 （ａ）、（ｂ）、（ｃ）は、図２４に続くフラッシュメモリの製造方法を示す半導体基板の要部断面図である。 （ａ）、（ｂ）、（ｃ）は、図２５に続くフラッシュメモリの製造方法を示す半導体基板の要部断面図である。 （ａ）、（ｂ）、（ｃ）は、図２６に続くフラッシュメモリの製造方法を示す半導体基板の要部断面図である。 （ａ）、（ｂ）、（ｃ）は、本発明の他の実施の形態であるフラッシュメモリの製造方法を示す半導体基板の要部断面図である。 各実施の形態のメモリセルのそれぞれについて、ソース、ドレイン間リーク電流のゲート幅依存性を比較したグラフである。
符号の説明
２００ 半導体基板
２０１ ｐ型ウエル
２０５ チャネル不純物高濃度領域
２１１ ゲート酸化膜（第１絶縁膜）
２１２、２１２ａ 絶縁膜（第２絶縁膜）
２１３ ゲート酸化膜（第３絶縁膜）
２１４、２１４ａ 酸化シリコン膜（第４絶縁膜）
２１５、２１５ａ 窒化シリコン膜（第５絶縁膜）
２１６ａ 酸化シリコン膜（第６絶縁膜）
２１７ 酸化シリコン膜
２２１ ポリシリコン膜
２２１ａ、２２１ｂ 浮遊ゲート（第１ゲート）
２２２ 制御ゲート材料
２２２ａ 制御ゲート（第２ゲート）
２２３ ポリシリコン膜
２２３ａ 補助ゲート（第３ゲート）
２６０ リセス
２７１、２７１ａ ダミー酸化シリコン膜
３０１ ｐ型ウエル
３１１、３１２ ゲート酸化膜
４０１ ｎ型ウエル
Ｑ 選択トランジスタ
ＷＬ ワード線

Claims (12)

  1. 半導体基板の主面上に第１絶縁膜を介して形成された複数の第１ゲートと、
    前記第１ゲートを覆う第２絶縁膜を介して前記第１ゲートと電気的に分離され、前記半導体基板の主面の第１方向に延在する複数の第２ゲートと、
    前記半導体基板の主面上に第３絶縁膜を介して形成され、前記第１ゲートとは第４絶縁膜を介して電気的に分離され、前記第２ゲートとは前記第２絶縁膜を介して電気的に分離され、前記第１方向と直交する第２方向に延在する複数の第３ゲートとを有し、
    前記第３ゲートに電圧を印加したときに、前記第３ゲートの下部の前記半導体基板表面に形成される反転層をローカルデータ線として用いる不揮発性半導体記憶装置であって、
    前記第３絶縁膜の直上における前記第３ゲートの前記第１方向に沿った寸法は、前記第１絶縁膜の直上における前記第１ゲートの前記第１方向に沿った寸法よりも１０％以上大きいことを特徴とする不揮発性半導体記憶装置。
  2. 前記第３絶縁膜の膜厚は、前記第１絶縁膜の膜厚よりも薄いことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記第３ゲートの下部のチャネル不純物濃度は、前記第１ゲートの下部のチャネル不純物濃度より低いことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  4. 前記半導体基板の主面には、周辺回路を構成するトランジスタがさらに形成されており、前記第３絶縁膜の膜厚は、前記周辺回路を構成するトランジスタのゲート絶縁膜の膜厚より薄いことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  5. 前記周辺回路を構成するトランジスタのゲートは、前記第３ゲートと同層の導電膜で構成されていることを特徴とする請求項４記載の不揮発性半導体記憶装置。
  6. 前記第１ゲートの下部における前記半導体基板の表面の高さは、前記第３ゲートの下部における前記半導体基板の表面の高さよりも低く、かつ互いに隣接する前記第３ゲートのスペース領域のうち前記第１ゲートのない領域における前記半導体基板の表面の高さよりも高いことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  7. （ａ）半導体基板の主面上に第３絶縁膜を形成した後、前記第３絶縁膜上に形成した第１導電膜をパターニングすることにより、前記半導体基板の主面の第２方向に延在する複数の第３ゲートを形成する工程と、
    （ｂ）前記第３ゲートの側壁に第４絶縁膜を形成した後、互いに隣接する前記第３ゲートのスペース領域における前記半導体基板の表面に第１絶縁膜を形成する工程と、
    （ｃ）前記第１絶縁膜上に、前記第４絶縁膜を介して前記第３ゲートと電気的に分離され、前記第２方向に延在する複数の第２導電膜を形成する工程と、
    （ｄ）前記第３ゲートおよび前記第２導電膜を覆う第２絶縁膜を形成した後、前記第２絶縁膜上に第３導電膜を形成する工程と、
    （ｅ）前記第３導電膜、前記第２絶縁膜および前記第２導電膜をパターニングすることにより、
    前記第３導電膜からなり、前記第２絶縁膜を介して前記第３ゲートと電気的に分離され、前記半導体基板の主面の第１方向に延在する複数の第２ゲートと、
    前記第２導電膜からなり、前記第２絶縁膜を介して前記第２ゲートと電気的に分離され、前記第４絶縁膜を介して前記第３ゲートと電気的に分離された第１ゲートを形成する工程とを含んで形成され、
    前記第３ゲートに電圧を印加したときに、前記第３ゲートの下部の前記半導体基板表面に形成される反転層をローカルデータ線として用いる不揮発性半導体記憶装置の製造方法であって、
    前記第３絶縁膜の直上における前記第３ゲートの前記第１方向に沿った寸法を、前記第１絶縁膜の直上における前記第１ゲートの前記第１方向に沿った寸法よりも１０％以上大きくすることを特徴とする不揮発性半導体記憶装置の製造方法。
  8. 前記第３絶縁膜の膜厚を、前記第１絶縁膜の膜厚よりも薄く形成することを特徴とする請求項７記載の不揮発性半導体記憶装置の製造方法。
  9. 前記第３ゲートの下部のチャネル不純物濃度を、前記第１ゲートの下部のチャネル不純物濃度より低くすることを特徴とする請求項７記載の不揮発性半導体記憶装置の製造方法。
  10. （ｆ）前記半導体基板の主面の周辺回路領域に、第１ゲート絶縁膜を有する第１トランジスタと、前記第１ゲート絶縁膜よりも膜厚の大きい第２ゲート絶縁膜を有する第２トランジスタとを形成する工程をさらに含み、
    前記工程（ｆ）は、
    （ｆ１）前記半導体基板の主面に前記第２ゲート絶縁膜を形成する工程と、
    （ｆ２）メモリアレイ領域および前記第１トランジスタを形成する領域の前記第２ゲート絶縁膜を除去した後、前記メモリアレイ領域および前記第１トランジスタを形成する領域に前記第１ゲート絶縁膜を形成する工程と、
    （ｆ３）前記メモリアレイ領域の前記第１ゲート絶縁膜を除去した後、前記メモリアレイ領域に前記第３絶縁膜を形成する工程とを含むことを特徴とする請求項７記載の不揮発性半導体記憶装置の製造方法。
  11. 前記第１導電膜をパターニングすることによって前記第３ゲートを形成する際、前記周辺回路領域の前記第１導電膜をパターニングすることによって、前記第１トランジスタのゲート電極と、前記第２トランジスタのゲート電極とを形成することを特徴とする請求項１０記載の不揮発性半導体記憶装置の製造方法。
  12. 前記第１ゲートの下部における前記半導体基板の表面の高さを、前記第３ゲートの下部における前記半導体基板の表面の高さよりも低く、かつ互いに隣接する前記第３ゲートのスペース領域のうち前記第１ゲートのない領域における前記半導体基板の表面の高さよりも高くすることを特徴とする請求項７記載の不揮発性半導体記憶装置の製造方法。
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