CN108336089B - 半导体器件以及制造半导体器件的方法 - Google Patents

半导体器件以及制造半导体器件的方法 Download PDF

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Abstract

本发明涉及一种半导体器件以及制造半导体器件的方法，其改进了具有非易失性存储器的半导体器件的特性。高介电常数膜设置在存储器栅电极和鳍之间的绝缘膜上作为非易失性存储器的部件。高介电常数膜设置在鳍的顶部以及元件隔离区的顶部上，但未设置在鳍的侧表面上。以此方式，因为高介电常数膜设置在鳍的顶部以及元件隔离区的顶部上，因此能缓和鳍的上角部和下角部中的每个附近的电场，导致干扰特性的改善。

Description

半导体器件以及制造半导体器件的方法
相关申请的交叉引用
将2016年12月27日提交的日本专利申请No.2016-253445的公开内容包括说明书、附图以及摘要整体并入本文作为参考。
技术领域
本发明涉及一种半导体器件以及制造该半导体器件的方法。例如，本发明可优选适用于具有FINFET的非易失性存储器。
背景技术
近年来，已经减小了作为使用硅的大规模集成电路(LSI)的部件的金属绝缘体半导体场效应晶体管(MISFET)的尺寸。特别地，栅电极的栅极长度不断减小。随着MISFET的尺寸的这种降低，已经难以抑制短沟道效应并且同时保持电流驱动力。作为这些新颖的结构器件的一种的FINFET往往通过使用FIN(有源区)的侧表面作为沟道而提高电流驱动力。
另一方面，一种类型的非易失性存储器包括由使用金属氧化物氮化物氧化物半导体(MONOS)膜的分裂栅极单元构成的存储器单元。这种存储器单元由两个MISFET构造，即具有控制栅电极的控制晶体管以及具有存储器栅电极的存储器晶体管。这种晶体管也可通过使用FIN结构提高存储特性。此外，NAND闪存也可通过在存储器晶体管中使用FIN结构提高存储特性。
Tzu-Hsuan Hsu等人，“A High-Speed BE-SONOS NAND Flash Utilizing theField-Enhancement Effect of FinFET(利用FinFET的场增强效应的高速BE-SONOS NAND闪存)”，IEEE 2007p.913-916中提及在NAND闪存中，电荷注入鳍的顶部且随后也注入鳍的侧部。特别地，其提及在FN写入中，写入速度在早期阶段较快，为1μs或更少，且随后变慢。
发明内容
本发明人致力于具有这种非易失性存储器单元的半导体器件的研究和开发，并且已经通过使用FIN结构研究出存储器单元的特性的进一步改进。通过这种研究，已经发现阈值电位在擦除FIN-MONOS之后改变，可能会发生诸如干扰之类的特性恶化。如上所述，应当进一步改进非易失性存储器单元的结构和制造方法以便在非易失性存储器单元中使用FIN结构。
其他目的和新颖特征将从将从本说明书和附图的说明中变得清晰。
本申请中公开的一个典型实施例简要概述如下。
本申请中公开的一个实施例中所示的半导体器件包括层叠膜，该层叠膜包括第一绝缘膜以及形成在第一绝缘膜上的高介电常数膜，所述第一绝缘膜形成在第一栅电极和第一鳍之间且包含电荷存储部。层叠膜的高介电常数膜设置在第一鳍的顶部和元件隔离区的顶部上方，但没有设置在第一鳍的侧表面上方。
本申请中公开的一个实施例中所示的半导体器件包括层叠膜，该层叠膜包括第一绝缘膜以及形成在第一绝缘膜上的高介电常数膜，所述第一绝缘膜形成在第一栅电极和第一鳍之间且包含电荷存储部。在第一鳍的顶部上方的层叠膜的高介电常数膜的厚度大于在第一鳍的侧表面上方的层叠膜的高介电常数膜的厚度，且在元件隔离区的顶部上方的层叠膜的高介电常数膜的厚度大于在第一鳍的侧表面上方的层叠膜的高介电常数膜的厚度。
本申请中公开的一个实施例中所示的制造半导体器件的方法包括如下步骤：形成第一鳍以及元件隔离区上方的包含电荷存储部的第一绝缘膜；以及在第一绝缘膜上形成高介电常数膜，由此在第一鳍和元件隔离区上形成第一绝缘膜和高介电常数膜的层叠膜。
根据本文公开的典型实施例中所示的半导体器件，可改进半导体器件的特性。
根据本文公开的典型实施例中所示的制造半导体器件的方法，可制成具有优良特性的半导体器件。
附图说明
图1是图示第一实施例的半导体器件的构造的截面图。
图2包括图示第一实施例的半导体器件的构造的截面图。
图3是图示第一实施例的半导体器件的构造的截面图。
图4是图示第一实施例的半导体器件的存储器阵列的平面图。
图5是图示第一实施例的半导体器件的存储器阵列的电路图。
图6是示出具有不同鳍高度的存储器晶体管的Id-Vmg测量结果的图。
图7是示出擦除之后的存储器晶体管的Id-Vmg测量结果的图。
图8是图示比较例的半导体器件的构造的截面图。
图9包括图示第一实施例的半导体器件的制造工艺的截面图。
图10包括图示第一实施例的半导体器件的制造工艺的截面图。
图11是图示第一实施例的半导体器件的制造工艺的平面图。
图12包括图示第一实施例的半导体器件的制造工艺的截面图。
图13包括图示第一实施例的半导体器件的制造工艺的截面图。
图14包括图示第一实施例的半导体器件的制造工艺的截面图。
图15是图示第一实施例的半导体器件的制造工艺的截面图。
图16包括图示第一实施例的半导体器件的制造工艺的截面图。
图17是图示第一实施例的半导体器件的制造工艺的截面图。
图18包括图示第一实施例的半导体器件的制造工艺的截面图。
图19包括图示第一实施例的半导体器件的制造工艺的截面图。
图20包括图示第一实施例的应用例的半导体器件的构造的截面图。
图21是图示第二实施例的半导体器件的构造的截面图。
图22包括图示第二实施例的半导体器件的构造的截面图。
图23是图示第二实施例的半导体器件的构造的截面图。
图24包括图示第二实施例的半导体器件的制造工艺的截面图。
图25是图示第二实施例的半导体器件的制造工艺的截面图。
图26包括图示第三实施例的半导体器件的构造的截面图。
图27是图示第三实施例的半导体器件的构造的截面图。
图28包括图示第三实施例的半导体器件的制造工艺的截面图。
图29是图示第三实施例的半导体器件的制造工艺的截面图。
图30包括图示第三实施例的半导体器件的制造工艺的截面图。
图31是图示第三实施例的半导体器件的制造工艺的截面图。
图32包括图示第三实施例的半导体器件的制造工艺的截面图。
图33包括图示第三实施例的半导体器件的制造工艺的截面图。
图34包括图示第三实施例的半导体器件的制造工艺的截面图。
图35包括图示第四实施例的半导体器件的构造的截面图。
图36是图示第四实施例的半导体器件的构造的截面图。
图37包括图示第四实施例的半导体器件的制造工艺的截面图。
图38是图示第四实施例的半导体器件的制造工艺的截面图。
具体实施方式
尽管为了方便起见以下实施例中的每一个可以根据需要分成多个部分或者实施例进行描述，但是除特别定义的情况之外，它们彼此之间并不无关，且存在一个是另一个的一部分或整体的变型、应用例、细节解释、补充图示等的关系。在以下各个实施例中，当提及元件的数量等(包括数量、数值、量和范围)时，除特别定义的情况以及该数量原理上明显限于所提及的数量的情况外，该数量不限于指定数量。换言之，该数量可以不小于或不大于指定数量。
而且，将认识到在以下每个实施例中，实施例的部件(包括元件步骤等等)不是必需的，除特别定义的情况以及该部件被认为在原理上必需的情况之外。类似地，在以下每个实施例中，当描述部件等的形状或位置关系时，应包括基本上近似或类似这种形状等的任意构造，除特别定义的情况以及其中这种构造被认为在原理上不包括的情况之外。这同样适用于元件的数量等(包括数量、数值、量以及范围)。
以下将参考附图详细描述某些实施例。在用于说明实施例的所有附图中，具有相同功能的部件由相同或相应参考数字表示，且省略重复描述。如果存在多个类似的部件(部分)，则可以以符号进一步标注统称的数字以表示单独或特定部分。在以下实施例中，除特别需要的情况之外，原则上不再重复描述相同或相似的部分。
而且，为了更好的观察，用于描述每个实施例的截面图可不具有阴影线。为了更好的观察，平面图可具有阴影线。
在截面图和平面图中，每个部分的尺寸不对应于实际器件的尺寸，且为了更好的观察，特殊的位置可相对放大示出。即使截面图对应于平面图，但是为了更好观察，特殊部分也可被相对放大。
第一实施例
结构描述
以下，参考附图描述第一实施例的半导体器件(半导体存储器件)的结构。第一实施例的半导体器件包括形成在存储器单元区MA中的存储器单元(存储器晶体管、控制晶体管)。本文图示的晶体管可称为MISFET。
(存储器单元的结构描述)
图1至3包括图示第一实施例的半导体器件的构造的截面图。图4是图示第一实施例的半导体器件的存储器阵列的平面图。例如，图1对应图4中的A-A截面，且图2对应图4中的B-B截面和C-C截面。图3为图2的左图中的鳍F附近的局部放大图。图5是图示第一实施例的半导体器件的存储器阵列的电路图。
如图1至4中所示，存储器单元(存储元件，元件)包括具有控制栅电极(控制栅电极部)CG的控制晶体管，以及具有存储器栅电极(存储器栅电极部)MG的存储器晶体管。在如上所述具有两个晶体管的双栅极单元(分裂栅极单元)中，因为用于读取的栅极电压可设定为小于稍后所述的仅具有一个存储器晶体管的单个栅极单元的栅极电压，因此可提高读取速度。
存储器单元包括设置在半导体衬底100(鳍F)上的控制栅电极CG以及设置在半导体衬底100(鳍F)上并且与控制栅电极CG相邻的存储器栅电极MG。例如，每个控制栅电极CG和存储器栅电极MG都包括硅膜。
控制栅电极CG和存储器栅电极MG每个被设置在鳍F上，绝缘膜(CGI、ONO)插入其间。鳍F由半导体衬底100的上部构成。换言之，半导体衬底100具有不规则形状，且鳍F对应于半导体衬底100的凸起部。如下所述，鳍F具有具有一定宽度(Y方向上的长度)的线形平面形状(具有X方向上的长边)(参见图4)。在图4中，在Y方向上以一定间隔(间距)设置四个鳍F。鳍F之间的区域对应于元件隔离区103。控制栅电极CG和存储器栅电极MG在Y方向上延伸。
控制栅电极绝缘膜CGI设置在控制栅电极CG和半导体衬底100(鳍F)之间。控制栅电极绝缘膜CGI例如包括氧化硅膜。
存储器单元进一步包括设置在存储器栅电极MG和半导体衬底100(鳍F)之间的绝缘膜ONO(106、107、108)。绝缘膜ONO例如包括下层绝缘膜106、下层绝缘膜106上的中间绝缘膜107、以及中间绝缘膜107上的上层绝缘膜108(参见图3)。中间绝缘膜107用作电荷存储部。下层绝缘膜106例如包括氧化硅膜。中间绝缘膜107例如包括氮化硅膜。上层绝缘膜108例如包括氮氧化硅膜。
绝缘膜ONO(106、107、108)设置在存储器栅电极MG和半导体衬底100(鳍F)之间以及在控制栅电极CG和存储器栅电极MG之间。
在第一实施例中，高介电常数膜HK设置在绝缘膜ONO上。高介电常数膜HK定义为具有比氮化硅膜高的介电常数的膜。例如，高介电常数膜HK具有比构成绝缘膜ONO(106、107、108)的任意膜都高的介电常数。
高介电常数膜HK设置在鳍F的顶部以及元件隔离区103的顶部上的绝缘膜ONO上，但是未设置在鳍F的每个侧表面上(参见图3)。如上所述，在第一实施例中，高介电常数膜HK因此设置在绝缘膜ONO上，由此鳍F的每个上角部和下角部附近的电场可被缓和，导致干扰特性的提升。这将在下文详细描述。
存储器单元还包括形成在半导体衬底100的鳍F中的漏极区MD和源极区MS(参见图1)。包括绝缘膜的侧壁绝缘膜(侧壁、侧壁间隔物)SW设置在存储器栅电极MG和控制栅电极CG的组合图案的侧壁部中的每个上。
漏极区MD包括n+型半导体区119b以及n-型半导体区119a。n-型半导体区119a以与控制栅电极CG的侧壁自对准的方式形成。n+型半导体区119b以与控制栅电极CG上的侧壁绝缘膜SW的侧表面自对准的方式形成，且具有比n-型半导体区119a更深的结深以及更高的杂质浓度。
源极区MS包括n+型半导体区111b以及n-型半导体区111a。n-型半导体区111a以与存储器栅电极MG的侧壁自对准的方式形成。n+型半导体区111b以与存储器栅电极MG上的侧壁绝缘膜SW的侧表面自对准的方式形成，且具有比n-型半导体区111a更深的结深以及更高的杂质浓度。
包括低浓度半导体区以及高浓度半导体区的这种源极区(或漏极区)被称为轻掺杂漏极(LDD)结构。
在本说明书中，参考在操作中的那些来定义漏极区MD和源极区MS。如下所述的施加用于读取操作的低电压的半导体区被定义称为源极区MS，且施加用于读取操作的高电压的半导体区被定义称为漏极区MD。
在漏极区MD(n+型半导体区119b)以及源极区MS(n+型半导体区111b)的每个上提供金属硅化物膜SIL。也在存储器栅电极MG上提供金属硅化物膜SIL。帽绝缘膜CAP设置在控制栅电极CG上。帽绝缘膜CAP例如包括氮化硅膜。
层间绝缘膜IL1、IL2、IL3和IL4设置在存储器单元上。这些膜例如包括氧化硅膜。插塞P1设置在层间绝缘膜IL1中，且布线M1设置在每个插塞P1上。插塞P2设置在层间绝缘膜IL3中，且布线M2设置在每个插塞P2上。布线M1和M2例如是嵌入式布线且由诸如金属的导电材料制成。布线M1和M2分别嵌入层间绝缘膜IL2和IL4中。
图1中所示的两个存储器单元基本上相对于源极区MS对称设置。如将在下文所述，多个存储器单元进一步设置在存储器单元区MA中。例如，共享漏极区MD的未描绘的存储器单元进一步设置在图1中所示的存储器单元区MA的左侧上的存储器单元的左侧。
如上所述，多个存储器单元设置在图1中水平方向上(栅极长度方向)，使得共享的源极区MS和共享的漏极区MD交替设置，且因此构成存储器单元组(行)。此外，多个存储器单元也在垂直于图1的纸面的方向(栅极宽度方向)上设置以构造存储器单元组(列)。以此方式，多个存储器单元设置在阵列里。现在将参考图4和5描述存储器阵列。
(存储器阵列)
如图4中所示，多个鳍F(有源区，阴影线部分)设置在X方向上延伸的行中。鳍F之间的区域对应于元件隔离区103(参见图11)。
控制栅电极CG(CG1、CG2、CG3、CG4)以及存储器栅电极MG(MG1、MG2、MG3、MG4)在Y方向(与A-A截面交叉的方向，纸面的纵向)上延伸以横跨鳍F。源极线SL(SL1、SL2)在鳍F上的Y方向上延伸以横跨鳍F。鳍F中的源极区(MS，n+型半导体区111b)经由插塞(接触插塞，耦合器)P1耦合至源极线SL。在鳍F上，源极线SL(SL1、SL2)设置在Y方向上以耦合在Y方向上并排设置的源极区(MS)上的插塞P1之间。源极线SL例如对应于第一层布线(M1)。
控制栅电极CG和存储器栅电极MG相对于源极线SL对称设置。鳍F中的漏极区MD(n+型半导体区119b)经由插塞(接触插塞，耦合器)P1和P2耦合至漏极线DL。漏极线DL(DL1、DL2、DL3、DL4)设置在相应鳍F上的X方向上以耦合在X方向上并排设置的漏极区MD上的插塞P2之间。漏极线DL例如对应于第二层布线(M2)。
如图5中所示，存储器单元(存储器晶体管、控制晶体管)在源极线SL(SL1、SL2)和漏极线DL(DL1、DL2、DL3、DL4)的交点处排列成阵列。
未示出的外围电路区设置在这种存储器单元阵列的外周周围。外围电路区中提供的电路的示例包括控制电路、读出放大器、列解码器、行解码器、输入/输出电路等等。
(存储器操作)
现在描述存储器单元的操作。以下示出在“写入”、“擦除”或“读取”状态下施加至存储器单元的每个部分的电压的示例性条件。
在“写入”、“擦除”和“读取”的每个中，施加至存储器栅电极MG的电压由Vmg表示，施加至源极区MS的电压由Vs表示，施加至控制栅电极CG的电压由Vcg表示，且施加至漏极区MD的电压由Vd表示。施加至鳍(p型阱)F的电压由Vb表示。以下条件是示例性的而不是限制性的电压施加条件，且可根据需要进行各种改变。
在第一实施例中，电子注入绝缘膜ONO中作为电荷存储部的中间绝缘膜(氮化硅膜)107中被定义为“写入”，且空穴注入其中被定义为“擦除”。电源电压Vdd设定为1.5V。
写入…Vd＝0.3V，Vcg＝1V，Vmg＝9V，Vs＝5V，Vb＝0V
擦除…Vd＝1V，Vcg＝0V，Vmg＝-6V，Vs＝6V，Vb＝0V
读取…Vd＝1V，Vcg＝Vdd，Vmg＝0V，Vs＝0V，Vb＝0V
热电子写入、所谓的源极侧注入(SSI)方法可用作写入方法。例如，如“写入”列中所示的电压施加至将被写入的存储器单元的部分，且电子注入作为绝缘膜ONO中的电荷存储部的中间绝缘膜(氮化硅膜)107中。热电子主要产生在存储器栅电极MG之下的沟道区中且注入作为电荷存储部的中间绝缘膜(氮化硅膜)107。所注入的热电子被俘获进作为电荷存储部的中间绝缘膜(氮化硅膜)107中的陷阱能级，导致存储器晶体管的阈值电压(Vth)增大。
使用能带-能带隧穿(BTBT)现象的热空穴注入擦除方法可用作擦除方法。具体地，由BTBT现象产生的空穴注入电荷存储部，即作为绝缘膜ONO中的电荷存储部的中间绝缘膜(氮化硅膜)107中以执行擦除。例如，如“擦除”列中所示的电压施加至将被擦除的存储器单元部分，且空穴由BTBT现象产生并通过电场加速，由此空穴注入存储器单元的电荷存储部中以降低存储器晶体管的阈值电压。
通过使用直接隧穿现象的空穴注入的擦除方法可用作擦除方法。具体地，通过直接隧穿现象注入的空穴注入电荷存储部，即绝缘膜ONO中的中间绝缘膜(氮化硅膜)107中以执行擦除。施加至存储器栅电极MG的电压Vmg假设为正电压，例如12V，且施加至鳍(p型阱)F的电压Vb假设为例如0V。因此，空穴通过直接隧穿现象从存储器栅电极MG一侧通过顶部绝缘膜108注入电荷存储部，即中间绝缘膜107，因此降低了存储器晶体管的阈值电压，且因此擦除存储器晶体管。
对于读取来说，例如如“读取”列中所示的电压施加至将被读取的存储器单元的部分。施加至存储器栅电极MG的用于读取的电压Vmg设定为写入状态下的存储器晶体管的阈值电压和擦除状态下的存储器晶体管的阈值电压之间的值，由此可使写入状态不同于擦除状态。
(考虑事项)
现在描述本发明人的考虑事项。
(1)对具有不同鳍F高度的存储器晶体管T1和T2的Id-Vmg特性进行检查。图6是示出具有不同鳍高度的存储器晶体管T1和T2的Id-Vmg测量结果的图。Vmg表示存储器栅电极电压[V]，且Id表示漏极电流[A]。
存储器晶体管T2具有长于存储器晶体管T1的长度约40％的有效栅极长度。但是，如图6中所示，电流的差(在8V的Vmg下的Id)约为25％。
(2)对擦除之后的存储器晶体管的Id-Vmg特性进行检查。图7是示出擦除之后的存储器晶体管的Id-Vmg测量结果的图。Vmg表示存储器栅电极电压[V]，且Id表示漏极电流[A]。
如图7中所示，擦除之后的Id-Vmg特性在第一次擦除之后以及第二次擦除之后之间显著改变。即，阈值电位在第一次擦除之后以及第二次擦除之后之间显著改变。阈值电位的变化在第二次或随后的擦除中即在第二次、第三次、第四次或第五次擦除中较小。
随着存储器栅电极电压的扫频范围增大，阈值电压的变化增大。没有在写入之后的Id-Vmg测量中发现这种现象。
(3)(1)和(2)的结果表明如图8中所示，空穴h通过擦除注入鳍F的每个角部(由虚线围绕的部分)，且由于存储器栅电极MG的高电压而朝向半导体衬底释放电荷。预计鳍F的顶部上的电场强度高于鳍F的侧表面上的约4倍。图8是描述比较例的半导体器件的构造的截面图。
存储器栅电极MG的高电压的这种影响也发生在非选择单元上。这劣化了干扰特性。此外，鳍F的角部上的电场浓度导致绝缘膜ONO的劣化。
具体地，随着重写次数的增加，更多的应力聚集在存储器单元上，且记录的数据往往随时间而流失。假设仅重复写入和擦除指定的块(例如块A和B)。此时，应力也施加至既未写入也未擦除的块。即，如上所述，高电压也施加至既未写入也未擦除的块。记录的数据由于这种高电压的施加而逐渐流失(具体地，阈值电压逐渐降低)。这种故障被称为“干扰”。
另一方面，在第一实施例中，如图3中所示，因为高介电常数膜HK设置在鳍F的顶部以及元件隔离区103的顶部上的绝缘膜ONO上，因此能缓和鳍F的上角部和下角部中的每个附近的电场，导致干扰特性的改善。此外，因为高介电常数膜HK未设置在鳍F的每个侧表面上，因此鳍F的侧表面处的存储器操作不受高介电常数膜HK的阻挡。
形成高介电常数膜HK的方法的示例包括如下方法。首先，高指向性(高各向异性)膜形成方法用于形成鳍F上的且以绝缘膜ONO介入其间的高介电常数膜HK。高指向性膜形成方法包括溅射工艺。在用于增强膜的指向性的方法中，偏置电势施加至其上将要形成膜的半导体衬底，或者使用准直仪。也可既不写入也不使用高指向性CVD工艺。
当通过这种高指向性膜形成方法形成高介电常数膜HK时，厚膜沉积在鳍F的顶部以及元件隔离区103的顶部之上，每个顶部为平坦部，同时薄膜沉积在鳍F的每个侧表面上(参见图23)。
随后，各向同性蚀刻高介电常数膜HK以去除高介电常数膜HK对应于上述薄膜的厚度。因此，高介电常数膜HK保留在鳍F的顶部以及元件隔离区103的顶部上，同时具有对应于厚膜和薄膜之间的厚度差的厚度。
重复这种高指向性膜形成和各向同性蚀刻，由此可仅在鳍F的顶部以及元件隔离区103的顶部上形成具有所需厚度的高介电常数膜HK。
鉴于SiO2膜，高介电常数膜HK的厚度优选为绝缘膜ONO厚度的约1至3倍。此外，由于其高介电性能，因此实现高介电常数膜HK的较小厚度。
例如，Al2O3膜、HfO膜、Ta2O5膜、SiTiO3膜、HfSiO膜、ZrSiON膜以及HfSiON膜可用作高介电常数膜HK。
虽然在写入之后的Id-Vmg测量中未发现阈值变化，但是注入鳍F的角部的电子的保持特性或许会随着尺寸缩小或施加电压的变化以与空穴相同的方式变差。即使在这种情况下，在第一实施例中，高介电常数膜HK改善了电子保持特性，导致擦除/写入耐久特性、干扰特性以及保持特性中每一种的改善。
制造方法描述
现在参考图9至19描述第一实施例的制造半导体器件的方法，同时进一步阐述半导体器件的构造。图9至19包括图示第一实施例的半导体器件的制造工艺的截面图(除图11之外)。图11是图示第一实施例的半导体器件的制造工艺的平面图。
首先，如图9中所示，提供由例如具有约1至10Ω·cm的电阻率的p型单晶硅制成的半导体衬底作为半导体衬底100。随后，热氧化半导体衬底100以形成约10nm厚的氧化硅膜HM1。随后，约100nm厚的氮化硅膜HM2通过化学气相沉积(CVD)工艺等沉积在氧化硅膜HM1上。随后，利用光刻技术以及干法蚀刻技术蚀刻氧化硅膜HM1和氮化硅膜HM2，且半导体衬底100被蚀刻约400nm以形成元件隔离沟槽。随后，约1000nm厚的氧化硅膜(嵌入的绝缘膜)通过CVD工艺等沉积在包括元件隔离沟槽内部的氮化硅膜HM2上。随后，氧化硅膜经历热处理(退火)以被致密化，且随后通过化学机械抛光(CMP)工艺等去除元件隔离沟槽外部的氧化硅膜，由此诸如氧化硅膜的绝缘膜嵌入元件隔离沟槽。这种元件隔离方法被称为浅沟槽隔离(STI)方法。在存储器单元区MA中，例如，元件隔离区103具有一定宽度(Y方向上的长度)的线形形状(在X方向上具有长边)。多个线形元件隔离区103在Y方向以一定间隔(间距)设置。
随后，如图10和11中所示，回退存储器单元区MA中的每个元件隔离区103的表面。例如，存储器单元区MA中的元件隔离区103的表面通过湿法蚀刻回退一定量。回退量例如约为50nm。
因此，在存储器单元区MA中，元件隔离区103之间的半导体衬底100的上部变成凸起。这种凸起用作鳍F(参见图4和图11中的阴影线部)。换言之，元件隔离区103的表面低于鳍F的顶部，且线形元件隔离区103和线形鳍F交替设置，同时具有这种高度差。
随后，去除氮化硅膜HM2，且用氧化硅膜HM1作为贯穿膜，离子注入p型杂质(例如硼(B))。因此，p型杂质引入到鳍F(半导体衬底100(鳍F))中。包含引入其中的p型杂质的区域被称为p型阱(未示出)。随后，去除氧化硅膜HM1。
随后，如图12中所示，绝缘膜104形成在半导体衬底100(鳍F)上。绝缘膜104用作控制栅电极绝缘膜CGI。例如，约2nm厚的氧化硅膜通过热氧化形成在半导体衬底100(鳍F)上。随后，用于控制栅电极CG的多晶硅膜(导电膜)105形成在绝缘膜104(CGI)上。例如，约120nm厚的多晶硅膜105(CG、GE)通过CVD工艺等形成在绝缘膜104(CGI)和元件隔离区103上。随后，帽绝缘膜CAP形成在多晶硅膜105(CG)上。例如，约80nm厚的氮化硅膜通过CVD工艺等形成在多晶硅膜105(CG)上。
随后，如图13中所示，利用光刻技术和干法蚀刻技术图案化绝缘膜104和多晶硅膜105的层叠膜以形成控制栅电极CG。
随后，如图14和15中所示，形成绝缘膜ONO(106、107、108)。首先，如图15中所示，例如，氧化硅膜形成为包括控制栅电极CG的半导体衬底100(鳍F)上的下层绝缘膜106。氧化硅膜例如通过热氧化工艺形成为约4至7nm厚度。氧化硅膜可通过CVD工艺等形成。随后，例如，作为中间绝缘膜107的氮化硅膜通过CVD工艺等在下层绝缘膜106上沉积约7nm厚度。中间绝缘膜107用作存储器单元的电荷存储部。随后，例如，作为上层绝缘膜108的氧化硅膜通过CVD工艺等在中间绝缘膜107上沉积约9nm厚度。可根据存储器单元的操作方法适当改变构成绝缘膜ONO(106、107、108)的每个膜的厚度。也可适当改变构成绝缘膜ONO(106、107、108)的每个膜的类型。
随后，如图16和17中所示，高介电常数膜HK形成在绝缘膜ONO(106、107、108)上。例如，高介电常数膜HK利用高指向性(高各向异性)膜形成方法形成在鳍F(包括膜ONO)上。例如，利用溅射工艺形成高介电常数膜HK。通过这种膜形成，厚膜沉积在鳍F的顶部以及元件隔离区103的顶部上，每个顶部都为平坦部，同时薄膜沉积在鳍F的每个侧表面上(参见图23)。
随后，各向同性蚀刻高介电常数膜HK以去除对应于鳍F的侧表面上沉积的薄膜的厚度。因此，高介电常数膜HK保留在鳍F的顶部以及元件隔离区103的顶部上，同时具有对应于厚膜和薄膜之间厚度差的厚度。即，高介电常数膜HK仅保留在鳍F的顶部以及元件隔离区103的顶部上，同时未设置在鳍F的侧表面上。
如果在本阶段高介电常数膜HK的厚度不够，则重复高指向性膜形成和各向同性蚀刻。
随后，如图18中所示，将作为存储器栅电极MG的导电膜109形成在绝缘膜ONO(106、107、108)以及高介电常数膜HK上。例如，约40nm厚的多晶硅通过CVD工艺等沉积在绝缘膜ONO(106、107、108)以及高介电常数膜HK上作为导电膜109。
随后，侧壁状存储器栅电极MG形成在控制栅电极CG的侧壁部上方。
例如，回蚀多晶硅膜。在本回蚀步骤中，通过各向异性干法蚀刻多晶硅膜从其表面去除预定厚度。通过本步骤，多晶硅膜可保留为控制栅电极CG的侧壁部中的每个上的侧壁形状(侧壁膜形状)，绝缘膜ONO介于其间。多晶硅膜109保留在控制栅电极CG的两侧上，且一侧上的多晶硅膜用作存储器栅电极MG。另一侧上的多晶硅膜利用光刻技术和干法蚀刻技术去除。随后，用存储器栅电极MG作为掩模蚀刻绝缘膜ONO(106、107、108)等。因此，绝缘膜ONO(106、107、108)等保留在存储器栅电极MG和半导体衬底100(鳍F)之间以及在控制栅电极CG和存储器栅电极MG之间。具体地，在存储器栅电极MG和半导体衬底100(鳍F)之间，绝缘膜ONO(106、107、108)和高介电常数膜HK的层叠膜保留在鳍F的顶部上，绝缘膜ONO(106、107、108)保留在鳍F的每个侧表面部上，且绝缘膜ONO(106、107、108)保留在控制栅电极CG和存储器栅电极MG之间。
随后，如图19中所示，源极区MS和漏极区MD形成在存储器单元区MA中。
例如，诸如砷(As)或磷(P)的n型杂质使用存储器栅电极MG和控制栅电极CG作为掩模注入半导体衬底100(鳍F)中，由此形成n-型半导体区111a和119a。此时，形成n-型半导体区111a以与存储器栅电极MG的侧壁自对准。形成n-型半导体区119a以与控制栅电极CG的侧壁自对准。
随后，侧壁绝缘膜SW形成在存储器栅电极MG、控制栅电极CG以及栅电极GE的侧壁部中的每个上。例如，具有约40nm厚度的氮化硅膜通过CVD工艺等沉积在包括存储器栅电极MG和控制栅电极CG的半导体衬底100(鳍F)上。氮化硅膜通过各向异性干法蚀刻从其表面去除预定厚度，由此形成侧壁绝缘膜SW。随后，诸如砷(As)或磷(P)的n型杂质使用包括存储器栅电极MG、控制栅电极CG、栅电极GE以及侧壁绝缘膜SW的掩模注入半导体衬底100(鳍F)，由此形成n+型半导体区111b和119b。此时，n+型半导体区111b和119b每个形成为与侧壁绝缘膜SW自对准。n+型半导体区111b具有比n-型半导体区111a更高的杂质浓度和更深的结深度。n+型半导体区119b具有比n-型半导体区119a更高的杂质浓度和更深的结深度。通过此步骤，形成包括n-型半导体区111a和n+型半导体区111b的源极区MS，以及形成包括n-型半导体区119a和n+型半导体区119b的漏极区MD。
随后，金属硅化物膜SIL利用硅化技术形成在存储器栅电极MG、源极区MS和漏极区MD中的每个上。
例如，未示出的金属膜形成在存储器栅电极MG、源极区MS、和漏极区MD上，且半导体衬底100(鳍F)经历热处理以使存储器栅电极MG、源极区MS以及漏极区MD与金属膜反应。因此，形成金属硅化物膜SIL。金属膜例如由镍(Ni)或镍铂(Pt)合金制成，且可通过溅射工艺等形成。随后，去除未反应的金属膜。金属硅化物膜SIL可降低扩散电阻或接触电阻。
随后，氧化硅膜通过CVD工艺等沉积在控制栅电极CG、存储器栅电极MG、栅电极GE等上作为层间绝缘膜IL1。随后，插塞P1形成在氧化硅膜中，且布线M1形成在每个插塞P1上。插塞P1例如可通过将导电膜嵌入层间绝缘膜IL1中的接触孔中而形成。布线M1例如可通过将导电膜嵌入层间绝缘膜IL2中的布线沟槽而形成。随后，可通过重复形成层间绝缘膜、插塞以及布线的步骤而形成层间绝缘膜IL3和IL4、插塞P2以及布线M2(参见图1和2)。
可通过上述步骤形成第一实施例的半导体器件。
(应用例)
虽然针对图1中所示的第一实施例的半导体器件描述仅具有存储器单元的存储器单元区MA，在存储器单元区MA附近设置外围电路区PA。图20包括图示第一实施例的应用例的半导体器件的构造。
如图20中所示，作为非易失性存储器的存储器单元设置在如上所述的存储器单元区MA中。MISFET设置在外围电路区PA中。虽然具有除FIN结构之外的结构的MISFET设置在本说明书中的外围电路区PA中，但是具有FIN结构的MISFET可设置在外围电路区PA中。
如图20中所示，外围电路区PA中的MISFET包括设置在半导体衬底100上的栅电极(栅电极部)GE，以及设置在栅电极GE两侧上的半导体衬底100中的源极和漏极区SD。例如，与控制栅电极CG相同的层中的膜可用作栅电极GE。MISFET具有设置在栅电极GE和半导体衬底100之间的栅极绝缘膜GI。例如，氧化硅膜可用作栅极绝缘膜GI。与控制栅电极绝缘膜CGI相同层中的膜可用作栅极绝缘膜GI。
包括绝缘膜的侧壁绝缘膜SW设置在栅电极GE的侧壁部中的每个上。源极和漏极区SD包括n+型半导体区119b和n-型半导体区119a。n-型半导体区119a以与栅电极GE的侧壁自对准的方式形成。n+型半导体区119b以与侧壁绝缘膜SW的侧表面自对准的方式形成，且具有比n-型半导体区119a更深的结深度以及更高的杂质浓度。金属硅化物膜SIL设置在源极和漏极区SD(n+型半导体区119b)上。金属硅化物膜SIL也设置在栅电极GE上。
虽然在图20中未示出，但是层间绝缘膜(IL1、IL2、IL3、IL4)设置在MISFET上，且插塞P1和P2以及布线M1和M2与存储器单元一起设置在层间绝缘膜中或层间绝缘膜上。
如图20中所示，虚拟晶体管可设置在存储器单元区MA和外围电路区PA之间的边界区中的元件隔离区103上。
虚拟晶体管具有类似于外围电路区PA中的MISFET的结构部。例如，虚拟晶体管具有栅电极、栅极绝缘膜、侧壁绝缘膜、以及栅电极上的金属硅化物膜SIL。与存储器单元相同的结构部可被提供为虚拟晶体管。以此方式，虚拟晶体管设置在元件隔离区103上，由此在存储器单元区MA和外围电路区PA之间的边界区中能够降低构成存储器单元或MISFET的图案的密度变化，且因此可降低工艺变化。
可通过典型的制造工艺形成MISFET。可通过与存储器单元相同的制造步骤形成与存储器单元相同的组成部分，例如栅极绝缘膜、栅电极以及源极和漏极区。
第二实施例
虽然对于第一实施例的半导体器件去除了鳍F的侧表面上的高介电常数膜HK，但是高介电常数膜HK可保留在鳍F的侧表面上。在这种情况下，可省略去除高介电常数膜HK的步骤，且因此可简化制造工艺。
现在参考附图描述第二实施例的半导体器件的结构。因为除高介电常数膜HK的形状之外的任意构造都与第一实施例相同，因此省略赘述。
图21至23包括图示第二实施例的半导体器件构造的截面图。
如图21至23中所示，在第二实施例的半导体器件中，高介电常数膜HK设置在绝缘膜ONO上，且在鳍F的顶部以及元件隔离区103的顶部上具有较大厚度，每个顶部均为平坦部，而在鳍F的每个侧表面上具有较小厚度。
如上所述，也在第二实施例中，因为高介电常数膜HK设置在鳍F的顶部以及元件隔离区103的顶部上，因此能缓和鳍F的上角部和下角部中的每个附近的电场，导致干扰特性的改善。鳍F的侧表面上的高介电常数膜HK相对较薄，使得能降低高介电常数膜HK对鳍F的侧表面处的存储器操作的影响。
形成高介电常数膜HK的方法的示例包括以下方法。高指向性(高各向异性)膜形成方法用于形成鳍F之上的高介电常数膜HK，绝缘膜ONO介入其间。高指向性膜形成方法包括溅射工艺。在用于增强膜的指向性的方法中，偏置电势施加至其上将要形成膜的半导体衬底，或者使用准直器。也可使用高指向性CVD工艺。
图24和25包括图示第二实施例的半导体器件的制造工艺的截面图。直至图24和25中所示的形成绝缘膜ONO(106、107、108)的步骤的步骤与第一实施例相同。
随后，高介电常数膜HK形成在绝缘膜ONO(106、107、108)上。例如，高介电常数膜HK利用高指向性(高各向异性)膜形成方法形成在鳍F(绝缘膜ONO)上。例如，使用溅射工艺形成高介电常数膜HK。通过这种膜形成，厚膜沉积在鳍F的顶部以及元件隔离区103的顶部之上，每个顶部均为平坦部，同时薄膜沉积在鳍F的每个侧表面上。在这种情况下，薄膜也沉积在控制栅电极CG的每个侧表面上(参见图24)。鳍F的顶部上的厚膜具有厚度t1，且鳍F的侧表面上的膜具有厚度t2，其中给出t1>t2。元件隔离区103的顶部上的厚膜具有厚度t3，其中给出t3>t2。可定义厚度t1为鳍F的顶部的中间的厚度，厚度t2为鳍F的侧表面的中间的厚度，且厚度t3为元件隔离区103的中间的厚度。
膜的厚度(t2)优选尽可能小，但是允许最高是厚膜厚度(t1或t3)的约1/3。此外，允许薄膜的厚度(t2)最高是约10nm。换言之，薄膜的厚度优选等于或小于厚膜的厚度(t1或t3)的1/3。此外，薄膜的厚度优选为10nm以下。
此后，可以与第一实施例相同的方式制造半导体器件，例如在绝缘膜ONO(106、107、108)和介电常数膜HK之上形成将成为存储器栅电极MG的导电膜(109)。
第三实施例
虽然使用双栅极单元(分裂栅极单元)示例性描述了第一实施例的半导体器件，其中单位单元具有存储器栅电极MG和控制栅电极CG、但是高介电常数膜HK可应用至仅具有存储器栅电极MG的单个栅极单元。
现在参考附图描述第三实施例的半导体器件的结构。与第一实施例中相同的组成部分由相同参考数字表示，且省略赘述。
图26和27包括图示第三实施例的半导体器件构造的截面图。如附图中所示，存储器单元包括具有存储器栅电极MG的存储器晶体管，但与第一实施例的存储器单元(图1)不同，不包括控制栅电极CG。
具体地，存储器单元具有设置在半导体衬底100(鳍F)上的存储器栅电极MG。例如，存储器栅电极MG包括硅膜。
在第三实施例中，存储器栅电极MG设置在鳍F上，绝缘膜ONO介入其间。鳍F由半导体衬底100的上部构造。鳍F具有一定宽度(Y方向上的长度)(参见图4)的线形平面形状(具有X方向上的长边)。例如，如第一实施例中，四个鳍F在Y方向上以一定间隔(间距)设置。鳍F之间的区域对应于元件隔离区103。存储器栅电极MG在Y方向上延伸。
绝缘膜ONO(106、107、108)存在于存储器栅电极MG和半导体衬底100(鳍F)之间。绝缘膜ONO例如包括下层绝缘膜106、下层绝缘膜106上的中间绝缘膜107、以及中间绝缘膜107上的上层绝缘膜108(参见图27)。中间绝缘膜107用作电荷存储部。下层绝缘膜106例如包括氧化硅膜。中间绝缘膜107例如包括氮化硅膜。上层绝缘膜108例如包括氮氧化硅膜。
在第三实施例中，高介电常数膜HK设置在绝缘膜ONO上。高介电常数膜HK设置在鳍F的顶部以及元件隔离区103的顶部上的绝缘膜ONO上，但未设置在鳍F的每个侧表面上(参见图27)。
存储器单元还包括形成在半导体衬底100的鳍F中的漏极区MD和源极区MS。包括绝缘膜的侧壁绝缘膜(侧壁、侧壁间隔物)SW设置在存储器栅电极MG的侧壁部中的每个上。
漏极区MD包括n+型半导体区119b以及n-型半导体区119a。n-型半导体区119a以与存储器栅电极MG的侧壁自对准的方式形成。n+型半导体区119b以与存储器栅电极MG上的侧壁绝缘膜SW的侧表面自对准的方式形成，且具有比n-型半导体区119a更深的结深度以及更高的杂质浓度。
源极区MS包括n+型半导体区111b以及n-型半导体区111a。n-型半导体区111a以与存储器栅电极MG的侧壁自对准的方式形成。n+型半导体区111b以与存储器栅电极MG上的侧壁绝缘膜SW的侧表面自对准的方式形成，且具有比n-型半导体区111a更深的结深度以及更高的杂质浓度。
金属硅化物膜SIL设置在漏极区MD(n+型半导体区119b)以及源极区MS(n+型半导体区111b)上。金属硅化物膜SIL也设置在存储器栅电极MG上。
层间绝缘膜IL1、IL2、IL3和IL4设置在存储器单元上。这些膜例如包括氧化硅膜。插塞P1设置在层间绝缘膜IL1中，且布线M1设置在每个插塞P1上。插塞P2设置在层间绝缘膜IL3中，且布线M2设置在每个插塞P2上。布线M1和M2例如是嵌入式布线且由诸如金属的导电材料制成。布线M1和M2分别嵌入层间绝缘膜IL2和IL4中。
如上所述，也在第三实施例中，因为高介电常数膜HK设置在鳍F的顶部以及元件隔离区103的顶部上，因此能缓和鳍F的上角部和下角部中的每个附近的电场，导致干扰特性的改善。此外，因为高介电常数膜HK未设置在鳍F的每个侧表面上，因此鳍F的侧表面处的存储器操作不受高介电常数膜HK阻挡。而且，可通过高介电常数膜HK改进擦除/写入耐久特性和保持特性。
图28至34包括图示第三实施例的半导体器件的制造工艺的截面图。首先，如第一实施例中，形成元件隔离沟槽，且诸如氧化硅膜的绝缘膜嵌入元件隔离沟槽中，由此形成元件隔离区103(参见图28)。
随后，回退存储器单元区MA中的每个元件隔离区103的表面。例如，存储器单元区MA中的元件隔离区103的表面通过湿法蚀刻回退一定量。回退量例如约为50nm。
因此，在存储器单元区MA中，元件隔离区103之间的半导体衬底100的上部变成突起。这种突起用作鳍F(参见图28)。
随后，绝缘膜ONO(106、107、108)形成在半导体衬底100(鳍F)上。首先，如图29中所示，例如，氧化硅膜形成为半导体衬底100(鳍F)上的下层绝缘膜106。例如通过热氧化工艺形成约4至7nm厚度的氧化硅膜。可通过CVD工艺等形成氧化硅膜。随后，例如，作为中间绝缘膜107的氮化硅膜通过CVD工艺等在下层绝缘膜106上沉积约7nm厚度。中间绝缘膜107用作存储器单元的电荷存储部。随后，例如，作为上层绝缘膜108的氧化硅膜通过CVD工艺等在中间绝缘膜107上沉积约9nm的厚度。构成绝缘膜ONO(106、107、108)的每个膜的厚度可根据存储器单元的操作方法进行适当改变。构成绝缘膜ONO(106、107、108)的膜的类型也可适当改变。
随后，如图30和31中所示，在绝缘膜ONO(106、107、108)上形成高介电常数膜HK。例如，高介电常数膜HK使用高指向性(高各向异性)膜形成方法形成在鳍F(绝缘膜ONO)上。例如，使用溅射工艺形成高介电常数膜HK。通过这种膜形成，厚膜沉积在鳍F的顶部和元件隔离区103的顶部上，每个顶部均为平坦部，而薄膜沉积在鳍F的每个侧表面上。
随后，各向同性蚀刻高介电常数膜HK以去除对应于薄膜的厚度。因此，高介电常数膜HK保留在鳍F的顶部和元件隔离区103的顶部上，同时具有对应于厚膜和薄膜之间厚度差的厚度。即，高介电常数膜HK仅保留在鳍F的顶部和元件隔离区103的顶部上，同时未设置在鳍F的侧表面上。
如果在本阶段高介电常数膜HK的厚度不足，则重复高指向性膜形成和各向同性蚀刻。
随后，如图32中所示，将作为存储器栅电极MG的导电膜109形成在绝缘膜ONO(106、107、108)和高介电常数膜HK上。例如，约40nm厚的多晶硅膜通过CVD工艺等沉积在绝缘膜ONO(106、107、108)和高介电常数膜HK上作为导电膜109。
随后，如图33中所示，使用光刻技术和干法蚀刻技术图案化绝缘膜ONO(106、107、108)和多晶硅膜109的层叠膜以形成存储器栅电极MG。
随后，如图34中所示，源极区MS和漏极区MD形成在存储器单元区MA中。
例如，诸如砷(As)或磷(P)的n型杂质使用存储器栅电极MG作为掩模注入半导体衬底100(鳍F)，由此形成n-型半导体区111a和119a。此时，n-型半导体区111a和119a每个形成为与存储器栅电极MG的侧壁自对准。
随后，侧壁绝缘膜SW形成在存储器栅电极MG的侧壁部上。例如，具有约40nm厚度的氮化硅膜通过CVD工艺等沉积在包括存储器栅电极MG的半导体衬底100(鳍F)上。通过各向异性干法蚀刻氮化硅膜从其表面去除预定厚度，由此形成侧壁绝缘膜SW。随后，诸如砷(As)或磷(P)的n型杂质使用包括存储器栅电极MG和侧壁绝缘膜SW的掩模注入半导体衬底100(鳍F)，由此形成n+型半导体区111b和119b。此时，n+型半导体区111b和119b每个形成为与侧壁绝缘膜SW自对准。n+型半导体区111b具有比n-型半导体区111a更高的杂质浓度和更深的结深度。n+型半导体区119b具有比n-型半导体区119a更高的杂质浓度和更深的结深度。通过此步骤，形成包括n-型半导体区111a和n+型半导体区111b的源极区MS，且形成包括n-型半导体区119a和n+型半导体区119b的源极区MD。
随后，金属硅化物膜SIL使用硅化技术形成在每个存储器栅电极MG、源极区MS和漏极区MD上。
随后，氧化硅膜通过CVD工艺等沉积在存储器栅电极MG上作为层间绝缘膜IL1。随后，插塞P1形成在氧化硅膜中，且布线M1形成在每个插塞P1上。插塞P1例如可通过将导电膜嵌入层间绝缘膜IL1中的接触孔中而形成。布线M1例如可通过嵌入层间绝缘膜IL2中的布线沟槽中的导电膜而形成。随后，可通过重复形成层间绝缘膜、插塞和布线的步骤而形成层间绝缘膜IL3和IL4、插塞P2和布线M2(参见图26)。
可通过上述步骤形成第三实施例的半导体器件。
第四实施例
虽然对于第三实施例的半导体器件去除了鳍F的侧表面上的高介电常数膜HK，但是高介电常数膜HK可保留在鳍F的侧表面上。在这种情况下，可省略去除高介电常数膜HK的步骤，且因此可简化制造工艺。
现在参考附图描述第四实施例的半导体器件的结构。因为除高介电常数膜HK的形状之外的构造与第三实施例相同，因此省略赘述。
图35和36包括图示第四实施例的半导体器件的构造的截面图。
如图35和36中所示，在第四实施例的半导体器件中，高介电常数膜HK设置在绝缘膜ONO上，且在鳍F的顶部以及元件隔离区103的顶部上具有较大厚度，每个顶部都为平坦部，同时在鳍F的每个侧表面上具有较小厚度。
如上所述，也在第四实施例中，因为高介电常数膜HK设置在鳍F的顶部以及元件隔离区103的顶部上，因此能缓和鳍F的上角部和下角部中的每个附近的电场，导致干扰特性的改善。鳍F的侧表面上的高介电常数膜HK相对较薄，使得能减少高介电常数膜HK对鳍F的侧表面处的存储器操作的影响。
形成高介电常数膜HK的方法的示例包括如下方法。使用高指向性(高各向异性)膜形成方法用于在鳍F之上形成高介电常数膜HK，绝缘膜ONO介入其间。高指向性膜形成方法包括溅射工艺。在用于增强膜的指向性的方法中，偏置电势施加至其上将要形成膜的半导体衬底，或者使用准直器。也可使用高指向性CVD工艺。
图37和38包括图示第四实施例的半导体器件的制造工艺的截面图。直至形成图37和38中所示的绝缘膜ONO(106、107、108)的步骤的步骤与第三实施例相同。
随后，高介电常数膜HK形成在ONO(106、107、108)上。例如，使用高指向性(高各向异性)膜形成方法在鳍F(绝缘膜ONO)上形成高介电常数膜HK。例如，高介电常数膜HK使用溅射工艺形成。通过这种膜形成，厚膜沉积在鳍F的顶部以及元件隔离区103的顶部上，每个顶部均为平坦部，同时薄膜沉积在鳍F的每个侧表面上。薄膜的厚度(t2)优选尽可能小，但是允许最大是厚膜的厚度(t1或t3)的约1/3。此外，薄膜的厚度(t2)最大允许是约10nm。
随后，可以与第三实施例相同的方式制造半导体器件，例如在绝缘膜ONO(106、107、108)和介电常数膜HK之上形成将成为存储器栅电极MG的导电膜(109)。
虽然已经根据上述某些实施例详细描述了本发明人实现的本发明，但是本发明不应限制于此，且将认识到在不脱离本发明主旨的范围内可对其进行各种变型或变换。
例如，第一实施例的应用例中描述的MISFET和虚拟晶体管可设置为临近存储器单元区MA，如第二至第四实施例中所述。
[补充附录1]
一种制造半导体器件的方法，该方法包括如下步骤：
(a)在沿第一方向延伸的第一鳍的两侧上形成在沿所述第一鳍的所述第一方向延伸的隔离沟槽；
(b)通过将隔离绝缘膜嵌入所述隔离沟槽中的每个而形成元件隔离区；
(c)回退所述元件隔离区的表面，由此形成具有暴露的侧表面的第一鳍；
(d)在所述第一鳍和所述元件隔离区上方形成并入电荷存储部的第一绝缘膜；
(e)在所述第一绝缘膜上方形成高介电常数膜，由此形成所述第一鳍和在所述第一鳍和所述元件隔离区上方的所述高介电常数膜的所述层叠膜；以及
(f)在所述层叠膜上形成第一导电膜并处理所述第一导电膜，由此在所述层叠膜介于其间的所述第一鳍和所述元件隔离区上方形成在与所述第一方向交叉的所述第二方向上延伸的第一栅电极，
其中在步骤(e)中，在所述第一鳍的顶部上方的所述高介电常数膜的厚度大于在所述第一鳍的侧表面上方的所述高介电常数膜的厚度，且在所述元件隔离区的顶部上方的所述高介电常数膜的厚度大于在所述第一鳍的侧表面上方的所述高介电常数膜的厚度。
[补充附录2]
根据补充附录1的方法，其中在步骤(e)中，通过溅射工艺沉积高介电常数膜。
[补充附录3]
根据补充附录2的方法，其中第一绝缘膜包括将作为电荷存储部的中间绝缘膜、中间绝缘膜上方的上层绝缘膜以及中间绝缘膜下方的下层绝缘膜。
[补充附录4]
根据补充附录3的方法，其中上层绝缘膜和下层绝缘膜每个是氧化硅膜，且中间绝缘膜是氮化硅膜。
[补充附录5]
根据补充附录4的方法，其中高介电常数膜是Al2O3膜、HfO膜、Ta2O5膜、SiTiO3膜、HfSiO膜、ZrSiON膜以及HfSiON膜中的一种。
[补充附录6]
一种制造半导体器件的方法，该方法包括如下步骤：
(a)在沿第一方向延伸的第一鳍的两侧上形成在沿所述第一鳍的所述第一方向延伸的隔离沟槽；
(b)通过将隔离绝缘膜嵌入每个隔离沟槽而形成元件隔离区；
(c)回退元件隔离区的表面，由此形成具有暴露的侧表面的第一鳍；
(d)在所述层叠膜介于其间的所述第一鳍和所述元件隔离区上方形成第一导电膜，并处理所述第一导电膜，由此在所述层叠膜介于其间的所述第一鳍和所述元件隔离区上方形成在与所述第一方向交叉的所述第二方向上延伸的第一栅电极；
(e)在第一鳍、元件隔离区和第一栅电极上方形成并入电荷存储部的第二绝缘膜；
(f)在第二绝缘膜上形成高介电常数膜，由此形成在第一鳍、元件隔离区以及第一栅电极上方的第二绝缘膜和高介电常数膜的层叠膜；以及
(g)在层叠膜上形成第二导电膜并处理第二导电膜，由此在层叠膜介于其间的第一鳍和元件隔离区上方形成沿第一栅电极的第二方向上延伸的第二栅电极，
其中，形成高介电常数膜的步骤(f)包括如下步骤：
(f1)在第二绝缘膜上沉积高介电常数膜，以及
(f2)各向同性蚀刻高介电常数膜的表面部分，
其中在步骤(f1)中，在所述第一鳍的顶部上方的所述高介电常数膜的厚度大于在所述第一鳍的侧表面上方的所述高介电常数膜的厚度，且在所述元件隔离区的顶部上方的所述高介电常数膜的厚度大于在所述第一鳍的侧表面上方的所述高介电常数膜的厚度，以及
其中在步骤(f2)之后，高介电常数膜设置在第一鳍的顶部和元件隔离区的顶部上，而未设置在第一鳍的侧表面上。
[补充附录7]
根据补充附录6的方法，其中在步骤(f)中，重复步骤(f1)和步骤(f2)。
[补充附录8]
根据补充附录7的方法，其中在步骤(f1)中，高介电常数膜通过溅射工艺沉积。
[补充附录9]
根据补充附录6的方法，其中第二绝缘膜包括将作为电荷存储部的中间绝缘膜、中间绝缘膜上方的上层绝缘膜、以及中间绝缘膜下方的下层绝缘膜。
[补充附录10]
根据补充附录9的方法，其中上层绝缘膜和下层绝缘膜每个是氧化硅膜，且中间绝缘膜是氮化硅膜。
[补充附录11]
根据补充附录10的方法，其中高介电常数膜是Al2O3膜、HfO膜、Ta2O5膜、SiTiO3膜、HfSiO膜、ZrSiON膜以及HfSiON膜中的一种。
[补充附录12]
一种制造半导体器件的方法，该方法包括如下步骤：
(a)在沿第一方向延伸的第一鳍的两侧上形成在沿所述第一鳍的所述第一方向延伸的隔离沟槽；
(b)通过将隔离绝缘膜嵌入每个隔离沟槽而形成元件隔离区；
(c)回退元件隔离区的表面，由此形成具有暴露的侧表面的第一鳍；
(d)在所述层叠膜介于其间的所述第一鳍和所述元件隔离区上方形成第一导电膜，并处理所述第一导电膜，由此在所述层叠膜介于其间的所述第一鳍和所述元件隔离区上方形成在与所述第一方向交叉的所述第二方向上延伸的第一栅电极；
(e)在第一鳍、元件隔离区和第一栅电极上形成包含电荷存储部的第二绝缘膜；
(f)在第二绝缘膜上形成高介电常数膜，由此形成在第一鳍、元件隔离区以及第一栅电极上方的第二绝缘膜和高介电常数膜的层叠膜；以及
(g)在层叠膜上形成第二导电膜并处理第二导电膜，由此在层叠膜介于其间的第一鳍和元件隔离区上方形成沿第一栅电极的第二方向上延伸的第二栅电极，
其中在步骤(f)中，在所述第一鳍的顶部上方的所述高介电常数膜的厚度大于在所述第一鳍的侧表面上方的所述高介电常数膜的厚度，且在所述元件隔离区的顶部上方的所述高介电常数膜的厚度大于在所述第一鳍的侧表面上方的所述高介电常数膜的厚度。
[补充附录13]
根据补充附录12的方法，其中在步骤(f)中，高介电常数膜通过溅射工艺沉积。
[补充附录14]
根据补充附录13的方法，其中第二绝缘膜包括将作为电荷存储部的中间绝缘膜、中间绝缘膜上方的上层绝缘膜以及中间绝缘膜下方的下层绝缘膜。
[补充附录15]
根据补充附录14的方法，其中上层绝缘膜和下层绝缘膜每个是氧化硅膜，且中间绝缘膜是氮化硅膜。
[补充附录16]
根据补充附录15的方法，其中高介电常数膜是Al2O3膜、HfO膜、Ta2O5膜、SiTiO3膜、HfSiO膜、ZrSiON膜以及HfSiON膜中的一种。

Claims (20)

1.一种半导体器件，包括：
第一鳍，所述第一鳍在第一方向上延伸；
元件隔离区，所述元件隔离区在所述第一鳍的两侧沿所述第一鳍在所述第一方向上延伸；
第一栅电极，所述第一栅电极在所述第一鳍和所述元件隔离区上方在与所述第一方向交叉的第二方向上延伸；
层叠膜，所述层叠膜形成在所述第一栅电极和所述第一鳍之间，并且包括第一绝缘膜以及形成在所述第一绝缘膜上方的高介电常数膜，所述第一绝缘膜包含电荷存储部，
其中，所述元件隔离区的表面低于所述第一鳍的顶部，以及
其中，所述层叠膜的所述高介电常数膜设置在所述第一鳍的顶部以及所述元件隔离区的顶部上方，但未设置在所述第一鳍的侧表面上方。
2.根据权利要求1所述的半导体器件，
其中，电子被注入到所述电荷存储部中用于写入，以及
其中，空穴被注入到所述电荷存储部中用于擦除。
3.根据权利要求2所述的半导体器件，
其中，所述第一绝缘膜包括将作为所述电荷存储部的中间绝缘膜、在所述中间绝缘膜上方的上层绝缘膜、以及在所述中间绝缘膜下方的下层绝缘膜，以及
其中，所述高介电常数膜具有比所述上层绝缘膜、所述中间绝缘膜以及所述下层绝缘膜中的任何一个高的介电常数。
4.根据权利要求3所述的半导体器件，其中，所述上层绝缘膜和所述下层绝缘膜每个是氧化硅膜，并且所述中间绝缘膜是氮化硅膜。
5.根据权利要求4所述的半导体器件，其中，所述高介电常数膜是A12O3膜、HfO膜、Ta2O5膜、SiTiO3膜、HfSiO膜、ZrSiON膜以及HfSiON膜中的一种。
6.根据权利要求1所述的半导体器件，还包括：
第二栅电极，所述第二栅电极在所述第一鳍和所述元件隔离区上方在所述第二方向上延伸从而与所述第一栅电极相邻；以及
第二绝缘膜，所述第二绝缘膜形成在所述第二栅电极和所述第一鳍之间。
7.根据权利要求6所述的半导体器件，其中，所述第一绝缘膜布置在所述第一栅电极和所述第一鳍之间以及所述第一栅电极和所述第二栅电极之间。
8.根据权利要求7所述的半导体器件，其中，所述第一栅电极具有侧壁形状。
9.一种半导体器件，包括：
第一鳍，所述第一鳍在第一方向上延伸；
元件隔离区，所述元件隔离区在所述第一鳍的两侧沿所述第一鳍在所述第一方向上延伸；
第一栅电极，所述第一栅电极在所述第一鳍和所述元件隔离区上方在与所述第一方向交叉的第二方向上延伸；以及
层叠膜，所述层叠膜形成在所述第一栅电极和所述第一鳍之间，并且包括第一绝缘膜以及形成在所述第一绝缘膜上方的高介电常数膜，所述第一绝缘膜包含电荷存储部，
其中，所述元件隔离区的表面低于所述第一鳍的顶部，以及
其中，在所述第一鳍的顶部上方的所述层叠膜的所述高介电常数膜的厚度大于在所述第一鳍的侧表面上方的所述层叠膜的所述高介电常数膜的厚度，并且在所述元件隔离区的顶部上方的所述层叠膜的所述高介电常数膜的厚度大于在所述第一鳍的所述侧表面上方的所述层叠膜的所述高介电常数膜的厚度。
10.根据权利要求9所述的半导体器件，
其中，电子被注入到所述电荷存储部中用于写入，以及
其中，空穴被注入到所述电荷存储部中用于擦除。
11.根据权利要求10所述的半导体器件，
其中，所述第一绝缘膜包括将作为所述电荷存储部的中间绝缘膜、在所述中间绝缘膜上方的上层绝缘膜、以及在所述中间绝缘膜下方的下层绝缘膜，以及
其中，所述高介电常数膜具有比所述上层绝缘膜、所述中间绝缘膜、以及所述下层绝缘膜中的任何一个高的介电常数。
12.根据权利要求11所述的半导体器件，其中，所述上层绝缘膜和所述下层绝缘膜每个是氧化硅膜，并且所述中间绝缘膜是氮化硅膜。
13.根据权利要求12所述的半导体器件，其中，所述高介电常数膜是A12O3膜、HfO膜、Ta2O5膜、SiTiO3膜、HfSiO膜、ZrSiON膜以及HfSiON膜中的一种。
14.根据权利要求9所述的半导体器件，还包括：
第二栅电极，所述第二栅电极在所述第一鳍和所述元件隔离区上方在所述第二方向上延伸从而与所述第一栅电极相邻；以及
第二绝缘膜，所述第二绝缘膜形成在所述第二栅电极和所述第一鳍之间。
15.根据权利要求14所述的半导体器件，其中，所述第一绝缘膜布置在所述第一栅电极和所述第一鳍之间以及所述第一栅电极和所述第二栅电极之间。
16.根据权利要求15所述的半导体器件，其中，所述第一栅电极具有侧壁形状。
17.一种制造半导体器件的方法，所述方法包括以下步骤：
(a)在第一鳍的形成区的两侧，沿所述第一鳍，形成在第一方向上延伸的隔离沟槽，其中所述第一鳍在所述第一方向上延伸；
⑹通过将隔离绝缘膜嵌入在所述隔离沟槽的每个中，来形成元件隔离区；
(c)回退所述元件隔离区的表面，由此形成具有暴露的侧表面的第一鳍；
(d)在所述第一鳍和所述元件隔离区上方形成包含电荷存储部的第一绝缘膜；
(e)在所述第一绝缘膜上方形成高介电常数膜，由此在所述第一鳍和所述元件隔离区上方形成所述第一绝缘膜和所述高介电常数膜的层叠膜；以及
(f)在所述层叠膜上形成第一导电膜并且处理所述第一导电膜，由此形成第一栅电极，所述第一栅电极在所述第一鳍和所述元件隔离区上方、在所述层叠膜介于其间的情况下、在与所述第一方向交叉的第二方向上延伸，
其中，形成所述高介电常数膜的步骤(e)包括以下步骤：
(e1)在所述第一绝缘膜上方沉积所述高介电常数膜；以及
(e2)各向同性蚀刻所述高介电常数膜的表面的一部分，
其中，在步骤(e1)中，在所述第一鳍的顶部上方的所述高介电常数膜的厚度大于在所述第一鳍的侧表面上方的所述高介电常数膜的厚度，并且在所述元件隔离区的顶部上方的所述高介电常数膜的厚度大于在所述第一鳍的所述侧表面上方的所述高介电常数膜的厚度，以及
其中，在步骤(e2)之后，所述高介电常数膜设置在所述第一鳍的顶部以及所述元件隔离区的顶部上方，但未设置在所述第一鳍的所述侧表面上方。
18.根据权利要求17所述的方法，其中，在步骤(e)中，重复步骤(el)和步骤(e2)。
19.根据权利要求18所述的方法，其中，在步骤(el)中，通过溅射工艺沉积所述高介电常数膜。
20.根据权利要求19所述的方法，
其中，所述第一绝缘膜包括将作为所述电荷存储部的中间绝缘膜、在所述中间绝缘膜上方的上层绝缘膜、以及在所述中间绝缘膜下方的下层绝缘膜，
其中，所述上层绝缘膜和所述下层绝缘膜每个是氧化硅膜，并且所述中间绝缘膜是氮化硅膜，以及
其中，所述高介电常数膜是A12O3膜、HfO膜、Ta2O5膜、SiTiO3膜、HfSiO膜、ZrSiON膜以及HfSiON膜中的一种。
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